JPH0574165A

JPH0574165A - 半導体記憶装置

Info

Publication number: JPH0574165A
Application number: JP3258407A
Authority: JP
Inventors: Kazuo Okunaga; 和生奥永
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1991-09-10
Filing date: 1991-09-10
Publication date: 1993-03-26

Abstract

(57)【要約】【目的】半導体記憶装置において、メモリセルのデー
タの破壊を防止するとともに、消費電流を低減する。【構成】メモリセルＣ１から出力された微小電圧はデ
ジット線区Ｂ１，Ｂ５を介してセンスアンプ５０１に出
力される。センスアンプ５０１はこの微小電圧を増幅す
る。行アドレス系制御信号φ１１、列アドレス系制御信
号Ｙ１がともに、ハイレベルの場合に、転送ゲート用Ｎ
ＦＥＴ１２９、１３０がオンとなる。よって、センスア
ンプ５０１から出力された電圧差は、転送ゲート用ＮＦ
ＥＴ１２９、１３０を介してデータ入出力線Ｄ１，ＣＤ
１に転送される。選択されないメモリセルＣ２〜Ｃ４は
データ入出力線対から遮断されている。このため、デー
タ入出力線対を電源電圧Ｖｃｃにプリチャージしても、
メモリセルＣ２〜Ｃ４のデータビットが破壊されること
はない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に関す
る。

【０００２】

【従来の技術】従来の半導体記憶装置を図面を参照しな
がら説明する。

【０００３】図５は、従来の半導体記憶装置の回路図で
ある。この半導体記憶装置は、メモリセルブロックＭＢ
１，ＭＢ２，ＭＢ３に分割されたメモリセルＣ１〜Ｃ４
と、データビット転送用Ｎチャンネル型電界効果トラン
ジスタ（以下、ＮＦＥＴという）５２１〜５２６を介し
てメモリセルブロックＭＢ１〜ＭＢ３にそれぞれ接続さ
れたセンスアンプ５０１、５０２と、センスアンプ５０
１、５０２で差動増幅されたデータビットを伝達するデ
ジット線区Ｂ１〜Ｂ８と、データ入出力線対Ｄ１、Ｄ
２、ＣＤ１、ＣＤ２と、データ入出力線対Ｄ１，Ｄ２，
ＣＤ１，ＣＤ２の一方のデータ入出力線を選択的に所定
レベルに移行させる選択回路５１１、５１２と、デジッ
ト線区Ｂ１〜Ｂ８上のデータビットをデータ入出力線対
Ｄ１〜ＣＤ２に転送するＮＦＥＴ５２９〜５３２と、デ
ータ入出力線対Ｄ１〜ＣＤ２を電源レベルＶｃｃにプリ
チャージするＰチャンネル型電界効果トランジスタ（以
下、ＰＦＥＴという）５３３〜５３６を有しており、Ｎ
ＦＥＴ５２９〜５３２は列アドレス系の制御信号線Ｙｓ
で同時に制御され、ＮＦＥＴ５２１〜５２８は転送制御
信号ＴＧ１〜ＴＧ４で選択的に開閉され、選択回路５１
１、５１２およびＰＦＥＴ５３３〜５３６は行アドレス
系の制御信号φ１、φ２で制御されていた。

【０００４】次に、この半導体記憶装置の動作を図６、
図７を参照しながらメモリセルＣ１からデータビットが
読み出されると仮定して説明する。

【０００５】図６は上記半導体記憶装置のデータ入出力
線Ｄ１，ＣＤ１等のタイミングチャートを示すグラフで
ある。図７は該半導体記憶装置のデータ入出力線Ｄ２，
ＣＤ２等のタイミングチャートを示すグラフである。こ
れらのグラフにおいて、横軸は時間を示し、縦軸は電圧
を示している。なお、図６のタイミングチャートにおけ
る時間軸は、図７のタイミングチャートにおける時間軸
と同一である。

【０００６】まず、転送制御信号ＴＧ１〜ＴＧ４はハイ
レベルとなり、ＮＦＥＴ５２１〜５２８はオンとなる。
それぞれのデジット線区Ｂ１〜Ｂ４およびＢ５〜Ｂ８は
導通する。列アドレス系の制御信号Ｙ１はロウレベルと
なり、ＮＦＥＴ５２９〜５３２はオフとなる。したがっ
て、デジット線区Ｂ１〜Ｂ８はデータ入出力線対Ｄ１〜
ＣＤ２から遮断される。さらに、行アドレス系制御信号
φ１、φ２はハイレベルとなり、ＰＦＥＴ５３３〜５３
６はオフとなっている。行アドレス系制御信号φ１、φ
２は選択回路５１１，５１２にも入力されており、デー
タ入出力線Ｄ１〜ＣＤ２は、プリチャージ電源１／２Ｖ
ｃｃに電気的に接続される。よって、データ入出力線Ｄ
１〜ＣＤ２は、１／２Ｖｃｃの電圧にプリチャージされ
る。

【０００７】かかるプリーチャージ段階が終了すると、
図６に示すように転送制御信号ＴＧ２がロウレベルに移
行し、ＮＦＥＴ５２３、５２４がオフとなる。よって、
メモリセルＣ２と、センスアンプ５０１は電気的に遮断
される。転送制御信号ＴＧ１はハイレベルに留まるの
で、ＮＦＥＴ５２１、５２２はオン状態であるので、メ
モリセルＣ１からセンスアンプ５０１に微小電圧差が出
力される。センスアンプ５０１はこの微小電圧差を増幅
し、デジット線区Ｂ２，Ｂ６に出力する。

【０００８】次に、行アドレス系の制御信号φ１をロウ
レベルとすると、ＰＦＥＴ５３３、５３４はオンとな
り、データ入出力線Ｄ１、ＣＤ１は電源電圧Ｖｃｃにプ
リチャージされる。さらに、列アドレス系の制御信号Ｙ
１をハイレベルとすると、ＦＥＴ５２９、５３０がオン
となる。よって、センスアンプ５０１から出力された信
号は、デジット線区Ｂ２，Ｂ６からデータ入出力線Ｄ
１、ＣＤ１に出力される。すなわち、メモリセルＣ１に
記憶されたデータビットがデータ入出力線Ｄ１，ＣＤ１
に読み出される。

【０００９】この間、図７に示されているように、転送
制御信号ＴＧ３，ＴＧ４はハイレベルを維持しており、
他のメモリセルＣ３等はそれぞれ区間Ｂ３，Ｂ４，Ｂ
７，Ｂ８に導通している。したがって、列アドレス系制
御信号Ｙ１がハイレベルとなると、メモリセルＣ３等
に、デジット線区Ｂ３〜Ｂ８を介してデータ入出力線Ｄ
２，ＣＤ２の電圧が印可される。しかしながら、データ
入出力線Ｄ２、ＣＤ２には１／２Ｖｃｃの電圧が印加さ
れているので、選択されないメモリセルＣ３にＶｃｃの
電圧が印加される場合に比べ、メモリセルＣ３内のデー
タの破壊をより有効に防止することができる。

【００１０】

【発明が解決しようとする課題】しかしながら、従来の
半導体記憶装置では、列アドレス系制御信号が対応する
メモリセル列に付随して設けられている転送用ＮＦＥＴ
５２９〜５３２を同時にオンさせる。その結果、データ
入出力線対Ｄ１〜ＣＤ２の電位がそのまま区間Ｂ１〜Ｂ
８に伝達される。ところで、非選択区間に設けられてい
るデータビット転送用のＮＦＥＴはオンしたままなの
で、区間に伝達された電位はそのままメモリセルに印可
される。一般に、メモリセルを構成するＦＥＴはセンス
アンプ５０１、５０２を構成するＦＥＴに比べると電流
駆動能力が小さいので、大電圧差がメモリセルの記憶ノ
ードに印加されると、記憶しているデータビットが破壊
される。かかるデータビットの破壊を防止するため、従
来例では非選択データ線対をＶｃｃ／２までしかプリチ
ャージできない。その結果、各データ入出力線Ｄ１〜Ｃ
Ｄ２はＰＦＥＴ５３３〜５３６の他に選択回路５１１、
５１２を必要としており、回路構成が複雑になるという
問題点があった。

【００１１】更に、従来の半導体記憶装置においては、
列アドレス系の制御線Ｙｓには多くのＮＦＥＴ５２９〜
５３２等が接続されているため、信号線Ｙｓの負荷は大
きなものとなっている。よって、信号線Ｙｓに印加され
た列アドレス系の制御信号Ｙ１の立ち上がり、および、
たち下がり波形がなまってしまう。すると、複数の列ア
ドレス系の制御信号（例えば、Ｙ１，Ｙ２）が同時に活
性レベルになることがあり、いわゆるマルチセレクトが
生じることがあった。マルチセレクトが生じると、新た
に読み出されたデータビットがデータ入出力線対と転送
用のんＮＦＥＴを介して先に選択されていたデジット線
区に伝達され、メモリセルのデータが破壊されるという
問題があった。

【００１２】

【発明の目的】そこで、本発明は半導体記憶装置の回路
構成を簡略化すると共に、メモリセルのデータの破壊を
防止し、消費電流を低減することをその目的としてい
る。

【００１３】

【課題を解決するための手段】請求項１記載の半導体記
憶装置は、複数のメモリセルを有する複数のメモリセル
ブロックを行列状に配置したメモリセルアレイと、上記
複数のメモリセルブロックの列にそれぞれ接続され、各
々がメモリセルブロックの各列を構成する複数のメモリ
セルブロックから読み出されたデータビットを伝達する
複数の区間に分割された複数のデジット線対と、複数の
上記デジット線対のそれぞれ対応する区間に共通して設
けられた複数のデータ入出力線対と、上記区間と該区間
に対応したデータ入出力線対との間にそれぞれ設けら
れ、上記区間上のデータビットを対応するデータ入出力
線対に転送する複数の転送ゲートと、上記複数の転送ゲ
ートを制御する制御回路とを備えた半導体記憶装置にお
いて、上記制御回路は上記複数の転送ゲートを行アドレ
ス系の制御信号に応答して順次導通させることを特徴と
する。

【００１４】請求項２記載の半導体記憶装置では、請求
項１記載の制御回路は、上記行アドレス系制御信号をス
トローブ信号とし列アドレス系制御信号に応答して転送
ゲートを選択する第１の論理ゲートを有することを特徴
とする。

【００１５】請求項３記載の半導体記憶装置では、請求
項１記載の複数のデータ入出力線対は、対応するプリチ
ャージトランジスタを介して電源電圧にそれぞれ直接プ
リチャージされることを特徴とする。

【００１６】

【作用】請求項１記載の発明に係る半導体記憶装置は、
メモリブロックの所定のメモリセルから出力されたデー
タビットは、該メモリセルが接続されたデジット線対の
区間に伝達される。該デジット線対の区間に対応したデ
ータ入出力線対との間の転送ゲートを制御する制御回路
に、列アドレス系制御信号が入力される。行アドレス系
制御信号の論理レベルが非活性レベルの場合には、上記
転送ゲートはオフ状態となっている。よって、この場合
には、上記データ入出力線対の電位は非選択の区間に転
送されない。

【００１７】列アドレス系制御信号の論理レベルがハイ
レベルとなると、上記制御回路は選択された区間に設け
られた上記転送ゲートをオンにする。すると、上記メモ
リセルから出力されたデータビットが、上記デジット線
対の区間から上記転送ゲートを介して上記データ入出力
線対に転送される。

【００１８】請求項２記載の発明に係る半導体記憶装置
においては、請求項１記載の制御回路は、上記行アドレ
ス系制御信号をストローブ信号とし、列アドレス系制御
信号に応答して転送ゲートを選択し、オンにする。よっ
て、上記メモリセルからデータビットが転送ゲートを介
して上記データ入出力線に転送される。

【００１９】請求項３記載の発明に係る半導体記憶装置
においては、ところで、選択されないメモリセルは該デ
ータ入出力線対から電気的に遮断される。よって、デー
タ入出力線対は、プリチャージトランジスタを介して電
源電圧に直接プリチャージされていても、上記メモリセ
ルに電源電圧が印加されない。このため、選択されない
メモリセルに記憶されたデータビットが破壊されること
はない。

【００２０】

【実施例】以下に、本発明の実施例を図面を参照しなが
ら説明する。

【００２１】図１は、本発明の第１実施例に係る半導体
記憶装置を示す回路図である。この半導体記憶装置は、
行列状に配設された複数のメモリセルを有しており、図
１は、この半導体記憶装置の一部を示したものである。
メモリセルＣ１〜Ｃ４は列方向に配設され、メモリブロ
ックＭＢ１はメモニセルＣ１を含む複数のメモリセルを
有する構成となっている。同様に、メモリブロックＭＢ
２はメモリセルＣ２，Ｃ３を含み、メモリブロックＭＢ
３はメモリセルＣ４を含んで構成されている。

【００２２】メモリセルＣ１〜Ｃ４には、データビット
を伝達するデジット線区Ｂ１〜Ｂ８がそれぞれ接続され
ている。デジット線区Ｂ１〜Ｂ８は上記区間に対応す
る。デジット線区Ｂ１、Ｂ５は、データビット転送用の
Ｎチャンネル型電界効果トランジスタ（以下、ＮＦＥＴ
という）１２１、１２２を介して、差動増幅器よりなる
センスアンプ５０１に接続されている。ＮＦＥＴ１２
１、１２２はメモリセルとセンスアンプ５０１との間を
導通、あるいは、非導通させる働きをなす。デジット線
区Ｂ２〜Ｂ４，Ｂ６〜Ｂ８、センスアンプ５０２、ＮＦ
ＥＴ１２３〜１２７、１２４〜１２８も同様に構成され
ているため説明を省略する。

【００２３】センスアンプ５０１から出力された信号
は、データ転送用ＮＦＥＴ１２９、１３０を介して、デ
ータ入出力線Ｄ１，ＣＤ１に出力される。データ入出力
線Ｄ１，ＣＤ１には、図示していない他の列のセンスア
ンプからもＮＦＥＴ２２９、２３０を介して信号が出力
される。さらに、データ入出力線Ｄ１，ＣＤ１にはＰチ
ャンネル型電界効果トランジスタ（以下、ＰＦＥＴとい
う）１３３、１３４が接続されている。ＰＦＥＴ１３
３、１３４のゲートは接地されているため、常にオン状
態となっている。よって、データ入出力線Ｄ１，ＣＤ１
は電源電圧Ｖｃｃにプリチャージされる。

【００２４】転送ゲートＮＦＥＴ１２９、１３０は、イ
ンバータ１５１と、ＮＡＮＤゲート１５２とを有する制
御回路により、制御されている。ＮＡＮＤゲート１５２
には列アドレス系制御信号Ｙ１と、行アドレス系制御信
号φ１１が入力されている。このＮＡＮＤゲートの出力
信号はインバータ１５１により、反転された後、ＮＦＥ
Ｔ１２０、１３０のゲートにそれぞれ入力される。すな
わち、列アドレス系制御信号Ｙ１，と行アドレス系制御
信号φ１１との論理レベルがともにハイレベルの場合に
限り、ＮＦＥＴ１２９、１３０はオンとなる。したがっ
て、センスアンプ５０１から出力された信号はＮＦＥＴ
１３３、１３４を介してデータ入出力線Ｄ１，ＣＤ１に
出力される。他のデータ入出力線Ｄ２，ＣＤ２，センス
アンプ５０２、ＮＦＥＴ１３１、１３２、インバータ１
５３、ＮＡＮＤゲート１５４、ＰＦＥＴ１３５、１３６
についても同様に構成されているため説明を省略する。

【００２５】次に、本実施例に係る半導体記憶装置の動
作を、メモリセルＣ１からデータビットを読み出される
と仮定して図２、図３を参照しながら説明する。

【００２６】図２は上記半導体記憶装置のデータ入出力
線Ｄ１，ＣＤ１等のタイミングチャートを示すグラフで
ある。図３は該半導体記憶装置のデータ入出力線Ｄ２，
ＣＤ２等のタイミングチャートを示すグラフである。こ
れらのグラフにおいて、横軸は時間を示し、縦軸は電圧
を示している。なお、図３のタイミングチャートにおけ
る時間軸は、図２のタイミングチャートにおける時間軸
と同一である。

【００２７】データの読み出し時には、まず、転送制御
信号ＴＧ１〜ＴＧ４はハイレベルとなり、ＮＦＥＴ１２
１〜１２８はオンとなる（時刻Ｔ１）。このとき、デジ
ット線区Ｂ１〜Ｂ４およびＢ５〜Ｂ８は互いに導通して
いる。データ入出力線Ｄ１、ＣＤ１は電源電圧Ｖｃｃに
プリチャージされている。次に、転送制御信号ＴＧ２の
みがロウレベルとなり、メモリセルＣ２はセンスアンプ
５０１から遮断される（時刻Ｔ２）。転送制御信号ＴＧ
１はハイレベルに留まるので、メモリセルＣ１からセン
スアンプ５０１に微小電圧差が出力される。センスアン
プ５０１はこの微小電圧差を増幅し、デジット線区Ｂ
２，Ｂ６に出力する。

【００２８】行アドレス系制御信号φ１１がハイレベル
となった（Ｔ３）後に、列アドレス系制御信号Ｙ１がハ
イレベルとなる（時刻Ｔ４）。すると、ＮＡＮＤゲート
１５２が活性化し、転送ゲート用ＮＦＥＴ１２９、１３
０はオンとなる。よって、センスアンプ５０１から出力
された信号は、デジット線区Ｂ２，Ｂ６からデータ入出
力線Ｄ１、ＣＤ１に出力される。すなわち、メモリセル
Ｃ１に記憶されたデータビットがデータ入出力線Ｄ１，
ＣＤ１に読み出される。この間において、行アドレス系
制御信号φ１２はロウレベルに留まっているので、転送
ゲート用ＦＥＴ１３１、１３２はオフ状態のままであ
る。その結果、データ入出力線Ｄ１，ＣＤ１はの電圧は
電源電圧を維持し、メモリセルＣ２，Ｃ３，Ｃ４に印可
されず、Ｖｃｃ／２電源を使用しなくてもデータビット
の破壊を防止できる。

【００２９】続いて、列アドレス系制御信号Ｙ１がロウ
レベルに戻り、転送ゲート用ＮＦＥＴ１２９、１３０は
オフとなる（Ｔ５）。よって、デジット線区Ｂ２，Ｂ６
と、データ入出力線Ｄ１，ＣＤ１とは電気的に遮断さ
れ、データ入出力線Ｄ１，ＣＤ１は再度電源電圧Ｖｃｃ
にプリチャージされる。さらに、行アドレス系制御信号
φ１１がロウレベルに戻り（Ｔ６）、転送制御信号ＴＧ
２はハイレベルに戻る（Ｔ７）。メモリセルＣ２〜Ｃ４
からデータビットを読み出す場合の動作についても同様
であるため説明を省略する。

【００３０】上記第１実施例に係る半導体記憶装置にお
いて、列アドレス系制御信号Ｙ１の立ち上がり、立ち下
がり波形がなまったとしても、行アドレス系制御信号を
適切なタイミングで与えると、ＮＡＮＤゲート１５２、
１５４、および、インバータ１５１、１５３により、波
形の整形されるた電圧がＮＦＥＴ１２９〜１３２に供給
され、同一メモリセルアレイ内の複数行が同時に選択さ
れる、いわゆるマルチセレクトが生じにくくなり、マル
チセレクトに起因するメモリセル内のデータビットの破
壊を防止できる。

【００３１】以上説明してきたように、選択されないメ
モリセルはデータ入出力線対から電気的に遮断されてい
る。よって、データ入出力線対を常時、電源電圧Ｖｃｃ
にプリチャージしても、選択されないメモリセルに電源
電圧Ｖｃｃが印加されることはない。よって、該メモリ
セル内のデータビットの破壊を有効に防止できる。

【００３２】さらに、従来の半導体記憶装置と比較して
１／２Ｖｃｃの電圧を発生する回路を必要としないた
め、該回路の動作に要していた電流は不要となる。さら
に、１／２Ｖｃｃの電圧を発生させる回路とを削減でき
ることから、半導体記憶装置の素子数を低減し、集積度
を向上することができる。

【００３３】図４は、本発明の第２実施例に係る半導体
記憶装置を示す回路図である。この半導体記憶装置は、
メモリセルＣ１，Ｃ２，Ｃ３、Ｃ４と、センスアンプ５
０１、５０２と、ＦＥＴ１２１〜１３６と、データ入出
力線Ｄ１、Ｄ２、ＣＤ１、ＣＤ２と、、デジット線区間
Ｂ〜Ｂ４と、デジット線区間Ｂ５〜Ｂ８と。制御信号線
Ｙｓと、インバータ４０〜４２と、ＮＯＲゲート４１、
４３とを有して構成されている。

【００３４】本第２実施例に係る半導体記憶装置の構成
は、上記第１実施例に係る半導体記憶装置の構成と略同
様であるため相違点を中心に説明する。上記ＮＡＮＤゲ
ート１５２、１５４と、上記インバータ１５１、１５３
との代わりに、ＮＯＲゲート４１、４３と、インバＰＴ
Ａ４０〜４４がＮ本第２実施例に係る半導体記憶装置に
付加された構成となっている。上記第１実施例に係る半
導体記憶装置の制御回路に比べ、素子数を削減できると
いう翌朝がある。本第２実施例に係る半導体記憶装置の
動作は、上記第１実施例に係る半導体記憶装置の動作と
同様であるため説明を省略する。。

【００３５】

【発明の効果】以上説明してきたように、本発明によれ
ば半導体記憶装置の回路構成を簡略化できると共に、メ
モリセルのデータの破壊を防止でき、消費電流を低減す
ることもできる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係る半導体記憶装置を示
す回路図である。

【図２】本発明の第１実施例に係る半導体記憶装置のデ
ータ入出力線等のタイミングチャートを示すグラフであ
る。

【図３】本発明の第１実施例に係る半導体記憶装置のデ
ータ入出力線等のタイミングチャートを示すグラフであ
る。

【図４】本発明の第２実施例に係る半導体記憶装置を示
す回路図である。

【図５】従来の半導体記憶装置を示す回路図である

【図６】従来の半導体記憶装置に係る半導体記憶装置の
データ入出力線等のタイミングチャートを示すグラフで
ある。

【図７】従来の半導体記憶装置に係る半導体記憶装置の
データ入出力線等のタイミングチャートを示すグラフで
ある。

【符号の説明】

Ｂ１〜Ｂ８デジット線区（区間）Ｃ１〜Ｃ４メモリセルＤ１〜Ｄ２データ入出力線対ＣＤ１〜ＣＤ２データ入出力線対Ｙ１列アドレス系制御信号Ｙ２列アドレス系制御信号 φ１１、φ１２行アドレス系制御信号４１、４３ＮＯＲゲート４０、４２、４４インバータ１２９〜１３２ＮＦＥＴ（転送ゲート）１５１、１５３インバータ１５２、１５４ＮＡＮＤゲート

Claims

【特許請求の範囲】

【請求項１】複数のメモリセルを有する複数のメモリ
セルブロックを行列状に配置したメモリセルアレイと、上記複数のメモリセルブロックの列にそれぞれ接続さ
れ、各々がメモリセルブロックの各列を構成する複数の
メモリセルブロックから読み出されたデータビットを伝
達する複数の区間に分割された複数のデジット線対と、複数の上記デジット線対のそれぞれ対応する区間に共通
して設けられた複数のデータ入出力線対と、上記区間と該区間に対応したデータ入出力線対との間に
それぞれ設けられ、上記区間上のデータビットを対応す
るデータ入出力線対に転送する複数の転送ゲートと、上記複数の転送ゲートを制御する制御回路とを備えた半
導体記憶装置において、上記制御回路は上記複数の転送ゲートを行アドレス系の
制御信号に応答して順次導通させることを特徴とした半
導体記憶装置。
【請求項２】請求項１記載の制御回路は、上記行アド
レス系制御信号をストローブ信号とし列アドレス系制御
信号に応答して転送ゲートを選択する第１の論理ゲート
を有することを特徴とした請求項１記載の半導体記憶装
置。
【請求項３】請求項１記載の複数のデータ入出力線対
は、対応するプリチャージトランジスタを介して電源電
圧にそれぞれ直接プリチャージされることを特徴とした
請求項１記載の半導体記憶装置。