JP2660723B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関し、例えばテレビジ
ョン用の画像データを記憶するフレームメモリ等のよう
なシリアルアクセスメモリに利用して有効な技術に関す
るものである。

〔従来の技術〕

ダイナミック型RAM（ランダム・アクセス・メモリ）
にシリアル入出力機能を付加した画像用デュアル・ポー
ト・メモリが公知である。このような画像用デュアル・
ポート・メモリに関しては、例えば日経マグロウヒル社
1986年３月24日付「日経エレクトロニクス」頁244〜頁2
64がある。

〔発明が解決しようとする課題〕

上記の画像用デュアル・ポート・メモリは、主として
コンピュータ・システムのディスプレイに向けられてお
り、リアルタイムでシリアルに画像データを入力及び出
力させる必要のあるディジタルテレビジョン用のフレー
ムメモリとしては不向きなものである。

そこで、本願発明者等は先にRAMを用い、その入力部
及び出力部にシリアル／パラレル及びパラレル／シリア
ル変換機能を付加して、一定のクロックパルスに同期し
て、常時画像データの入力と出力とを行えるようにした
フレーム・メモリを検討した。この場合、入力部と出力
部とを同じクロックパルスで動作させると、シリアル／
パラレル変換及びパラレル／シリアル変換を行うシフト
レジスタのシフト動作や、出力回路の動作時に発生する
ノイズが集中してしまいメモリ全体のノイズレベルを大
きくして入力レベルマージンを低下させるという問題の
生じることが判明した。

この発明の目的は、レベルマージンを確保しつつ、テ
レビジョン用画像データの記憶に好適な機能を持つ半導
体記憶装置を提供することある。

この発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述および添付図面から明らかになるで
あろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
クロックパルスに同期して書き込みデータを受けるシリ
アル入力回路と、このシリアル入力回路の信号を受けて
クロックパルスに同期してシフト動作を行う書き込み用
シフトレジスタと、上記書き込み用のシフトレジスタの
信号をパラレルに受けてメモリアレイに対して一括書き
込みデータを形成する書き込み回路と、メモリアレイか
ら一括して読み出しデータを取り込む読み出し回路と、
この読み出し回路の信号をパラレルに受けて上記クロッ
クパルスに同期してシフト動作を行う読み出し用シフト
レジスタと、上記読み出し用シフトレジスタの出力信号
をシリアルに出力する出力回路とを含むフレームメモリ
に対して、上記書き込み用と読み出し用のシフトレジス
タに用いられるシフトクロックパルスを相対的に位相を
異ならせる。

〔作 用〕

上記した手段によれば、入力用のシフト動作と、出力
用のシフト動作及びデータ出力動作が時間的にずれて行
われるため、それぞれの動作により発生するノイズが分
散されることになり、十分なレベルマージンを確保する
ことができる。

〔実施例〕

第１図には、この発明の一実施例のブロック図が示さ
れている。同図の各回路ブロックは、公知の半導体集積
回路の製造技術によって、特に制限されないが、単結晶
シリコンのような１個の半導体基板上において形成され
る。

メモリアレイMARYは、特に制限されないが、後述する
ようなダイナミック型メモリセルがマトリックス配置さ
れてなる。このメモリアレイMARYに対して、シリアル入
出力を行わせるために、次のような入力回路と出力回路
とが設けられる。

入力回路LTCは、ラッチ回路からなり、タイミングパ
ルスwckにより、外部端子Dinから供給された書き込み信
号を取り込む。特に制限されないが、上記書き込み信号
は、４ビットからなるデータとされる。それ故、入力回
路LTCは、４ビットの入力に対応した４つのラッチ回路
から構成される。

上記入力回路LTCに４ビットの単位で取り込まれた書
き込みデータは、ライトシフトレジスタWSRに転送され
る。ライトシフトレジスタWSRは、特に制限されない
が、上記４ビットからなる書き込みデータの各ビットに
対応した４つのシフトレジスタからなり、上記転送され
た各ビットのデータを後述するようなシフトクロックパ
ルスwckdによりシリアルに転送する。特に制限されない
が、上記４つのシフトレジスタは32ビットからなる。

上記ライトシフトレジスタWSRは、シリアル／パラレ
ル変換動作を行う。すなわち、４ビットからなる１つの
画素信号が32個シリアルに入力されると、ライトデータ
レジスタWDRにパラレルに転送する。それ故、ライトデ
ータレジスタWDRは、４×32＝128ビットの記憶回路から
構成される。このライトデータレジスタWDRに取り込ま
れた128ビットの書き込みデータは、カラム選択回路CSE
Lを通してメモリアレイMARYに対して一括して書き込ま
れる。

メモリアレイMARYから読み出された128ビットのデー
タは、一括してリードデータレジスタRDRに取り込まれ
る。このリードデータレジスタRDRに取り込まれた読み
出しデータは、リードシフトレジスタRSRにパラレルに
転送される。リードシフトレジスタRSRは、前記ライト
シフトレジスタWSRと同様に４ビットからなる１画素の
データに対応した４つのシフトレジスタから構成され、
各シフトレジスタに取り込まれた各読み出しビットは、
リードクロックパルスrckに同期してシリアルに出力さ
れる。上記リードシフトレジスタRSRからシリアルに出
力される４ビットからなる読み出し信号は、それぞれの
ビットに対応して設けられる出力バッファOBを通して外
部端子Doutから出力される。

上記のように、メモリアレイMARYに対しては128ビッ
トの単位でのメモリアクセスが行われる。それ故、メモ
リアレイMARYは、ロウ選択回路RSELとカラム選択回路CS
ELとにより、128ビットの単位でのメモリセルの選択動
作が行われることになる。すなわち、ロウ選択回路RSEL
は、ロウ系のアドレス信号を受けるロウデコーダ回路か
らなり、メモリアレイMARYのワード線の選択動作を行
う。カラム選択回路CSELは、カラム系のアドレス信号を
受けるカラムデコーダ回路と、このデコーダ回路により
形成される選択信号を受けて、128対の単位で相補デー
タ線を選択するカラムスイッチ回路とから構成される。
例えば、メモリアレイMARYが1024×1024（約1Mビット）
の記憶容量を持つ場合、ロウ選択回路RSELは、1024本か
らなるワード線の中の１つのワード線を選択する。これ
に対してカラム選択回路は、1024対の相補データ線のう
ちの128対の相補データ線を一括して選択する。したが
って、メモリアレイMARYに対するカラム系のアドレス信
号は下位の３ビットからなり、ロウ系のアドレス信号は
上位の10ビットからなるようにされる。

上記アドレス信号は、アドレス発生回路AC＆Ｒにより
形成される。アドレス発生回路AC＆Ｒは、特に制限され
ないが、アドレスカウンタ回路とレジスタ回路から構成
され、上記のカラム系とロウ系のアドレス信号に対応し
て13ビットのアドレス信号を発生させる。

タイミング発生回路TGは、基本クロックパルスCLKを
受けて、上記各回路ブロックの動作クロックパルス及び
メモリアレイMARYの書き込み／読み出し動作に必要な各
種タイミングパルスを発生させる。

特に制限されないが、クロックパルスrckとwckとは、
上記基本クロックパルスCLKに同期したクロックパルス
とされる。この実施例では、ライトシフトレジスタWSR
とリードシフトレジスタRSRのシフト動作において発生
するノイズを分散させるために、ライト用のクロックパ
ルスwckは、遅延回路DLYを通してライトシフトレジスタ
WSRのシフトクロックパルスwckdとされる。これによ
り、クロックパルスrck及びwckとシフトクロックパルス
wckdとは互いに位相が異なるようにされる。上記のよう
にwckに対してwckdが遅れて発生されることから、外部
端子Dinから入力される書き込みデータは、wckに同期し
て入力回路LTCに取り込まれた後に、上記シフトクロッ
クパルスwckdに同期してライトシフトレジスタWSRにシ
リアルに入力されてシフトされることになる。

ライト転送パルスwldは、ライトシフトレジスタWSRに
より32ビットのシフト動作が行われる毎に発生され、合
計128ビットの書き込みデータをライトデータレジスタW
DRにパラレル転送させるものである。リード転送パルス
rldは、リードシフトレジスタRSRにより32ビット分（32
×４）のシフト動作が完了する毎に発生され、リードデ
ータレジスタRDRに128ビットの単位で転送された読み出
し信号を上記リードシフトレジスタRSRにパラレルに転
送させるものである。それ故、メモリアレイMARYの一括
書き込み動作と一括読み出し動作は、上記32ビットのシ
フト期間中に時間的に分散して行われるものである。こ
のように一括書き込み動作と一括読み出し動作には十分
な時間的余裕があるため、必ずしもリードアドレスとラ
イトアドレスとは一致するものであることが必要はな
い。リードアドレスとライトアドレスとを独自に設定す
る場合には、リード用アドレスカウンタとライト用アド
レスカウンタとを設けるものとし、その計数値を出力レ
ジスタＲに転送してリード／ライトのアドレス切り換え
るようにすればよい。

アドレス発生回路AC＆Ｒの入力パルスCKは、上記のよ
うな転送動作に対応して発生されるパルスとされる。す
なわち、上記入力パルスCKは、基本的には32個のクロッ
クパルスCLKに対して１個発生するパルスとされる。言
い換えるならば、上記アドレス発生のための入力パルス
CKは、基本クロックパルスCLKを1/32に分周したパルス
される。

第３図には、上記メモリアレイMARYとその周辺回路の
具体的一実施例の回路図が示されている。同図におい
て、チャンネル部分に矢印が付加されたMOSFETはＰチャ
ンネル型である。

特に制限されないが、集積回路は、単結晶Ｐ型シリコ
ンからなる半導体基板に形成される。ＮチャンネルMOSF
ETは、かかる半導体基板表面に形成されたソース領域、
ドレイン領域及びソース領域とドレイン領域との間の半
導体基板表面に薄い厚さのゲート絶縁膜を介して形成さ
れたポリシリコンからなるようなゲート電極から構成さ
れる。ＰチャンネルMOSFETは、上記半導体基板表面に形
成されたＮ型ウェル領域に形成される。これによって、
半導体基板は、その上に形成された複数のＮチャンネル
MOSFETの共通の基板ゲートを構成する。Ｎ型ウェル領域
は、その上に形成されたＰチャンネルMOSFETの基板ゲー
トを構成する。ＰチャンネルMOSFETの基板ゲートすなわ
ちＮ型ウェル領域は、第３図の電源端子Vccに結合され
る。図示しない基板バイアス電圧発生回路は、半導体基
板に供給すべき負のバックバイアス電圧を発生する。こ
れによって、Ｎ型チャンネルMOSFETの基板ゲートにバッ
クバイアス電圧が加えられることになり、その結果とし
て、ＮチャンネルMOSFETのソース，ドレインと基板間の
寄生容量値が減少させられるため回路の高速動作化が図
られるとともに、基板に発生するマイノリティ（少数）
キャリアが吸収され、情報記憶キャパシタに蓄積された
情報電荷が失われることが軽減されるためリフレッシュ
周期を長くすることができる。

集積回路のより具体的な構造は、大まかに説明すると
次のようになる。

すなわち、単結晶Ｐ型シリコンからなり、かつＮ型ウ
エル領域が形成された半導体基板の表面部分のうち、活
性領域とされた表面部分以外、言い換えると半導体配線
領域、キャパシタ形成領域、及びＮチャンネル及びＰチ
ャンネルMOSFETのソース、ドレイン及びチャンネル形成
領域（ゲート形成領域）とされた表面部分以外には、公
知の選択酸化法によって形成された比較厚い厚さのフィ
ールド絶縁膜が形成されている。キャパシタ形成領域
は、特に制限されないが、キャパシタ形成領域上には、
比較的薄い厚さの絶縁膜（酸化膜）を介して１層目ポリ
シリコン層が形成されている。１層目ポリシリコン層
は、フィールド絶縁膜上まで延長されている。１層目ポ
リシリコン層の表面には、それ自体の熱酸化によって形
成された薄い酸化膜が形成されている。キャパシタ形成
領域における半導体基板表面には、イオン打ち込み法に
よるＮ型領域が形成されること、又は所定の電圧が供給
されることによってチャンネルが形成される。これによ
って、１層目ポリシリコン層、薄い、絶縁膜及びチャン
ネル領域からなるキャパシタが形成される。フィールド
酸化膜上の１層目ポリシリコン層は、１種の配線とみな
される。

チャンネル形成領域上には、薄いゲート酸化膜を介し
てゲート電極とするための２層目ポリシリコン層が形成
されている。この２層目ポリシリコン層は、フィールド
絶縁膜上及び１層目ポリシリコン層上に延長される。特
に制限されないが、後で説明するメモリアレイにおける
ワード線及びダミーワード線は、２層目ポリシリコン層
から構成される。

フィールド絶縁膜、１層目及び２層目ポリシリコン層
によって覆われていない活性領域表面には、それらを不
純物導入マスクとして使用する公知の不純物導入技術に
よってソース、ドレイン及び半導体配線領域が形成され
てる。

１層目及び２層目ポリシリコン層上を含む半導体基板
表面に比較的厚い厚さの層間絶縁膜が形成され、この層
間絶縁膜上には、アルミニュウムからなるような導体層
が形成されている。導体層は、その下の絶縁膜に設けら
れたコンタクト孔を介してポリシリコン層、半導体領域
に電気的に結合される。後で説明するメモリアレイにお
けるデータ線は、特に制限されないが、この層間絶縁膜
上に延長された導体層から構成される。

層間絶縁膜上及び導体層上を含む半導体基板表面は、
窒化シリコン膜とフオスフオシリケートガラス膜とから
なるようなファイナルパッシベーション膜によって覆わ
れている。

メモリアレイMARYは、特に制限されないが、２交点
（折り返しビット線）方式とされる。第３図には、その
一対の行が代表として具体的に示されている。例示的に
示された一対の平行に配置された相補データ線（ビット
線又はディジット線）D0,０に、アドレス選択用MOSFE
TQmと情報記憶用キャパシタCsとで構成された複数のメ
モリセルのそれぞれの入出力ノードが同図に示すように
所定の規則性をもって配分されて結合されている。

プリチャージ回路PCは、代表として示されたMOSFETQ5
のように、相補データ線D0,０間に設けられたスイッ
チMOSFETにより構成される。MOSFETQ5は、そのゲートに
メモリアレイMARYが非選択状態のときに発生されるプリ
チャージ信号φpcが供給されることによって、上記非選
択状態のとき又はメモリセルが選択状態にされる前にオ
ン状態にされる。これにより、前の動作サイクルにおい
て、後述するセンスアンプSAの増幅動作による相補デー
タ線D0,０のハイレベルとロウレベルを短絡して、相
補データ線D0,０を約Vcc/2（HVC）のプリチャージ電
圧とする。なお、特に制限されないが、メモリアレイMA
RYが比較的長い時間非選択状態に置かれる場合、上記プ
リチャージレベルは、リーク電流等によって低下する。
そこで、この実施例では、スイッチMOSFETQ45及びQ45を
設けて、ハーフプリチャージ電圧HVCを供給するように
する。このハーフプリチャージ電圧HVCを形成する電圧
発生回路は、その具体的回路は図示しないが、上記リー
ク電流等を補うよう比較的小さな電流供給能力しか持た
ないようにされる。これによって、消費電力が増大する
のを抑えている。

上記非選択状態等により上記プリチャージMOSFETQ5等
がオン状態にされる前に、上記センスアンプSAは非動作
状態にされる。これにより、上記相補データ線D0,０
はハイインピーダンス状態でハイレベルとロウレベルを
保持するものとなっている。また、メモリアレイMARYが
動作状態にされると、センスアンプSAが動作状態にされ
る前に上記プリチャージMOSFETQ5、Q45及びQ46等はオフ
状態にされる。これにより、相補データ線D0,０は、
ハイインピーダンス状態で上記ハーフプリチャージレベ
ルを保持するものである。

このようなハーフプリチャージ方式にあっては、相補
データ線D0,０のハイレベルとロウレベルを単に短絡
して形成するものであるので、低消費電力化が図られ
る。また、センスアンプSAの増幅動作におてい、上記プ
リチャージレベルを中心として相補データ線D0,０が
ハイレベルとロウレベルのようにコモンモードで変化す
るので、容量カップリングにより発生するノイズレべル
を低減できるものとなる。

センスアンプSAは、その単位回路USAが例示的に示さ
れており、ＰチャンネルMOSFETQ7,Q9と、ＮチャンネルM
OSFETQ6,Q8とからなるCMOSラッチ回路で構成され、その
一対の入出力ノードが上記相補データ線D0,０に結合
されている。また、上記ラッチ回路には、特に制限され
ないが、並列形態のＰチャンネルMOSFETQ12,Q13を通し
て電源電圧Vccが供給され、並列形態のＮチャンネルMOS
FETQ10,Q11を通して回路の接地電圧Vssが供給される。
これらのパワースイッチMOSFETQ10,Q11及びMOSFETQ12,Q
13は、メモリアレイMARYが複数のメモリマットからなる
場合、同じメモリマット内の他の同様な行に設けられた
ラッチ回路（単位回路）に対して共通に用いられる。言
い換えるならば、同じメモリマット内のラッチ回路にお
けるＰチャンネルMOSFETとＮチャンネルMOSFETとはそれ
ぞれそのソースPS及びNSが共通接続される。

上記MOSFETQ10,Q12のゲートには、動作サイクルでは
センスアンプSAを活性化させる相補タイミングパルスφ
pa1,pa1が印加され、MOSFETQ11,Q13のゲートには、上
記タイミングパルスφpa1,pa1より遅れた、相補タイ
ミングパルスφpa2,pa2が印加される。このようにす
ることによって、センスアンプSAの動作は２段階に分け
られる。タイミングパルスφpa1,pa1が発生されたと
き、すなわち第１段階においては、比較的小さいコンダ
クタンスを持つMOSFETQ10及びQ11による電流制限作用に
よってメモリセルからの一対のデータ線間に与えられた
微小読み出し電圧は、不所望なレベル変動を受けること
なく増幅される。上記センスアンプSAでの増幅動作によ
って相補データ線電位の差が大きくされた後、タイミン
グパルスφpa2,pa2が発生されると、すなわち第２段
階に入ると、比較的大きなコンダクタンスを持つMOSFET
Q12,Q13がオン状態にされる。センスアンプSAの増幅動
作は、MOSFETQ12,Q13がオン状態にされることによって
速くされる。このように２段階に分けて、センスアンプ
SAの増幅動作を行わせることによって、相補データ線の
不所望なレベル変化を防止しつつデータの高速読み出し
を行うことができる。

ロウデコーダＲ−DCRは、特に制限されないが、２分
割されたロウデコーダＲ−DCR1とＲ−DCR2との組み合わ
せによって構成される。同図には、第２のロウデコーダ
Ｒ−DCR2の１回路分（ワード線４本分）が代表として示
されている。図示の構成に従うと、アドレス信号はナン
ドゲート回路NANDに供給され、ここで上記４本分のワー
ド線選択信号が形成される。上記ナンドゲート回路NAND
の出力は、一方において、CMOSインバータV1で反転され
Ｎチャンネル型のカットMOSFETQ28〜Q31を通してスイッ
チ回路としてのＮチャンネル型伝送ゲートMOSFETQ24〜Q
27のゲートに伝えられ、他方において各ワード線W0〜W3
と回路の接地電位点との間に設けられたリセット用のス
イッチMOSFETQ20〜Q23のゲートに伝えられる。

第１のロウデコーダＲ−DCR1は、その具体的回路を図
示しないが、２ビットの相補アドレス信号a0,a1で形成
されたデコード信号によって選択される上記同様な伝送
ゲートMOSFETとカットMOSFETとからなるスイッチ回路を
通してワード線選択タイミング信号φｘから４通りのワ
ード線選択タイミング信号φx00ないしφx11を形成す
る。これらのワード線選択タイミング信号φx00〜φx11
は、上記伝送ゲート上記MOSFETQ24〜Q27を介して各ワー
ド線に伝えられる。

特に制限されないが、タイミング信号φx00は、アド
レス信号a0及びa1がロウレベルにされているとき、タイ
ミング信号φｘに同期してハイレベルにされる。同様
に、タイミング信号φx01、φx10及びφx11は、それぞ
れアドレス信号０及びa1、及びa0及び１、及び０
及び１がロウレベルにされているときタイミング信号
φｘに同期してハイレベルにされる。

これによって、アドレス信号a1及び１は、複数のワ
ード線のうちのデータ線Ｄに結合されたメモリセルに対
応されたワード線群（W0、W1、以下、第１ワード線群と
称する）と、データ線Ｄに結合されたメモリセルに対応
されたワード線群（W2、W3、以下、第２ワード線群と称
する）とを識別するための一種のワード線群選択信号と
みなされる。

上記のようにアドレス選択用MOSFETQmと情報記憶用キ
ャパシタCsとからなるダイナミック型メモリセルへの書
込み動作において、情報記憶用キャパシタCsにフルライ
トを行うため、言い換えるならば、アドレス選択用MOSF
ETQm等のしきい値電圧により情報記憶用キャパシタCsへ
の書込みハイレベルのレベル損失が生じないようにする
ため、ワード線選択タイミング信号φｘは、図示しない
ブートストラップ回路により電源電圧Vcc以上の高レベ
ルにされる。

ロウデコーダＲ−DCR1とＲ−DCR2のようにロウデコー
ダを２分割することによって、ロウデコーダＲ−DCR2の
ピッチ（間隔）とワード線のピッチとを合わせることが
できる。その結果、無駄な空間が半導体基板上に生じな
い。各ワード線と接地電位との間には、MOSFETQ20〜Q23
が設けられ、そのゲートに上記NAND回路の出力が印加さ
れることによって、非選択時のワード線を接地電位に固
定させるものである。特に制限されないが、上記ワード
線には、その遠端側（デコーダ側と反対側の端）には、
スイッチMOSFETQ38〜Q41が設けられる。これらのMOSFET
Q38〜Q41のゲートには、上記タイミング信号φx00〜φx
11と逆相のタイミング信号▲▼00〜▲▼11が供
給される。これによって、非選択のワード線を回路の接
地電位に固定できるため、ワード線相互の容量結合によ
って非選択のワード線が、選択ワード線の立ち上がりに
応じて中間電位に持ち上がってしまうことが防止でき
る。

カラムスイッチＣ−SWは、代表として示されているＮ
チャンネルMOSFETQ42,Q43のように、相補データ線D0,
０と共通相補データ線CD,▲▼を選択的に結合させ
る。これらのMOSFETQ42,Q43のゲートには、後述するカ
ラムデコーダＣ−DCRからの選択信号が供給される。

ロウデコーダＲ−DCR1とＲ−DCR2は、アドレス発生回
路AC＆Ｒから供給される前記のような10ビットからなる
アドレス信号を解読して、ワード線選択タイミング信号
φｘに同期して１つのワード線の選択動作を行う。

カラムデコーダＣ−DCRは、上記アドレスデコーダＲ
−DCR2と類似のアドレスデコーダ回路により構成され、
アドレス発生回路AC＆Ｒから供給される前記のような３
ビットからなるアドレス信号を解読してデータ線選択タ
イミング信号φｘに同期して上記カラムスイッチＣ−SW
に供給すべき選択信号を形成する。

上記共通相補データ線CD,▲▼間には、上記同様
なプリチャージ回路を構成するＮチャンネル型のプリチ
ャージMOSFETQ44が設けられている。この共通相補デー
タ線CD,▲▼には、上記単位のセンスアンプUSAと同
様な回路構成のメインアンプMAの一対の入出力ノードが
結合されている。このメインアンプの出力信号は、リー
ドデータレジスタRDRを構成する単位回路URDRに対して
図示しない前記クロックパルスrldに同期して伝えられ
る。上記共通相補データ線CD,▲▼は、ラインデー
タレジスタWDRを構成する単位回路UWDRの出力端子に結
合され、図示しない前記転送パルスwldに同期して単位
回路UWDRのデータが伝えられる。それ故、同図では共通
相補データ線CD,▲▼を一対しか示していないが、
前記のように128ビットの単位でのデータの書き込み／
読み出しを行うようにするため、共通相補データ線CD,
▲▼は全部で128対から構成される。

第２図には、上記構成のフレーム・メモリの動作の一
例を説明するためのタイミング図が示されている。

基本クロックパルスCLKに同期して、クロックパルスr
ck及びデータ取り込みパルスwckが形成される。リード
シフトレジスタRSRは、上記クロックパルスrckのロウレ
ベルからハイレベルへの立ち上がりに同期して１ビット
のシフト動作を行う。それ故、上記クロックパルスrck
の立ち上がりエッジに同期してノイズNS1が発生するも
のとなる。この実施例では、ライトシフトレジスタWSR
に供給されるシフトパルスwckdは、上記クロックパルス
wck（rck）に対して遅延回路DLYにより遅延されたパル
スである。したがって、ライトシフトレジスタWSRのシ
フト動作は、リードシフトレジスタRSRのシフト動作に
対して上記遅延回路DLYの遅延時間だけ遅れて行われる
ものなる。それ故、上記シフトパルスwckdの立ち上がり
エッジに同期してノイズNS2が発生するものとなり、上
記二種類のノイズNS1とNS2とは遅延回路DLYの遅延時間
だけずれて発生する。言い換えるならば、上記遅延回路
DLYを設けることにより、リードシフトレジスタRSRとラ
イトシフトレジスタWSRにより発生するノイズがNS1とNS
2のように分散されるものなる。

これにより、平均的なノイズレベルが小さくできるか
ら、クロックパルスwck等により同期して取り込まれる
書き込み入力信号のレベルマージンを確保することがで
きるものとなる。

上記の実施例から得られる作用効果は、下記の通りで
ある。すなわち、 （１）書き込みデータをシリアル／パラレル変換するた
めの書き込み用シフトレジスタのシフトクロックと、読
み出しデータをパラレル／シリアル変換するための読み
出し用シフトレジスタのシフトクロックとを遅延回路を
用いて位相を相対的にずらせることにより、それぞれの
動作により発生するノイズが分散されることになり、十
分なレベルマージンを確保することができるという効果
が得られる （２）クロックパルスに同期して書き込みデータを受け
るシリアル入力回路と、このシリアル入力回路の信号を
受けてクロックパルスに同期してシフト動作を行う書き
込み用シフトレジスタと、上記書き込み用のシフトレジ
スタの信号をパラレルに受けてメモリアレイに対して一
括書き込みデータを形成する書き込み回路と、メモリア
レイから一括して読み出しデータを取り込む読み出し回
路と、この読み出し回路の信号をパラレルに受けて上記
クロックパルスに同期してシフト動作を行う読み出し用
シフトレジスタと、上記読み出し用シフトレジスタの出
力信号をシリアルに出力する出力回路及び上記一括書き
込み及び一括読み出し動作に対応したアドレス信号を発
生させるアドレス発生回路と、このアドレス信号を受け
て上記メモリアレイのアドレス選択動作を行うアドレス
選択回路とによりシリアル・アクセス・メモリを構成す
ることにより、リアル・タイムで入力及び出力する必要
のあるテレビジョン用に適したフレームメモリを得るこ
とができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、前記のよう
にリードシフトレジスタRSRとライトシフトレジスタWSR
とのシフトクロックをずらすことの他、出力バッファOB
は上記リードシフトレジスタRSRのシフト動作から一定
時間遅れて動作を行うので、遅延回路を２つ設けて、ク
ロックパルスwck、wckdをそれぞれクロックパルスrckに
対して遅延させる構成を採るものとし、リードシフトレ
ジスタRSR、出力バッファOB、入力回路LTC、ライトシフ
トレジスタWSRの動作タイミングがそれぞれ異なるよう
に設定してもよい。この場合、４種類のノイズ発生タイ
ミングがずれるので、レベルマージンのいっそうの拡大
が可能となる。

メモリアレイMARYが1024×1024ビット構成の場合、リ
ードシフトレジスタRSR、リードデータレジスタRDRやラ
イトシフトレジスタWSR、ライトデータレジスタWDRを10
24ビットのレジスタとし、メモリアレイMARYに対して１
ワード線分のデータをパラレルに一括書き込み／一括読
み出しを行うようにするものであってもよい。この場
合、カラムスイッチ回路が省略でき、それに代えて転送
ゲートMOSFETによりメモリアレイMARYの相補データ線と
上記各レジスタを構成する単位回路とを結合させればよ
い。

ダイナミック型RAMのメモリセルの読み出し動作に必
要とされる基準電圧は、ダミーセルを用いて形成するも
のであってもよい。また、メモリアレイMARYMの周辺回
路の具体的回路構成は、種々の実施形態を採ることがき
るものである。例えば、メモリアレイないしメモリマッ
トの数は、その記憶容量や動作速度に応じて種々の実施
形態を採ることができるものである。また、必要に応じ
て自動リフレッシュ制御回路が設けられるものである。

メモリアレイMARYは、前記のようなダイナミック型メ
モリセルを用いるものの他、スタティック型メモリセル
を用いる構成を採るものであってもよい。

この発明は、テレビジョン用のフレームメモリの他、
クロックパルスによりシリアル入出力機能を持つ半導体
記憶装置として広く利用できるものである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、書き込みデータをシリアル／パラレル変
換するための書き込み用シフトレジスタのシフトクロッ
クと、読み出しデータをパラレル／シリアル変換するた
めの読み出し用シフトレジスタのシフトクロックとを遅
延回路を用いて位相を相対的にずらせることにより、そ
れぞれの動作により発生するノイズが分散されることに
なり、十分なレベルマージンを確保することができる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すブロック図、 第２図は、その動作の一例を説明するためのタイミング
図、 第３図は、メモリアレイ部と周辺回路の具体的一実施例
を示す回路図である。 LTC……入力回路、OB……出力バッファ、WSR……ライト
シフトレジスタ、RSR……リードシフトレジスタ、WDR…
…ライトデータレジスタ、RDR……リードデータレジス
タ、CSEL……カラム選択回路、RSEL……ロウ選択回路、
AC＆Ｒ……アドレス信号発生回路、TG……タイミング発
生回路、MARY……メモリアレイ、PC……プリチャージ回
路、SA……センスアンプ、USA……単位回路、Ｃ−SW…
…カラムスイッチ、Ｒ−DCR1,R−DCR2……ロウデコー
ダ、Ｃ−DCR……カラムデコーダ、MA……メインアンプ

フロントページの続き (56)参考文献 特開 昭63−241667（ＪＰ，Ａ) 特開 昭63−171077（ＪＰ，Ａ) 特開 昭63−171078（ＪＰ，Ａ) 特開 昭63−14396（ＪＰ，Ａ) 特開 昭63−136393（ＪＰ，Ａ) 特開 昭62−249573（ＪＰ，Ａ) 特開 昭62−51387（ＪＰ，Ａ)

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】クロックパルスに同期して書き込みデータ
   を受けるシリアル入力回路と、このシリアル入力回路の
   信号を受けてクロックパルスに同期してシフト動作を行
   う書き込み用シフトレジスタと、上記書き込み用のシフ
   トレジスタの信号をパラレルに受けてメモリセルがマト
   リックス配置されてなるメモリアレイに対して一括書き
   込みを行う書き込み回路と、上記メモリアレイに対して
   一括読み出しを行う読み出し回路と、この読み出し回路
   の信号をパラレルに受けてクロックパルスに同期してシ
   フト動作を行う読み出し用シフトレジスタと、上記読み
   出し用シフトレジスタの出力信号をシリアルに出力する
   出力回路と、上記一括書き込み及び一括読み出し動作に
   対応したアドレス信号を発生させるアドレス発生回路
   と、このアドレス信号を受けて上記メモリアレイのアド
   レス選択動作を行うアドレス選択回路と、上記書き込み
   用と読み出し用のシフトレジスタに用いられるクロック
   パルスの位相を相対的にずらせる遅延回路とを含むこと
   を特徴とする半導体記憶装置。
2. 【請求項２】上記シリアル入力回路と出力回路とからそ
   れぞれ入力及び出力される単位データは、複数ビットか
   らなるものであり、一括書き込み及び一括読み出しは、
   複数からなる上記単位データであることを特徴とする特
   許請求の範囲第１項記載の半導体記憶装置。
3. 【請求項３】上記シリアル入力及び出力されるデータ
   は、テレビジョン用の画像データであることを特徴とす
   る特許請求の範囲第１又は第２項記載の半導体記憶装
   置。