JP2860403B2 - ダイナミック型半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は大容量ダイナミック型半導体記憶装置に関
し、特に、ページモードやスタティックコラムモード等
のマルチビットシリアルアクセスモード動作をより高速
で行なうための構成に関する。

［従来の技術］ 半導体ランダム・アクセス・メモリ（RAM）にはスタ
ティック（RAM（SRAM）と、ダイナミックRAM（DRAM）と
がある。このSRAMとDRAMとの大きな相違は、DRAMは定期
的にメモリセルデータを再書込するリフレッシュ動作を
必要とすることである。

SRAMでは、通常、行アドレスと列アドレスとを同時に
印加し、この行および列アドレスをチップイネーブル信
号▲▼で装置内部に取込んで選択されたメモリセル
へアクセスするることが行なわれている。

一方、DRAMでは1974年の4K（2¹²）DRAM以降、行アド
レスと列アドレスとを時分割多重して同一のアドレス入
力端子に印加する構成がとられている。このDRAMにおけ
るアドレスマルチプレクス方式について簡単に説明す
る。

第２図は1M（2²⁰）DRAMのDIP（デュアル・イン・ライ
ン）パッケージの外部信号入出力ピン端子の配置を示す
図である。第２図において、四角枠内にピン番号が示さ
れている。1MDRAMにおいては、10ビットの行アドレス信
号A0〜A9と10ビットの列アドレス信号A0〜A9がピン番号
５ないし８およびピン番号10ないし15に時分割多重して
印加される。このアドレス入力端子に印加される行アド
レスと列アドレスの装置内部への取込タイミングは、ピ
ン番号３へ印加されるロウアドレスストローブ信号▲
▼とピン番号16へ印加されるコラムアドレスストロ
ーブ信号▲▼により与えられる。すなわちロウア
ドレスストローブ信号▲▼が“L"レベルに立下が
ると装置が活性化され、行アドレスが装置内部へ取込ま
れる。一方、コラムアドレスストローブ信号▲▼
が“L"レベルに立下がると列アドレス信号が装置内部へ
取込まれる。半導体記憶装置のデータの書込および読出
動作はライトイネーブル信号▲▼（ピン番号２へ印
加される）により与えられる。すなわちライトイネーブ
ル信号▲▼が“H"レベルの場合には、この半導体記
憶装置が読出動作であることを示し、一方ライトイネー
ブル信号▲▼が“L"の場合には、この装置がデータ
書込動作であることを示す。入力データDIはピン番号１
へ印加され、出力データD0はピン番号17から出力され
る。データの書込タイミングは信号▲▼と信号▲
▼の遅い方の“L"レベルへの立下がりタイミングに
より与えられる。データ読出タイミングは信号▲
▼，▲▼が“H"レベルにあり、かつ信号▲▼
が“L"レベルに立下がった後の所定時間経過後に有効デ
ータが読出される。

上述のようにたとえば1MDRAMの場合、20ビットのアド
レス信号が必要とされるが、この20ビットのアドレス信
号を10ビットの行アドレス信号と10ビットの列アドレス
信号とに分割し、この行アドレス信号と列アドレス信号
を時分割多重してアドレス入力ピンへ印加すれば、20ビ
ットのアドレス信号を10ビットのピン端子で入力するこ
とができるため、半導体記憶装置の容量増加に伴なうア
ドレス信号のビット数が増大してもピン端子数の増大を
抑制することができる。次に従来の1MDRAMの内部構成に
ついて概略的に第３図を参照して説明する。

第３図を参照して1MDRAMは、各々、256行（2⁸）行2K
（2¹¹）列に行列状に配列されたメモリセルを有する２
個のメモリセルアレイブロック1a,1bを含む。メモリセ
ルアレイブロック1a,1bはそれぞれ512Kビットの記憶容
量を与え、全体として1Mビットの記憶容量を与える。

メモリセルアレイブロック1a,1bのメモリセルを選択
するために、外部から与えられる行アドレス信号A0〜A9
を受け、信号▲▼に応答してラッチするとともに
内部行アドレス信号RA0〜RA9を発生するロウアドレスラ
ッチ３と、アドレス入力端子２を介して与えられる外部
からの列アドレス信号A0〜A9を受け、信号▲▼に
応答してラッチし内部列アドレス信号CA0〜CA9を発生す
るコラムアドレスラッチ４と、ロウアドレスラッチ３か
らの内部行アドレス信号RA0〜RA7を受け、256行のうち
の１行を選択するロウデコーダ5a,5bと、コラムアドレ
ススラッチ４からの内部列アドレス信号CA0〜CA9および
ロウアドレスラッチ３からの最上位内部行アドレス信号
RA9とを受け、2K列から１列を選択するコラムデコーダ6
a,6bが設けられる。

ロウアドレスラッチ３からの内部行アドレス信号RA8
はブロック選択アドレスとして用いられ、メモリセルア
レイブロック1a,1bのうちのいずれか一方のブロックの
みをイネーブル状態とする。

外部からの行および列アドレス信号A0〜A9により選択
されたメモリセルにデータの入出力を行なうために、ロ
ウデコーダ5a,5bにより選択された１行に接続されるメ
モリセルの有する情報を検知し増幅するセンサアンプ
と、コラムデコーダ6a,6bからのコラムデコード信号に
応答して１ビットのメモリセルを選択し、I/Oバッファ
７へ接続するI/Oゲートが設けられる。第３図において
は、センスアンプとI/Oゲートは１つのブロック8a,8bで
示される。

半導体記憶装置のデータ書込／読出および行選択、列
選択動作を規定するために、入力端子11から与えられる
外部ロウアドレスストローブ信号▲▼を受け行選
択動作に関連する内部制御信号を発生するRAS系クロッ
ク発生器12と、入力端子13を介して外部から与えられる
コラムアドレスストローブ信号▲▼とRAS系クロ
ック発生器12からの内部制御信号とに応答して列選択に
関連する内部制御信号を発生するCAS系クロック発生器1
4と、CAS系クロック発生器14からの内部制御信号に応答
してデータの書込および読出動作タイミングを与えるク
ロック信号を発生するR/Wクロック発生器15と、R/Wクロ
ック発生器15からのクロック信号に応答し、外部から与
えられるライトイネーブル信号▲▼に応じてI/Oバ
ッファ７の入力部および出力部のいずれか一方を活性化
するR/W制御回路16が設けられる。

ここで第３図においては入力端子２にアドレス信号A0
〜A9が印加されるが、この入力端子２は10ビットの幅を
有しているものとする。次に動作について簡単に説明す
る。

まず外部からアドレス入力端子２を介して10ビットの
行アドレス信号A0〜A9が印加される。ロウアドレスラッ
チ３はアドレス入力端子３に印加された行アドレス信号
を信号▲▼の“L"レベルへの移行に応答してラッ
チし、内部行アドレス信号RA0〜RA9を発生する。この10
ビット内部行アドレス信号RA0〜RA9のうち８ビットの内
部行アドレス信号RA0〜RA7はロウデコーダ5a,5bへ印加
される。１ビットの内部行アドレス信号RA8はブロック
選択アドレスとして用いられる。したがって、行アドレ
ス信号RA8によりメモリセルアレイブロック1a,1bのうち
のいずれか一方のみがイネーブル状態とされる。今、仮
にメモリセルアレイブロック1aが内部行アドレス信号RA
8により選択されたとする。この場合、ロウデコーダ5a
は活性化され、内部行アドレスRA0〜RA7をデコードし、
メモリセルアレイブロック1aの256行のうちの１行を選
択し、この１行を規定するワード線の電位を“H"レベル
に立上げる。この後ブロック8aに含まれるセンスアンプ
が活性化され、この選択されたワード線に接続されるメ
モリセルの情報が検知され増幅される。

次にアドレス入力端子２を介して列アドレス信号A0〜
A9がコラムアドレスラッチ４へ与えられる。コラムアド
レスラッチ４はコラムアドレスストローブ信号▲
▼に応答して与えられた10ビットのアドレス信号を列ア
ドレス信号として取込み、内部列アドレス信号CA0〜CA9
を発生する。コラムデコーダ6aはこの10ビットの内部列
アドレス信号CA0〜CA9と１ビットの最上位行アドレス信
号RA9とをデコードし2K列のうちの１列を選択する。こ
の選択された列に接続されるメモリセルはブロック8aに
含まれるI/Oゲートを介してI/Oバッファ７へ接続され
る。これによりライトイネーブル信号▲▼の状態に
より選択されたメモリセルへのデータの書込または読出
が行なわれる。

ここでロウアドレスラッチ３およびコラムアドレスラ
ッチ４には共に同時に外部からのアドレス信号A0〜A9が
入力端子２を介して印加されるが、このロウアドレスラ
ッチ３およびコラムアドレスラッチ４はそれぞれ制御信
号の“L"レベルへの降下エッジをトリガ信号として与え
られた信号を取込み、行アドレスと列アドレスの分離を
行なっている。

上述のような１つの行アドレス（１組の行アドレス信
号A0〜A9）により選択される１行に接続されるメモリセ
ルが形成するデータフィールドは“ページ”と呼ばれて
いる。この行アドレスを変化することなく信号▲
▼を“L"レベルに保持したまま、信号▲▼をトグ
ルし、このトグルごとに外部からのコラムアドレスを取
込み、このページのうちのデータを選択する動作は“ペ
ージモード”と呼ばれている。このページモード動作
は、通常の１ビット動作モード時のように行アドレスと
列アドレスとの両方を印加する必要はなく、行アドレス
を印加した後はコラムアドレスを変化させるだけでコラ
ムアドレスストローブ信号▲▼のトグルによりメ
モリセルへアクセスすることができるため、通常モード
よりもより高速でメモリセルへアクセスすることができ
る。このような高速のシリアルアクセスモードであるペ
ージモードおよびピン端子数を低減するためのアドレス
マルチプレクス方式は現在においても標準的な技術とし
てDRAMに採用されている。また、このような高速シリア
ルアクセスモードをより高速化するためにロウアドレス
による行選択およびコラムアドレスによる列選択動作を
より高速化するための各種改良が提案されている。この
ような高速シリアルアクセスモードとしては他に、１度
に４ビットのメモリセルを選択し、この４ビットのメモ
リセルを順次信号▲▼をトグルすることによりア
クセスするニブルモードや、たとえば2K段のシフトレジ
スタを備え、このシフトレジスタと選択されたページと
の間でデータの授受を行ない、外部とのデータの入出力
はシフトレジスタを介して行なうビデオRAMなどにおい
て採用されている方式がある。

一方、半導体記憶装置の容量を増加させるためにその
高集積化が進んだとしても、ビット数（列選択線）の信
号電位を検知し増幅するためのセンスアンプのセンス能
力には限界がある。センスアンプはビット線容量とメモ
リセル容量との比が或る値以上になるとビット線上のデ
ータを正確に検知することができなくなる。このセンス
アンプのセンスマージンについて第４図を参照して説明
する。

第４図はメモリセルアレイブロックの１列の構成を概
略的に示す図である。第４図において、ビット線は折返
しビット線を構成し、ビット線BLと相補ビット線▲
▼とが対をなして互いに平行に配設される。ビット線B
L,▲▼と交差するように256本のワード線WL1〜WL25
6と、２本のダミーワード線DWL1,DWL2が設けられる。

１本のワード線と１対のビット線との交点のいずれか
一方にメモリセルMCが設けられる。すなわち、ビット線
BLはワード線WL1,WL3（図示せず），…WL255との交点に
メモリセルMCを有し、相補ビット線▲▼はワード線
WL2,…WL256との交点にメモリセルMCを有する。ダミー
ワード線DWL1とビット線BLとの交点にダミーセルDMが設
けられる。ダミーワード線DWL2と相補ビット線▲▼
との交点にダミーセルDMが設けられる。このダミーセル
DMはVcc/2（メモリセルが記憶する“H"レベルの情報をV
ccレベルとする）の情報を記憶し、メモリセルデータの
センス動作時における基準電位を与える。

メモリセルMCは情報を電荷の形態で記憶するメモリキ
ャパシタＣと、ワード線電位に応答してオン状態とな
り、メモリキャパシタＣの対応のビット線へ接続するト
ランスファゲートトランジスタＴとから構成される。

ビット線BL,▲▼上の電位を半導体記憶装置のス
タンバイ時に所定の電位V_Bにチャージしイコライズする
ためのイコライズ・プリチャージ回路PEが設けられる。

ビット線BL,▲▼上の信号電位差を検出し増幅す
るために、センスアンプ活性化信号φ０に応答して活性
化され、ビット線BL,▲▼上の信号電位を差動的に
増幅するセンスアンプSAが設けられる。

メモリセルへアクセスするために、コラムデコード６
からのコラムデコード信号に応答してビット線BL,▲
▼をそれぞれデータ入出力バスI/O,▲▼へ接続
するI/OゲートトランジスタTR1,TR1′が設けられる。次
に第４図を参照して簡単にメモリセルデータの読出動作
について説明する。

今、ワード線WL1が選択されたとする。ワード線WL1が
選択されると、メモリセルMCのトランスファゲートトラ
ンジスタＴが導通状態となり、ビット線BL上にこのメモ
リセルMCが有する情報に対応する信号電位が現られる。
一方、このときダミーワード線DWL2が選択され、このダ
ミーセルDMの有する情報が相補ビット線▲▼上に伝
達される。このビット線BL,▲▼上に信号電位が現
われた後、センスアンプSAがセンスアンプ活性化信号φ
０に応答して活性化され、この信号電位差をさらに増幅
する。このセンスアンプSAによりビット線BL,▲▼
上の信号電位が確定すると、コラムデコーダ６からのコ
ラムデコード信号によりI/OゲートトランジスタTR1,TR
1′がオン状態となり、ビット線BL,▲▼がデータ入
出力バスI/O,▲▼へ接続される。これにより、デ
ータの書込または読出が行なわれる。

今、このセンスアンプSAが検出する際のビット線BL,
▲▼の信号電位差について考えてみる。メモリセル
MCが“H"レベルの信号電位V_Hに対応する電荷をそのメモ
リキャパシタに蓄積し、一方、ダミーセルDMが基準電位
V_R（通常V_H/2）を蓄積しているとする。また、ビット線
BL,▲▼がそれぞれ有する容量をC_B、メモリキャパ
シタの容量値をC_Sとすると、ワード線選択時におけるビ
ット線BL,▲▼間の電位差は、 （V_B・C_B＋C_SV_H）／（C_B＋C_S） −（V_B・C_B＋C_SV_R）／（C_B＋C_S） ＝C_S（V_H−V_R）／（C_B＋C_S） ＝（V_H−V_R）／（１＋C_B/C_S） 〜（V_H−V_R）／（C_B/C_S） で与えられる。上式から見れられるように、センスアン
プSAをできるだけ早い時間に動作させ、かつそのセンス
動作を確実に行なわせるためには、C_B/C_Sをできるだけ
小さくすればよい。しかしながら、ビット線に数多くの
メモリセルを接続した場合、このメモリセルに付随する
寄生容量およびビット線長が長くなるなどの要因によ
り、そのビット線容量C_Bは大きくなり、一方、微細化を
すればするほどメモリキャパシタの容量C_Sは小さくな
る。このため、この比C_B/C_Sは大きくなってしまう。通
常のDRAMにおいては、この比C_B/C_Sは10〜15程度の値で
あり、この値より大きくした場合、ビット線間に現われ
る信号電位差が小さくなり、確実にセンス動作を行なう
ことができなくなるため、この値よりは大きくすること
はできない。通常、大容量DRAMにおいてはメモリキャパ
シタの容量値は約40fF〜50fFであるため、ビット線容量
C_Bは400〜750fF以上に大きくすることはできない。4MDR
AM、16MDRAMにおいてはビット線容量C_Bは350〜400fF程
度にされている。

一方、ビット線にメモリセルを128個接続した場合、
ビット線容量C_Bは500fF程度になる。したがって、１本
のビット線に接続されるメモリセルの最大数は128個程
度となり、１列すなわちビット線BLと相補ビット線▲
▼に接続されるメモリセルの数は最大256個となる。

上述のような制限から、たとえば16MビットDRAMの場
合にはワード線の本数は256本となり、センスアンプの
数は64K個（64K列）となる。また、上述の従来のアドレ
スマルチプレクス方式でアドレス信号を印加する場合行
および列のアドレスのビット数は各々12ビットとなる。
12ビットの列アドレスでアクセスすることのできるデー
タフィールドは2¹²すなわち4Kビットであり、残りの60K
ビットはアクセスすることはできない。すなわち１ペー
ジが4Kビットとなる。

一方、256本のワード線をアクセスするには８ビット
のアドレス信号で可能であるから、12ビットの行アドレ
ス信号のうち８ビットの行アドレス信号をワード線指定
用に用い、残りの４ビットでデータフィールドの指定を
しなければならない。

このため、16MビットDRAMにおいては、第５図に示す
ように16Mビットのメモリアレイを16個の1Mビットブロ
ック（256行×4K列）に分割し、行アドレス信号の残り
の４ビットでこの16個のブロックのうちの１つを指定す
る構成がとられている。すなわち、第５図に示すように
８ビットの内部行アドレス信号RA0〜RA7により各ブロッ
クにおける256本のワード線のうちの１本を選択し、残
りの４ビットの行アドレス信号RA8〜RA11によりこのう
ちの16個のブロックのうちの１つのみを選択し、イネー
ブル状態としている。このとき残りの15個のブロックは
ディスエーブル状態とされる。この選択された1Mビット
のメモリセルアレイブロックに対し12ビットの列アドレ
スにより選択されたページのデータフィールドに対しア
クセスが行なわれる。

［発明が解決しようとする課題］ 上述のように従来の16MビットDRAMの場合、メモリア
レイが16個のブロックに分割されており、１回の行アド
レス供給によりこの16個のブロックのうちの１つのメモ
リセルブロックのみが選択されアクセス可能とされる。
したがって、16個のメモリセルブロックすべてに対しア
クセスする場合には、16回行アドレスを供給する必要が
あり、全体的なアクセス時間が長くなるという欠点が生
じる。すなわち、たとえば16MビットDRAMを画像データ
を記憶するビデオメモリとして用いた場合、この画像デ
ータのビット幅、１水平走査線上の画素数などによって
１フィールドで16Mビット必要とされる場合が生じるこ
ともある。このようなビデオメモリでは、画像データの
書込および読出はたとえば4f_cまたは8f_c（f_c:色副搬送
波周波数）の高速で行なう必要がある。しかしながら従
来の16MビットDRAMにおいては全ブロックに対しアクセ
スするためには、たとえ高速アクセスモードであるペー
ジモードを用いたとしても行アドレスを16回供給する必
要があり、高速でデータの書込および読出を行なうこと
ができなくなる。すなわち、ビデオメモリにおいては、
１水平走査線をメモリセルアレイの１行に対応させるこ
とが行なわれているが、この１水平走査期間のデータの
書込および読出を高速で行なうことができなくなるとい
う問題が発生する。

また、上述の従来の16MビットDRAMにおいては、１ペ
ージのデータサイズが4Kビットであり、DRAMの用途によ
ってはこのページのデータサイズでは支障をきたす場合
が生じることもある。

また、DRAMは定期的なリフレッシュ動作を必要とす
る。16MビットDRAMのメモリセルをすべてリフレッシュ
するには、2¹²回（行アドレス12ビット）のリフレッシ
ュサイクルが必要とされ、メモリセルのリフレッシュに
要する時間が長くなる。このリフレッシュ動作では、リ
フレッシュアドレスに従って１回のリフレッシュサイク
ルで１行のメモリセルのリフレッシュが行なわれるが、
同一のリフレッシュアドレスによりすべてのブロックに
おいて１行のメモリセルのリフレッシュを行なうために
は16回のリフレッシュ動作が必要とされる。このリフレ
ッシュ動作中は外部からのアクセスが禁止されるため、
CPU（中央処理装置）等の外部装置はその間待機状態と
なり、メモリへのアクセス効率が低下するという問題が
生じる。

この発明の目的は、上述の従来の大容量DRAMの有する
欠点を除去し、アクセス時間をより低減するとともに、
アクセス効率をより改善したダイナミック型半導体記憶
装置を提供することである。

この発明の他の目的は、拡張されたページのデータサ
イズを有し、より高速でアクセスすることのできるダイ
ナミック型半導体記憶装置を提供することである。

この発明のさらに他の目的は、リフレッシュ動作時に
も外部からアクセスすることのできる改善されたアクセ
ス効率を有する擬似スタティックRAM（PSRM）を提供す
ることである。

この発明のさらに他の目的は、外部ピン端子を増設す
ることなく、DRAMの各種動作モードを指定することので
きる構成を備えたダイナミック型半導体記憶装置を提供
することである。

［課題を解決するための手段］ この発明にかかるダイナミック型半導体記憶装置は、
複数のブロックに分割されたメモリセルアレイと、外部
から与えられる行アドレスに応答して上記複数のメモリ
セルアレイブロックの各々から１本のワード線を選択す
る手段と、外部から与えられる列アドレスに応答して上
記メモリセルアレイから少なくとも、１列を構成するビ
ット線を選択する手段とを有し、上記行アドレスを構成
するビット数を上記列アドレスを構成するビット数より
も少なくしたものである。

この発明の別の観点に従うダイナミック型半導体記憶
装置は、共通のアドレス入力端子を介して時分割態様で
与えられる行アドレスと列アドレスに対し行アドレスを
構成するビット数を列アドレスを構成するビット数より
も少なくしたものである。

さらに、この発明に従うダイナミック型半導体記憶装
置は上記複数のメモリセルアレイブロックの隣接ブロッ
ク間に設けられ、前段のブロックにおけるワード線が選
択された後、所定の遅延時間を経た後、後段の選択され
たワード線を活性する手段を備える。

この発明に従うさらに他のダイナミック型半導体記憶
装置は、メモリセルアレイの各列に各列上の信号電位を
ラッチするラッチ手段と、対応のメモリセルブロックに
おけるセンスアンプの動作完了時にこのラッチ手段と各
列とを電気的に分離する手段と、コラム列選択手段から
の列選択信号に応答してこのラッチ手段をデータ入出力
バスへ接続する手段とを備える。

さらにこの発明に従うダイナミック型半導体記憶装置
は、行アドレスと列アドレスとが時分割多重態様で共通
のアドレス入力端子を介して印加され、この行アドレス
の印加タイミングと同一タイミングで残りのアドレス入
力端子に印加される動作モード指定信号を受ける手段
と、この動作モード指定信号により所定の動作モードで
DRAMを動作させる手段を備える。

［作用］ 上述の構成において、行アドレスを構成するビット数
が列アドレスを構成するビット数よりも少なくされてい
る。すなわちとえば、16MビットのDRAMの場合、アドレ
スは24ビット必要とするが、この24ビットのアドレス信
号のうち８ビットを行アドレスとし、残りの16ビットを
列アドレスとして用いる。これにより、８ビットの行ア
ドレスにより256行のうちの１行が選択でき、16ビット
の列アドレスにより64Kビットのデータフィールドをア
クセスすることができる。これにより１ページのデータ
サイズは64Kビットと拡張することができ、より高速に
メモリセルへのデータの書込および読出を行なうことが
できる。

また、１行に64K列のメモリセルが接続されこの64K列
に対応してセンスアンプが接続される。したがって、64
Kビットのセンスアンプを同時に動作させた場合、セン
ス動作時に流れるピーク電流が増大し、基板電位の変動
などが生じるとともに、消費電流が増大する。しかしな
がら、隣接するメモリセルアレイブロック間に設けられ
たワード線電位伝達手段により各メモリセルアレイブロ
ックにおけるワード線選択すなわち活性化のタイミング
が各ブロックにおいて異なっており、かつ応じて各ブロ
ックにおけるセンスアンプも異なるタイミングで活性化
されているため、センス動作時におけるピーク電流を分
散して低減することができる。

各センスアンプとデータ入出力バスとの間に設けられ
るラッチ手段は64K個設けられており、センス動作の完
了後は各列とは電気的には分離されるため、各メモリセ
ルアレイブロックにおいてリフレッシュ動作を行なうと
同時に外部から列アドレスにより各ラッチ手段へアクセ
スすることができ、PSRAMを実現することができる。

また１ページのデータサイズが拡張され、RASアクセ
ス時間すなわち、ロウアドレス印加からメモリセルへの
アクセスまでに要する時間は従来のDRAMよりもいくぶん
長くなることが考えられるものの、このページデータサ
イズが増大するため、CASアクセス期間（コラムアドレ
スが与えられてからメモリセルへアクセスするまでに要
する時間）が短縮され、全体としてアクセスタイムの減
少を実現することができる。

さらに、行アドレスの印加と同時に並行して、残りの
アドレス入力端子に動作モード指定信号を印加する構成
としているため、外部入力端子を増設することなく、DR
AMの各種所要の機能を実現することができる。

この発明の目的および他の目的と特徴は以下に添付の
図面を参照して行なう発明の実施例の詳細な説明からよ
り一層明らかとなろう。

［発明の実施例］ 第１図はこの発明の一実施例である大容量ダイナミッ
ク型半導体記憶装置の全体の概略構成を示すブロック図
であり、記憶容量が16MビットのDRAMの構成が一例とし
て示される。

第１図を参照してメモリセルアレイＭは２つのブロッ
クMa,Mbに分割される。各メモリセルアレイブロックMa,
Mbはそれぞれ８個のブロックM1〜M8およびM9〜M16に分
割される。すなわち、16Mビットのメモリセルが全体と
して16個のブロックに分割される。メモリセルアレイブ
ロックM1〜M16の各々は、256行4K（2¹²）列に配列され
たメモリセルを有する。各メモリセルアレイブロックに
おける各列が折返しビット線構成の場合、１列に対応し
てビット線と相補ビット線とが対をなして配設される。
メモリセルアレイブロックMa,Mbの各々には各メモリセ
ルアレイブロックM1〜M16から１行を選択するためにロ
ウデコーダ50a,50bが設けられる。ロウデコーダ50aはロ
ウアドレスラッチ30からの８ビットの内部行アドレス信
号RA0〜RA7に応答してメモリセルアレイブロックM1〜M8
の各々から１本のワード線を選択する。ロウデコーダ50
bはロウアドレスラッチ30からの８ビットの内部行アド
レスに応答してメモリセルアレイブロックM9〜M16の各
々から１行すなわち１本のワード線を選択する。後に明
確に示すが、メモリセルアレイブロックMaにおいては、
メモリセルアレイブロックM1〜M8にワード線が共通に配
設される。メモリセルアレイブロックMbにおいても同様
に１本のワード線がメモリセルアレイブロックM9〜M16
にわたって延在している。したがってロウデコーダ50a,
50bは256個の出力を有し、このロウデコーダ50a,50b出
力によりメモリセルアレイブロックM1〜M16の各々にお
いて１本のワード線が選択される。

メモリセルアレイブロックM1〜M16の各々には、選択
されたメモリセル情報を検知し増幅するセンスアンプお
よびこのセンスアンプにより検知増幅されたデータをラ
ッチするためのラッチ手段、コラムアドレスラッチから
の内部列アドレス信号に応答して対応の列を選択するコ
ラムデコーダ、コラムデコーダ出力に選択された列をデ
ータ入出力バスへ接続するI/Oゲート等を含むブロックB
1〜B16が設けられる。このブロックB1〜B16の具体的構
成の一例については後に説明する。

さらに、メモリセルアレイブロックM1〜M16の各々に
は、動作時にメモリセルアレイブロックの誤りの検出・
訂正を行なうための誤り検出・訂正（ECC）回路ブロッ
クE1〜E16が設けられる。

さらにセンス動作時のピーク電流を低減するために、
メモリセルアレイブロックの隣接ブロック間には、選択
されたワード線電位を所定の遅延時間遅延させて後段の
メモリセルアレイブロックへ伝達するためのリピータR1
〜R14が設けられる。

メモリセルアレイブロックMa,Mbの行を選択するため
に、アドレス入力端子20を介して与えられる行アドレス
信号A0〜A7を受け、８ビットの内部行アドレス信号RA0
〜RA7を発生するロウアドレスラッチ30が設けられる。
ロウアドレスラッチ30は入力端子11を介して与えられる
外部ロウアドレスストローブ信号▲▼によりその
動作タイミングが規定される。

メモリセルアレイブロックMa,Mbから列を選択するた
めに、アドレス入力端子20を介して与えられる列アドレ
ス信号A0〜A15を受けて信号▲▼に応答して16ビ
ットの内部列アドレス信号CA0〜CA16を発生するコラム
アドレスラッチ40が設けられる。コラムアドレスストロ
ーブ信号▲▼は入力端子３を介して与えられる。
コラムアドレスラッチ40からの16ビットの列アドレス信
号のうち14ビットの内部列アドレス信号はブロックB1〜
B16に含まれるコラムデコーダへ印加され、残りの２ビ
ットの列アドレス信号CA0,CA1は入出力データビット幅
を規定するセレクタ62へ印加される。

アドレス入力端子20は16個の入力ピンを有し、この16
個の入力ピンを介して列アドレスを受けるとともに８ビ
ットの行アドレスを受ける。行アドレス印加時において
未使用となる残りの８ビットのアドレス入力ピンにはDR
AMの内部動作を規定する制御信号が与えられ、制御信号
ラッチ70へ与えられる。制御信号ラッチ70は入力端子11
からのロウアドレスストローブ信号▲▼に応答し
て与えられた信号をラッチし、対応の動作モード指定信
号をモードコントロール回路60へ印加する。上述の構成
において動作モード指定信号とおよび行アドレス信号と
は同時にアドレス入力端子20へ印加され、続いて時分割
態様で列アドレス信号A0〜A15がアドレス入力端子20へ
印加される。

DRAMのリフレッシュ動作を行なうために、モードコン
トロール回路60からのリフレッシュ指示信号に応答して
起動されてリフレッシュアドレスを発生してロウアドレ
スラッチ30へ印加するとともに、誤り検出・訂正ブロッ
クE1〜E16の各々へ起動信号多H/Vを印加するリフレッシ
ュカウンタ61が設けられる。ECCブロックE1〜E16の各々
は、リフレッシュカウンタ61からの制御信号H/Vに応答
して誤り検出・訂正動作を行なう。

モードコントロール回路60は制御信号ラッチ70からの
動作モード指定信号に応答して、対応の内部動作指定信
号を発生するとともに、入力端子11,13を介して印加さ
れる信号▲▼／▲▼に応答してリフレッシ
ュ動作の有無を検出する。

さらに、上述の構成において、アドレス入力端子20を
介して印加される動作モード指定信号がデータ入出力幅
を指定する信号である場合、モードコントロール60は入
出力データビット幅を規定する信号をセレクタ62および
I/Oバッファ63へ印加する。第１図に示す構成において
は、モードコントロール回路60からの制御信号により入
出力データのビット幅が１ビットの場合と４ビットの場
合とに選択的に切換えられる構成が示される。セレクタ
62はコラムアドレスラッチ40からの２ビットの内部列ア
ドレス信号に応答して、入出力データビット幅が１ビッ
トの場合、同時に読出された４ビットのデータのうちの
１ビットを選択しI/バッファ63へ印加する。同時にセレ
クタ62は入出力データビット幅が４ビットの場合には、
同時に読出された４ビットのデータをそのままI/Oバッ
ファ63へ伝達する。この第１図に示す構成においては、
メモリセルアレイブロックM1〜M16がさらに大きく４個
のサブブロックに分割され、各サブブロックから１ビッ
トのメモリセルが14ビットの内部列アドレス信号に応答
して選択される構成が一例として示される。

さらにこのDRAMの内部動作タイミングおよびデータ入
出力書込／読出動作を規定するために、入力端子11を介
して与えられるロウアドレスストローブ信号▲▼
に応答して行選択に必要な内部制御信号を発生するRAS
系クロック発生器12と、入力端子13を介して印加される
コラムアドレスストローブ信号▲▼とRAS系クロ
ック発生器12からの内部制御信号とに応答して列選択系
に必要とされる内部制御信号を発生するCAS系クロック
発生器14と、CAS系クロック発生器14からの内部制御信
号に応答してデータの入出力動作タイミングを与える信
号を発生するR/Wクロック発生器15と、R/Wクロック発生
器15とライトイネーブル信号▲▼とに応答してI/O
バッファ63をデータ入出力経路を書込または読出状態に
設定するR/W制御器16が設けられる。

第６図は第１図に示すメモリセルアレイブロックMa,M
bの要部の構成を概略的に示す図であり、各メモリセル
アレイブロックM1〜M16におけるワード線の活性化の態
様を示す図である。リピータR1〜R14の各々は、駆動信
号φｉ（ｉ＝１〜15）に応答して活性化され、前段のメ
モリセルアレイブロックMiに含まれる選択ワード線電位
を後段のメモリセルアレイブロックMi＋１内の選択ワー
ド線上へ伝達する。

ロウデコーダ50a,50bはそれぞれ活性化信号φ0,φ８
に応答して活性化され、与えられた８ビットの内部行ア
ドレス信号RA0〜RA7をデコードし対応のワード線を選択
する。この駆動信号φ０〜φ15は外部から与えられるロ
ウアドレスストローブ信号▲▼をそれぞれ所定時
間遅延させて発生される。したがって、メモリセルアレ
イブロックM1〜M16の各々においては、選択ワード線電
位の立上がるタイミングはすべて異なっており、選択ワ
ード線電位がメモリセルアレイブロックM1からブロック
M16へ向かって順次伝達される。

ブロックB1〜B16の各々に含まれるセンスアンプはセ
ンスアンプ活性化信号φs0〜φs15に応答して活性化さ
れる。センスアンプ活性化信号φs0〜φs15はそれぞれ
対応のブロックのワード線の電位が立上がった後に活性
化される。すなわち、センスアンプ活性化信号φs0〜φ
s15の各々は駆動信号φ０〜φ15の各々を所定時間遅延
して発生される。したがって、各メモリセルアレイブロ
ックM1〜M16におけるセンスアンプの活性化タイミング
は異なる。これにより、１行のワード線が選択されたと
き、64Kビットのメモリセルのデータを検知し増幅する
ためのセンスアンプの活性化タイミングが異なっている
ため、センスアンプの活性化時に流れるピーク電流を分
散させることができ、基板電位の変動等を低減すること
ができる。

ロウデコーダ50a,50b出力により、各メモリセルアレ
イブロックM1〜M16における選択ワード線電位が立上が
った後に、内部列アドレス信号CA0〜CA10に従がってブ
ロックB1〜B16に含まれるコラムデコーダにより64Kビッ
トのデータフィールドのうちの１ビットのメモリセルが
I/Oバスに接続される（入出力データが１ビット幅の場
合）。

第７図にリピータの具体的構成の一例を示す。前述の
ごとく、各メモリセルアレイブロックは同一の行数を有
している。リビータRn（ｎ＝１〜14）は、前段のメモリ
セルアレイブロックのワード線の各々と、後段のメモリ
セルアレイブロックの各々との間に設けられるNANDゲー
ト90と、NANDゲート出力を受けるインバータ91とを含
む。NANDゲート90は、対応の前段のメモリセルアレイブ
ロックのワード線電位をその一方入力に受け、その他方
入力に駆動信号φｎを受ける。インバータ91はNANDゲー
ト90出力を受け、後段のメモリセルアレイブロック内へ
伝達する。すなわち、ワード線WL1に対してはNANDゲー
ト90−１とインバータ91−１とが設けられる。ワード線
WL2に対してNANDゲート90−２およびインバータ91−２
が設けられる。ワード線WL3に対してはNANDゲート90−
３およびインバータ91−３が設けられる。各メモリセル
アレイブロック内の列を規定するビット線（図において
は折返しビット線構成が示されておりビット線BL,▲
▼により１列が規定される）には対応の列上の信号電
位を検知し増幅するためのセンスアンプSAが設けられ
る。したがって、１列ののワード線に対しては64K列が
接続されるため、センスアンプSAも16MビットDRAMの構
成においては64個設けられる。センスアンプSAはそれぞ
れ各ブロック内に対して異なったタイミングで発生され
るセンスアンプ活性化信号φsnに応答して活性化され
る。

上述の構成において、メモリセルアレイブロックMnに
おいて選択ワード線（第７図においてワード線WL1が選
択されたとする）上の信号電位が立上がり、次にセンス
アンプSAがセンスアンプ活性化信号φsnに応じて活性化
されると、選択ワード線に接続されるメモリセルの有す
るデータがビット線上で確定する。次に、駆動信号φｎ
＋１が“H"レベルに立上がると、選択ワード線の信号電
位のみが“H"レベルにあるため、選択ワード線WL1に接
続されるNANDゲート90−１出力のみが“L"レベルとな
る。したがって、この選択ワード線WL1に対応するメモ
リセルアレイブロックMn＋１におけるワード線上の信号
電位のみが“H"に立上がる。この動作が各メモリセルア
レイブロックにおいて繰返される。この構成において
は、センスアンプSAの活性化はそれぞれ各メモリセルア
レイブロック内におけるワード線電位が確定した後行な
われており、メモリセルアレイブロックMnとメモリセル
アレイブロックMn＋１におけるセンスアンプSAの活性化
タイミングは異なっている。これにより、前述のごとく
センスアンプSAの活性化時に流れるピーク電流の分散を
図ることができ、消費電流の低減、基板電流の変動など
による誤動作を防止することができる。

第８図は第６図に示すこの発明の一実施例である16M
ビットDRAMのアクセス動作時の動作タイミングを示す信
号波形図を示す。第８図を参照して、簡単にこの発明の
一実施例である16MビットDRAMの動作について説明す
る。外部から入力端子11を介して与えられるロウアドレ
スストローブ信号▲▼が“L"レベルに立下がる
と、この半導体記憶装置が活性化され、これに応答して
ロウアドレスラッチ30はアドレス入力端子20に与えられ
た８ビットの行アドレスをラッチして、８ビットの内部
行アドレスRA0〜RA7を発生し、ロウデコーダ50a,50bへ
与える。ロウデコーダ50aはRASクロック発生器12からの
駆動信号φ０に応答して活性化され、与えられた内部行
アドレス信号RA0〜RA7をデコードしメモリセルアレイブ
ロックM1における選択ワード線の電位を“H"レベルに立
上げる。メモリセルアレイブロックM1における選択ワー
ド線上の電位が立上がり、各列における信号電位（読出
電位）が確立した後、メモリセルアレイブロックMn1に
おけるセンスアンプSAがセンスアンプ活性化信号φs0に
応答して活性化され、その列上の信号電位を検知し増幅
しラッチする。続いてリピータR1の機能により、メモリ
セルアレイブロックM2における選択ワード線上の電位が
立上がり、上述と同様にして選択ワード線に接続される
列上の信号電位が確定する。この動作が順次メモリセル
アレイブロックM3〜M16に対し繰返され、各メモリセル
アレイブロックM1〜M16におけるセンスアンプの活性動
作およびセンス動作が完了した後、入力端子13へ印加さ
れるコラムアドレスストローブ信号▲▼が“L"レ
ベルに立下がる。これに応答して、コラムアドレスラッ
チ40はアドレス入力端子20へ与えられた16ビットのアド
レス信号を取込み、16ビットの内部列アドレス信号CA0
〜CA15をクロックB1〜B16に含まれるコラムデコーダへ
与える。コラムデコーダは与えられた16ビットの列アド
レス信号をデコードし、選択されたワード線に接続され
る64Kビットのうちの１ビットを選択し、I/Oバスに接続
する（但し、この構成の場合には、入出力データは１ビ
ットの場合）。次にこのメモリセルへのアクセスが完了
した後信号▲▼を“L"レベルに保持したまま、信
号▲▼が“を”へ一旦立上げた後再び“L"レベル
へ立下げることにより、アドレス入力端子20へ与えられ
ている16ビットのアドレス信号がコラムアドレスラッチ
40へ取込まれ、内部列アドレス信号が発生され、コラム
デコーダへ与えられる。これに応じて、再び64Kビット
のデータフィールドのうちの１ビットが選択され、I/O
バスへ接続される。１ページのデータサイズが64Kビッ
トであり、この64Kビットすべてを、単に信号▲
▼をトグルし、これに応じて列アドレスを外部から与え
ることにより、高速でアクセスすることができる。した
がってこのアクセス動作においては、信号▲▼お
よび信号▲▼両者を用いるのではなく、単に信号
▲▼と列アドレスとによって64Kビットのメモリ
セルへアクセスすることができるため、通常の64Kビッ
トのSRAMと同様の動作をさせることができ、この16Mビ
ットDRAMを64Kビットの擬似SRAMとして用いることがで
きる。

第９図にセンスアンプ活性化信号およびリピータを駆
動するための駆動信号を発生する回路構成の一例を示
す。第９図を参照して、リピータおよセンスアンプを駆
動するための信号を発生する回路は、外部から与えられ
るロウアドレスストローブ信号▲▼を受けて内部
制御信号RASを発生するRASバッファ100と、RASバッファ
からの内部制御信号RASそれぞれ予め定められた時間遅
延させて出力する遅延回路D1〜D8を備える。遅延回路D1
〜D8の各々は縦続接続される。第９図の構成から明らか
なように、センスアンプ活性化信号φsiはそのブロック
に対応するリピータを駆動する信号φｉが“H"レベルに
立上がった後所定時間経過した後に“H"レベルに立上が
る。第10図の、動作波形図に示すように、この構成によ
り各ブロックにおいてリピータが駆動されそのブロック
における選択ワード線電位が立上がった後、そのブロッ
クに含まれるセンスアンプを活性化することができ、こ
のセンスアンプ活性化およびワード線選択動作を各メモ
リセルアレイブロックにおいて順次後段のメモリセルア
レイブロックへ伝達することができる。

第11図および第12図にこの発明の一実施例である16M
ビットDRAMのノーマルモード時とページモード時の動作
波形図をより具体的に示す。第11図のノーマルモードの
データ読出動作時の動作波形図に示されているように、
第９図に示す遅延回路D1〜D8の各々は遅延時間約50ns有
しており、外部からのロウアドレスストローブ信号▲
▼が“L"レベルに立下がり外部からの行アドレスが
装置内部に取込まれ内部行アドレスが発生され、各メモ
リセルアレイブロックM1〜M16におけるワード線の活性
化およびセンスアンプの活性化が完了するまでに約850n
sないし900ns要する。この後コラムアドレスストローブ
信号▲▼が“L"レベルに立下がりアドレス入力端
子20に印加される16ビットの列アドレスが取込まれ、内
部列アドレス信号CA0〜CA15が発生され、これにより選
択されたワード線の接続される64Kビットのうちの１ビ
ットのメモリセルデータが出力される。このデータの書
込／読出動作の指示は、ライトイネーブル信号▲▼
を“H"レベルに立上げることにより第１図に示すR/W制
御回路16の制御のもとに行なわれる。

高速シリアルアクセスモードのページモード時におい
ては、第12図に読出時の動作波形図を詳細に示すよう
に、最初の１ビットのデータが読出されるまでは第11図
に示すノーマルモードと同様であるが、２回目のアクセ
スはコラムアドレスストローブ信号▲▼をトグル
して外部からの列アドレスを取込むことにより行なわれ
る。このため、ノーマルモード時のように１ビットずつ
行アドレスと列アドレスを取込む必要がなく高速にデー
タの読出を行なうことができる。

なお、上述の構成においては、メモリセルアレイブロ
ックM1からメモリセルアレイブロックM16へ向かって順
次ワード線の活性化およびセンスアンプの活性化が行な
われている。しかしながら、この構成に代えて、メモリ
セルアレイブロクMa,Mbを同時に並行してアクセスする
ように構成してもよい。すなわち、メモリセルアレイブ
ロックMaのうちの１つのメモリセルアレイブロックとメ
モリセルアレイブロックMbにおける１つのメモリセルア
レイブロックとが同時にアクセスされるように構成して
もよい。この場合、メモリセルアレイブロックを１つず
つ活性化する構成と比較して、すべてのメモリセルアレ
イブロックを活性化する時間が約半分ですむことにな
り、より高速でアクセスすることができる。

さらに、上述の構成に代えて、このメモリセルアレイ
ブロックを活性化する順序はブロックM16からブロックM
1へと逆の順序であってもよい。

すなわち、各メモリセルアレイブロックにおいてセン
スアンプおよび選択ワード線の活性化のタイミングが異
なっており、センスアンプの活性化時に流れるピーク電
流を低減する構成であれば上記実施例と同様の効果を得
ることができる。

さらに、上述のようなこの発明による16MビットDRAM
においてはワード線の本数は256本であり、８ビットの
行アドレスですべてのワード線を選択することができ
る。したがって、16Mビットのメモリセルをすべてリフ
レッシュするために、従来のDRAMにおいて2¹²（256×1
6）回必要とされたリフレッシュサイクルを256回に低減
することができ、リフレッシュに要する時間を低減する
ことができ、メモリアクセス効率およびこのDRAMを用い
たシステムのタイミング設計の容易性を改善することが
できる。

さらに、この発明により16MビットDRAMにおいては、
１ページのデータサイズが64Kビットであり、外部から
のメモリアクセスと並行して内部でリフレッシュ動作合
を行なういわゆるヒドリンフレッシュを行なうことがで
き、この16MビットDRAMを64KビットPSRAMとして使用す
るが可能となる。

次に、このヒドンフレッシュを容易に行なうための構
成について第13図を参照して説明する。

第13図はこの発明による大容量DRAMのリフレッシュ動
作を簡単に行なうための構成の要部を示す図である。第
13図においては、２対のビット線すなわち２列と、２行
のワード線とそれに関連するセンスアンプおよび主要機
能部の構成が示される。第13図を参照して、各列、すな
わちビット線BL,▲▼上のデータをラッチするため
のたとえばSRAMセルを用いて構成されるラッチ回路Ｌが
設けられる。ラッチ回路Ｌとビット線BL,▲▼の間
には転送信号φtnに応答してオンまたはオフ状態となる
転送ゲートトランジスタＱが設けられる。ラッチ回路Ｌ
とデータ入出力バスI/O,▲▼との間には、コラム
デコーダ６からの出力に応答して選択的にラッチ回路Ｌ
をデータ入出力バスI/O,▲▼へ伝達するI/Oゲー
トTR,TR′が設けられる。

第14図は第13図に示す転送ゲートおよびセンスアンプ
活性化の動作タイミングを示す信号波形図である。第14
図に示すように、転送制御信号φtnは、対応のメモリセ
ルアレイブロック内のセンスアンプ活性化信号φsnが
“H"レベルに立上がりセンスアンプが活性化された後、
“H"レベルに立上がる。これにより、オン状態の転送ゲ
ートＱを介してセンスアンプで検知増幅された信号がラ
ッチ回路Ｌへ転送される。この転送制御信号φTnは、最
後置のメモリセルアレイブロックたとえば、M16におけ
るセンスアンプ活性化信号φs15が“H"レベルに立上が
りそのメモリセルアレイブロックにおける転送動作が完
了した後、“L"レベルに立下がり、ラッチ回路Ｌとセン
スアンプとを電気的に切離す。

第15図に、第14図に示す信号を発生するための回路構
成の一例を示す。第15図を参照して転送制御信号発生回
路は、センスアンプ活性化信号φsnを受け、所定の時間
遅延させて出力する遅延回路150と、最後に活性化され
るメモリセルアレイブロックのセンスアンプを活性化す
るセンスアンプ活性化信号φs15を受け、所定時間遅延
させて出力する遅延回路151と、遅延回路151出力をその
セット入力Ｓに受け、遅延回路151出力をそのリセット
入力Ｒに受けるSRフリップフロップ152とを備える。転
送制御信号φTnはSRフリップフロップ152のＱ出力から
与えられる。次に、第13図ないし第15図を参照してデー
タ転送動作について詳細に説明する。ロウアドレススト
ローブ信号▲▼が“L"レベルに立下がり、所定時
間が経過すると、このメモリセルアレイブロック内のセ
ンスアンプを活性化するためのセンスアンプ活性化信号
φsnが“H"レベルに立上がる。これに応答してセンスア
ンプSAが活性化されて、ビット線上の信号電位を検知し
差動的に増幅する。このビット線対上の信号電位がセン
スアンプSAにより検知増幅され、その信号電位が確定す
ると、次にフリップフロップ152からの転送制御信号φT
nが“H"レベルに立上がる。これにより転送ゲートトラ
ンジスタＱがオン状態となり、センスアンプSAによりラ
ッチされているデータがラッチ回路Ｌへ転送される。ラ
ッチ回路Ｌはこの転送されたデータをラッチする。転送
制御信号φTnは最後のメモリセルアレイブロックM15に
おけるセンス動作が完了すると、すなわちメモリセルア
レイブロックM15におけるセンスアンプ活性化信号φs15
が“H"レベルに立上がった後所定時間経過すると、“L"
レベルに立下がり、センスアンプSAとラッチ回路Ｌとを
切離す。この結果、１ページのデータフィールドに対応
する64Kビットのデータが64K個のラッチ回路Ｌにラッチ
される。このラッチ回路Ｌの選択は、コラムデコーダ６
からのコラムデコード信号により、対応する列に接続さ
れるラッチ回路ＬをトランジスタTR,TR′（I/Oゲート）
を介してデータ入出力バスI/Oへ接続することにより行
なわれる。したがって、センスアンプSAからラッチ回路
Ｌにデータが転送された後は、各メモリセルアレイブロ
ックに対する列選択動作は行選択動作と独立に行なうこ
とができる。したがって、ラッチ回路Ｌにおけるデータ
ラッチ後は、各メモリセルアレイブロックに対するリフ
レッシュを行なうことが可能となる。特に、自動リフレ
ッシュ機能またはセルフリフレッシュ機能を設ければ、
リフレッシュ動作と並行して列アドレスによるメモリセ
ルアクセスを行なうことが可能となるため、64Kビット
の擬似スタティックRAMを実現することができる。

すなわち、第16図に示すように、信号▲▼を
“L"レベルに立下げて、各メモリセルアレイブロックに
おける１ページのデータをラッチ回路Ｌにラッチした
後、再び信号▲▼を“H"レベルに立上げて、この
“H"レベルの状態で信号▲▼を“L"レベルに立下
げれば、この16MビットのDRAMにおいてはCASビフォアRA
Sリフレッシュを行なうとともに、同時に並行してラッ
チ回路Ｌへアクセスして、外部からのコラム列アドレス
に従って１列を選択してメモリセルデータを読出すこと
ができる。CASビフォアRASリフレッシュサイクルにおい
ては、１行のワード線がすべて活性化されるまでに要す
る時間は約750ns〜800nsであり、この期間において１行
のメモリセルのリフレッシュが行なわれる。

また、このCASビフォアRASの構成に代えて、外部から
のリフレッシュ指示信号に応答してリフレッシュ指示中
は自動的にリフレッシュアドレスを発生するセルフリフ
レッシュ機能であれば、信号▲▼をトグルする必
要がなく、より容易にリフレッシュを行なうことができ
る。このセルフリフレッシュ指示は、たとえば行アドレ
ス印加時に不要となる８個のアドレス入力ピンを介して
８ビットの行アドレスを用いて行なうことができる。こ
の場合、８ビットの制御信号は制御信号ラッチ回路70
で、ロウアドレスストローブ信号▲▼により応答
してラッチされる。制御信号ラッチ回路70がラッチした
制御信号がリフレッシュモードを指定している場合、モ
ードコントロール回路60の制御のもとに内部リフレッシ
ュ指示信号REFを発生し、リフレッシュカウント61へ与
える。リフレッシュカウンタ61はこのモードコントロー
ル回路60からの内部リフレッシュ指示信号REFに応答し
て起動され、リフレッシュアドレスを発生する。ロウア
ドレスラッチ30はこのモードコントロール回路60からの
内部リフレッシュ指示信号に応答してリフレッシュカウ
ンタ61からのリフレッシュアドレスを選択的に通過させ
内部行アドレスRA0〜RA7としてロウデコーダ50a,50bへ
与える。これにより、ロウデコーダ50a,50bからの選択
信号に応答して各メモリセルアレイブロックMa,Mbにお
いて、ラッチ回路への列選択動作と並行してリフレッシ
ュ動作を行なうことができる。

さらに上述の構成に加えて、リフレッシュ時に読出さ
れたメモリセルデータの誤り検出および訂正を行なうこ
とも可能である。この構成は第１図においてECC回路E1
〜E16として示されている。次にこのリフレッシュ動作
時にメモリセルデータの誤りの検出および訂正を行なう
ための構成について簡単に説明する。第17A図および第1
7B図はこの発明による大容量DRAMにおいて用いられる誤
り検出訂正の方法を示す図である。第17A図および第17B
図に示す構成においては、情報ビットとして９ビットの
メモリセルが用いられ、検査ビットとして７ビットのメ
モリセルが用いられ計16ビットのメモリセルが１本のワ
ード線WLに接続されている場合の構成が一例として示さ
れる。この構成は、たとえば日経マイクロデバイス'87
年３月号第69頁ないし第71頁に記載されている。９ビッ
トの情報ビットはメモリセルMC0〜MC8に記憶される。メ
モリセルMC9〜MC15は７ビットのパリティチェックビッ
トを記憶する検査ビットとして用いられる。この構成に
おいては、この16ビットのメモリセルが論理的に２次元
の水平垂直グループに配列される。このとき、第17B図
に示すように、４行４列の行列において対角線上に順次
メモリセルが配列されるようにメモリセルがその番号順
に配列される。すなわち、第17A図に示すメモリセル配
列において物理的に隣接する４個のメモリセルを単位と
して、この単位内のメモリセルがそれぞれ異なる水平グ
ループおよび垂直グループに属するようにグループ化さ
れる。このようなグループ化により、水平グループおよ
び垂直グループのどちらにも、隣接する４ビットのメモ
リセルのうちの１個のメモリセルを選択する分割セレク
タ構成をとることができる。この水平グループおよび垂
直グループは、垂直グループ選択信号V0〜V3および水平
グループ選択信号H0〜H3により選択される。またメモリ
セルMC9〜MC15の各々は水平グループにおけるパリティ
ビットまたは垂直グループのメモリセルのパリティビッ
トを記憶する。このECC回路の具体的構成の一例を第18
図に示す。第18図に示す構成においても、情報ビットが
９ビット、検査ビットが７ビットの計16ビットのメモリ
セルが１本のワード線WLに接続される場合の構成が一例
として示される。第18図においては、４個のメモリセル
を単位としてメモリセルがグループ分けされて４つのメ
モリセルグループが構成される。この４個のメモリセル
グループの各々に対して水平方向の１行を選択するため
に水平方向選択器HS1〜HS4が設けられる。水平方向選択
器HS1〜HS4の各々は水平グループ選択信号H0〜H3に応答
して４ビットのメモリセルのうちのいずれか１個を選択
する。

４つのメモリセルグループのうち垂直方向の１行を選
択するために垂直方向選択器VS1〜VS4がそれぞれのメモ
リセルグループに対して設けられる。この垂直方向選択
器VS1〜VS4の各々は垂直グループ選択信号V0〜V3に応答
して対応のグループ内の１個のメモリセルを選択する。
この垂直方向の選択器VS1〜VS4の各々へ印加される垂直
グループ選択信号は１ビットずつシフトされている。水
平方向のグループを選択するセレクタに対する水平グル
ープ選択信号H0〜H3は同一順序で各選択器HS1〜HS4に与
えられている。

水平方向のパリティチェックを行なうために、各水平
方向選択器HS1〜HS4出力を受けてモジュール２の加算を
行なうExORゲートHE1〜HE4が設けられる。垂直方向のパ
リティチェックを行なうために、垂直方向選択器VS1〜V
S4出力の２を法とする加算を行なうExORゲートVE1〜VE4
が設けられる。

マルチプレクサMUXは水平グループ選択信号H0〜H3お
よび垂直グループ選択信号V0〜V3により選択された１ビ
ットのメモリセルを選択し、このメモリセルに対するデ
ータをExORゲート200へ与えるとともに、このExORゲー
ト200出力を選択されたメモリセルへ再び書込む。

水平および垂直グループ選択信号により選択されたメ
モリセルの誤り検出を行なうために、ExORゲートHE4,VE
4出力を受けるANDゲート201が設けられる。次に動作に
ついて簡単に説明する。

誤り検出訂正時においては、列アドレス信号（水平・
垂直選択信号、これは第１図に示す構成においては、モ
ードコントロール回路60からの制御信号によりリフレッ
シュカウント61より順次発生される）が各選択器HS1〜H
S4およびVS1〜VS4に与えられる。この選択器により水平
方向および垂直グループ方向のそれぞれの行のメモリセ
ルが選択され、このそれぞれにおけるメモリセルデータ
がExOR回路HE1〜HE4,VE1〜VE4に与えられる。水平方向
の選択グループにおいて１つのメモリセルデータが誤っ
ている場合には、ExORゲートHE4出力は“1"となり、す
べて正しい場合には“0"となる。したがって、水平グル
ープおよび垂直グループの交点に位置する選択されたメ
モリセルのデータが誤っている場合には、ExORゲートHE
4,VE4出力は共に“1"となり、ANDゲート201出力も“1"
（“H"）レベルとなる。マルチプレクサMUXは、この水
平および垂直グループ選択信号により指定される１ビッ
トメモリセルデータを読出してExORゲート200へ与えて
いる。ExORゲート200は、ANDゲート201出力が“H"レベ
ルの場合にはマルチプレクサMUX出力を反転して出力す
る。一方、ANDゲート201出力が“L"レベルの場合には、
マルチプレクサMUXからの出力データをそのまま通過さ
せる。マルチプレクサMUXはExORゲート200からの出力デ
ータを再び選択されたメモリセルへ伝達しそこへ書込
む。これよりメモリセルデータの誤り検出および訂正を
行なうことができる。

上述の構成を用いれば、リフレッシュアドレスカウン
タより、周期的に水平グループ選択信号H0〜H3および垂
直グループ選択信号V0〜V4を順次発生すれば、選択され
た行に接続されるメモリセルデータの誤り検出および訂
正を行なうことができる。この場合、１行のワード線に
接続されるメモリセルが64Kビットであるため、各メモ
リセルブロックにおいても4Kビットである。したがっ
て、各4Kビットのメモリセルデータを順次読出して誤り
検出・訂正を行なうには4K回の誤り検出訂正を行なう必
要があり、１回のリフレッシュサイクルですべてのメモ
リセルデータの誤り検出および訂正を行なうことができ
なくなることが考えられる。したがってこの場合第17図
に示す構成を１つのメモリセルアレイブロック内におい
て各列をさらに適当なブロックサイズのサイズブロック
に分割し、この分割されたサブブロックに対してい個々
に誤り検出・訂正を行なうようにすれば１回のリフレッ
シュサイクルで64Kビットすべてのメモリセルデータの
誤り検出および訂正を余裕をもって確実に行なうことが
できる。

上述のような構成を設けることにより、リフレッシュ
動作時にメモリセルデータの誤り検出訂正を行なうこと
ができ、データ読出時に誤り検出訂正を行なう必要がな
く、より高速でメモリセルデータの読出を行なうことが
できる。

さらに、通常、大容量DRAMにおいては、その入出力デ
ータはマスタスライシング方式やボンディングパッドの
接続切換により、そのビット幅の設定が行なわれてい
る。この場合入出力データのビット幅は固定されてしま
い、可変とすることはできない。しかしながら、第１図
に示すように、行アドレス取込時に不必要となる８ビッ
トのアドレス入力端子を用いてデータビット長指定信号
を印加し、この制御信号により、セレクタ62およびI/O
バッファ63を動作させれば、そのDRAMの用途に応じて適
宜入出力データのビット長を設定することが可能とな
る。第１図に示す構成においては、２ビットの内部列ア
ドレス信号CA0,CA1により４ビットのメモリセルが同時
に選択され、この４ビットのメモリセルデータの１ビッ
トまたは４ビットをセレクタ62を介してI/Oバッファ63
へ接続する構成が示されている。しかしながらこの構成
に代えて、３ビットの列アドレス信号をセレクタ62へ印
加する構成とすれば、入出力データのビット数を８ビッ
トとすることも可能である。また、この構成により入出
力データのビット長を１ビット、４ビット、８ビットと
自由に用途に応じて設定することができる。

さらに、その具体的構成は示さないが、行アドレス印
加時に不使用となるアドレス入力端子数は８ビットとな
るため、この８ビットの信号により、2⁸種類の動作モー
ドを指定することができ、各種多様な内部動作を制御す
る構成を与えることが可能である。このような構成の一
例としては、ビットマスク機能、ビット比較機能などが
考えられる。

なお上記実施例においては大容量DRAMとしては16Mビ
ットDRAMを一例として説明したが、この大容量DRAMの記
憶容量はこれに限定されず他の記憶容量であっても上記
実施例と同様の効果を得ることができる。

またさらに、上記実施例においては、行アドレスと列
アドレスとが時分割多重して印加される構成について説
明したが、これに代えて、行アドレスと列アドレスとが
同時に印加されるようなDRAM（たとえばPSDRAM）のよう
な構成においても、その行アドレスと列アドレスとのビ
ット数を異ならせれば、１ページのデータサイズを拡張
することができ、上記実施例と同様の効果を得ることが
できる。

［発明の効果］ 以上のようにこの発明によれば、行アドレスを構成す
るビット数を列アドレスを構成するビットよりも少なく
しているため、１ページのデータサイズを拡張すること
ができより高速のアクセスを実現することができる。

さらに、行アドレスのビット数を低減することにより
ワード線数が少なくなるため、全メモリセルのリフレッ
シュをより少ないリフレッシュサイクルで行なうことが
でき、リフレッシュ構成の簡素化およびメモリのアクセ
ス効率の改善が可能となる。

さらに上述の構成により１ページの容量が、たとえば
16MビットDRAMの場合、64Kビットとなるため、列アドレ
スのみでこの64Kビットをアクセスすることができるた
め、大容量DRAMを擬似スタティックRAMとして用いるこ
とができる。

さらに、各列対応に設けられたセンスアンプとデータ
入出力バスとの間にデータラッチ回路を設け、センスア
ンプ活性化後、このセンスアンプとラッチ回路とを分離
するように構成し、かつこのラッチ回路を列アドレスに
よりアクセス可能となるように構成しているため、列ア
ドレスによるメモリセルへのアクセスと並行してメモリ
セルのリフレッシュを行なうことができ、リフレッシュ
動作を考慮することなくメモリセルへのアクセスを行な
うことができ、DRAMのアクセス効率を改善することがで
きるとともに、DRAMを用いたメモリシステムのタイミン
グ設計が容易となる。

さらに、メモリセルアレイブロックにおいてそれぞれ
選択ワード線およびセンスアンプの活性化タイミングを
異ならせているため、センスアンプ活性化時に生じるピ
ーク電流を分散させることができ消費電流を低減するこ
とができるとともに基板電位の変動による誤動作を防止
することができる。

さらにページのデータサイズが拡張されているため、
この大容量DRAMを、画像データを高速で書込／読出する
ビデオメモリとして用いた場合、高速で画像データを書
込／読出することができ、リアルタイムで画像データを
処理するシステムで用いることのできるビデオメモリを
得ることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例である大容量ダイナミック
型半導体記憶装置の全体の構成の一例を示す図である。
第２図は従来の1MビットDRAMの信号を入出力するための
外部ピン端子の配置を示す図である。第３図は従来の1M
ビットDRAMの全体の概略構成を示す図である。第４図は
従来のDRAMのメモリセルアレイの要部の構成を示す図で
あり、１対のビット線とそれに関連する回路部分が概略
的に示されている。第５図は従来の16ビットDRAMの概略
構成を示す図であり、この分割メモリセルアレイブロッ
ク構成を概略的に示す図である。第６図はこの発明一実
施例である大容量ダイナミック型半導体記憶装置のメモ
リセルアレイ部の構成を概略的に示す図である。第７図
はこの発明一実施例である大容量ダイナミック型半導体
記憶装置の隣接メモリセルアレイブロックを接続するリ
ピータの構成を概略的に示す図である。第８図はこの発
明の一実施例である大容量ダイナミック型半導体記憶装
置の動作を概略的に示す信号波形図である。第９図は第
７図に示すリピータを制御するための信号を発生する回
路構成の一例を示す図である。第10図は第６図に示すセ
ンスアンプ活性化信号およびリピータ活性化信号の発生
タイミングを示す動作波形図である。第11図はこの発明
の一実施例である大容量ダイナミック型半導体記憶装置
のノーマルモード時のデータ読出時における動作を示す
信号波形図である。第12図はこの発明の一実施例である
大容量ダイナミック型半導体記憶装置のページモードで
のデータ読出を行なう際の動作タイミングを示す信号波
形図である。第13図はこの発明の他の実施例である大容
量ダイナミック型半導体記憶装置の要部の構成を示す図
であり、データラッチにより、メモリセルアクセスとリ
フレッシュ動作とを並行して行なうための構成を示す図
である。第14図は第13図に示す転送ゲートを駆動する転
送制御信号とセンスアンプ駆動信号とのタイミング関係
を示す動作波形図である。た第15図は第13図に示す転送
制御信号を発生するための回路構成の一例を示す図であ
る。第16図はこの発明の他の実施例であるダイナミック
型半導体記憶装置における動作を示す信号波形図であ
り、外部アクセスと内部リフレッシュとを同時に並行し
て行なう際の動作を示す信号波形図である。第17A図お
よび第17B図はこの発明の他の実施例である大容量ダイ
ナミック型半導体記憶装置において用いられる誤り検出
・訂正回路の動作方法を原理的に示す図であり、第17A
図は１本のワード線に接続されるメモリセルの配置を示
し、第17B図はこの１行のメモリセルが論理的に２次元
に配列された配置を示す図である。第18図はこの発明に
よる大容量ダイナミック型半導体記憶装置において用い
られる誤り検出・訂正回路の具体的構成の一例を示す図
である。 図において、Ma,Mbはメモリセルアレイブロック、M1〜M
16はさらに分割されたメモリセルアレイブロック、B1〜
B16は各メモリセルアレイブロック対応に設けられたセ
ンスアンプ，コラムデコーダ,I/Oゲート等を含むブロッ
ク、E1〜E16はリフレッシュ動作時に動作する誤り検出
・訂正回路ブロック、R1〜R14はワード線信号電位を順
次伝達するためのリピータ、11はロウアドレスストロー
ブ信号入力端子、12はRAS系クロック発生器、13はコラ
ムアドレスストローブ信号入力端子、14はCAS系クロッ
ク発生器、15はR/Wクロック発生器、16はR/W制御器、20
はアドレス入力端子、30はロウアドレスラッチ、40はコ
ラムアドレスラッチ、60はモードコントロール回路、70
は制御信号ラッチ回路、62はセレクタ、63はI/Oバッフ
ァ、90−１〜90−３はリピータを構成するNANDゲート、
91−１〜91−３はリピータを構成するインバータ、SAは
センスアンプ、ＬはSRAMセルからなるラッチ回路、TR,T
R′はI/Oゲート、Ｑはセンスアンプとラッチ回路との間
に設けられる転送ゲートを構成するトランジスタ、50a,
50bはロウデコーダ、６はコラムデコーダである。 なお、各図中、同一符号は同一または相当部分を示す。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 27/10 ６８１Ｆ (56)参考文献 特開 昭62−42395（ＪＰ，Ａ) 特開 昭63−282996（ＪＰ，Ａ) 特開 平１−298596（ＪＰ，Ａ) 特開 昭59−75494（ＪＰ，Ａ) 特開 昭62−28995（ＪＰ，Ａ) 特開 昭61−992（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G11C 11/407

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】各々が、行および列からなるマトリクス状
   に配列された複数のメモリセルと、各前記行に対応して
   配置され、各々の対応の行のメモリセルが接続する複数
   のワード線と、各前記列に対応して配置され、各々に対
   応の列のメモリセルが接続する複数のビット線とを有す
   る複数のメモリセルアレイブロック、 外部から与えられる行アドレスに応答して、前記複数の
   アレイブロックの各々から１本のワード線を選択するた
   めの行選択手段、 前記行選択手段の出力信号に応答して、前記複数のメモ
   リセルアレイブロックの各々から選択されたワード線を
   各ブロックごとに異なるタイミングで活性化する手段、 前記複数のメモリセルアレイブロックの各々の前記複数
   の列の各々に対応して配置され、対応の列に対応して配
   置されるビット線の信号電位を検知し増幅するためのセ
   ンサアンプ手段、 外部から与えられる列アドレスに応答して、前記複数の
   メモリセルアレイブロックから全体として少なくとも１
   列のメモリセルを選択するための手段、 前記複数のメモリセルアレイブロックの前記列選択手段
   により選択された列に対応するビット線をデータ入出力
   部へ接続するためのデータバス、 前記メモリセルアレイブロックの各々における列の各々
   と前記データバスとの間に設けられ、対応の列に対応し
   て配置されたビット線に伝達されたデータをラッチする
   ためのラッチ手段、 前記ラッチ手段と対応の列に対応するビット線との間に
   設けられ、対応のメモリセルアレイブロック内のセンス
   アンプ手段の検知および増幅動作の完了に応答して、前
   記ラッチ手段を対応の列のビット線から電気的に分離す
   る手段、および 前記ラッチ手段の各々と前記データバスとの間に設けら
   れ、前記列選択手段の出力信号に応答して、選択された
   列に応じて設けられたラッチ手段を前記データバスに電
   気的に接続する手段を備え、 前記外部から与えられる列アドレスを構成するビット数
   は、外部から与えられる行アドレスを構成するビット数
   よりも大きくされている、ダイナミック型半導体記憶装
   置。
2. 【請求項２】各々が、行および列からなるマトリクス状
   に配列された複数のメモリセルと、各前記行に対応して
   配置され、各々の対応の行のメモリセルが接続する複数
   のワード線と、各前記列に対応して配置され、各々に対
   応の列のメモリセルが接続する複数のビット線とを有す
   る複数のメモリセルアレイブロック、 外部から与えられる行アドレスに応答して、前記複数の
   アレイブロックの各々から１本のワード線を選択するた
   めの行選択手段、および 外部から与えられる列アドレスに応答して、前記複数の
   メモリセルアレイブロックから全体として少なくとも１
   列のメモリセルを選択するための手段を備え、前記外部
   から与えられる列アドレスを構成するビット数が、前記
   外部から与えられる行アドレスを構成するビット数より
   も大きくされており、 リフレッシュ指示信号発生手段、 前記メモリセルアレイブロックの各々に設けられ、対応
   のブロック内のメモリセルに記憶されたデータに関連し
   て形成された誤り検出用データを記憶する手段、 前記リフレッシュ指示信号に応答して、内部行アドレス
   を発生して前記行選択手段へ印加する手段、および 前記リフレッシュ指示信号発生手段からのリフレッシュ
   指示信号に応答して活性化され、前記内部行アドレスに
   対応して選択されたワード線に接続されるメモリセルデ
   ータと該メモリセルデータに関連する誤り検出用データ
   とを読出し、前記読出されたメモリセルデータの誤り検
   出および訂正を前記読出された誤り検出用データに基づ
   いて行なう手段を備える、ダイナミック型半導体記憶装
   置。
3. 【請求項３】行および列からなるマトリクス状に配列さ
   れた複数のメモリセルを有するメモリアレイ、 前記メモリアレイの１行を選択するための複数のワード
   線、 前記メモリアレイの１列を選択するための複数のビット
   線、 複数の外部アドレス入力端子、 前記複数の外部アドレス入力端子のうち予め定められた
   外部アドレス入力端子を介して外部から与えられる行ア
   ドレスを受けて内部行アドレス信号を発生する手段、 前記外部から与えられる行アドレスと同一タイミングで
   残りの外部アドレス入力端子を介して外部から与えられ
   る動作モード指定信号を受ける手段、および 前記外部から与えられる行アドレスおよび前記外部から
   与えられる動作モード指定信号と時分割多重態様で前記
   複数の外部アドレス入力端子を介して外部から与えられ
   る列アドレスを受けて内部列アドレス信号を発生する手
   段を備え、前記外部から与えられる行アドレスを構成す
   るビット数は、前記外部から与えられる列アドレスを構
   成するビット数よりも少なくされており、さらに、 データ入出力部、 前記内部行アドレス信号および前記内部列アドレス信号
   に応答して、前記メモリアレイから複数のメモリセルを
   選択する手段、および 前記動作モード指定信号に応答して、前記選択された複
   数のメモリセルの１個または複数個を前記データ入出力
   部に結合する手段を備える、ダイナミック型半導体記憶
   装置。