JPH0798989A - 半導体メモリの制御回路 - Google Patents
半導体メモリの制御回路Info
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- JPH0798989A JPH0798989A JP24333593A JP24333593A JPH0798989A JP H0798989 A JPH0798989 A JP H0798989A JP 24333593 A JP24333593 A JP 24333593A JP 24333593 A JP24333593 A JP 24333593A JP H0798989 A JPH0798989 A JP H0798989A
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Abstract
(57)【要約】
【目的】ワード線電源の負荷を軽減しワード線電圧の立
ち上がりを速くして高速アクセスを可能にする。 【構成】セクション化された複数のメモリアレイ（図で
はＭ０のみ）と、これに対して共通なメインワード線Ｍ
ＷＬ用のメインデコーダと、メモリアレイに設けられた
メモリセルＳＬをアクティブ状態とするための分割ワー
ド線ＳＷＬと、特定の分割ワード線を選択するためのサ
ブデコーダ３２Ａとで構成され、メインデコーダとサブ
デコーダ３２ＡとでメモリアレイＭ０における特定の分
割ワード線ＳＷＬのみが選択的に立ち上げられる。特定
のメモリアレイのみが選択されるためメインワード線に
対する負荷がこの例では１／４になってワード線電位の
立ち上がりが急峻となってそれだけアクセスタイムが速
くなる。
ち上がりを速くして高速アクセスを可能にする。 【構成】セクション化された複数のメモリアレイ（図で
はＭ０のみ）と、これに対して共通なメインワード線Ｍ
ＷＬ用のメインデコーダと、メモリアレイに設けられた
メモリセルＳＬをアクティブ状態とするための分割ワー
ド線ＳＷＬと、特定の分割ワード線を選択するためのサ
ブデコーダ３２Ａとで構成され、メインデコーダとサブ
デコーダ３２ＡとでメモリアレイＭ０における特定の分
割ワード線ＳＷＬのみが選択的に立ち上げられる。特定
のメモリアレイのみが選択されるためメインワード線に
対する負荷がこの例では１／４になってワード線電位の
立ち上がりが急峻となってそれだけアクセスタイムが速
くなる。
Description
【０００１】
【産業上の利用分野】この発明は、ＥＥＰＲＯＭなどの
不揮発性半導体メモリに適用して好適な半導体メモリの
制御回路に関する。
不揮発性半導体メモリに適用して好適な半導体メモリの
制御回路に関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭ例えば、ＮＯＲ型ＥＥＰＲ
ＯＭなどの不揮発性半導体メモリは所定のビット数を有
するメモリアレイに分割し、これを複数個使用して構成
されることが多い。例えば、４Ｍ（メガ）半導体メモリ
では、１０２４カラム×１０２４ローで構成されたメモ
リアレイ（セクション）を４個使用して構成される。
ＯＭなどの不揮発性半導体メモリは所定のビット数を有
するメモリアレイに分割し、これを複数個使用して構成
されることが多い。例えば、４Ｍ（メガ）半導体メモリ
では、１０２４カラム×１０２４ローで構成されたメモ
リアレイ（セクション）を４個使用して構成される。
【０００３】このように構成された半導体メモリに対す
る制御回路として図４のように構成される場合がある。
る制御回路として図４のように構成される場合がある。
【０００４】図４に示す制御回路１０にあって、半導体
メモリ１２は上述したように４個にセクション化された
メモリアレイＭ０，Ｍ１，Ｍ２，Ｍ３で構成され、Ｉ／
Ｏポート１４を介して入出力データのリード、ライトが
行なわれる。入出力データはＩ／Ｏポート１４およびカ
ラムスイッチ１６Ａ〜１６Ｄを介して対応するメモリア
レイＭ０〜Ｍ３に対してリード、ライトされる。
メモリ１２は上述したように４個にセクション化された
メモリアレイＭ０，Ｍ１，Ｍ２，Ｍ３で構成され、Ｉ／
Ｏポート１４を介して入出力データのリード、ライトが
行なわれる。入出力データはＩ／Ｏポート１４およびカ
ラムスイッチ１６Ａ〜１６Ｄを介して対応するメモリア
レイＭ０〜Ｍ３に対してリード、ライトされる。
【０００５】メモリアレイＭ０〜Ｍ３に対するアドレス
指定は以下のようにして行なわれる。ｎビット構成例え
ば１９ビット構成のアドレスデータはアドレスバッファ
２０に一時的に保存され、その後これらアドレスデータ
のうち下位側の９ビット（Ａ０〜Ａ８）がカラム用のプ
リデコーダ２２を介してカラムデコーダ２４に供給され
る。カラムデコーダ２４では選択すべきメモリアレイの
カラムが指定され、対応するカラムスイッチ１６Ａ〜１
６Ｄを介してメモリアレイＭ０〜Ｍ３に与えられる。
指定は以下のようにして行なわれる。ｎビット構成例え
ば１９ビット構成のアドレスデータはアドレスバッファ
２０に一時的に保存され、その後これらアドレスデータ
のうち下位側の９ビット（Ａ０〜Ａ８）がカラム用のプ
リデコーダ２２を介してカラムデコーダ２４に供給され
る。カラムデコーダ２４では選択すべきメモリアレイの
カラムが指定され、対応するカラムスイッチ１６Ａ〜１
６Ｄを介してメモリアレイＭ０〜Ｍ３に与えられる。
【０００６】アドレスデータのうち上位側から６ビット
分（Ａ１３〜Ａ１８）はプリデコーダ２６を介してメイ
ンデコーダ（ローデコーダ）２８に供給される。メイン
デコーダ２８はメモリセルＭ０〜Ｍ３に対して共通に設
けられたメインワード線ＭＷＬ（図示はしない）を選択
し、これに所定の電圧を与えるためのものである。
分（Ａ１３〜Ａ１８）はプリデコーダ２６を介してメイ
ンデコーダ（ローデコーダ）２８に供給される。メイン
デコーダ２８はメモリセルＭ０〜Ｍ３に対して共通に設
けられたメインワード線ＭＷＬ（図示はしない）を選択
し、これに所定の電圧を与えるためのものである。
【０００７】メモリアレイＭ０〜Ｍ３のそれぞれにはロ
ーデコーダの一種であるサブデコーダ３２Ａ〜３２Ｄが
設けられ、選択されたメインワード線ＭＷＬに対するサ
ブワード線の指定が行なわれる。このようにメインデコ
ーダ２８とサブデコーダ３２Ａ〜３２Ｄの出力で特定の
ワード線が指定される。
ーデコーダの一種であるサブデコーダ３２Ａ〜３２Ｄが
設けられ、選択されたメインワード線ＭＷＬに対するサ
ブワード線の指定が行なわれる。このようにメインデコ
ーダ２８とサブデコーダ３２Ａ〜３２Ｄの出力で特定の
ワード線が指定される。
【０００８】サブデコーダ３２Ａ〜３２Ｄを駆動するた
めアドレスデータのうち中位に属するアドレスデータＡ
９〜Ａ１２がローデコーダを構成するプリデコーダ３０
を介してサブデコーダ３２Ａ〜３２Ｄに供給される。
めアドレスデータのうち中位に属するアドレスデータＡ
９〜Ａ１２がローデコーダを構成するプリデコーダ３０
を介してサブデコーダ３２Ａ〜３２Ｄに供給される。
【０００９】上述したＮＯＲ型やＮＡＮＤ形のＥＥＰＲ
ＯＭの外部駆動電源としては近年低電圧化が指向され、
３．０あるいは３．３ボルト程度の駆動電圧を採用する
ようになってきている。
ＯＭの外部駆動電源としては近年低電圧化が指向され、
３．０あるいは３．３ボルト程度の駆動電圧を採用する
ようになってきている。
【００１０】しかし、半導体メモリそれ自体は５ボルト
程度の電圧でワード線を駆動した方が高速読み出しがで
きるため、そのようなときには半導体メモリの制御回路
１０の内部に電源の昇圧回路（昇圧電源回路）４０が設
けられ、低電圧の外部電源電圧Ｖｃｃが例えば５ボルト
程度まで昇圧されてこれを内部の読み出し系回路におけ
る電源電圧Ｖｃｃ′としている。この電源電圧Ｖｃｃ′
は例えばメモリセルをアクティブ状態とするワード線電
圧ＶＷＬなどとして使用されたり、センスアンプ（図示
はしない）の電源電圧などに使用される。
程度の電圧でワード線を駆動した方が高速読み出しがで
きるため、そのようなときには半導体メモリの制御回路
１０の内部に電源の昇圧回路（昇圧電源回路）４０が設
けられ、低電圧の外部電源電圧Ｖｃｃが例えば５ボルト
程度まで昇圧されてこれを内部の読み出し系回路におけ
る電源電圧Ｖｃｃ′としている。この電源電圧Ｖｃｃ′
は例えばメモリセルをアクティブ状態とするワード線電
圧ＶＷＬなどとして使用されたり、センスアンプ（図示
はしない）の電源電圧などに使用される。
【００１１】図５は昇圧回路４０の一例を示すもので、
この例では縦続接続された４個の整流用ダイオードＤａ
〜Ｄｄと５個のコンデンサＣａ〜ＣｄおよびＣｅとで構
成される。端子４２，４４には互いに位相の反転したク
ロックφ，φバーが供給される。
この例では縦続接続された４個の整流用ダイオードＤａ
〜Ｄｄと５個のコンデンサＣａ〜ＣｄおよびＣｅとで構
成される。端子４２，４４には互いに位相の反転したク
ロックφ，φバーが供給される。
【００１２】
【発明が解決しようとする課題】上述した制御回路１０
にあっては、メインデコーダ２８とサブデコーダ３２Ａ
〜３２Ｄの各出力で選択されるサブのワード線は図６に
示すように全てのメモリアレイＭ０〜Ｍ３に対して共通
に設けられている。そのため、データの読み出し時はこ
れらメモリアレイＭ０〜Ｍ３の全てが昇圧回路４０に対
する負荷となり、図７曲線Ｌａのように電圧の立ち上が
りが遅くなってしまう。このとき、昇圧回路４０におけ
る出力電圧は曲線Ｌｂのように変動し、これによって高
速読み出しが阻害される。
にあっては、メインデコーダ２８とサブデコーダ３２Ａ
〜３２Ｄの各出力で選択されるサブのワード線は図６に
示すように全てのメモリアレイＭ０〜Ｍ３に対して共通
に設けられている。そのため、データの読み出し時はこ
れらメモリアレイＭ０〜Ｍ３の全てが昇圧回路４０に対
する負荷となり、図７曲線Ｌａのように電圧の立ち上が
りが遅くなってしまう。このとき、昇圧回路４０におけ
る出力電圧は曲線Ｌｂのように変動し、これによって高
速読み出しが阻害される。
【００１３】そこで、この発明はこのような従来の課題
を解決したものであって、昇圧回路からみた負荷を大幅
に軽減し、ワード線立ち上げの高速化を達成した半導体
メモリの制御回路を提案するものである。
を解決したものであって、昇圧回路からみた負荷を大幅
に軽減し、ワード線立ち上げの高速化を達成した半導体
メモリの制御回路を提案するものである。
【００１４】
【課題を解決するための手段】上述の課題を解決するた
め、この発明においては、複数のメモリセルで構成さ
れ、それぞれに所定ビット数のＩ／Ｏポートを持つ複数
のメモリアレイと、これらメモリアレイに対して共通に
設けられたメインワード線用のメインデコーダと、それ
ぞれのメモリアレイに設けられた上記メモリセルをアク
ティブ状態とするための分割ワード線と、特定の分割ワ
ード線を選択するためにそれぞれのメモリアレイに設け
られたサブデコーダとで構成され、上記メインデコーダ
とサブデコーダとで特定のメモリアレイにおける特定の
分割ワード線のみが選択的に立ち上げられるようになさ
れたことを特徴とするものである。
め、この発明においては、複数のメモリセルで構成さ
れ、それぞれに所定ビット数のＩ／Ｏポートを持つ複数
のメモリアレイと、これらメモリアレイに対して共通に
設けられたメインワード線用のメインデコーダと、それ
ぞれのメモリアレイに設けられた上記メモリセルをアク
ティブ状態とするための分割ワード線と、特定の分割ワ
ード線を選択するためにそれぞれのメモリアレイに設け
られたサブデコーダとで構成され、上記メインデコーダ
とサブデコーダとで特定のメモリアレイにおける特定の
分割ワード線のみが選択的に立ち上げられるようになさ
れたことを特徴とするものである。
【００１５】
【作用】図１に示すメインデコーダ２８によって複数の
メモリアレイＭ０〜Ｍ３に対して共通に設けられたワー
ド線（メインワード線）ＭＷＬが選択される。メインワ
ード線ＭＷＬには図２のようにメモリアレイを単位とし
て複数、この例では４本の分割ワード線ＳＷＬが接続さ
れ、それぞれにメモリセルＳＬが接続される。
メモリアレイＭ０〜Ｍ３に対して共通に設けられたワー
ド線（メインワード線）ＭＷＬが選択される。メインワ
ード線ＭＷＬには図２のようにメモリアレイを単位とし
て複数、この例では４本の分割ワード線ＳＷＬが接続さ
れ、それぞれにメモリセルＳＬが接続される。
【００１６】サブデコーダ３２Ａ〜３２Ｄはプリデコー
ダ（セクションデコーダ）３０Ｂによって選択され、複
数の分割ワード線ＳＷＬはプリデコーダ３０Ａによって
選択される。したがってメインデコーダ２８のデコード
出力とサブデコーダ３０Ａ，３０Ｂのデコード出力のア
ンドによって特定の分割ワード線ＳＷＬが選択される。
ダ（セクションデコーダ）３０Ｂによって選択され、複
数の分割ワード線ＳＷＬはプリデコーダ３０Ａによって
選択される。したがってメインデコーダ２８のデコード
出力とサブデコーダ３０Ａ，３０Ｂのデコード出力のア
ンドによって特定の分割ワード線ＳＷＬが選択される。
【００１７】分割ワード線ＳＷＬは図２のようにメモリ
アレイＭ０〜Ｍ３ごとに設けられ、互いに独立している
ので、例えば図３のように特定のメモリアレイＭ１の分
割ワード線ＳＷＬのみを選択できるから、このときの昇
圧回路４０から見た負荷はメモリアレイＭ１の分割ワー
ド線ＳＷＬのみとなり、電源の負荷を従来の１／４にで
きる。
アレイＭ０〜Ｍ３ごとに設けられ、互いに独立している
ので、例えば図３のように特定のメモリアレイＭ１の分
割ワード線ＳＷＬのみを選択できるから、このときの昇
圧回路４０から見た負荷はメモリアレイＭ１の分割ワー
ド線ＳＷＬのみとなり、電源の負荷を従来の１／４にで
きる。
【００１８】それに伴ってコンデンサＣｅの容量も、メ
モリアレイＭ１の１ワード線容量ＣＷＬ１のみとなるか
ら、ワード線電圧ＶＷＬの立ち上がりは図７曲線Ｌｃの
ように急峻となって電源立ち上げが高速化する。昇圧回
路４０の出力電圧も曲線Ｌｄのようになるので、データ
を高速に読み出すことができる。
モリアレイＭ１の１ワード線容量ＣＷＬ１のみとなるか
ら、ワード線電圧ＶＷＬの立ち上がりは図７曲線Ｌｃの
ように急峻となって電源立ち上げが高速化する。昇圧回
路４０の出力電圧も曲線Ｌｄのようになるので、データ
を高速に読み出すことができる。
【００１９】
【実施例】続いて、この発明に係る半導体メモリの制御
回路の一例を上述したＥＥＰＲＯＭなどの不揮発性メモ
リの制御回路に適用した場合につき、図面を参照して詳
細に説明する。
回路の一例を上述したＥＥＰＲＯＭなどの不揮発性メモ
リの制御回路に適用した場合につき、図面を参照して詳
細に説明する。
【００２０】図１は図４に対応した制御回路１０の具体
例を示すものであって、本例でも４セクション化された
分割ワード線方式の半導体メモリ１２を例示するが、セ
クション化するメモリアレイの個数や容量は実施例に限
定されるものではない。
例を示すものであって、本例でも４セクション化された
分割ワード線方式の半導体メモリ１２を例示するが、セ
クション化するメモリアレイの個数や容量は実施例に限
定されるものではない。
【００２１】４セクション化であるため、図４と同一の
構成は同一の符号を付しその詳細な説明は省略するとし
て、この発明では図のように各メモリアレイＭ０〜Ｍ３
に設けられるサブデコーダ３２Ａ〜３２Ｄは左右対称な
カラム位置（中央部）に設けられる。これはサブデコー
ダ３２Ａ〜３２Ｄのそれぞれから見たワード線（分割ワ
ード線）負荷を最小にするためである。
構成は同一の符号を付しその詳細な説明は省略するとし
て、この発明では図のように各メモリアレイＭ０〜Ｍ３
に設けられるサブデコーダ３２Ａ〜３２Ｄは左右対称な
カラム位置（中央部）に設けられる。これはサブデコー
ダ３２Ａ〜３２Ｄのそれぞれから見たワード線（分割ワ
ード線）負荷を最小にするためである。
【００２２】複数のサブデコーダ３２Ａ〜３２Ｄを適切
に制御するため、一対のプリデコーダ３０Ａ，３０Ｂと
デコード出力を選択するための選択スイッチ５０Ａ〜５
０Ｄが設けられる。その詳細は後述する。
に制御するため、一対のプリデコーダ３０Ａ，３０Ｂと
デコード出力を選択するための選択スイッチ５０Ａ〜５
０Ｄが設けられる。その詳細は後述する。
【００２３】この発明では図１に示すメインデコーダ２
８によって複数のメモリアレイＭ０〜Ｍ３に対して共通
に設けられたワード線（メインワード線）ＭＷＬが選択
される。メインワード線ＭＷＬには図２のようにメモリ
アレイを単位として複数、この例では４本の分割ワード
線ＳＷＬが接続され、それぞれにメモリセルＳＬが接続
される。
８によって複数のメモリアレイＭ０〜Ｍ３に対して共通
に設けられたワード線（メインワード線）ＭＷＬが選択
される。メインワード線ＭＷＬには図２のようにメモリ
アレイを単位として複数、この例では４本の分割ワード
線ＳＷＬが接続され、それぞれにメモリセルＳＬが接続
される。
【００２４】図２では２本のメインワード線ＭＷＬと、
２本のビット線に関連する部分を例示したので、メモリ
アレイＭ０のうち４個所のメモリセルＳＬ00〜ＳＬ11
（図ではトータル１６個の単位セルを有する）を例示す
る。各メモリセルＳＬ00〜ＳＬ11はＮＯＲ型構成であっ
て分割ワード線ＳＷＬに接続されたそれぞれのセルはビ
ット線ＢＬ0，ＢＬ1にも接続されている。
２本のビット線に関連する部分を例示したので、メモリ
アレイＭ０のうち４個所のメモリセルＳＬ00〜ＳＬ11
（図ではトータル１６個の単位セルを有する）を例示す
る。各メモリセルＳＬ00〜ＳＬ11はＮＯＲ型構成であっ
て分割ワード線ＳＷＬに接続されたそれぞれのセルはビ
ット線ＢＬ0，ＢＬ1にも接続されている。
【００２５】分割ワード線ＳＷＬはそのメモリアレイご
とに設けられるもので、隣接するメモリアレイの分割ワ
ード線ＳＷＬとは完全に独立している。分割ワード線Ｓ
ＷＬはサブデコーダ３２Ａによって選択される。
とに設けられるもので、隣接するメモリアレイの分割ワ
ード線ＳＷＬとは完全に独立している。分割ワード線Ｓ
ＷＬはサブデコーダ３２Ａによって選択される。
【００２６】サブデコーダ３２Ａは図のように各分割ワ
ード線ごとに設けられたノアゲート５２で構成され、ノ
アゲート５２にはメインワード線ＭＷＬからのデコード
出力（ワード線電圧）と選択スイッチ５０Ａで選択され
た４つのデコード出力の１つが選択的に供給される。
ード線ごとに設けられたノアゲート５２で構成され、ノ
アゲート５２にはメインワード線ＭＷＬからのデコード
出力（ワード線電圧）と選択スイッチ５０Ａで選択され
た４つのデコード出力の１つが選択的に供給される。
【００２７】例えば、分割ワード線ＳＷＬ00を選択する
ときには分割ワード線ＳＷＬ00選択用のデコード出力の
みがノアゲート５２に供給されるように結線される。他
のノアゲート５２についても同様な結線が行なわれる。
ときには分割ワード線ＳＷＬ00選択用のデコード出力の
みがノアゲート５２に供給されるように結線される。他
のノアゲート５２についても同様な結線が行なわれる。
【００２８】このように構成することによって、サブデ
コーダ３２Ａ〜３２Ｄはプリデコーダ３０Ｂによって選
択され、複数の分割ワード線ＳＷＬはプリデコーダ３０
Ａによって選択されることから、サブデコーダ３０Ｂの
デコード出力でメモリアレイが選択され、選択されたメ
モリアレイのうち、メインデコーダ２８のデコード出力
とサブデコーダ３０Ａのデコード出力のノアによって特
定の分割ワード線ＳＷＬが選択（指定）される。
コーダ３２Ａ〜３２Ｄはプリデコーダ３０Ｂによって選
択され、複数の分割ワード線ＳＷＬはプリデコーダ３０
Ａによって選択されることから、サブデコーダ３０Ｂの
デコード出力でメモリアレイが選択され、選択されたメ
モリアレイのうち、メインデコーダ２８のデコード出力
とサブデコーダ３０Ａのデコード出力のノアによって特
定の分割ワード線ＳＷＬが選択（指定）される。
【００２９】分割ワード線ＳＷＬは上述したようにメモ
リアレイＭ０〜Ｍ３ごとに設けられ、互いに独立してい
るので、例えば図３のように特定のメモリアレイＭ１の
分割ワード線ＳＷＬのみを選択できるから、このときの
昇圧回路４０から見た負荷はメモリアレイＭ１の分割ワ
ード線ＳＷＬのみとなり、電源の負荷を従来の１／４に
できる。
リアレイＭ０〜Ｍ３ごとに設けられ、互いに独立してい
るので、例えば図３のように特定のメモリアレイＭ１の
分割ワード線ＳＷＬのみを選択できるから、このときの
昇圧回路４０から見た負荷はメモリアレイＭ１の分割ワ
ード線ＳＷＬのみとなり、電源の負荷を従来の１／４に
できる。
【００３０】それに伴って図５に示すコンデンサＣｅの
容量も、メモリアレイＭ１のワード線容量ＣＷＬ１（図
５では、ｉ＝１）のみとなるから、ワード線電圧ＶＷＬ
の立ち上がりは図７曲線Ｌｃのように急峻となって電源
立ち上げが高速化する。これで、データのアクセスタイ
ムが高速になる。
容量も、メモリアレイＭ１のワード線容量ＣＷＬ１（図
５では、ｉ＝１）のみとなるから、ワード線電圧ＶＷＬ
の立ち上がりは図７曲線Ｌｃのように急峻となって電源
立ち上げが高速化する。これで、データのアクセスタイ
ムが高速になる。
【００３１】昇圧回路４０の出力電圧変動も図５曲線Ｌ
ｄのように僅かになるので、データ読み出し時の電源変
動時間が非常に短くなり、データ読み出し時の電源の乱
れが解消される。データの書き込み時においてもこの分
割ワード線立ち上げ方式を採用すれば同様にゲートディ
スターブも軽減される。
ｄのように僅かになるので、データ読み出し時の電源変
動時間が非常に短くなり、データ読み出し時の電源の乱
れが解消される。データの書き込み時においてもこの分
割ワード線立ち上げ方式を採用すれば同様にゲートディ
スターブも軽減される。
【００３２】上述ではメモリアレイ単位でデータをラン
ダムアクセスするようにした場合であるが、ページ（＝
１ロー×１０２４カラム×４セクション）を単位として
データのリード、ライトを行なう場合にはサブデコーダ
３２Ａ〜３２Ｄの全てがアクティブ状態となるようにコ
ントロールすればよい。このとき、各メモリアレイＭ０
〜Ｍ３の分割ワード線ＳＷＬに対するサブデコード出力
のタイミングを順次適当にずらすことによって、メイン
ワード線ＭＷＬに接続される負荷は上述したと同じく１
／４になるので、ランダムアクセス時と同じく高速アク
セスができる。
ダムアクセスするようにした場合であるが、ページ（＝
１ロー×１０２４カラム×４セクション）を単位として
データのリード、ライトを行なう場合にはサブデコーダ
３２Ａ〜３２Ｄの全てがアクティブ状態となるようにコ
ントロールすればよい。このとき、各メモリアレイＭ０
〜Ｍ３の分割ワード線ＳＷＬに対するサブデコード出力
のタイミングを順次適当にずらすことによって、メイン
ワード線ＭＷＬに接続される負荷は上述したと同じく１
／４になるので、ランダムアクセス時と同じく高速アク
セスができる。
【００３３】ページ単位のアクセスでも、例えばメモリ
アレイＭ０の分割ワード線ＳＷＬのみを立ち上げ、メモ
リアレイＭ０のデータをセンスしてこれをＩ／Ｏポート
１４を介して出力する間に、別のメモリアレイＭ１を立
ち上げるように時分割的に処理すれば、メモリアレイＭ
０のデータが全て出力されるまでにはメモリアレイＭ１
のデータを全てセンスすることができるようになる。そ
のため、時間的なロスを与えないでメモリアレイＭ１の
データを連続して出力できる。このようにすると、立ち
上げる分割ワード線ＳＷＬは１つのメモリアレイだけで
よいため負荷が軽減され、ページアクセスであってもメ
モリアクセスの高速化が図れる。
アレイＭ０の分割ワード線ＳＷＬのみを立ち上げ、メモ
リアレイＭ０のデータをセンスしてこれをＩ／Ｏポート
１４を介して出力する間に、別のメモリアレイＭ１を立
ち上げるように時分割的に処理すれば、メモリアレイＭ
０のデータが全て出力されるまでにはメモリアレイＭ１
のデータを全てセンスすることができるようになる。そ
のため、時間的なロスを与えないでメモリアレイＭ１の
データを連続して出力できる。このようにすると、立ち
上げる分割ワード線ＳＷＬは１つのメモリアレイだけで
よいため負荷が軽減され、ページアクセスであってもメ
モリアクセスの高速化が図れる。
【００３４】上述した構成はＮＯＲ型のＥＥＰＲＯＭに
適用したが、分割ＮＯＲ型（ＤＩＮＯＲ）やＮＡＮＤ形
のＥＥＰＲＯＭなどのフラッシュメモリやその他の半導
体メモリにこの発明は適用できる。
適用したが、分割ＮＯＲ型（ＤＩＮＯＲ）やＮＡＮＤ形
のＥＥＰＲＯＭなどのフラッシュメモリやその他の半導
体メモリにこの発明は適用できる。
【００３５】
【発明の効果】以上のように、この発明に係る半導体メ
モリの制御回路では、複数に分割されたメモリアレイに
対して共通なメインワード線の他に、メモリアレイごと
に分割ワード線を設け、この分割ワード線を単位として
ワード線電位を立ち上げるようにしたものである。
モリの制御回路では、複数に分割されたメモリアレイに
対して共通なメインワード線の他に、メモリアレイごと
に分割ワード線を設け、この分割ワード線を単位として
ワード線電位を立ち上げるようにしたものである。
【００３６】これによれば、電源からみたワード線の負
荷が従来よりもメモリアレイの分割数分の１に逓減され
るため、その分そのワード線に対する電源の立ち上がり
が急峻となってデータのアクセスタイムを従来よりも大
幅に短縮できる効果がある。
荷が従来よりもメモリアレイの分割数分の１に逓減され
るため、その分そのワード線に対する電源の立ち上がり
が急峻となってデータのアクセスタイムを従来よりも大
幅に短縮できる効果がある。
【００３７】データ書き込み時においても最小限のワー
ド線しか立ち上げないようにすれば、これによってゲー
トディスターブが軽減される。それぞれのメモリアレイ
に設けられたサブデコーダを全て選択することにより１
本のワード線に接続された全ての分割ワード線を立ち上
げることもできるため、ページ単位の読み出し／書き込
みを行なう方式にも対応することができる。
ド線しか立ち上げないようにすれば、これによってゲー
トディスターブが軽減される。それぞれのメモリアレイ
に設けられたサブデコーダを全て選択することにより１
本のワード線に接続された全ての分割ワード線を立ち上
げることもできるため、ページ単位の読み出し／書き込
みを行なう方式にも対応することができる。
【００３８】メモリアレイに設けられるサブデコーダは
左右対称となるカラム位置におくようにしたので、メモ
リアレイのどのセルを選択するときにもそのアクセスタ
イムを均一にすることができるなどの特徴を有する。
左右対称となるカラム位置におくようにしたので、メモ
リアレイのどのセルを選択するときにもそのアクセスタ
イムを均一にすることができるなどの特徴を有する。
【図１】この発明に係る半導体メモリの制御回路の一例
を示す要部の系統図である。
を示す要部の系統図である。
【図２】サブデコーダの具体例を示す接続図である。
【図３】メモリアレイ単位の分割選択動作を示す図であ
る。
る。
【図４】従来の半導体メモリの制御回路の系統図であ
る。
る。
【図５】昇圧回路の接続図である。
【図６】選択されたワード線の説明図である。
【図７】ワード線電圧の立ち上がり特性を示す図であ
る。
る。
１０ 制御回路 １２ 半導体メモリ ２８ メインデコーダ ２４ カラムデコーダ ３０Ａ，３０Ｂ プリデコーダ ３２Ａ〜３２Ｄ サブデコーダ Ｍ０〜Ｍ３ メモリアレイ ＭＷＬ メインワード線 ＳＷＬ 分割ワード線 ＳＬ メモリセル ５２ ノアゲート
Claims (3)
- 【請求項１】 複数のメモリセルで構成され、それぞれ
に所定ビット数のＩ／Ｏポートを持つ複数のメモリアレ
イと、 これらメモリアレイに対して共通に設けられたメインワ
ード線用のメインデコーダと、 それぞれのメモリアレイに設けられた上記メモリセルを
アクティブ状態とするための分割ワード線と、 特定の分割ワード線を選択するためにそれぞれのメモリ
アレイに設けられたサブデコーダとで構成され、 上記メインデコーダとサブデコーダとで特定のメモリア
レイにおける特定の分割ワード線のみが選択的に立ち上
げられるようになされたことを特徴とする半導体メモリ
の制御回路。 - 【請求項２】 上記分割ワード線は１本のメインワード
線に対して複数本設けられたことを特徴とする請求項１
記載の半導体メモリの制御回路。 - 【請求項３】 上記サブデコーダは上記メモリアレイの
うち左右対称なカラム位置に設けられたことを特徴とす
る請求項１記載の半導体メモリの制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24333593A JPH0798989A (ja) | 1993-09-29 | 1993-09-29 | 半導体メモリの制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24333593A JPH0798989A (ja) | 1993-09-29 | 1993-09-29 | 半導体メモリの制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0798989A true JPH0798989A (ja) | 1995-04-11 |
Family
ID=17102297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24333593A Pending JPH0798989A (ja) | 1993-09-29 | 1993-09-29 | 半導体メモリの制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0798989A (ja) |
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- 1993-09-29 JP JP24333593A patent/JPH0798989A/ja active Pending
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