JPH02226595A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH02226595A JPH02226595A JP1045827A JP4582789A JPH02226595A JP H02226595 A JPH02226595 A JP H02226595A JP 1045827 A JP1045827 A JP 1045827A JP 4582789 A JP4582789 A JP 4582789A JP H02226595 A JPH02226595 A JP H02226595A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 230000005669 field effect Effects 0.000 claims abstract description 7
- 239000011159 matrix material Substances 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 14
- 238000000034 method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000010187 selection method Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は絶縁ゲート型の構造を持つ電界効果型トランジ
スタを主な構成要素とする高速度で大容量の半導体記憶
装置の読み出し回路に関する。
スタを主な構成要素とする高速度で大容量の半導体記憶
装置の読み出し回路に関する。
［従来の技術］
従来の半導体記憶装置（ここでは、イオン注入切換方式
ＮＡＮＤ型ＭＡＳＫＲＯＭ）の読み出し方法について説
明する。第２−１図は従来のＭＡＳＫＲＯＭの読み出し
回路のブロック図である。
ＮＡＮＤ型ＭＡＳＫＲＯＭ）の読み出し方法について説
明する。第２−１図は従来のＭＡＳＫＲＯＭの読み出し
回路のブロック図である。
第２−２図、第２−３図は、第２−２図の各ブロックの
詳細図である。さて第２−２図においてメモリセルＭｊ
１９を選択する場合、Ｙ−セレクタ部［１０６コ、ブロ
ックデコーダ部［２０２コ。
詳細図である。さて第２−２図においてメモリセルＭｊ
１９を選択する場合、Ｙ−セレクタ部［１０６コ、ブロ
ックデコーダ部［２０２コ。
ワードデコーダ部Ｃ２０３］からの、それぞれの信号は
以下のように作用する。
以下のように作用する。
■Ｙ−セレクタ部によるデジット線の選択Ｙ−セレクタ
部において、Ｎチャネルエンハンスメントトランジスタ
（以下、Ｎｃｈ）ランジスクと称す）ＱＹ’２のゲート
入力信号Ｙ（２は、■ＣＣレベル（以下、高レベルと称
す）が印加され、ＱＹ９がオンする。従ってデジット線
Ｄ９．が選択状態となる。
部において、Ｎチャネルエンハンスメントトランジスタ
（以下、Ｎｃｈ）ランジスクと称す）ＱＹ’２のゲート
入力信号Ｙ（２は、■ＣＣレベル（以下、高レベルと称
す）が印加され、ＱＹ９がオンする。従ってデジット線
Ｄ９．が選択状態となる。
一方、Ｎｃｈ）ランジスタＱＹＩ、ＱＹ２〜ＱＹ （９
，−１）には、すべてゲート人力信号は、ＧＮＤレベル
（以下、低レベルと称す）が印加され、これらのトラン
ジスタはオフし、デジット線Ｄ１゜Ｄ２〜Ｄ （’２−
１）は、すべて非選択状態となる。
，−１）には、すべてゲート人力信号は、ＧＮＤレベル
（以下、低レベルと称す）が印加され、これらのトラン
ジスタはオフし、デジット線Ｄ１゜Ｄ２〜Ｄ （’２−
１）は、すべて非選択状態となる。
■ブロックデコーダによる選択
メモリセルアレイをワード線方向に３個に分割し、分割
後１個のセルアレイを１ブロツクと称す；例えば、１ブ
ロツクはブロックｊ！２［１０９］に示すように、ドレ
インがデジット線Ｄ９．に接続され、ゲートがブロック
選択信号Ｂｊに接続されたブロック選択用Ｎｃｈ）ラン
ジスタＱｊＳ！と、ｋ段直列に接続されたメモリセル群
Ｍｊ １９．〜Ｍｊｋｇが直列に接続された構成となっ
ている。
後１個のセルアレイを１ブロツクと称す；例えば、１ブ
ロツクはブロックｊ！２［１０９］に示すように、ドレ
インがデジット線Ｄ９．に接続され、ゲートがブロック
選択信号Ｂｊに接続されたブロック選択用Ｎｃｈ）ラン
ジスタＱｊＳ！と、ｋ段直列に接続されたメモリセル群
Ｍｊ １９．〜Ｍｊｋｇが直列に接続された構成となっ
ている。
いずれのブロックを選択するかは、ブロックデコーダ部
からの信号８１〜Ｂｊと、先に述べたＹ−セレクタ部に
おけるデジット線の選択とによる。
からの信号８１〜Ｂｊと、先に述べたＹ−セレクタ部に
おけるデジット線の選択とによる。
今、デジット線Ｄ！２が選択状態にあり、ブロック選択
用トランジスタＱｊＱのゲート入力信号Ｂｊに高レベル
が印加されることによりＱｊ９．はオンし、ブロックｊ
９が選択状態となる。
用トランジスタＱｊＱのゲート入力信号Ｂｊに高レベル
が印加されることによりＱｊ９．はオンし、ブロックｊ
９が選択状態となる。
一方、ブロック選択用トランジスタＱ１９．Ｑ２９〜Ｑ
（ｊ−１）９のゲート人力信号Ｂｌ、Ｂ２〜Ｂ（ｊ−１
）は低レベルが印加されるので、これらのトランジスタ
はすべてオフし、ｊ９．以外のブロックが非選択状態と
なる。
（ｊ−１）９のゲート人力信号Ｂｌ、Ｂ２〜Ｂ（ｊ−１
）は低レベルが印加されるので、これらのトランジスタ
はすべてオフし、ｊ９．以外のブロックが非選択状態と
なる。
■ワードデコーダによる選択
今、選択状態にあるブロックｊＳ！において、ｋ段縦積
みのメモリセルの内、第何段目を選択するかは、ワード
デコーダ部からの信号Ｗ１〜Ｗｋによる。選択するメモ
リセルＭｊ Ｉ Ｓｔのゲート入力信号Ｗ１を低レベル
とし、その他のゲート入力信号Ｗ２〜Ｗｋには、高レベ
ルを印加する。メモリセルアレイはＮチャネルエンハン
スメントトランジスタ及びＮチャネルデイプレッション
トランジスタから構成されている。セルのゲート入力が
高レベルであれば、エンハンスタイプ、デイプレッショ
ンタイプを問わず、メモリセルはオンする。
みのメモリセルの内、第何段目を選択するかは、ワード
デコーダ部からの信号Ｗ１〜Ｗｋによる。選択するメモ
リセルＭｊ Ｉ Ｓｔのゲート入力信号Ｗ１を低レベル
とし、その他のゲート入力信号Ｗ２〜Ｗｋには、高レベ
ルを印加する。メモリセルアレイはＮチャネルエンハン
スメントトランジスタ及びＮチャネルデイプレッション
トランジスタから構成されている。セルのゲート入力が
高レベルであれば、エンハンスタイプ、デイプレッショ
ンタイプを問わず、メモリセルはオンする。
つまり、Ｍｊ２２〜ＭｊｋＳＩは導通状態である。
ここで、選択メモリセルＭｊ１９がデイプレッションタ
イプであれば、Ｍｊｌ！ｉＪはオンし、デジット線Ｄ！
２に電流が流れることにより、Ｄ父の電位が降下する。
イプであれば、Ｍｊｌ！ｉＪはオンし、デジット線Ｄ！
２に電流が流れることにより、Ｄ父の電位が降下する。
逆にＭｊｌ９がエンハンスタイプであれば、ゲート入力
は低レベルのため、Ｍｊｌ（２はオフし、デジット線Ｄ
９には電流が流れない。
は低レベルのため、Ｍｊｌ（２はオフし、デジット線Ｄ
９には電流が流れない。
このように選択メモリセルがデイプレッションタイプで
ある場合と、エンハンスタイプである場合とでは、デジ
ット線の電位に差異が生じ、この差異をセンスアンプ部
で検出し出力を得る。
ある場合と、エンハンスタイプである場合とでは、デジ
ット線の電位に差異が生じ、この差異をセンスアンプ部
で検出し出力を得る。
以上、述べた通りメモリセルの選択はＹ−セレクタ部、
ブロックデコーダ部、ワードデコーダ部からの３人力に
より行われている。この方式は、ワード線を駆動する回
路の数かに個（ワードデコーダＷ１〜Ｗｋに相当）あれ
ば、全ワード線を駆動できるので、レイアウト面におい
て有利である。
ブロックデコーダ部、ワードデコーダ部からの３人力に
より行われている。この方式は、ワード線を駆動する回
路の数かに個（ワードデコーダＷ１〜Ｗｋに相当）あれ
ば、全ワード線を駆動できるので、レイアウト面におい
て有利である。
［発明が解決しようとする問題点コ
上述した従来の半導体記憶装置はワードデコーダ１個に
つき、３本ものワード線を駆動しなければならない。こ
のため第２−４（ａ）図に示すようにワードデコーダ部
より遠端になるほど、ワード線の持つ負荷容量が信号Ｗ
１に加算される。例えばワード線１本あたりの負荷容量
をＣ［：ＰＦ３とすると、第７の接点Ｐ″ ｊＯでは、
ワード線の負荷容量はＯ［ＰＦ３であるが、第９の接点
Ｐ′１０では（ｊ−１）本ＸＣ［：ＰＦ３もの負荷容量
がつくことになる。第２−４（ａ）図の各接点のスイッ
チングスピード特性を第２−４ （ｂ）図に示す。ここ
では各接点における電位の反転動作（高レベル→低レベ
ルまたは、低レベル→高レベル）をスイッチングと称し
、スイッチングに要する時間を遅延時間と称する。第２
−４ （ｂ）図において、ワードデコーダ部近端の接点
Ｐ’ｊＯ（第７の接点）と比較すると、ワードデコーダ
部より遠端の接点Ｐ’ＩＯ（第９の接点）における遅延
時間が増大することがわかる（遅延時間は信号線につく
負荷容量、抵抗が支配する）。
つき、３本ものワード線を駆動しなければならない。こ
のため第２−４（ａ）図に示すようにワードデコーダ部
より遠端になるほど、ワード線の持つ負荷容量が信号Ｗ
１に加算される。例えばワード線１本あたりの負荷容量
をＣ［：ＰＦ３とすると、第７の接点Ｐ″ ｊＯでは、
ワード線の負荷容量はＯ［ＰＦ３であるが、第９の接点
Ｐ′１０では（ｊ−１）本ＸＣ［：ＰＦ３もの負荷容量
がつくことになる。第２−４（ａ）図の各接点のスイッ
チングスピード特性を第２−４ （ｂ）図に示す。ここ
では各接点における電位の反転動作（高レベル→低レベ
ルまたは、低レベル→高レベル）をスイッチングと称し
、スイッチングに要する時間を遅延時間と称する。第２
−４ （ｂ）図において、ワードデコーダ部近端の接点
Ｐ’ｊＯ（第７の接点）と比較すると、ワードデコーダ
部より遠端の接点Ｐ’ＩＯ（第９の接点）における遅延
時間が増大することがわかる（遅延時間は信号線につく
負荷容量、抵抗が支配する）。
ここで具体例として、ワード線の本数がｊ＝２５６本、
ワード線１本当りの負荷容量Ｃ＝Ｉ［ＰＦ］である半導
体記憶装置の第９の接点Ｐ’ｊＯにおける負荷容量を算
出すると、 （ｊ −１） 本ＸＣ［ＰＦコ ＝ （２５６−１）Ｘｉ ＝２５５ ［ＰＦ］・・・・・・第１式また半導体記憶
装置の大容量化を実現するに当たって、メモリセル数の
増加に伴い、第１式のｊ。
ワード線１本当りの負荷容量Ｃ＝Ｉ［ＰＦ］である半導
体記憶装置の第９の接点Ｐ’ｊＯにおける負荷容量を算
出すると、 （ｊ −１） 本ＸＣ［ＰＦコ ＝ （２５６−１）Ｘｉ ＝２５５ ［ＰＦ］・・・・・・第１式また半導体記憶
装置の大容量化を実現するに当たって、メモリセル数の
増加に伴い、第１式のｊ。
Ｃの値が大きくなり、負荷容量がさらに増大してしまう
。加えて、大きな負荷容量のついたワード線を駆動する
べくトランジスタのゲート幅を大きく設定しなければな
らず、スイッチング時にノイズが発生しやすいという欠
点を有する。
。加えて、大きな負荷容量のついたワード線を駆動する
べくトランジスタのゲート幅を大きく設定しなければな
らず、スイッチング時にノイズが発生しやすいという欠
点を有する。
このように、従来の半導体記憶装置はスイッチング時の
遅延時間が長く、また、ノイズを発生しやすいという欠
点を有するために、高速度、大容量であることを要求さ
れる半導体記憶装置には適さない。
遅延時間が長く、また、ノイズを発生しやすいという欠
点を有するために、高速度、大容量であることを要求さ
れる半導体記憶装置には適さない。
［発明の従来技術に対する相違点］
上述した従来の半導体記憶装置に対し、本発明はワード
線の駆動方式がワードデコーダ部の出力信号と、ブロッ
クデコーダ部の出力信号を入力に持つ、ワード線制御部
を介して、ワード線を駆動することにより、ワードデコ
ーダ部の出力信号につく負荷容量を軽減し、ワード線の
スイッチングの高速化が可能であるという相違点を有す
る。
線の駆動方式がワードデコーダ部の出力信号と、ブロッ
クデコーダ部の出力信号を入力に持つ、ワード線制御部
を介して、ワード線を駆動することにより、ワードデコ
ーダ部の出力信号につく負荷容量を軽減し、ワード線の
スイッチングの高速化が可能であるという相違点を有す
る。
また負荷容量の軽減に伴い、ワードデコーダ部の信号Ｗ
ＳＩ〜ＷＳｋを作成するトランジスタのゲート幅を縮小
できる。これに加えて選択ワード線１本のみを低レベル
にすることにより、スイッチングによるノイズが発生し
にくいという相違点を有する。
ＳＩ〜ＷＳｋを作成するトランジスタのゲート幅を縮小
できる。これに加えて選択ワード線１本のみを低レベル
にすることにより、スイッチングによるノイズが発生し
にくいという相違点を有する。
旨としている。
［問題点を解決するための手段］
本発明の半導体記憶装置は複数個のメモリセルが直列に
接続された１個のメモリセル群と前記メモリセル群とデ
ジット線の間に接続された電界効果型トランジスタとに
より構成された部分回路をマトリクス状に配置したメモ
リセルアレイと、複数個のアドレスが入力され出力を前
記電界効果型トランジスタのゲートに人力することによ
り複数の前記部分回路の内の特定の部分回路を選択する
ブロックデコーダ部と、複数個のアドレスが人力され出
力を前記メモリセル群のうちの特定のメモリセルを選択
するワードデコーダ部とを有する半導体記憶装置におい
て、前記ブロックデコーダ部とワードデコーダ部とのそ
れぞれ１個ずつの出力により制御される１個のワード線
駆動回路を前記ブロックデコーダ部のそれぞれの出力の
組合せにより複数固有し、前記ワード＆！！駆動回路の
出力により前記メモリセルのゲートを駆動することを要
［実施例］ 次に本発明の実施例について、図面を参照して説明する
。
接続された１個のメモリセル群と前記メモリセル群とデ
ジット線の間に接続された電界効果型トランジスタとに
より構成された部分回路をマトリクス状に配置したメモ
リセルアレイと、複数個のアドレスが入力され出力を前
記電界効果型トランジスタのゲートに人力することによ
り複数の前記部分回路の内の特定の部分回路を選択する
ブロックデコーダ部と、複数個のアドレスが人力され出
力を前記メモリセル群のうちの特定のメモリセルを選択
するワードデコーダ部とを有する半導体記憶装置におい
て、前記ブロックデコーダ部とワードデコーダ部とのそ
れぞれ１個ずつの出力により制御される１個のワード線
駆動回路を前記ブロックデコーダ部のそれぞれの出力の
組合せにより複数固有し、前記ワード＆！！駆動回路の
出力により前記メモリセルのゲートを駆動することを要
［実施例］ 次に本発明の実施例について、図面を参照して説明する
。
第１−１図は本発明の第１実施例に含まれる読み出し回
路を示すブロック図であり、ワード線制御部［：１０８
］を有する点が従来例と異なる。
路を示すブロック図であり、ワード線制御部［：１０８
］を有する点が従来例と異なる。
第１−２図、第１−３ （ａ）図は第１−１図の各ブロ
ックの詳細図である。第１−２図に示すように、ワード
線駆動回路［１１０］は第１−３（ｂ）図の拡大図に示
すように１対のＰチャネルエンハンスメントトランジス
タ（以下、Ｐｃｈ）ランジスタと称す）とＮチャネルエ
ンハンスメントトランジスタ（以下、Ｎｃｈ）ランジス
タと称す）により構成される。例えばＰｃｈ）ランジス
タＱＰｊｌのソースは■ＣＣ電源に接続され、ゲート人
力信号ＷＳＩはＮｃｈ）ランジスタＱｎｊｌと共通であ
る。また、ドレインもＱＰｊｌ、Ｑｎｊｌとも共通で、
その出力信号（メモリセルのゲート入力信号）をＧｊｌ
とする。Ｑｎｊｌのソースはブロックデコーダ部からの
信号１丁が入力されている。このワード線駆動回路［１
１０１が、全ワード線に対し、各１個ずつ接続されてお
り、ワード線制御部［１０８］を構成している。表１に
ワード線駆動回路［１１０１の信号接続例と動作例を示
す、ゲート入力（ＷＳＩ）が高レベル、Ｑｎｊｌのソー
ス入力（丁３］−）が低レベルの時のみ出力（Ｇｊｌ）
が低レベルとなる。
ックの詳細図である。第１−２図に示すように、ワード
線駆動回路［１１０］は第１−３（ｂ）図の拡大図に示
すように１対のＰチャネルエンハンスメントトランジス
タ（以下、Ｐｃｈ）ランジスタと称す）とＮチャネルエ
ンハンスメントトランジスタ（以下、Ｎｃｈ）ランジス
タと称す）により構成される。例えばＰｃｈ）ランジス
タＱＰｊｌのソースは■ＣＣ電源に接続され、ゲート人
力信号ＷＳＩはＮｃｈ）ランジスタＱｎｊｌと共通であ
る。また、ドレインもＱＰｊｌ、Ｑｎｊｌとも共通で、
その出力信号（メモリセルのゲート入力信号）をＧｊｌ
とする。Ｑｎｊｌのソースはブロックデコーダ部からの
信号１丁が入力されている。このワード線駆動回路［１
１０１が、全ワード線に対し、各１個ずつ接続されてお
り、ワード線制御部［１０８］を構成している。表１に
ワード線駆動回路［１１０１の信号接続例と動作例を示
す、ゲート入力（ＷＳＩ）が高レベル、Ｑｎｊｌのソー
ス入力（丁３］−）が低レベルの時のみ出力（Ｇｊｌ）
が低レベルとなる。
表１
＊１： ＶＣＣ−ＶＴＮ
＊２： ＶＣＣ−ＶＴＰ
Ｌ′：ワード線選択
さて、第１−２図において、従来例と同様にメモリセル
Ｍｊ １９を選択する場合について本発明の詳細な説明
する。ブロックＪ！２の選択方法は、従来例と全く同様
である。ブロック、１において、ｋ段縦積みのメモリセ
ルのうち、第何段目を選択するかは、ワードデコーダ部
からの信号ＷＳＩ〜ＷＳｋによる。今、信号ＢＳｊが高
レベル、従ってＢＳｊが低レベルであり、ＷＳｌが高レ
ベル、ＷＳ２〜ＷＳｋが低レベルが印加されることによ
り、Ｇｊｌのみが低レベル（選択状態）となり、Ｇｊｌ
以外の全ワード線が高レベル（非選択状態）となる。以
下、選択メモリセルがエンハンスタイプであるか、デイ
プレッションタイプであるかにより出力が決定されるの
は従来例と同様である。
Ｍｊ １９を選択する場合について本発明の詳細な説明
する。ブロックＪ！２の選択方法は、従来例と全く同様
である。ブロック、１において、ｋ段縦積みのメモリセ
ルのうち、第何段目を選択するかは、ワードデコーダ部
からの信号ＷＳＩ〜ＷＳｋによる。今、信号ＢＳｊが高
レベル、従ってＢＳｊが低レベルであり、ＷＳｌが高レ
ベル、ＷＳ２〜ＷＳｋが低レベルが印加されることによ
り、Ｇｊｌのみが低レベル（選択状態）となり、Ｇｊｌ
以外の全ワード線が高レベル（非選択状態）となる。以
下、選択メモリセルがエンハンスタイプであるか、デイ
プレッションタイプであるかにより出力が決定されるの
は従来例と同様である。
本発明の第２実施例の詳細図を第３−ａ図に示す。第２
実施例における第１実施例との相違点は、ワード線駆動
回路（第１−２図［１１０コ）を２人力ＮＡＮＤ （第
３−ａ図［３１０コ〉に置き換えた点にある。
実施例における第１実施例との相違点は、ワード線駆動
回路（第１−２図［１１０コ）を２人力ＮＡＮＤ （第
３−ａ図［３１０コ〉に置き換えた点にある。
さて、第３−ｂ図には第２実施例のワード線駆動回路［
：３１０コの信号接続例を示し、表２は動作例を示す。
：３１０コの信号接続例を示し、表２は動作例を示す。
第３図より、ワード線駆動回路［３１０］は、ｗｓｉが
高し・ベルかつＢＳｊが高レベルの時のみ出力Ｇｊｌが
低レベルとなり、第１実施例におけるワード線駆動回路
［１１０１と同様の動作をする。従って第２実施例の読
み出し方法は、第１実施例と同様に行われるので、スイ
ッチング時の遅延時間を短縮でき、ノイズも発生しにく
いという利点がある。
高し・ベルかつＢＳｊが高レベルの時のみ出力Ｇｊｌが
低レベルとなり、第１実施例におけるワード線駆動回路
［１１０１と同様の動作をする。従って第２実施例の読
み出し方法は、第１実施例と同様に行われるので、スイ
ッチング時の遅延時間を短縮でき、ノイズも発生しにく
いという利点がある。
表２
［発明の効果］
以上説明したように本発明はワードデコーダ部より、ワ
ード線制御部を介して、ワード線を駆動することにより
以下の効果が得られる。
ード線制御部を介して、ワード線を駆動することにより
以下の効果が得られる。
（１）ワードセレクタ部の出力信号、例えばｗｓｌにつ
く負荷容量が軽減される。これは前述したワード線１本
当りの負荷容量Ｃ［：ＰＦ３が、ワード線駆動回路部の
Ｐｃｈ）ランジスタ及びＮｃｈトランジスタのゲート容
、ｔＣＧ ［ＰＦ３に代わるためである（例： Ｃ＝１
［ＰＦコ→ＣＧ＝０． １［ＰＦ３）。
く負荷容量が軽減される。これは前述したワード線１本
当りの負荷容量Ｃ［：ＰＦ３が、ワード線駆動回路部の
Ｐｃｈ）ランジスタ及びＮｃｈトランジスタのゲート容
、ｔＣＧ ［ＰＦ３に代わるためである（例： Ｃ＝１
［ＰＦコ→ＣＧ＝０． １［ＰＦ３）。
例えば、第１−４（ａ）図に示すように、信号ＷＳＩが
第４の接点Ｐ１に至るまでにつく負荷容量は（ｊ−１）
本ＸＣＧ ［ＰＦコに軽減されており、ワード線駆動回
路部における出力レベルの反転時間を考慮しても、従来
例より十分な高速スイッチングが可能である。発明の効
果を第１−４（ｂ）図に示す。第５の接点Ｐ１０．第６
の接点Ｐ１９はそれぞれ従来例第２−４ （ｂ）図の第
９の接点Ｐ’ＩＯ，第１０の接点Ｐ’１９に相当する。
第４の接点Ｐ１に至るまでにつく負荷容量は（ｊ−１）
本ＸＣＧ ［ＰＦコに軽減されており、ワード線駆動回
路部における出力レベルの反転時間を考慮しても、従来
例より十分な高速スイッチングが可能である。発明の効
果を第１−４（ｂ）図に示す。第５の接点Ｐ１０．第６
の接点Ｐ１９はそれぞれ従来例第２−４ （ｂ）図の第
９の接点Ｐ’ＩＯ，第１０の接点Ｐ’１９に相当する。
（２）負荷容量が軽減されたことによりワードデコーダ
部の信号ＷＳ１〜Ｗ５ｋを作成するトランジスタのゲー
ト幅も縮小することができる。
部の信号ＷＳ１〜Ｗ５ｋを作成するトランジスタのゲー
ト幅も縮小することができる。
また、ワード線制御部にブロックデコーダ部の信号を人
力することにより、選択ワード線１本のみを低レベルと
することが可能となった。つまり、スイッチング時は高
レベル→低レベルとなるワード線１本と、低レベル→高
レベルとなるワード線１本の計２本のみスイッチングが
行われるので従来例に比ベノイズが発生しにくいという
効果かある。
力することにより、選択ワード線１本のみを低レベルと
することが可能となった。つまり、スイッチング時は高
レベル→低レベルとなるワード線１本と、低レベル→高
レベルとなるワード線１本の計２本のみスイッチングが
行われるので従来例に比ベノイズが発生しにくいという
効果かある。
以上のように本発明はスイッチング時の遅延時間が短縮
でき、また、ノイズが発生しにくいという利点を持つの
で高速度、大容量の半導体記憶装置に適している。
でき、また、ノイズが発生しにくいという利点を持つの
で高速度、大容量の半導体記憶装置に適している。
第１−１図は本発明の第１実施例の読み出し回路を示す
ブロック図、第１−２図は第１実施例の詳細図を示す回
路図、メモリセルのトランジスタ名をＭ ＸＸＸで示す
。メモリセルのゲート入力となる信号線をワード線と称
す。第１−３（ａ）図は第１実施例の詳細を示す回路図
、第１−３（ｂ）図はワード線駆動回路の詳細回路図、
第１−４（ａ）図は第１実施例のワード線の持つ容量、
抵抗を示す回路図、第１−４（ｂ）図は第１−４（ａ）
図における各接点の遅延時間を示すグラフ、第２−１図
は従来の読み出し回路のブロック図、第２−２図は従来
例の詳細を示す回路図、第２−３図は従来例の詳細を示
す回路図、第２−４（ａ）図は従来例のワード線の持つ
容量、抵抗を示す回路図、第２−４ （ｂ）図は第２−
４（ａ）図における各接点の遅延時間を示すグラフ、第
３−ａ図は本発明の第２実施例の詳細構成を示す回路図
、第３−す図は第２実施例のワード線駆動回路を示す回
路図である。 １０１ ・ １０２ ・ １０３ ・ １０４ φ １０６ 番 １０７ ・ Ｘアドレスデコーダ部、 ブロックデコーダ部、 ワードデコーダ部、 メモリセルアレイ部、 Ｙ−デコーダ部、 Ｙ−セレクタ部、 センスアンプ部、 １０８ ・ １１０ ・ ２０２ ・ ２０３ ・ ３１０ ・ ワード線制御部、 プロパ７りＪ父（部分回路ｊ９＞、 ワード線駆動回路、 ブロックデコーダ部、 ワードデコーダ部、 ワード線駆動回路。
ブロック図、第１−２図は第１実施例の詳細図を示す回
路図、メモリセルのトランジスタ名をＭ ＸＸＸで示す
。メモリセルのゲート入力となる信号線をワード線と称
す。第１−３（ａ）図は第１実施例の詳細を示す回路図
、第１−３（ｂ）図はワード線駆動回路の詳細回路図、
第１−４（ａ）図は第１実施例のワード線の持つ容量、
抵抗を示す回路図、第１−４（ｂ）図は第１−４（ａ）
図における各接点の遅延時間を示すグラフ、第２−１図
は従来の読み出し回路のブロック図、第２−２図は従来
例の詳細を示す回路図、第２−３図は従来例の詳細を示
す回路図、第２−４（ａ）図は従来例のワード線の持つ
容量、抵抗を示す回路図、第２−４ （ｂ）図は第２−
４（ａ）図における各接点の遅延時間を示すグラフ、第
３−ａ図は本発明の第２実施例の詳細構成を示す回路図
、第３−す図は第２実施例のワード線駆動回路を示す回
路図である。 １０１ ・ １０２ ・ １０３ ・ １０４ φ １０６ 番 １０７ ・ Ｘアドレスデコーダ部、 ブロックデコーダ部、 ワードデコーダ部、 メモリセルアレイ部、 Ｙ−デコーダ部、 Ｙ−セレクタ部、 センスアンプ部、 １０８ ・ １１０ ・ ２０２ ・ ２０３ ・ ３１０ ・ ワード線制御部、 プロパ７りＪ父（部分回路ｊ９＞、 ワード線駆動回路、 ブロックデコーダ部、 ワードデコーダ部、 ワード線駆動回路。
Claims (1)
- 【特許請求の範囲】 複数個のメモリセルが直列に接続された１個のメモリセ
ル群と前記メモリセル群とデジット線の間に接続された
電界効果型トランジスタとにより構成された部分回路を
マトリクス状に配置したメモリセルアレイと、 複数個のアドレスが入力され出力を前記電界効果型トラ
ンジスタのゲートに入力することにより複数の前記部分
回路の内の特定の部分回路を選択するブロックデコーダ
部と、複数個のアドレスが入力され出力を前記メモリセ
ル群のうちの特定のメモリセルを選択するワードデコー
ダ部とを有する半導体記憶装置において、 前記ブロックデコーダ部とワードデコーダ部とのそれぞ
れ１個ずつの出力により制御される１個のワード線駆動
回路を前記ブロックデコーダ部のそれぞれの出力の組合
せにより複数固有し、前記ワード線駆動回路の出力によ
り前記メモリセルのゲートを駆動することを特徴とした
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4582789A JP2626030B2 (ja) | 1989-02-27 | 1989-02-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4582789A JP2626030B2 (ja) | 1989-02-27 | 1989-02-27 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02226595A true JPH02226595A (ja) | 1990-09-10 |
| JP2626030B2 JP2626030B2 (ja) | 1997-07-02 |
Family
ID=12730071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4582789A Expired - Fee Related JP2626030B2 (ja) | 1989-02-27 | 1989-02-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2626030B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0798989A (ja) * | 1993-09-29 | 1995-04-11 | Sony Corp | 半導体メモリの制御回路 |
| US5446700A (en) * | 1991-11-12 | 1995-08-29 | Kabushiki Kaisha Toshiba | Decoder circuit having CMOS inverter circuits |
| JP2007200464A (ja) * | 2006-01-27 | 2007-08-09 | Sanyo Electric Co Ltd | メモリ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61126689A (ja) * | 1984-11-21 | 1986-06-14 | Fujitsu Ltd | 半導体記憶装置 |
| JPS61137296A (ja) * | 1984-12-04 | 1986-06-24 | Yokogawa Hewlett Packard Ltd | 記憶装置 |
| JPH01217795A (ja) * | 1988-02-26 | 1989-08-31 | Hitachi Ltd | 半導体集積回路 |
-
1989
- 1989-02-27 JP JP4582789A patent/JP2626030B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61126689A (ja) * | 1984-11-21 | 1986-06-14 | Fujitsu Ltd | 半導体記憶装置 |
| JPS61137296A (ja) * | 1984-12-04 | 1986-06-24 | Yokogawa Hewlett Packard Ltd | 記憶装置 |
| JPH01217795A (ja) * | 1988-02-26 | 1989-08-31 | Hitachi Ltd | 半導体集積回路 |
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| JPH0798989A (ja) * | 1993-09-29 | 1995-04-11 | Sony Corp | 半導体メモリの制御回路 |
| JP2007200464A (ja) * | 2006-01-27 | 2007-08-09 | Sanyo Electric Co Ltd | メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2626030B2 (ja) | 1997-07-02 |
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|---|---|---|---|
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