KR100541811B1 - 반도체 메모리장치의 컬럼 디코더회로 - Google Patents

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본 발명은 반도체 메모리장치에서 비트라인들과 공유된 데이터라인들을 전기적으로 연결하기 위한 로컬컬럼 디코더회로에 관한 것이다.
반도체 메모리장치에서 리드 및 라이트 시 스피드 지연을 감소시키고 레이아웃 면적을 줄여 칩사이즈를 작게하기 위한 본 발명의 반도체 메모리장치의 로컬 컬럼 디코더는, 글로벌 컬럼디코더로부터 출력되는 비트라인 선택을 위한 디코딩신호(YA)와 컬럼그룹을 선택하기 위한 디코딩신호(YB)를 논리 조합하여 해당 컬럼그룹의 비트라인을 해당 데이터라인에 각각 연결하기 위한 스위칭 제어신호를 출력하는 복수의 게이트회로와, 상기 복수의 게이트회로로부터 출력된 스위칭 제어신호에 의해 다수의 컬럼그룹 중에 해당 컬럼그룹의 비트라인을 다수의 데이터라인 중 해당 데이터라인에 각각 연결하는 비트라인 선택부를 포함한다.
컬럼디코더, 컬럼선택, 행선택회로

Description

반도체 메모리장치의 컬럼 디코더회로{COLUMN DECODER CIRCUIT OF SEMICONDUCTOR MEMORY DEVICE}
도 1은 일반적인 반도체 메모리장치의 블록구성도
도 2는 종래의 로컬 컬럼 디코더의 상세회로도
도 3은 본 발명의 실시 예에 따른 로컬 컬럼 디코더의 상세회로도
* 도면의 주요부분에 대한 부호의 설명 *
50,52,54,56: 노아게이트 60~90: 엔모오스 트랜지스터
301~30n: 다수의 게이트회로 401~40n: 다수의 비트라인 선택부
본 발명은 반도체 메모리장치의 컬럼디코더회로에 관한 것으로, 특히 반도체메모리장치에서 리드나 라이트 시 비트라인들과 공유된 데이터라인들을 전기적으로 연결하기 위한 로컬컬럼 디코더회로에 관한 것이다.
일반적으로 반도체 메모리장치는 다수개의 워드라인 및 비트라인과 메모리 셀 들로 구성된 메모리 셀 어레이와 그러한 메모리 셀 어레이에 속한 메모리 셀을 지정하여 필요한 정보를 쓰거나 읽어내기 위한 수단으로 이루어진다. 이러한 반도체 메모리장치에서 소정의 메모리셀에 데이타를 입출력하기 위해서는 로우어드레스와 컬럼어드레스를 입력하여 디코딩하므로써 상기 소정의 메모리셀을 지정하여야 한다. 리드동작시 소정의 메모리셀이 지정되면 그 지정된 메모리셀에 저장된 데이타는 비트라인을 통하여 차아지셰어링동작이 수행되고, 센스앰프에서 증폭동작이 수행되고, 상기 센스앰프에서 증폭된 데이타는 로컬 컬럼디코더를 통하여 데이터라인으로 전달된다. 데이터라인으로 전달된 데이타는 출력관련회로들을 경유하여 칩외부로 출력된다. 이러한 과정을 거쳐 소정의 메모리셀에 저장된 한 비트의 데이타를 리드하는 동작이 완결된다. 이때 상기 로컬 컬럼디코더의 도통유무를 결정하는 것이 바로 글로벌 컬럼 디코더이다. 글로벌 컬럼 디코더는 컬럼 어드레스를 입력하고 디코딩하므로써 선택된 로컬 컬럼디코더를 도통시킨다. 통상적인 컬럼 디코더는 디코딩동작으로 인한 복잡성을 완화하려는 목적으로 글로벌 디코딩을 수행한다. 이는 프리디코딩동작으로써 글로벌 컬럼 디코더에서 실행하고 대부분의 메모리장치에서 채택되는 것으로 당분야에 널리 알려져 있다. 결국 넓은 의미로 컬럼 디코더라 함은 상기 글로벌 컬럼 디코더와 로컬 컬럼 디코더를 포함하는 의미로 사용되고 있다.
도 1은 일반적인 반도체 메모리장치의 블록구성도이다.
어드레스 버퍼(10)는 외부로부터 입력되는 어드레스를 받아 버퍼링하여 출력한다. 로우디코더(12)는 상기 어드레스 버퍼(10)로부터 버퍼링 출력된 어드레스를 받아 디코딩하여 워드라인선택신호를 출력한다. 글로벌 컬럼디코더(14)는 상기 어드레스 버퍼(10)로부터 버퍼링 출력된 어드레스를 받아 디코딩하여 비트라인을 선택하기 위한 디코딩신호(YA0~YA15) 및 컬럼그룹을 선택하기 위한 디코딩신호(YB0~YBn)를 출력한다. 로컬 컬럼 디코더(18)는 상기 글로벌 컬럼 디코더(14)로부터 출력된 비트라인을 선택하기 위한 디코딩신호(YA0~YA15) 및 컬럼그룹을 선택하기 위한 디코딩신호(YB0~YBn)받아 디코딩하여 해당 컬럼그룹의 비트라인을 데이터 라인에 연결하도록 한다. 메모리 셀 어레이(16)는 상기 로우디코더(12)로부터 출력된 워드라인 선택신호와 상기 로컬 컬럼 디코더(18)로부터 출력된 비트라인 선택신호에 의해 데이터를 라이트하거나 리드한다. 데이터 입력버퍼(20)는 외부로부터 입력되는 데이터를 버퍼링하여 출력한다. 라이트 드라이버(22)는 상기 데이터 입력버퍼(20)로부터 버퍼링 출력된 데이터를 데이터라인에 실어준다. 센스앰프(26)는 상기 로컬 컬럼 디코더(18)의 데이터라인을 통해 출력된 데이터를 감지 증폭하여 출력한다. 데이터 출력버퍼(24)는 상기 센스앰프(26)로부터 감지증폭 출력된 데이터를 버퍼링하여 외부로 출력한다.
도 2는 종래의 로컬 컬럼 디코더의 상세회로도이다.
복수의 데이터 라인들(DL1~DL4)과, 상기 글로벌 컬럼 디코더(14)로부터 출력된 컬럼그룹 선택신호(YA0~YA15, YB1~YBn)에 의해 해당 컬럼그룹에 대한 비트라인과 상기 복수의 데이터 라인들(DL1~DL4) 중 해당 데이터라인을 연결하는 제1 내지 제n 컬럼그룹 데이터 연결부(101~10n)로 구성되어 있다.
제1 내지 제n 컬럼그룹 데이터 연결부(101~10n)는 16개의 엔모오스 트랜지스(M1~M16)로 구성되어 상기 글로벌 컬럼 디코더(14)로부터 출력된 비트라인을 선택하기 위한 디코딩신호(YA0~YA15)에 의해 해당하는 비트라인을 선택하는 비트라인 선택부(201~20n)와, 상기 비트라인 선택부(201~20n)에 각각 연결되어 상기 글로벌 컬럼 디코더(14)로부터 출력된 컬럼그룹을 선택하기 위한 디코딩신호(YB1~YBn)에 의해 해당 컬럼그룹의 비트라인을 해당 데이터라인에 각각 연결하는 복수의 엔모오스 트랜지스터(M21~M2n)로 각각 구성되어 있다.
글로벌 컬럼디코더(14)는 상기 어드레스 버퍼(10)로부터 버퍼링 출력된 어드레스를 받아 디코딩하여 비트라인을 선택하기 위한 디코딩신호(YA0~YA15) 및 컬럼그룹을 선택하기 위한 디코딩신호(YB1~YBn)를 출력한다. 상기 출력된 컬럼그룹 선택신호(YA0~YA15)는 16개의 엔모오스 트랜지스터(M1~M16)의 게이트로 인가되고, 16개의 엔모오스 트랜지스터(M1~M16)는 16개의 비트라인(BL1~BL16) 중에 하나의 비트라인 데이터를 출력하고, 그리고 상기 출력된 컬럼그룹을 선택하기 위한 디코딩신호(YB1~YBn)는 복수의 엔모오스 트랜지스터(M21~M2n)의 게이트로 각각 인가되어 상기 비트라인 데이터를 해당 데이터 라인에 각각 연결한다. 예를 들어 상기 출력된 비트라인을 선택하기 위한 디코딩신호(YA0~YA15) 및 컬럼그룹을 선택하기 위한 디코딩신호(YB1~YBn)가 제1컬럼그룹 데이터 연결부(101)를 선택하는 신호라면 16개의 엔모오스 트랜지스터(M1~M16) 중에 하나의 트랜지스터를 온시키는 동시에 엔모오스 트랜지스터(M21)이 턴온되어 제1 컬럼그룹 데이터 연결부(101)의 16개의 비트라인(BL1~BL16)중에 하나를 데이터 라인(DL1)에 연결시킨다. 상기 다수의 비트라인 선택부(101~10n)는 각각 하나의 컬럼그룹이 된다.
그러나 상기와 같은 종래의 로컬 컬럼디코더회로는 비트라인을 스위칭하는 16개의 엔모오스 트랜지스터(M1~M16)중에 하나의 트랜지스터와 데이터라인을 연결하는 엔모오스 트랜지스터(M21)가 직렬로 연결되어 있어 리드 및 라이트 동작 시 스피드 지연효과가 발생하고, 또한 하나의 컬럼그룹 데이터 연결부(101)에서 비트라인(BL)과 공유된 데이터 라인(DL1)을 연결시키기 위해 17개의 라인이 필요하게 되므로 반도체 메모리장치의 레이아웃 면적이 증가하는 문제가 있었다.
따라서 본 발명의 목적은 상기와 같은 문제를 해결하기 위해 반도체 메모리장치에서 리드 및 라이트 시 스피드 지연을 감소시키고 레이아웃 면적을 줄여 칩사이즈를 작게할 수 있는 로컬 컬럼 디코더회로를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리장치의 로컬 컬럼 디코더는, 글로벌 컬럼디코더로부터 출력되는 비트라인 선택을 위한 디코딩신호(YA)와 컬럼그룹을 선택하기 위한 디코딩신호(YB)를 논리 조합하여 해당 컬럼그룹의 비트라인을 해당 데이터라인에 각각 연결하기 위한 스위칭 제어신호를 출력하는 복수의 게이트회로와, 상기 복수의 게이트회로로부터 출력된 스위칭 제어신호에 의해 다수의 컬럼그룹 중에 해당 컬럼그룹의 비트라인을 다수의 데이터라인 중 해당 데이터라인에 각각 연결하는 비트라인 선택부를 포함함을 특징으로 한다.
상기 복수의 게이트회로는 4개의 노아게이트로 구성하는 것이 바람직하다.
상기 비트라인 선택부는 16개의 비트라인에 각각 연결된 16개의 엔모오스 트랜지스터가 4개 단위로 서브컬럼그룹을 이루며, 상기 4개 단위의 서브컬럼그룹이 순차적으로 각각 4개의 데이터라인에 연결함을 특징으로 한다.
이하 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 그리고 본 발명을 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
도 3은 본 발명의 실시 예에 따른 로컬 컬럼 디코더의 상세회로도이다.
복수의 데이터 라인들(DL0~DL3)과, 4개의 노아게이트(50, 52, 54, 56)로 각각 구성되어 글로벌 컬럼 디코더(14)로부터 출력된 비트라인을 선택하기 위한 디코딩신호(YA0~YA3) 및 컬럼그룹을 선택하기 위한 디코딩신호(YB1~YBn)에 의해 해당 컬럼그룹의 비트라인을 선택하기 위한 스위칭 제어신호를 출력하는 복수의 게이트회로(301~30n)와, 상기 복수의 게이트회로(301~30n)로부터 출력된 스위칭 제어신호에 의해 다수의 컬럼그룹 중에 해당 컬럼그룹의 비트라인을 해당 데이터라인에 각각 연결하는 복수의 비트라인 선택부(401~40n)로 구성되어 있다.
상기 노아게이트(50)는 글로벌 컬럼 디코더(14)로부터 출력된 비트라인을 선택하기 위한 디코딩신호(YA0)와 컬럼그룹을 선택하기 위한 디코딩신호(YB0)가 각각 입력단에 연결되어 있고 출력단이 엔모오스 트랜지스터(60, 68, 76, 84)의 게이트에 연결되어 있다. 상기 노아게이트(52)는 글로벌 컬럼 디코더(14)로부터 출력된 비트라인을 선택하기 위한 디코딩신호(YA1) 및 컬럼그룹을 선택하기 위한 디코딩신호(YB0)가 각각 입력단에 연결되어 있고 출력단이 엔모오스 트랜지스터(62, 70, 78, 86)의 게이트에 연결되어 있다. 상기 노아게이트(54)는 글로벌 컬럼 디코더(14)로부터 출력된 비트라인을 선택하기 위한 디코딩신호(YA2)와 컬럼그룹을 선택하기 위한 디코딩신호(YB0)가 각각 입력단에 연결되어 있고 출력단이 엔모오스 트랜지스터(64, 72, 80, 88)의 게이트에 연결되어 있다. 상기 노아게이트(56)는 글로벌 컬럼 디코더(14)로부터 출력된 비트라인을 선택하기 위한 디코딩신호(YA3)와 컬럼그룹을 선택하기 위한 디코딩신호(YB0)가 각각 입력단에 연결되어 있고 출력단이 엔모오스 트랜지스터(66, 74, 82, 90)의 게이트에 연결되어 있다.
상기 엔모오스 트랜지스터(60, 62, 64, 66)는 데이터 라인(DL0)에 연결되어 있고, 상기 엔모오스 트랜지스터(68, 70, 72, 74)는 데이터 라인(DL1)에 연결되어 있으며, 상기 엔모오스 트랜지스터(76, 78, 80, 82)는 데이터 라인(DL2)에 연결되어 있고, 상기 엔모오스 트랜지스터(84, 86, 88, 90)는 데이터 라인(DL3)에 연결되어 있다.
상술한 도 1 및 도 3을 참조하여 본 발명의 바람직한 실시 예의 동작을 상세히 설명한다.
본 발명의 일 실시 예에서 16개의 비트라인(BL0~BL15)을 갖는 비트라인 선택부(401)가 8개가 구비되어 있다고 가정하여 설명한다. 상기 비트라인 선택부(401)는 메인 컬럼그룹 선택부가 된다. 하나의 비트라인 선택부(401)는 도 3에서 보는 바와 같이 16개의 엔모오스 트랜지스터(60~90)로 구성되어 있다. 상기 16개의 엔모오스 트랜지스터(60~90)는 4개 단위로 이루어진 서브 컬럼그룹를 갖는다 그리고 4개의 엔모오스 트랜지스터(60, 62, 64, 66)가 공통으로 데이터라인(DL0)에 접속되어 있다. 4개의 엔모오스 트랜지스터(68, 70, 72, 74)가 공통으로 데이터라인(DL1)에 접속되어 있다. 4개의 엔모오스 트랜지스터(76, 78, 80, 82)가 공통으로 데이터라인(DL2)에 접속되어 있다. 4개의 엔모오스 트랜지스터(84, 86, 88, 90)가 공통으로 데이터라인(DL3)에 접속되어 있다. 이때 도 1의 글로벌 컬럼디코더(14)는 상기 어드레스 버퍼(10)로부터 버퍼링 출력된 어드레스를 받아 디코딩하여 비트라인을 선택하기 위한 디코딩신호(YA0~YA3)와 복수의 컬럼그룹 중에서 어느 하나의 컬럼그룹을 선택하기 위한 디코딩신호(YB0~YB8)를 출력한다. 상기 출력된 비트라인을 선택하기 위한 디코딩신호(YA0~YA3)는 4개의 노아게이트(50, 52, 54, 56)의 한 입력단으로 각각 인가되고, 그리고 상기 출력된 컬럼그룹을 선택하기 위한 디코딩신호(YB0)는 4개의 노아게이트(50, 52, 54, 56)의 다른 입력단으로 각각 인가된다. 이로 인해 4개의 노아게이트(50, 52, 54, 56)는 비트라인 선택을 위한 스위칭 제어신호(Y0~Y3)를 4개의 컬럼 서브그룹으로 이루어진 16개의 엔모오스 트랜지스터(60~90)의 게이트로 각각 인가한다. 따라서 비트라인 선택을 위한 스위칭 제어신호(Y0~Y3)에 따라 16개의 엔모오스 트랜지스터(60~90)는 4개의 비트라인(BL0~BL3) 중에 하나를 데이터라인(DL0)에 연결하고, 4개의 비트라인(BL4~BL7)중에 하나를 데이터라인(DL1)에 연결하며, 4개의 비트라인(BL8~BL11)중에 하나를 데이터라인(DL2)에 연결하고, 4개의 비트라인(BL12~BL15)중에 하나를 데이터라인(DL3)에 연결한다. 따라서 노아게이트(50, 52, 54, 56)의 출력신호 중에 하나의 인에이블신호가 출력될 때 해당 데이터라인이 인에이블된다.
전술한 바와 같이 종래에는 각 컬럼그룹의 16개 비트라인을 선택하기 위해 글로벌 컬럼디코더(14)로부터 출력된 16개의 비트라인을 선택하기 위한 디코딩 신호(YA0~YA15)와 하나의 컬럼그룹을 선택하기 위한 디코딩신호(YB)를 합하여 모두 17개의 라인을 사용하였으나, 본 발명에서는 각 컬럼그룹의 16개 비트라인을 선택하기 위해 글로벌 컬럼 디코더(14)로부터 출력된 4개의 디코딩신호(YA0~YA3)와 하나의 디코딩신호(YB)를 사용하고, 노아게이트(50, 52, 54, 56)를 통해 출력되는 4개의 라인을 사용하여 토탈 9개의 라인을 사용하므로 레이아웃 면적을 줄여 칩사이즈를 작게할 수 있다.
또한 기존에는 16개의 비트라인을 선택하기 위한 16개의 엔모오스 트랜지스터(M1~M16)와 상기 16개의 엔모오스 트랜지스터(M1~M16)와 공통으로 직렬 접속된 하나의 엔모오스 트랜지스터(M21)가 직렬 접속되어 스피드 지연을 초래하였으나, 본 발명에서는 16개의 엔모오스 트랜지스터(60~90)에 데이터라인을 직접 연결하여 고속처리가 가능하도록 하였다.
상술한 바와 같이 본 발명은 반도체 메모리장치의 로컬 컬럼 디코더에서 비트라인을 선택할 시 비트라인을 선택하기 위한 제어신호의 라인수를 감소시켜 레이아웃 면적을 감소시켜 칩사이즈를 줄일 수 있다.
또한 비트라인과 각각 연결된 엔모오스 트랜지스터를 데이터 라인에 직접 연결하여 스피드 지연을 줄여 고속동작을 수행할 수 있는 이점이 있다.

Claims (3)

  1. 반도체 메모리장치의 로컬 컬럼 디코더에 있어서,
    글로벌 컬럼디코더로부터 출력되는 비트라인 선택을 위한 디코딩신호(YA)와 컬럼그룹을 선택하기 위한 디코딩신호(YB)를 논리 조합하여 해당 컬럼그룹의 비트라인을 선택하기 위한 스위칭 제어신호를 출력하는 복수의 게이트회로와,
    상기 복수의 게이트회로로부터 출력된 스위칭 제어신호에 의해 다수의 컬럼그룹 중에 해당 컬럼그룹의 비트라인을 다수의 데이터라인 중 해당 데이터라인에 각각 연결하는 비트라인 선택부를 포함함을 특징으로 하는 반도체 메모리장치의 로컬 컬럼 디코더회로.
  2. 제1항에 있어서,
    상기 복수의 게이트회로는, 4개의 노아게이트로 구성함을 특징으로 하는 반도체 메모리장치의 로컬 컬럼 디코더회로.
  3. 제2항에 있어서,
    상기 비트라인 선택부는, 16개의 비트라인에 각각 연결된 16개의 엔모오스 트랜지스터가 4개 단위로 서브컬럼그룹을 이루며, 상기 4개 단위의 서브컬럼그룹이 순차적으로 각각 제1 내지 제4 데이터라인에 연결함을 특징으로 하는 반도체 메모리장치의 로컬 컬럼 디코더회로.
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