IT201900001947A1 - Struttura di decodificatore per una architettura di memoria - Google Patents

Struttura di decodificatore per una architettura di memoria Download PDF

Info

Publication number
IT201900001947A1
IT201900001947A1 IT102019000001947A IT201900001947A IT201900001947A1 IT 201900001947 A1 IT201900001947 A1 IT 201900001947A1 IT 102019000001947 A IT102019000001947 A IT 102019000001947A IT 201900001947 A IT201900001947 A IT 201900001947A IT 201900001947 A1 IT201900001947 A1 IT 201900001947A1
Authority
IT
Italy
Prior art keywords
decoder
level
row
cells
sub
Prior art date
Application number
IT102019000001947A
Other languages
English (en)
Inventor
Simone MAZZUCCHELLI
Original Assignee
Sk Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sk Hynix Inc filed Critical Sk Hynix Inc
Priority to IT102019000001947A priority Critical patent/IT201900001947A1/it
Priority to CN202010084556.9A priority patent/CN111554333B/zh
Priority to US16/786,814 priority patent/US11049549B2/en
Publication of IT201900001947A1 publication Critical patent/IT201900001947A1/it

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/418—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • Read Only Memory (AREA)

Description

DESCRIZIONE
CAMPO DELL’INVENZIONE
La presente descrizione si riferisce a una struttura di decodificatore per una architettura di memoria.
BACKGROUND DELL’INVENZIONE
In generale, un dispositivo di memorizzazione è un dispositivo che memorizza dati sotto il controllo di un dispositivo host come un computer, uno smartphone o uno smartpad. Secondo il tipo di dispositivo fornito per memorizzare dati, esempi del dispositivo di memorizzazione possono essere classificati in un dispositivo come un’unità di disco rigido (HDD) che memorizza dati in un disco magnetico, o in un dispositivo come un’unità a stato solido (SSD) o una scheda di memoria che memorizza dati in una memoria a semiconduttori, in particolare in una memoria non volatile.
Il dispositivo di memorizzazione può includere un dispositivo di memoria in cui i dati sono memorizzati e un controller di memoria configurato per memorizzare dati nel dispositivo di memoria. Il dispositivo di memoria può essere classificato come una memoria volatile e come una memoria non volatile. Esempi rappresentativi della memoria non volatile includono una memoria a sola lettura (ROM), una ROM programmabile (PROM), una ROM programmabile elettricamente (EPROM), una ROM programmabile e cancellabile elettronicamente (EEPROM), una memoria flash, una memoria ad accesso casuale a cambiamento di fase (PRAM), una RAM magnetica (MRAM), una RAM resistiva (RRAM), una RAM ferroelettrica (FRAM), eccetera.
Come qui utilizzato, il termine “dispositivo di memoria” può essere intercambiabile con il termine “architettura di memoria”.
Come è ben noto, al giorno d’oggi i dispositivi di memoria sono parti sempre più importanti e necessarie di molti sistemi elettronici. Per rendere un sistema elettronico più compatto e più veloce, è richiesta l’ottimizzazione dell’architettura di memoria compresa in esso in termini di area, di energia e di velocità.
L’architettura di memoria comprende essenzialmente celle di memoria individuali disposte in un array di righe orizzontali e di colonne verticali, ciascuna cella di memoria essendo normalmente in grado di memorizzare 1 -bit di informazioni binarie. Considerando un array comprendente M righe di celle di memoria, anche chiamate linee di parola (word line), e N colonne di celle di memoria, anche chiamate linee di bit (bit line), il numero totale di celle di memoria è M x N.
Per accedere a una particolare cella di memoria, ovvero un bit di dati particolare in questo array, la linea di parola corrispondente e la linea di bit corrispondente dovrebbero essere attivate (o selezionate) secondo l’indirizzo che arriva dall’esterno dell’architettura di memoria. Le operazioni di selezione di riga e di colonna vengono compiute da decodificatori di riga e di colonna rispettivamente, anch’essi compresi nell’architettura di memoria. I decodificatori di riga e di colonna selezionano una cella di memoria per leggere o per modificare i suoi contenuti. Per essere più specifici, i decodificatori di riga e di colonna selezionano almeno una cella di memoria per eseguire un’operazione di lettura, un’operazione di cancellazione o un’operazione di programmazione. In particolare, un circuito di decodificatore di riga seleziona almeno una tra le M linee di parola secondo un indirizzo di riga, mentre il circuito di decodificatore di colonna seleziona almeno una tra le N linee di bit secondo un indirizzo di colonna.
La performance dei decodificatori di riga e di colonna influenza la velocità della memoria nel suo complesso, essendo un dato sensibile specialmente in dispositivi di memoria ad alte prestazioni, come le SRAM.
Più in particolare, un circuito di decodificatore di colonna comprende normalmente una pluralità di transistori NMOS accoppiati a N linee di bit, rispettivamente in modo tale da selezionare una predeterminata colonna o linea di bit in risposta a un segnale di selezione di colonna applicato ai terminali di controllo di questi transistori.
Architetture di memoria sono note dalle domande di brevetto statunitensi No. US 2002/0024871 e No. US 2004/0223369: queste architetture di memoria note comprendono rispettivi decodificatori di colonna che permettono a una colonna di essere selezionata mediante la decodificazione in fasi, la pluralità di transistori NMOS compresa in esse organizzata secondo una pluralità di gruppi di sotto-colonne e i decodificatori di colonna comprendendo ulteriormente un circuito di predecodifica che decodifica un indirizzo di colonna, ciascuna linea singola essendo attivata in risposta a un segnale di selezione di blocco. In questo modo, il circuito di predecodifica decodifica segnali d’uscita (indirizzo di colonna) per selezionare un gruppo di sotto-colonne e una colonna è selezionata dal gruppo di sotto-colonne selezionato in risposta a un segnale di decodificazione di blocco che è un segnale di controllo.
SOMMARIO DELL’INVENZIONE
Forme di realizzazione dell'invenzione sono dirette a una struttura di decodificatore migliorata.
Lo scopo della struttura di decodificatore proposta è di ridurre la caduta non voluta del segnale di selezione e di evitare un segnale di abilitazione spurio, così come di ridurre l’area totale occupata dalla struttura di decodificatore in una architettura di memoria e il consumo energetico di essa.
In una forma di realizzazione dell’invenzione, una struttura di decodificatore per selezionare una colonna di celle di memoria in un’architettura di memoria comprende un array di celle di decodificatore organizzate in righe differenti, ciascuna riga comprendendo una pluralità di gruppi di sotto-colonne di celle di decodificatore che ricevono uno stesso segnale d’ingresso, ciascun gruppo di sotto-colonne di celle di decodificatore di una riga è accoppiato a un gruppo di sotto-colonne di celle di decodificatore di una riga successiva, in cui la struttura di decodificatore comprende ulteriormente una pluralità di transistori di precarica connessa alle celle di decodificatore di una riga in modo tale da formare una pluralità di blocchi d’invertitore.
Secondo un’altra forma di realizzazione dell’invenzione, un’architettura di decodificatore comprende una pluralità di strutture di decodificatore, ciascuna struttura di decodificatore comprendendo un sotto-array di celle di decodificatore organizzate in differenti righe, ciascuna riga comprendendo una pluralità di gruppi di sotto-colonne di celle di decodificatore che ricevono uno stesso segnale d’ingresso, ciascun gruppo di sotto-colonne di celle di decodificatore di una riga è accoppiato a un gruppo di sotto-colonne di celle di decodificatore di una riga successiva, in cui ciascuna struttura di decodificatore comprende ulteriormente una pluralità di transistori di precarica connessa alle celle di decodificatore di una riga in modo tale da formare una pluralità di blocchi d’invertitore.
BREVE DESCRIZIONE DEI DISEGNI
Le caratteristiche e i vantaggi dell’invenzione risulteranno evidenti dalla seguente descrizione di sue forme di realizzazione date a titolo indicativo e non limitativo con riferimento ai disegni allegati, in cui
Le Figure 1A, 1B e 1C mostrano una struttura di decodificatore per un’architettura di memoria secondo una forma di realizzazione e due condizioni di lavoro di essa, rispettivamente.
La Figura 2 mostra una struttura di decodificatore per un’architettura di memoria secondo una forma di realizzazione.
DESCRIZIONE DETTAGLIATA DELLE FORME DI REALIZZAZIONE
Forme di realizzazione esemplificative della presente invenzione verranno descritte in dettaglio nel seguito con riferimento ai disegni accompagnatori. Mentre la presente invenzione viene mostrata e descritta in connessione a sue forme di realizzazione esemplificative, sarà chiaro ai tecnici del ramo che varie modifiche possono essere apportate senza allontanarsi dallo spirito e dall’ambito dell’invenzione. I termini e le parole utilizzati nella descrizione e nelle rivendicazioni non dovrebbero essere interpretati nel loro senso ordinario o da dizionario. Sulla base del principio che l'inventore può definire il concetto appropriato di un termine al fine di descrivere la propria invenzione nel migliore dei modi, esso va interpretato con un significato e dei concetti che rispettano l’idea tecnica della presente invenzione. In aggiunta, descrizioni dettagliate di costruzioni che sono ben note nello stato dell’arte possono essere omesse per evitare di minare inutilmente la chiarezza della presente invenzione.
Nei disegni, caratteristiche corrispondenti sono identificate dagli stessi numeri di riferimento.
La Fig. 1A mostra in modo schematico una struttura di decodificatore secondo una forma di realizzazione, globalmente indicata come 100, ossia un decodificatore di colonna per una architettura di memoria, non mostrata nella figura.
La struttura di decodificatore 100 comprende almeno un array 110 di transistori NMOS o celle di decodificatore, organizzate in differenti righe o livelli di decodificazione. Più in particolare, l’array 1 10 comprende almeno una prima riga 111 che include una pluralità di transistori NMOS di primo livello o celle di decodificatore di primo livello MAn, una seconda riga 112 che include una pluralità di transistori NMOS di secondo livello o celle di decodificatore di secondo livello MBm e una terza riga 113 che include una pluralità di transistori NMOS di terzo livello o celle di decodificatore di terzo livello MCi, le celle di decodificatore di una stessa riga o livello aventi terminali di controllo che ricevono rispettivi segnali d’ingresso di primo livello Code A<n-1, 0>, segnali d’ingresso di secondo livello Code B<m-1, 0> e segnali d’ingresso di terzo livello Code C<i-1, 0> applicati indipendentemente a una riga dell’array 110.
La prima riga 111 comprende ulteriormente una pluralità di primi gruppi di sotto-colonne 121-m delle celle di decodificatore di primo livello MAn, le celle di decodificatore di ciascun primo gruppo di sotto-colonne avendo un terminale di controllo che riceve uno stesso segnale d’ingresso di primo livello Code A ed essendo connesse in serie con una cella di decodificatore di secondo livello MBm della seconda riga 112, il numero m dei primi gruppi di sotto-colonne 121-m di celle di decodificatore di primo livello MAn della prima riga 111 essendo uguale al numero di celle di decodificatore di secondo livello MBm della seconda riga 112. Nell’esempio della Fig. 1A, la prima riga 111 comprende due primi gruppi di sotto-colonne 121-1 e 121-m, ciascuno comprendendo tre celle di decodificazione di primo livello MAn aventi terminali di controllo che ricevono segnali d’ingresso di primo livello rispettivi Code A<***>, essendo *** uguale a 0, 1,... n-1.
Inoltre, le celle di decodificatore di secondo livello MBm della seconda riga 112, aventi terminali di controllo che ricevono uno stesso segnale d’ingresso di secondo livello Code B<**>, essendo ** uguale a 0, 1,... m-1, formano un secondo gruppo di sotto-colonne che è connesso in serie a una cella di decodificatore di terzo livello MCi della terza riga 113, a propria volta avente il terminale di controllo che riceve un segnale d’ingresso di terzo livello Code C<*>, essendo * uguale a 0, 1,... i-1 ed essendo connessa alla massa GND, la cella di decodificatore di terzo livello MCi essendo un gruppo globale singolo di colonne connesso a un blocco dell'architettura di memoria, come verrà spiegato nel seguito.
In questo modo, almeno tre segnali d’ingresso Code A, Code B e Code C sono applicati indipendentemente a rispettive righe di n celle di decodificatore, di m celle di decodificatore e di i celle di decodificatore dell'array 110, una pluralità di celle di decodificatore di una riga incluse in un gruppo di sotto-colonne di decodificatore essendo accoppiate comunemente a una singola cella di decodificatore inclusa in una riga successiva.
In altre parole, la struttura di decodificatore 100 comprende un array 110 in cui n transistori NMOS accoppiati a n linee di bit sono raggruppati in m primi gruppi di sotto-colonne che sono accoppiati a i secondi gruppi di sotto-colonne a loro volta accoppiati a un singolo gruppo globale di colonne. In altre parole, una pluralità di transistori NMOS di una riga è connessa, nell’array 110, a un singolo transistore NMOS di una riga successiva, fornendo quindi una decodificazione mediante livelli differenti e riducendo il numero totale dei transistori NMOS compresi in esso.
Quindi, il numero totale di transistori NMOS MAn, MBm e MCi dell’array 110 è ridotto rispetto alle soluzioni note e, conseguentemente, anche il consumo energetico della struttura di decodificatore 100 nel complesso viene ridotto.
La struttura di decodificatore 100 comprende ulteriormente un circuito di precarica 150 comprendente una porta invertente INV che fornisce un segnale di abilitazione EN<x>, che è impostato uguale a 1 quando i segnali d’ingresso di primo livello Code A<n-1, 0> , i segnali d’ingresso di secondo livello Code B<m-1, 0> e i segnali d’ingresso di terzo livello Code C<i-1:0> sono HIGH (ossia hanno un valore uguale a un valore di alta tensione VCC), in modo tale da accendere in modo simultaneo le corrispondenti celle di decodificatore di primo livello MAn, le celle di decodificatore di secondo livello MBm e le celle di decodificatore di terzo livello MCi; in questo modo, un primo nodo interno D e un secondo nodo interno E sono connessi a una tensione di riferimento di alimentazione VSS. Il circuito di precarica 150 include ulteriormente un transistore PMOS di precarica PPMOS inserito tra un riferimento ad alta tensione VCC e l’array 110 e avendo un terminale di controllo che riceve la tensione di riferimento di alimentazione VSS. Il transistore PMOS di precarica PPMOS è connesso anche all’ingresso della porta invertente INV e fornisce a esss un segnale di selezione SEL<x>.
Opportunamente, la struttura di decodificatore 100 comprende ulteriormente una pluralità di transistori PMOS di precarica di secondo livello MPBm connessa al riferimento ad alta tensione VCC e a ciascuna cella di decodificatore di secondo livello MBm in corrispondenza del secondo nodo interno E per formare una pluralità di blocchi d’invertitore di secondo livello 122-m.
Inoltre, la struttura di decodificatore 100 comprende una pluralità di transistori PMOS di precarica di terzo livello MPCi connessa al riferimento ad alta tensione VCC e a ciascuna cella di decodificatore di terzo livello MCi in corrispondenza del primo nodo interno D per formare una pluralità di blocchi d’invertitore di terzo livello 123-i.
Nell’esempio della Fig. 1A, la struttura di decodificatore 100 comprende due blocchi d’invertitore di secondo livello 122-1 e 122-m e un singolo blocco d’invertitore di terzo livello 123-i.
In particolare, la pluralità di transistori PMOS di precarica di secondo livello e di terzo livello è quindi in grado di ridurre la caduta non voluta del segnale di selezione SEL<x> e di evitare un segnale di abilitazione spurio EN<x>, facendo uscire forzatamente il primo nodo interno D e il secondo nodo interno E da una condizione flottante quando la condizione di decodificazione cambia, come verrà spiegato qui sotto.
Considerando una condizione di decodificazione iniziale in cui il codice di decodificazione ha il segnale d’ingresso di primo livello Code A<0> = HIGH, il segnale d’ingresso di secondo livello Code B<0> = HIGH e il segnale d’ingresso di terzo livello Code C<0> = HIGH corrispondenti al segnale di abilitazione EN<0> = VCC e al segnale di selezione SEL<0> = VSS, è chiaro che il primo nodo interno D, così come un secondo nodo interno E, sono scaricati sulla tensione di riferimento di alimentazione VSS.
Occorre notare che nelle strutture di decodificatore dell’arte nota, in assenza dei transistori PMOS di precarica, il primo nodo interno D e il secondo nodo interno E sono flottanti e rimangono alla tensione di riferimento di alimentazione VSS, questi nodi possono avere alte capacità.
Opportunamente, la pluralità di transistori PMOS di precarica di secondo livello e di terzo livello è in grado di riportare i nodi D ed E al riferimento ad alta tensione VCC.
In particolare, come mostrato nella Fig. 1B, partendo dalla condizione di decodificazione indicata sopra e considerando un codice di decodificazione ulteriore che ha il segnale d’ingresso di primo livello Code A<7, 0> = LOW, il segnale d’ingresso di secondo livello Code B<0> = LOW e il segnale d’ingresso di terzo livello Code C<0> - LOW, corrispondenti a tutti i segnali di abilitazione EN all’interno di un sottoblocco uguali a LOW e a tutti i segnali di selezione SEL uguali a HIGH, è chiaro che le celle di decodificatore di primo livello MAn vengono accese mentre le celle di decodificatore di secondo livello MBm vengono spente, così se il secondo nodo interno E ha un livello basso dovuto a qualche carica di decodificazione precedente condivisa tra tale secondo nodo interno E e il segnale di selezione SEL<x> e se il transistore PMOS di precarica PPMOS all’interno del circuito di precarica 150 non ha abbastanza capacità di driver, allora si ha una caduta del segnale di segnalazione SEL<x> e un segnale di abilitazione non voluto EN<x>=HIGH. Comunque, a causa della presenza dei transistori PMOS di precarica di secondo livello MPBm che vengono accesi, il primo nodo interno D e il secondo nodo interno E sono riportati al riferimento ad alta tensione VCC e viene evitata così opportunamente condivisione di carica.
Inoltre, come mostrato nella Fig. 1C, considerando un codice di decodificazione ancora ulteriore che ha il segnale d’ingresso di primo livello Code A<0> = HIGH, il segnale d’ingresso di secondo livello Code B<0> = HIGH e il segnale d’ingresso di terzo livello Code C<1> = HIGH, essendo così il segnale d’ingresso di terzo livello Code C<0> = LOW corrispondente a tutti i segnali di abilitazione EN all’interno di un sottoblocco uguali a LOW e a tutti i segnali di selezione SEL uguali a HIGH, è chiaro che le celle di decodificatore di primo livello MAn e le celle di decodificatore di secondo livello MBm vengono accese mentre la cella di decodificatore di terzo livello MCi viene spenta. A causa della presenza dei transistori PMOS di precarica di secondo livello MPBm così come del transistore PMOS di precarica di terzo livello MPCi che sono stati accesi, il primo nodo interno D e il secondo nodo interno E sono caricati ora al riferimento ad alta tensione VCC e non si ha quindi alcuna condivisione di carica e alcun impulso non voluto del segnale di abilitazione EN<0>.
Più in particolare, occorre considerare che la struttura di decodificatore 100 mostrata nella Fig. 1A è ripetuta in effetti in una pluralità di sotto-blocchi i, ciascun sotto-blocco comprendendo un sotto-array 110-i dell’array 110 e una cella di decodificatore di terzo livello MCi. Ad esempio, l’architettura di decodificatore 200 della Fig. 2 comprende un primo sotto-blocco 0 avente la struttura di decodificazione sopra descritta e che include un primo sotto-array 110-0 e un secondo sotto-blocco 1 avente la struttura di decodificazione sopra descritta e che includono un primo sotto-array 110-1. Il primo sotto-array 110-0 comprende una prima pluralità di celle di decodificatore di primo livello MA0n, una prima pluralità di celle di decodificatore di secondo livello MB0m e una prima cella di decodificatore di terzo livello MC0, così come un primo circuito di precarica 150-0 comprendente un primo transistore PMOS di precarica PPMOS0 e una prima porta invertente INV0. In modo simile, il secondo sotto-blocco 1 comprende un secondo sotto-array 110-0 a sua volta includente una seconda pluralità di celle di decodificatore di primo livello MA In, una seconda pluralità di celle di decodificatore di secondo livello MBlm e una seconda cella di decodificatore di terzo livello MCI, così come un secondo circuito di precarica 150-1 comprendente un secondo transistore PMOS di precarica PPMOS1 e una seconda porta invertente INVI. Come in precedenza, le celle di decodificatore hanno terminali di controllo rispettivi connessi ai segnali d’ingresso di primo livello Code A, ai segnali d’ingresso di secondo livello Code B e ai segnali d’ingresso di terzo livello Code C.
Opportunamente, il primo sotto-array 110-0 comprende ulteriormente una prima pluralità di transistori PMOS di precarica di secondo livello ΜΡΒ0 e un primo transistore PMOS di precarica di terzo livello MPC0, mentre il secondo sotto-array 110-1 comprende ulteriormente una seconda pluralità di transistori PMOS di precarica di secondo livello MPB1 e un secondo transistore PMOS di precarica di terzo livello MPC 1.
La struttura di decodificatore secondo le forme di realizzazione è così in grado di ridurre il consumo di area e di energia dell’architettura di memoria che la comprende. Inoltre, la struttura di decodificatore secondo le forme di realizzazione è in grado di ridurre la caduta non voluta del segnale di selezione e di evitare un segnale di abilitazione spurio.
Da quanto sopra si comprenderà che, sebbene forme di realizzazioni specifiche dell’invenzione siano state descritte qui a scopo illustrativo, possono essere apportate varie modifiche senza allontanarsi dallo spirito e dall’ambito dell’invenzione. Di conseguenza, l’invenzione non è limitata se non dalle rivendicazioni allegate.

Claims (12)

  1. RIVENDICAZIONI 1 . Struttura di decodificatore per selezionare una colonna di celle di memoria in un’architettura di memoria, la struttura di decodificatore comprendendo: un array di celle di decodificatore organizzate in righe differenti ciascuna riga comprendendo una pluralità di gruppi di sotto -colonne di celle di decodificatore ricevente uno stesso segnale d’ingresso ciascun gruppo di sotto-colonne di celle di decodificatore di una riga è accoppiato a un gruppo di sotto-colonne di celle di decodificatore di una riga successiva in cui la struttura di decodificatore comprende ulteriormente una pluralità di transistori di precarica connessa alle celle di decodificatore di una riga in modo tale da formare una pluralità di blocchi d’invertitore.
  2. 2. Struttura di decodificatore della rivendicazione 1 comprendente una pluralità di transistori NMOS come celle di decodificatore e una pluralità di transistori PMOS come transistori di precarica.
  3. 3. Struttura di decodificatore della rivendicazione 1, in cui l’array comprende: una prima riga che include una pluralità di celle di decodificatore di primo livello avente terminali di controllo che ricevono segnali d’ingresso di primo livello rispettivi, una seconda riga che include una pluralità di celle di decodificatore di secondo livello avente terminali di controllo che ricevono segnali d’ingresso di secondo livello rispettivi, e una terza riga che include una pluralità di celle di decodificatore di terzo livello avente terminali di controllo che ricevono segnali d’ingresso di terzo livello rispettivi, in cui la pluralità di transistori di precarica comprende: transistori di precarica di secondo livello connessi a un riferimento ad alta tensione e a ciascuna cella di decodificatore di secondo livello in corrispondenza di un nodo interno per formare una pluralità di blocchi d’invertitore di secondo livello, e transistori di precarica di terzo livello connessi al riferimento ad alta tensione e a ciascuna cella di decodificatore di terzo livello in corrispondenza di un nodo interno ulteriore per formare una pluralità di blocchi d’invertitore di terzo livello.
  4. 4. Struttura di decodificatore della rivendicazione 3, in cui: la prima riga comprende una pluralità di primi gruppi di sotto-colonne delle celle di decodificatore di primo livello avendo un terminale di controllo che riceve uno stesso segnale d’ingresso di primo livello ed essendo connessa in serie con una cella di decodificatore di secondo livello della seconda riga, il numero dei primi gruppi di sottocolonne di celle di decodificatore di primo livello della prima riga essendo uguale al numero di celle di decodificatore di secondo livello della seconda riga, la seconda riga comprende una pluralità di secondi gruppi di sotto-colonne delle celle di decodificatore di secondo livello avente terminali di controllo che ricevono uno stesso segnale d’ingresso di secondo livello ed essendo connessa in serie a una cella di decodificatore di terzo livello della terza riga, il numero dei secondi gruppi di sotto-colonne di celle di decodificatore di secondo livello della seconda riga essendo uguale al numero di celle di decodificatore di terzo livello della terza riga, e la terza riga comprende una pluralità di terzi gruppi di sottocolonne delle celle di decodificatore di terzo livello avente terminali di controllo che ricevono uno stesso segnale d’ingresso di terzo livello ed essendo connessa alla massa, ciascuna cella di decodificatore di terzo livello essendo un singolo gruppo globale di colonne connesso a un blocco dell 'architettura di memoria.
  5. 5. Struttura di decodificatore della rivendicazione 4, in cui i segnali d’ingresso di primo livello, di secondo livello e di terzo livello sono applicati in modo indipendente a rispettive righe di n celle di decodificatore, di m celle di decodificatore and di i celle di decodificatore dell’array.
  6. 6. Struttura di decodificatore della rivendicazione 1, comprendente ulteriormente: un circuito di precarica che include: una porta invertente che fornisce un segnale di abilitazione, e un transistore di precarica inserito tra un riferimento ad alta tensione e l’array e avendo un terminale di controllo che riceve una tensione di riferimento di alimentazione, il transistore di precarica essendo connesso anche all’ingresso della porta invertente e fornendo ad esso un segnale di selezione.
  7. 7. Architettura di decodificatore comprendente una pluralità di strutture di decodificatore, ciascuna struttura di decodificatore comprendendo: un sotto-array di celle di decodificatore organizzato in righe differenti ciascuna riga comprendendo una pluralità di gruppi di sottocolonne di celle di decodificatore che ricevono uno stesso segnale d’ingresso ciascun gruppo di sotto-colonne di celle di decodificatore di una riga è accoppiato a un gruppo di sotto-colonne di celle di decodificatore di una riga successiva in cui ciascuna struttura di decodificatore comprende ulteriormente una pluralità di transistori di precarica connessa alle celle di decodificatore di una riga in modo da formare una pluralità di blocchi d’invertitore.
  8. 8. Architettura di decodificatore della rivendicazione 7 comprendente una pluralità di transistori NMOS come celle di decodificatore e una pluralità di transistori PMOS come transistori di precarica.
  9. 9. Architettura di decodificatore della rivendicazione 7, in cui ciascun sotto-array comprende: una prima riga che include una pluralità di celle di decodificatore di primo livello avente terminali di controllo che ricevono rispettivi segnali d’ingresso di primo livello, una seconda riga che include una pluralità di celle di decodificatore di secondo livello avente terminali di controllo che ricevono rispettivi segnali d’ingresso di secondo livello, e una terza riga che include una pluralità di celle di decodificatore di terzo livello aventi terminali di controllo che ricevono rispettivi segnali d’ingresso di terzo livello, in cui la pluralità di transistori di precarica comprende: transistori di precarica di secondo livello connessi a un riferimento ad alta tensione e a ciascuna cella di decodificatore di secondo livello in corrispondenza di un nodo interno per formare una pluralità di blocchi d’invertitore di secondo livello, e transistori di precarica di terzo livello connessi al riferimento ad alta tensione e a ciascuna cella di decodificatore di terzo livello in corrispondenza di un ulteriore nodo interno per formare una pluralità di blocchi d’invertitore di terzo livello.
  10. 10. L’architettura di decodificatore della rivendicazione 9, in cui: la prima riga comprende una pluralità di primi gruppi di sotto-colonne delle celle di decodificatore di primo livello aventi un terminale di controllo che riceve uno stesso segnale d’ingresso di primo livello ed essendo connesse in serie con una cella di decodificatore di secondo livello della seconda riga, il numero dei primi gruppi di sottocolonne di celle di decodificatore di primo livello della prima riga essendo uguale al numero di celle di decodificatore di secondo livello della seconda riga, la seconda riga comprende una pluralità di secondi gruppi di sotto-colonne delle celle di decodificatore di secondo livello aventi terminali di controllo che ricevono uno stesso segnale d’ingresso di secondo livello ed essendo connesse in serie a una cella di decodificatore di terzo livello della terza riga, il numero dei secondi gruppi di sotto-colonne di celle di decodificatore di secondo livello della seconda riga essendo uguale al numero di celle di decodificatore di terzo livello della terza riga, e la terza riga comprende una pluralità di terzi gruppi di sottocolonne delle celle di decodificatore di terzo livello aventi terminali di controllo che ricevono uno stesso segnale d’ingresso di terzo livello ed essendo connesse alla massa, ciascuna cella di decodificatore di terzo livello essendo un singolo gruppo globale di colonne connesso a un blocco dell’architettura di memoria.
  11. 11. L’architettura di decodificatore della rivendicazione 10, in cui i segnali d’ingresso di primo livello, di secondo livello e di terzo livello sono applicati in modo indipendente a righe rispettive di celle di n decodificatore, di m celle di decodificatore e di i celle di decodificatore di ciascun sotto-array.
  12. 12. Architettura di decodificatore della rivendicazione 7, in cui ciascuna struttura di decodificatore comprende: un circuito di precarica che include: una porta invertente che fornisce un segnale di abilitazione, e un transistore di precarica inserito tra un riferimento ad alta tensione e ciascun sotto-array e avente un terminale di controllo che riceve una tensione di riferimento di alimentazione, essendo il transistore di precarica connesso anche all’ingresso della porta invertente e fornendo ad essa un segnale di selezione.
IT102019000001947A 2019-02-11 2019-02-11 Struttura di decodificatore per una architettura di memoria IT201900001947A1 (it)

Priority Applications (3)

Application Number Priority Date Filing Date Title
IT102019000001947A IT201900001947A1 (it) 2019-02-11 2019-02-11 Struttura di decodificatore per una architettura di memoria
CN202010084556.9A CN111554333B (zh) 2019-02-11 2020-02-10 用于存储器架构的解码器结构
US16/786,814 US11049549B2 (en) 2019-02-11 2020-02-10 Decoder structure including array of decoder cells organized into different rows

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
IT102019000001947A IT201900001947A1 (it) 2019-02-11 2019-02-11 Struttura di decodificatore per una architettura di memoria

Publications (1)

Publication Number Publication Date
IT201900001947A1 true IT201900001947A1 (it) 2020-08-11

Family

ID=66380056

Family Applications (1)

Application Number Title Priority Date Filing Date
IT102019000001947A IT201900001947A1 (it) 2019-02-11 2019-02-11 Struttura di decodificatore per una architettura di memoria

Country Status (3)

Country Link
US (1) US11049549B2 (it)
CN (1) CN111554333B (it)
IT (1) IT201900001947A1 (it)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5854772A (en) * 1996-09-13 1998-12-29 Nec Corporation Decoder circuit with less transistor elements
US20160172028A1 (en) * 2014-12-16 2016-06-16 Hyun-Kook PARK Resistive memory device including column decoder and operating method thereof
US20180144799A1 (en) * 2016-11-23 2018-05-24 SK Hynix Inc. Phase change memory device capable of decreasing a disturbance

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05128886A (ja) * 1991-10-31 1993-05-25 Nippon Steel Corp 半導体記憶装置
JP4467092B2 (ja) * 1998-05-26 2010-05-26 株式会社ルネサステクノロジ 半導体記憶装置
KR100302489B1 (ko) 1999-10-11 2001-11-02 윤종용 반도체 메모리 장치 및 이 장치의 배치방법
KR20030038832A (ko) * 2001-11-03 2003-05-17 삼성전자주식회사 리던던시 디코더 회로
KR100541811B1 (ko) 2003-07-05 2006-01-11 삼성전자주식회사 반도체 메모리장치의 컬럼 디코더회로
KR100564569B1 (ko) * 2003-06-09 2006-03-28 삼성전자주식회사 셀 누설 전류에 강한 프리차지 제어 회로를 갖는 메모리장치 및 비트라인 프리차아지 방법
JP2005092963A (ja) * 2003-09-16 2005-04-07 Renesas Technology Corp 不揮発性記憶装置
KR100587692B1 (ko) * 2004-11-05 2006-06-08 삼성전자주식회사 반도체 메모리 장치에서의 회로 배선 배치구조와 그에따른 배치방법
KR100699852B1 (ko) * 2005-07-14 2007-03-27 삼성전자주식회사 Ｈｐｍｏｓ를 이용한 불휘발성 메모리 장치의 워드라인디코더
US7660183B2 (en) * 2005-08-01 2010-02-09 Rambus Inc. Low power memory device
KR100675299B1 (ko) * 2006-02-15 2007-01-29 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드방법
TWI345791B (en) * 2006-07-31 2011-07-21 Sandisk 3D Llc Method and apparatus for memory array incorporating two data busses for memory array block selection
US8279704B2 (en) * 2006-07-31 2012-10-02 Sandisk 3D Llc Decoder circuitry providing forward and reverse modes of memory array operation and method for biasing same
KR101294094B1 (ko) * 2011-10-07 2013-08-07 넷솔 주식회사 메모리 장치 및 이의 액세스 방법
TWI478173B (zh) * 2012-11-28 2015-03-21 Winbond Electronics Corp 列解碼電路
US10468093B2 (en) * 2016-03-03 2019-11-05 Nvidia Corporation Systems and methods for dynamic random access memory (DRAM) sub-channels
US9799409B2 (en) * 2016-03-25 2017-10-24 Avago Technologies General Ip (Singapore) Pte. Ltd. Read-only memory (ROM) architecture with selective encoding
CN105895148B (zh) * 2016-05-20 2018-11-09 西安紫光国芯半导体有限公司 一种低功耗的静态随机存储器及其写操作的控制方法
KR102646847B1 (ko) * 2016-12-07 2024-03-12 삼성전자주식회사 반도체 메모리 장치, 반도체 메모리 장치의 동작 방법 및 메모리 시스템

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5854772A (en) * 1996-09-13 1998-12-29 Nec Corporation Decoder circuit with less transistor elements
US20160172028A1 (en) * 2014-12-16 2016-06-16 Hyun-Kook PARK Resistive memory device including column decoder and operating method thereof
US20180144799A1 (en) * 2016-11-23 2018-05-24 SK Hynix Inc. Phase change memory device capable of decreasing a disturbance

Also Published As

Publication number Publication date
US20200258564A1 (en) 2020-08-13
CN111554333A (zh) 2020-08-18
CN111554333B (zh) 2023-08-29
US11049549B2 (en) 2021-06-29

Similar Documents

Publication Publication Date Title
US6661730B1 (en) Partial selection of passive element memory cell sub-arrays for write operation
US6859410B2 (en) Tree decoder structure particularly well-suited to interfacing array lines having extremely small layout pitch
US9919517B2 (en) Addressing an EPROM on a printhead
TWI462101B (zh) 具同時搜尋多資料流的內容可定址記憶體裝置及其運作方法
CN104756192A (zh) 具有节能读取架构的存储器阵列
US8477547B2 (en) Semiconductor memory device and method of operating the same
KR102540082B1 (ko) 감소된 누설을 위한 sram 아키텍처들
KR102212814B1 (ko) 가변 지연 워드 라인 인에이블
US8582345B2 (en) Nonvolatile semiconductor memory device
US20120147687A1 (en) Semiconductor memory device
KR100578141B1 (ko) 읽기 속도를 향상시킬 수 있는 낸드 플래시 메모리 장치
US8385111B2 (en) Semiconductor memory apparatus
JP2010231828A (ja) 半導体記憶装置
US20150063013A1 (en) Semiconductor memory device
US9776397B2 (en) Addressing an EPROM on a printhead
US20140347909A1 (en) Semiconductor device and semiconductor memory device
JPWO2004109709A1 (ja) 半導体記憶装置、および半導体記憶装置のビット線選択方法
US9466355B2 (en) Memory architecture dividing memory cell array into independent memory banks
KR20200049564A (ko) 메모리 위치에 액세스하기 위한 장치 및 방법
IT201900001947A1 (it) Struttura di decodificatore per una architettura di memoria
TWI623942B (zh) 低功耗記憶體裝置
US20150058664A1 (en) Dynamic memory cell replacement using column redundancy
JP2019040646A (ja) 半導体記憶装置
JP5819338B2 (ja) 半導体記憶装置
KR101884190B1 (ko) 다수의 기록 포트를 갖는 메모리