CN111554333B - 用于存储器架构的解码器结构 - Google Patents

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Abstract

用于存储器架构的解码器结构。一种用于在存储器架构中选择存储器单元的列的解码器结构包括：组织成不同行的解码器单元的阵列。每行包括被配置为接收相同的输入信号的解码器单元的多个子列组。行中的解码器单元的每个子列组联接至后续行的解码器单元的子列组。解码器结构还包括连接到行的解码器单元以形成多个反相器块的多个预充电晶体管。

Description

用于存储器架构的解码器结构
技术领域
本公开涉及一种用于存储器架构的解码器结构。
背景技术
通常，储存装置是在诸如计算机、智能电话或智能平板之类的主机装置的控制下存储数据的装置。根据提供用于存储数据的装置的类型，储存装置的示例可以分类为将数据存储在磁盘中的诸如硬盘驱动器（HDD）之类的装置以及将数据存储在半导体存储器（尤其是非易失性存储器）中的诸如固态驱动器（SSD）或存储卡之类的装置。
储存装置可以包括：存储数据的存储器装置；以及被配置为将数据存储到存储器装置的存储器控制器。储存装置可以被分类为易失性存储器装置或非易失性存储器装置。非易失性存储器的代表性示例包括只读存储器（ROM）、可编程ROM（PROM）、电可编程ROM（EPROM）、电可擦除可编程ROM（EEPROM）、闪存、相变随机存取存储器（PRAM）、磁RAM（MRAM）、电阻RAM（RRAM）、铁电RAM（FRAM）等。
如本文所使用的，术语“存储器装置”可以与术语“存储器架构”互换。
众所周知，当今存储器装置是许多电子系统中越来越重要且必要的部件。为了使电子系统更紧凑和更快，寻求存储器架构中在面积、功率和速度方面的优化。
存储器架构实质上包括以水平行和垂直列的阵列布置的各个存储器单元，每个存储器单元通常能够存储1比特的二进制信息。考虑到包括M行存储器单元（也称为字线）和N列存储器单元（也称为位线）的阵列，存储器单元的总数为M×N。
为了访问特定的存储器单元（即，该阵列中的特定数据比特），应当根据来自存储器架构外部的地址来激活（或选择）对应的字线和对应的位线。行和列选择操作分别由仍包含在存储器架构中的行解码器和列解码器完成。行解码器和列解码器选择存储器单元以读取或修改其内容。更具体地说，行解码器和列解码器选择对其执行读取操作、擦除操作或编程操作的至少一个存储器单元。即，行解码器电路根据行地址选择M条字线中的至少一条，而列解码器电路根据列地址选择N条位线中的至少一条。
行解码器和列解码器的性能整体上影响存储器速度，因为它们尤其是诸如SRAM之类的高性能存储器装置中的敏感数据。
更具体地，列解码器电路通常包括分别联接至N条位线的多个NMOS晶体管，以便响应于施加到这些晶体管的控制端的列选择信号来选择预定的列或位线。
从美国专利申请号US 2002/0024871和US 2004/0223369中已知存储器架构：这些已知的存储器架构包括各自的列解码器，其允许通过逐步解码来选择列，其中所包括的多个NMOS晶体管按照多个子列组进行组织并且列解码器进一步包括对列地址进行解码的预解码电路，任何单条线响应于块选择信号而被激活。以此方式，预解码电路对用于选择一个子列组的输出信号（列地址）进行解码，并且一列是响应于作为控制信号的块解码信号而从被选子列组中进行选择的。
发明内容
在本教导的实施方式中，一种用于在存储器架构中选择存储器单元的列的解码器结构包括：布置成不同的行的解码器单元的阵列。每行包括被配置为接收相同的输入信号的解码器单元的多个子列组，并且行中的解码器单元的每个子列组联接至后续行的解码器单元的子列组。解码器结构还包括连接到行的解码器单元以形成多个反相器块的多个预充电晶体管。
根据本教导的另一实施方式，一种解码器架构包括多个解码器结构，其中每个解码器结构包括被组织为不同行的解码器单元的子阵列。每行包括被配置为接收相同的输入信号的解码器单元的多个子列组，行中的解码器单元的每个子列组联接至后续行的解码器单元的子列组，其中每个解码器结构还包括连接到行的解码器单元以形成多个反相器块的多个预充电晶体管。
附图说明
根据参照附图通过示意性和非限制性示例给出的实施方式的以下描述，本公开的特征和优点将变得显而易见。
图1A、图1B和图1C分别示出了根据本公开的实施方式的用于存储器架构的解码器结构及其两个工作状况。
图2示出了根据本公开的实施方式的用于存储器架构的解码器结构。
具体实施方式
下面将参照附图详细描述本发明的实施方式。虽然结合其实施方式示出和描述了本教导，但是对于本领域技术人员将显而易见的是，在不脱离本教导的精神和范围的情况下，可以进行各种变型。说明书和权利要求书中使用的术语和词语不应被解释为它们的普通含义或字典含义。基于发明人能够定义术语的适当概念以便以最佳方式描述他/她的教导的原则，术语应该解释为符合本教导的技术构思的含义和概念。另外，可以省略对本领域公知构造的详细描述，以避免不必要地模糊本教导的清楚性。
在附图中，对应的特征由相同的附图标记标识。
本发明的实施方式涉及一种改进的解码器结构。所提出的解码器结构的目的是减少选择信号中的不想要的下降并避免伪使能信号，以及减小由解码器结构在存储器结构中所占据的总面积及其功耗。
图1A示意性地示出了根据实施方式的整体由100表示的解码器结构，即，用于图中未出的存储器架构的列解码器。
解码器结构100至少包括解码器单元的阵列110，其被组织成不同的行或解码级。对于一些实施方式，解码器单元是NMOS晶体管。更具体地，阵列110至少包括：第一行111，其包括多个第一级NMOS晶体管或第一级解码器单元MAn；第二行112，其包括多个第二级NMOS晶体管或第二级解码器单元MBm；以及第三行113，其包括多个第三级NMOS晶体管或第三级解码器单元MCi。同一行或同一级的解码器单元具有分别接收独立地施加至阵列110的行的第一级输入信号Code A<n-1，0>、第二级输入信号Code B<m-1，0>、和第三级输入信号CodeC<i-1，0>的控制端。
第一行111还包括第一级解码器单元MAn的多个第一子列组121-m，每个第一子列组的解码器单元具有接收相同的第一级输入信号Code A的控制端并且与第二行112的第二级解码器单元MBm串联连接，第一行111的第一级解码器单元MAn的第一子列组121-m的数量m等于第二行112的第二级解码器单元MBm的数量。在图1A所示的示例中，第一行111包括两个第一子列组121-1和121-m，每个第一子列组包括控制端接收相应的第一级输入信号CodeA<***>的三个第一级解码单元MAn，其中***等于0、1、... n-1。
此外，第二行112的、具有接收相同的第二级输入信号Code B<**>的控制端的第二级解码器单元MBm形成串联连接至第三行113的第三级解码器单元MCi的一个第二子列组，其中**等于0、1、... m-1。第三行113的第三级解码器单元MCi进而具有接收第三级输入信号Code C<*>的控制端并连接到接地GND，其中*等于0、1、... i-1。第三级解码器单元MCi是连接到存储器架构的块的单个全局列组，如将在下面解释的。
由此，至少三个输入信号Code A、Code B和Code C独立地施加到阵列110的n个解码器单元、m个解码器单元和i个解码器单元的相应行。解码器子列组中所包括的行中的多个解码器单元共同连接联接至后续行中所包括的单个解码器单元。
换句话说，解码器结构100包括阵列110，其中联接到n条位线的n个NMOS晶体管被分组为m个第一子列组，这m个第一子列组联接到i个第二子列组，进而i个第二子列组联接到单个全局列组。换句话说，在阵列110中，行中的多个NMOS晶体管连接到后续行中的单个NMOS晶体管，因此提供了按照不同级进行的解码并减少了解码器结构100中所包括的NMOS晶体管的总数。
因此，与已知解决方案相比，减少了阵列110的NMOS晶体管MAn、MBm和MCi的总数，因此，可以减少解码器结构100整体的功耗。
解码器结构100还包括预充电电路150，其包括反相门INV，当第一级输入信号CodeA<n-1，0>、第二级输入信号Code B<m-1，0>和第三级输入信号Code C<i-1：0>为高（即，具有等于高电压值VCC的值）时，该反相门INV提供被设置为等于1的使能信号EN<x>，以便同时开启对应的第一级解码器单元MAn、第二级解码器单元MBm和第三级解码器单元MCi。以此方式，第一内部节点D和第二内部节点E连接到电源基准电压VSS。预充电电路150还包括插入在高电压基准VCC与阵列110之间的PMOS预充电晶体管PPMOS，该PPMOS的控制端接收电源基准电压VSS。PMOS预充电晶体管PPMOS还连接到反相门INV的输入，并向反相门INV提供选择信号SEL<x>。
适当地，解码器结构100还包括多个第二级PMOS预充电晶体管MPBm，多个MPBm连接到高电压基准VCC并且连接到与第二内部节点E相对应的每个第二级解码器单元MBm，以形成多个第二级反相器块122-m。
此外，解码器结构100包括多个第三级PMOS预充电晶体管MPCi，多个MPCi连接至高电压基准VCC并且连接到与第一内部节点D相对应的每个第三级解码器单元MCi，以形成多个第三级反相器块123-i。
在图1A所示的示例中，解码器结构100包括两个第二级反相器块122-1和122-m、以及单个第三级反相器块123-i。
特别地，通过当解码条件改变时迫使第一内部节点D和第二内部节点E脱离浮置状况，多个第二级PMOS预充电晶体管和第三级PMOS预充电晶体管因而能够减小选择信号SEL<x>中的不期望的下降并且避免伪使能信号EN<x>，这将在下面说明。
考虑到初始解码条件，其中解码代码具有与等于VCC的使能信号EN<0>和等于VSS的选择信号SEL<0>对应的为高的第一级输入信号Code A<0>、为高的第二级输入信号CodeB<0>、和为高的第三级输入信号Code C<0>，第一内部节点D以及第二内部节点E被放电到电源基准电压VSS。
应当注意，在现有技术的解码器结构中，在没有PMOS预充电晶体管的情况下，第一内部节点D和第二内部节点E是浮置的并且停留于电源基准电压VSS，这些节点可以具有高电容。
适当地，多个第二级PMOS预充电晶体管和第三级PMOS预充电晶体管能够将节点D和E带回到高电压基准VCC。
特别地，如图1B所示，从上述指示的解码条件开始，并考虑另一解码代码，该另一解码代码具有与子块内等于低的所有使能信号EN和等于高的所有选择信号SEL相对应的、为高的第一级输入信号Code A<0>、为低的第二级输入信号Code B<0>、以及为低的第三级输入信号Code C<0>，第一级解码器单元MAn被开启，同时第二级解码器单元MBm被关闭。因此，如果第二内部节点E由于该第二内部节点E与选择信号SEL<x>之间的一些先前的解码电荷共享而具有低电平，并且如果预充电电路150内部的PMOS预充电晶体管PPMOS没有足够的驱动器能力，则存在选择信号SEL<x>中的下降以及不希望的、为高的使能信号EN<x>。然而，由于开启的第二级PMOS预充电晶体管MPBm的存在，第一内部节点D和第二内部节点E被带回到高电压基准VCC，因此适当地避免了电荷共享。
此外，如图1C所示，考虑又一解码代码，该又一解码代码具有与子块内等于低的所有使能信号EN和等于高的所有选择信号SEL相对应的、为高的第一级输入信号Code A<0>、为低的第二级输入信号Code B<0>以及为高的第三级输入信号Code C<1>，即，因此第三级输入信号Code C<0>为低，第一级解码器单元MAn和第二级解码器单元MBm开启，同时第三级解码器单元MCi关闭。由于开启的第三级PMOS预充电晶体管MPCi以及第二级PMOS预充电晶体管MPBm的存在，因此第一内部节点D和第二内部节点E现在被充电到高电压基准VCC，因此不存在电荷共享和使能信号EN<0>的不希望脉冲。
更具体地，对于一些实施方式，图1A所示的解码器结构100实际上在多个子块i中重复，每个子块包括阵列110的子阵列110-i和第三级解码器单元MCi。例如，图2的解码器架构包括：具有上述解码结构并且包括第一子阵列110-0的第一子块0和具有上述解码结构并且包括第二子阵列110-1的第二子块1。第一子阵列110-0包括第一多个第一级解码器单元MA0n、第一多个第二级解码器单元MB0m和第一第三级解码器单元MC0，以及包括第一PMOS预充电晶体管PPMOS0和第一反相门INV0的第一预充电电路。类似地，第二子块1包括第二子阵列110-1，进而第二子阵列110-0包括第二多个第一级解码器单元MA1n、第二多个第二级解码器单元MB1m和第二第三级解码器单元MC1，以及包括第二PMOS预充电晶体管PPMOS1和第二反相门INV1的第二预充电电路。如前所述，解码器单元具有连接到第一级输入信号CodeA、第二级输入信号Code B和第三级输入信号Code C的相应控制端。
适当地，第一子阵列110-0还包括第一多个第二级PMOS预充电晶体管MPB0和第一第三级PMOS预充电晶体管MPC0，而第二子阵列110-1还包括第二多个第二级PMOS预充电晶体管MPB1和第二第三级PMOS预充电晶体管MPC1。
根据本教导的实施方式的解码器结构能够减少包括该解码器结构的存储器架构的面积和功率的消耗。此外，根据实施方式的解码器结构能够减少选择信号中的不希望的下降并且避免伪使能信号。
从前述内容将理解，尽管这里出于示例的目的已经描述了本教导的具体实施方式，但是可以在不脱离本教导的精神和范围的情况下进行各种变型。因此，除了由所附权利要求书之外，本教导不受限制。
相关申请的交叉引用
本申请要求2019年2月11日在意大利知识产权局提交的意大利专利申请No.102019000001947的优先权，其全部公开内容通过引用合并于此。

Claims (11)

1.一种解码器结构，该解码器结构包括：
第一子列组，所述第一子列组包括第一行中的多个第一级解码单元，其中，所述多个第一级解码单元共同接收第一级输入信号；
第二子列组，所述第二子列组包括挨着所述第一行布置的第二行中的多个第二级解码单元，其中，所述多个第二级解码单元共同接收第二级输入信号；
第三子列组，所述第三子列组包括挨着所述第二行布置的第三行中的多个第三级解码单元，其中，所述多个第三级解码单元共同接收第三级输入信号；以及
预充电电路，所述预充电电路被配置为包括向所述第一子列组提供高电压基准的第一预充电晶体管，
其中，所述第一子列组的数量等于所述多个第二级解码单元的数量，
其中，所述第二子列组的数量等于所述多个第三级解码单元的数量，
其中，所述第一子列组包括分别串联联接到所述多个第二级解码单元的第二预充电晶体管，并且
其中，所述第二子列组包括分别串联联接到所述多个第三级解码单元的第三预充电晶体管。
2.根据权利要求1所述的解码器结构，其中，所述第二预充电晶体管分别接收所述第二级输入信号。
3.根据权利要求1所述的解码器结构，其中，所述第三预充电晶体管分别接收所述第三级输入信号。
4.根据权利要求1所述的解码器结构，其中，所述多个第一级解码单元是NMOS晶体管。
5.根据权利要求1所述的解码器结构，其中，所述多个第二级解码单元是NMOS晶体管。
6.根据权利要求1所述的解码器结构，其中，所述多个第三级解码单元是NMOS晶体管。
7.根据权利要求1所述的解码器结构，其中，所述第一预充电晶体管是PMOS晶体管。
8.根据权利要求1所述的解码器结构，其中，所述第二预充电晶体管是PMOS晶体管。
9.根据权利要求1所述的解码器结构，其中，所述第三预充电晶体管是PMOS晶体管。
10.根据权利要求1所述的解码器结构，
其中，所述预充电电路还包括提供使能信号的反相门，并且
其中，所述第一预充电晶体管被设置在所述高电压基准和所述第一子列组之间。
11.根据权利要求10所述的解码器结构，
其中，所述第一预充电晶体管包括被配置为接收电源基准电压的控制端，所述第一预充电晶体管连接到所述反相门的输入并且向所述反相门的输入提供选择信号。
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