KR101506700B1 - 저 전압에서 안정적인 읽기 동작이 가능한 메모리 - Google Patents

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Abstract

본 발명은 저 전압에서 동작하는 메모리의 페이지 버퍼의 데이터 읽기 방법에 관한 것으로, 저 전압에서도 메모리의 안정적인 동작을 보장한다.

Description

저 전압에서 안정적인 읽기 동작이 가능한 메모리{Memory with reliable read operation at low voltage}
본 발명은 저 전압에서 안정적으로 동작하는 메모리의 페이지 버퍼 데이터 읽기 방법에 관한 것이다.
도 1은 일반적인 NAND 플래시 메모리의 내부구조를 나타낸 것이다. 메모리(1)는 입출력 패드(I/O Pads)(100), 제어 로직(200), 아날로그 블록(300), 셀 어레이(400), 주소 디코더 블록들(510, 520, 530), 멀티플렉서(610, 620, 630)들을 포함하여 구성될 수 있다.
입출력 패드(100)는 메모리(1)의 패키지에서 외부로 노출된 단자들에 연결될 수 있다. 도 1에서는 주소(address)와 데이터(data) 입출력 단자가 복수 개 제공된 구성을 예시하였으나, 한 개의 단자만을 통해 주소와 데이터를 입력받는 구성예도 가능하다. 제어 로직(200)은 입출력 패드(100)로부터 주소, 제어신호, 및 데이터 등을 입력받고, 이를 해석하여 주소 디코더 블록들(510, 520, 530), 아날로그 블록(300), 및 입출력 패드(100)를 제어할 수 있다. 아날로그 블록(300)은 셀 어레이(400) 및 주소 디코더 블록들(510, 520, 530)에 필요한 전원을 제공하기 위한 회로를 포함할 수 있으며, 제어 로직(200)에 의해 제어될 수 있다.
본 발명의 일 실시예에 있어서, 셀 어레이(400)는 NAND 셀 어레이로 구성될 수 있으며, 행(칼럼, column)과 열(로우, row)로 이루어진 2차원 매트릭스 구조를 가질 수 있다. 각 열은 워드-라인(word-line)으로 지칭되고, 각 행은 비트-라인(bit-line)으로 지칭될 수 있다. 또한, 셀 어레이(400)는 N개의 섹터들로 구분될 수 있다.
메모리(1)에 입력되는 주소는 셀 어레이(400)의 특정 영역을 지시할 수 있는데, 이 주소 중 칼럼주소는 칼럼 디코더(530)에 의해 복호화될 수 있다. 메모리(1)의 입력 데이터 및 출력 데이터가 전달되는 내부 경로에는 한 개 이상의 멀티플렉서(610, 620, 630)가 개재될 수 있다.
모바일 디바이스(Mobile Device)에 사용되는 메모리는 저 전압 동작을 요구한다. 디바이스가 저 전압 동작을 하려면, 예를 들어 3.3V에서 동작하는 MOS 트랜지스터(Transistor)를 1.8V에서도 동작이 가능하도록 하려면, MOS 트랜지스터의 임계 전압(Threshold Voltage)은 스케일 다운(Scale down) 되어야 한다. 그러나 요구되는 임계 전압을 갖도록 MOS 임계 전압을 낮추는 데는 많은 제약이 따른다. 그 중의 하나가 MOS 트랜지스터의 차단누설전류(off leakage current)이다. 결국 임계 전압과 차단 누설(off leakage)의 트레이드 오프(trade off) 선에서 임계 전압 스케일 다운이 있게 되고 이는 디바이스가 안정적인 저 전압 동작에 장애가 된다는 문제가 발생한다.
본 발명에서는 이러한 문제점을 해결할 수 있는 메모리의 회로 구조를 제공하고자 한다.
상술한 문제를 해결하기 위해, 본 발명의 일 관점에 따른 메모리는, 감지 증폭기 및 상기 감지 증폭기의 센싱노드에 연결된 제어 스위치를 포함하는 메모리로서, 칼럼주소의 최하위비트가 변할 때마다 상기 감지 증폭기의 센싱노드를 기준전위 이상으로 프리차지 하도록 되어 있다. 이때, 상기 프리차지는 동작전원을 이용하여 수행하도록 되어 있다.
또한, 상기 메모리는, 상기 칼럼주소의 최하위비트가 변할 때마다 펄스를 발생시키는 펄스발생 회로를 더 포함하며, 상기 프리차지는 상기 펄스의 발생구간에서만 이루어지도록 되어 있다.
또한, 상기 메모리는, 상기 펄스를 이용하여 감지 증폭기를 제어하도록 되어 있는 제어 회로를 더 포함할 수 있다.
상기 프리차지는 상기 센싱노드에 연결되어 있는 프리차지 회로에 의해 수행되며, 상기 프리차지 회로는, 상기 펄스의 발생구간 동안 상기 센싱노드를 상기 기준전위 이상으로 충전하도록 구성된 프리차지 스위치와 커패시터를 포함한다.
상기 메모리는, 상기 센싱노드에 전기적으로 연결될 수 있도록 되어 있는 칼럼 디코더를 더 포함하며, 상기 프리차지가 수행될 때에는, 상기 감지 증폭기와 칼럼 디코더 사이가 단락되도록 되어 있다. 이때, 상기 칼럼 디코더는 복수 개의 페이지 버퍼 및 칼럼 디코더 어레이를 포함할 수 있다.
상기 프리차지가 끝난 이후, 제어 스위치는 상기 페이지 버퍼 중 선택된 페이지 버퍼의 데이터 노드와 전기적인 경로를 형성하도록 되어 있다. 이때, 상기 선택된 페이지 버퍼는, 상기 페이지 버퍼 중 상기 칼럼주소에 대응하는 한 개의 페이지 버퍼일 수 있다. 상기 전기적인 경로가 형성된 이후, 상기 선택된 페이지 버퍼의 데이터의 극성에 따라 칼럼 디코더 어레이를 통하여 전기적으로 데이터를 전달하도록 되어 있다. 이때, 상기 데이터가 로지컬 하이인 경우, 감지 증폭기의 센싱 노드는 로지컬 로우 상태가 되도록 되어 있으며, 로지컬 로우인 경우, 감지 증폭기의 센싱 노드는 로지컬 하이 상태가 되도록 되어 있다. 이때, 상기 제어 스위치는 상기 펄스에 의해 제어되도록 되어 있다.
본 발명에 따르면 임계 스케일 다운이 용이하지 않은 MOS 디바이스를 사용할 때 저 전압에서도 안정적인 페이지 버퍼 데이터 읽기 동작을 수행할 수 있다.
도 1은 일반적인 NAND 플래시 메모리의 내부구조를 나타낸 것이다.
도 2a는 NAND 플래시에서 사용하는 일반적인 칼럼 디코더 및 감지 증폭기의 구조의 예를 나타낸 것이다.
도 2b는 도 2a에 도시한 칼럼 디코더 및 감지 증폭기로부터 프리디코딩 신호를 생성하는 블록들을 도시한 것이다.
도 2c는 도 2a에 도시한 MAINPATH 신호를 생성하는 회로를 도시한 것이다.
도 3은 NAND 플래시 메모리에서 사용되는 페이지 버퍼, 칼럼 디코더 어레이 및 감지 증폭기의 기본 구조를 나타낸 것이다.
도 4a는 NAND 플래시 메모리에서 페이지 버퍼의 올바른 데이터 읽기 동작에 대한 타이밍 다이어그램을 나타낸 것이다.
도 4b는 NAND 플래시 메모리에서 페이지 버퍼 데이터 읽기의 오동작에 대한 타이밍 다이어그램을 나타낸 것이다.
도 5a는 본 발명의 일 실시예에 따른 페이지 버퍼, 칼럼 디코더 어레이 및 감지 증폭기의 구조를 나타낸 것이다.
도 5b는 5a에 도시된 페이지 버퍼, 칼럼 디코더 어레이 및 감지 증폭기의 구조를 더 자세히 설명하기 위한 것이다.
도 5c는 본 발명의 일 실시예에 따른 PreATD 신호를 생성하는 블록을 나타낸 것이다.
도 5d는 본 발명의 일 실시예에 따른 감지 증폭기의 제어방법을 설명하기 위한 회로를 나타낸 것이다.
도 6은 본 발명의 일 실시예에 따른 페이지 버퍼의 데이터 읽기 동작에 대한 타이밍 다이어그램을 나타낸다.
도 7a는 도 1에 나타낸 입출력 패드, 칼럼 디코더, 및 셀 어레이의 구조를 더 자세히 나타낸 것이다.
도 7b는 도 7a의 입출력 패드를 변형한 예를 나타낸다.
이하, 본 발명의 실시예를 첨부한 도면을 참고하여 설명한다. 그러나 본 발명은 본 명세서에서 설명하는 실시예에 한정되지 않으며 여러 가지 다른 형태로 구현될 수 있다. 본 명세서에서 사용되는 용어는 실시예의 이해를 돕기 위한 것이며, 본 발명의 범위를 한정하고자 의도된 것이 아니다. 또한, 이하에서 사용되는 단수 형태들은 문구들이 이와 명백히 반대의 의미를 나타내지 않는 한 복수 형태들도 포함한다.
본 발명의 실시예들에 따른 메모리는 비휘발성 메모리 소자일 수 있다. 또한 비휘발성 메모리 소자는 전원이 제거되어도 데이터를 유지할 수 있는 메모리 소자를 지칭할 수 있다. 예를 들어, 이러한 비휘발성 메모리 소자는 플래시(flash) 메모리, 이이피롬(EEPROM), 상전이 메모리(PRAM), 자기 메모리(MRAM), 저항 메모리(RRAM) 등을 포함할 수 있다. 한편, 플래시 메모리는 플로팅 게이트 메모리, 전하 트랩형 메모리, 소노스(SONOS) 메모리 등으로 불릴 수도 있고, 그 명칭이 이러한 실시예들의 범위를 제한하지 않는다.
본 발명의 실시예들에서, NAND 셀 어레이(NAND cell array)는 NAND 구조를 갖는 메모리셀의 어레이를 지칭할 수 있다.
일 실시예에 따른 NAND 플래시 메모리의 동작방식과 그에 대한 문제점을 도 2a 내지 도 4를 통해 설명한다.
도 2a는 NAND 플래시에서 사용하는 일반적인 칼럼 디코더 및 감지 증폭기의 구조의 예를 나타낸 것이고, 도 2b는 도 2a에 도시한 칼럼 디코더 및 감지 증폭기로부터 프리디코딩 신호(Pre-Decoding Signal)를 생성하는 블록들을 도시한 것이며, 도 2c는 도 2a에 도시한 MAINPATH 신호를 생성하는 회로를 도시한 것이다.
도 2a 내지 도 2c를 함께 참조하여 설명하면, 도 2a 및 도 2b에 나타낸 기호 YA, YB, YC는 외부에서 인가되는 칼럼주소로부터 생성된 프리디코딩 신호(Pre-Decoding Signal)를 나타낸다. 예를 들어 도 2b에 나타낸 것과 같이, 외부에서 칼럼주소(ADD<0:9>)가 인가된다면 YA<0:15>는 칼럼주소(ADD<0:3>)으로부터 생성된 프리디코딩 신호를 나타내고, YB<0:7>는 칼럼주소(ADD<4:6>)로부터 생성된 프리디코딩 신호를 나타내고, YC<0:7>는 칼럼주소(ADD<7:9>)로부터 생성된 프리디코딩 신호를 나타낸다.
칼럼 디코더(500)는 복수 개의 페이지 버퍼(PB[·][·][·])(110)와 복수 개의 스위치(트랜지스터)들을 포함한다. 위의 페이지 버퍼(110)는 입출력 패드를 통해 입출력되는 데이터들의 임시 저장소이다. 그리고 위의 복수 개의 스위치들은 각각 제1 프리디코딩 신호(YA<·>), 제2 프리디코딩 신호(YB<·>), 및 제3 프리디코딩 신호(YC<·>)에 의해 제어될 수 있으며, 트랜지스터를 이용하여 구현될 수 있다. 이때, 칼럼 디코더 어레이(210)는 각각 복수 개의 제1 프리디코딩 신호(YA<·>), 제2 프리디코딩 신호(YB<·>), 및 제3 프리디코딩 신호(YC<·>)를 포함할 수 있다. 이하, 본 명세서에서는 설명의 편의를 위하여, 제1 프리디코딩 신호(YA<·>), 제2 프리디코딩 신호(YB<·>), 및 제3 프리디코딩 신호(YC<·>)에 의해 제어되는 스위치들을 각각 제1 레벨 스위치, 제2 레벨 스위치, 및 제3 레벨 스위치라고 지칭할 수 있다.
NAND 플래시 메모리에 입력되는 칼럼주소가 예컨대 10비트인 경우(ADD<0:9>)에, 도 2a에 나타낸 페이지 버퍼(110)는 총 2^10=1024개가 제공될 수 있다. 이때, 특정 칼럼주소가 입력되면 1024개의 페이지 버퍼(110) 중 그 주소에 대응하는 한 개의 페이지 버퍼만이 선택되도록 할 수 있다. 이를 위하여 칼럼주소를 상기 프리디코딩 신호로 변환할 수 있다. 구체적으로 설명하면, 10 비트의 칼럼주소 중 하위 l개의 비트를 이용하여 2^l개의 상기 제1 프리디코딩 신호(YA<·>), 그 다음 하위 n개의 비트를 이용하여 2^n개의 상기 제2 프리디코딩 신호(YB<·>), 그리고 상위 m개의 비트를 이용하여 2^m개의 상기 제3 프리디코딩 신호(YC<·>)를 생성할 수 있다(단, l + n + m = 칼럼주소의 비트 수 = 10).
이때, 특정 칼럼주소에 대하여, 2^l개의 제1 프리디코딩 신호(YA<·>) 중 1개만 '1'의 값을 가지고, 2^n개의 제2 프리디코딩 신호(YB<·>) 증 1개만이 '1'의 값을 가지고, 및 2^m개의 제3 프리디코딩 신호(YC<·>) 중 1개만이 '1'의 값을 갖는다.
상술한 프리디코딩 신호는 도 2a에 도시한 복수 개의 스위치('YA', 'YB', 'YC')들을 제어하기 위한 신호로서 사용될 수 있다. 도 2a는 10 비트 칼럼주소를 이용하여 l=4, m=3, n=3인 프리디코딩 신호를 생성한 경우를 예시한 것이다. 도 2a에서는 반복되는 구조는 도시하지 않았는데, 제3 프리디코딩 신호(YC<·>)의 제어를 받는 제3 레벨 스위치는 총 8개가 존재하고, 제2 프리디코딩 신호(YB<·>)의 제어를 받는 제2 레벨 스위치는 총 8*8=64개가 존재하고, 제1 프리디코딩 신호(YA<·>)의 제어를 받는 제1 레벨 스위치는 총 8*8*16=1024개가 존재한다는 점을 쉽게 이해할 수 있다. 그리고 각 페이지 버퍼를 가리키는 참조부호를 'PB[c][b][a]'로 표시하였는데, 여기서 'c', 'b', 'a'는 각각 해당 페이지 버퍼를 기준전위부 또는 감지 증폭기(310)에 연결하는데 사용되는 제1 프리디코딩 신호, 제2 프리디코딩 신호, 및 제3 프리디코딩 신호의 인덱스를 나타낸다.
상술한 바와 같이 제1 프리디코딩 신호(YA<·>), 제2 프리디코딩 신호(YB<·>), 그리고 제3 프리디코딩 신호(YC<·>) 각각에 대하여 1개의 신호만이 '1'의 값을 갖기 때문에, 1024개의 페이지 버퍼(110) 중 1개만이 감지 증폭기(310)에 연결될 수 있다. 그리고 도 2a의 예에서는 한 개의 칼럼주소가 3가지 레벨의 프리디코딩 신호(YA<·>, YB<·>, YC<·>)로 변환되었으나, 2단계, 또는 4단계 이상의 프리디코딩 신호로 변환될 수도 있음을 이해할 수 있다.
또한, 도 2c에 도시한 바와 같이, MAINPATH 신호는 NotRED(Not Redundant) 신호에 의해 생성되도록 되어 있다. 즉, MAINPATH 신호는 항상 로지컬 하이 상태를 유지한다.
한편, 일 실시예에 따른 메모리 셀은 기본 셀과 잉여 셀(redundant cell)로 구성될 수 있다. 잉여 셀은 제조된 기본 셀에 불량이 발생한 경우에, 이 불량 기본 셀을 대체하는 역할을 한다. 상기 NotRED 신호는, 접근해야 하는 주소에 대응하는 기본 셀이 불량인 경우, 즉 접근해야 하는 주소에 대해서는 잉여 셀을 사용하는 경우에는 로지컬 로우 값을 갖도록 할 수 있다. 반대로, 접근해야 하는 주소에 대응하는 기본 셀이 불량이 아닌 경우, 즉 접근해야 하는 주소에 대해서는 잉여 셀을 사용하지 않는 경우에는 NotRED 신호가 로지컬 하이 값을 갖도록 할 수 있다. 따라서 도 2c에 나타낸 것과 같이, 접근해야 하는 주소에 대해서 잉여 셀을 사용하지 않는 경우(NotRED=High)에는, MAINPATH 신호도 로지컬 하이 값을 갖게 된다.
도 3은 NAND 플래시 메모리에서 사용되는 페이지 버퍼(110), 칼럼 디코더 어레이(210) 및 감지 증폭기(310)의 기본 구조를 나타낸 것이다.
도 4a는 NAND 플래시 메모리에서 페이지 버퍼의 올바른 데이터 읽기 동작에 대한 타이밍 다이어그램을 나타낸 것이고, 도 4b는 NAND 플래시 메모리에서 페이지 버퍼 데이터 읽기의 오동작에 대한 타이밍 다이어그램을 나타낸 것이다.
도 3 내지 도 4b를 함께 참조하여 설명하면, 일반적으로 칼럼 디코더 어레이(Y-Decoder Array)(210)는 레이아웃(Layout) 면적의 최소화를 위해 NMOS 시리즈 타입(NMOS Series Type)의 디코더를 사용하게 된다. NMOS의 전기적인 특성은 로지컬 로우 데이터(Logical Low Data)를 전달하는 것은 쉽지만 로지컬 하이 데이터(Logical High Data)를 전달하는 경우는 반드시 임계 전압만큼의 전압 강하가 발생하게 된다는 것이다.
도 4a에 도시한 바와 같이, NAND 플래시 메모리에서 페이지 버퍼의 올바른 데이터 읽기 동작을 하기 위해서는, 페이지 버퍼(110)의 SADATA가 로지컬 하이(logical high)(41)인 경우는 NMOS로 구성된 칼럼 디코더 어레이(210)를 통하여 전기적으로 로지컬 로우(logical low)가 전달되므로 감지 증폭기(Sense Amplifier)(310)의 센싱 노드(Sensing node)인 SNODE를 로지컬 로우(410)로 만들 수 있어야 한다. 또한, 페이지 버퍼(110)의 SADATA가 로지컬 로우(42)인 경우는 칼럼 디코더 어레이(210)를 통하여 전기적으로 로지컬 하이가 전달되므로 SNODE를 로지컬 하이(420)로 만들 수 있어야 한다.
그러나 도 4a에 도시한 그래프는 이상적인 상황을 나타낸다. 실제로는 도 4b에 도시한 바와 같이, 페이지 버퍼(110)의 SADATA가 로지컬 로우(42)인 경우, 칼럼 디코더 어레이(210)를 통하여 로지컬 하이를 전달해야 하므로 SNODE는 동작전압(VCC)에서 임계 전압(VTHN)이 강하된 VCC - VTHN 값이 전달되게 된다. 이때, 예컨대, 동작전압이 1.8V라면 최소한 1.65V에서도 동작할 수 있어야 안정된 동작이라 판단할 수 있다. 그러나 VTHN 값이 0.8V 이상이라고 한다면 SNODE에 전달되는 전압이 1.65V - 0.8V = 0.85V(440)가 되어 감지 증폭기(310)의 논리 임계값(logic threshold) 근처에 있게 되므로 문제점이 발생할 수 있다. 즉, SNODE는 어중간한 레벨(level)을 갖는 준안정상태(metastable state)로 빠지거나, 논리 임계 전압(logic threshold voltage)에 미치지 못해 감지 증폭기(310)가 엉뚱한 데이터로 센싱(Sensing)하여 오작동(Failure)을 야기하게 된다.
도 5a는 본 발명의 일 실시예에 따른 페이지 버퍼, 칼럼 디코더 어레이 및 감지 증폭기의 구조를 나타낸 것이다.
도 5b는 5a에 도시된 페이지 버퍼, 칼럼 디코더 어레이 및 감지 증폭기의 구조를 더 자세히 설명하기 위한 것이다.
도 5a 및 도 5b에 도시한 바에 따르면, 상술한 기존 감지 증폭기(310)와 달리, 본 발명의 일 실시예에 따른 감지 증폭기(320)의 센싱노드(SNODE)에는 센싱노드를 로지컬 하이 상태로 프리차지(Precharge) 하기 위한 PreATDb 스위치 및 미리 결정된 값을 갖는 커패시터(Capacitor)가 연결되어 있다. 이때, 상기 PreATDb 스위치는 PreATDb 신호에 의해 제어되도록 되어 있으며, 예컨대, PMOS 디바이스로 구현될 수 있다.
도 5b에 따르면, 칼럼 디코더(500)에는 노드(NODE) A, B, 및 C와 같은 기생 커패시터가 존재하게 된다. SNODE의 프리차지가 끝날 때까지 페이지 버퍼가 이러한 기생 커패시터를 SADATAb와 같은 극성으로 만들지 못한다면 프리차지가 끝나고 MAINPATH 스위치가 연결되는 순간 SNODE는 이러한 기생 커패시터의 영향을 받게 된다. 즉, YA<0>가 선택되었을 때는 SADATA가 로지컬 하이 데이터였고 YA<1>로 천이 할 때는 SADATA가 로지컬 로우 데이터였다면 YA<1>로 천이되고 프리차지가 끝나는 순간 SNODE는 기생 커패시터에 있던 로지컬 로우 레벨에 의해서 교란(Disturb)을 받아 로지컬 하이 상태를 온전히 유지하지 못하고 로지컬 로우로 천이되어 버릴 수도 있다. 이를 해결하기 위해, 상술한 바와 같이 본 발명의 일 실시예에 따른 감지 증폭기(320)의 SNODE에는 임의의 값을 갖는 커패시터(CN)를 연결한다. MOS를 이용하여 형성한 커패시터도 이에 해당한다.
한편, 본 발명의 일 실시예에 따른 페이지 버퍼의 데이터 읽기 방법 및 감지 증폭기의 제어방법을 도 5b 내지 도 6을 참조하여 설명한다.
도 5c는 본 발명의 일 실시예에 따른 PreATD 신호를 생성하는 블록을 나타낸 것이다.
도 5d는 본 발명의 일 실시예에 따른 감지 증폭기의 제어방법을 설명하기 위한 회로를 나타낸 것이다.
도 6은 본 발명의 일 실시예에 따른 페이지 버퍼의 데이터 읽기 동작에 대한 타이밍 다이어그램을 나타낸다.
도 5c에 도시한 바와 같이, ATDGEN 블록(51)은 상기 PreATD 신호를 생성하기 위한 블록으로서, 최하위 칼럼주소(LSB Column Address)(A0)의 변화가 있을 때마다 임의의 펄스(Pulse) 폭을 갖는 로지컬 하이 펄스(Logical High Pulse), 즉, PreATD 신호를 생성할 수 있다. 또한, ATDGEN 블록(51)을 통해 PreATD 신호와 반대인 임의의 펄스 폭을 갖는 로지컬 로우 펄스, 즉, PreATDb 신호를 생성할 수 있다.
이때, 상기 PreATD 신호 구간 동안 MAINPATH 스위치를 끊고 SNODE를 로지컬 하이 상태로 프리차지한다. 상기 프리차지 오퍼레이션(Precharge operation)이 끝나게 되면, MAINPATH 스위치는 선택된 페이지 버퍼(120)의 SADATAb와 전기적인 경로(Path)를 형성하여 SADATA의 극성(Polarity)에 따라 SNODE를 로지컬 로우 또는 로지컬 하이로 만든다. 즉, 페이지 버퍼(120)의 SADATA가 로지컬 하이(61)인 경우는 칼럼 디코더 어레이(220)를 통하여 전기적으로 로지컬 로우가 전달되므로 감지 증폭기(320)의 센싱 노드인 SNODE를 로지컬 로우(430')로 만들 수 있다. 또한, 페이지 버퍼(120)의 SADATA가 로지컬 로우(62)인 경우는 칼럼 디코더 어레이(220)를 통하여 전기적으로 로지컬 하이가 전달되므로 SNODE를 로지컬 하이(440')로 만들 수 있다. 이때, 칼럼 디코더 어레이(220)를 통하여 전달되는 로지컬 하이의 값이 충분히 크지 않은 경우라고 하더라도, SNODE가 PreATDb에 의해 제어되는 스위치에 의해 프리차징 되어 있기 때문에, SNODE가 로지컬 하이(440') 값에 확실하게 도달할 수 있다.
즉, 도 4b와 비교하였을 때, SADATA가 로지컬 로우(42)인 경우, 준안정상태 또는 오작동(440)이 발생하는 것과 달리, 본 발명의 일 실시예에 따라 PreATDb 스위치 및 커패시터(CN)를 SNODE에 연결해줌으로써 안정된 읽기 동작을 수행할 수 있다.
따라서 위와 같은 방법으로 본 발명의 일 실시예에 따른 감지 증폭기(320)를 제어하도록 되어 있으며, 이는 도 5c 및 도 d에 도시한 회로를 통해 구현될 수 있다.
본 발명의 일 실시예에서 프리디코딩 신호의 생성은 도 2a 및 도 2b에서 설명한 프리디코딩 생성방법과 동일한 방법으로 생성할 수 있다.
도 7a는 도 1에 나타낸 입출력 패드, 칼럼 디코더, 및 셀 어레이의 구조를 더 자세히 나타낸 것이다.
입출력 패드(100)를 통해 동시에 복수 개, 예컨대 8개의 데이터(DATA[0] ~ DATA[7])가 입력 또는 출력될 수 있다. 그리고 셀 어레이(400)는 이 8개의 데이터를 저장하기 위한 복수 개의 서브 어레이(410~480)를 포함하여 구성될 수 있다. 이 구성에 따라, 서로 다른 입출력 패드를 통해 입력된 각각의 바이너리 데이터는 서로 다른 페이지 버퍼 블록(501~508)에 임시로 저장되었다가 서브 어레이(410~480)에 저장될 수 있다. 도 7a에 도시된 페이지 버퍼 블록(501~508)들은 도 1의 칼럼 디코더(530)에 포함된 것이다.
도 7b는 도 7a의 입출력 패드를 변형한 예를 나타낸다. 변형된 실시예에서의 입출력 패드(100')는 주소, 명령, 및 데이터를 한 개의 패드만을 통해서 입력받도록 되어 있다. 그러나 시리얼(serial) 입력된 데이터 중 연속된 N개의 데이터는 도 7a와 같이 복수 개의 경로를 통해 메모리의 다른 블록에 동시에 제공될 수 있다.
본 발명의 실시예에 따른 NAND 플래시 메모리는 도 7a 또는 도 7b에 의한 내부구조를 가질 수 있다. 그리고 도 2a 및 도 5b에 나타낸 칼럼 디코더의 구조는 도 7a에 나타낸 8개의 페이지 버퍼 블록(501~508) 중 어느 한 개의 페이지 버퍼 블록에 포함된 칼럼 디코더를 나타낸 것일 수 있다.
본 명세서의 실시예에서는 NAND 플래시 메모리를 중심으로 설명하였지만, 본 발명은 상술한 구조가 적용될 수 있는 모든 구조의 메모리를 포함할 수 있다.
본 발명의 실시예에 따른 메모리는 컴퓨터, 휴대폰, 모바일 기기, 개인휴대기기(PDA) 내비게이션 장치, 가전 장치 등에 사용될 수 있다.
이상 본 발명이 양호한 실시예와 관련하여 설명되었으나, 본 발명의 기술분야에 속하는 자들은 본 발명의 본질적인 특성에서 벗어나지 않는 범위 내에 다양한 변경 및 수정을 용이하게 실시할 수 있을 것이다.
그러므로 개시된 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 진정한 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.

Claims (10)

  1. 감지 증폭기 및 상기 감지 증폭기의 센싱노드(SNODE)에 연결된 칼럼 디코더를 포함하는 메모리로서,
    칼럼주소의 최하위비트가 변할 때마다 상기 감지 증폭기의 센싱노드를 기준전위 이상으로 프리차지 하도록 되어 있는,
    메모리.
  2. 제1항에 있어서, 상기 프리차지는 동작전원을 이용하여 수행하는, 메모리.
  3. 제1항에 있어서,
    상기 칼럼주소의 최하위비트가 변할 때마다 펄스(PreATD/PreATDb)를 발생시키는 펄스발생 회로를 더 포함하며,
    상기 프리차지는 상기 펄스의 발생구간에서만 이루어지도록 되어 있는,
    메모리.
  4. 제3항에 있어서, 상기 펄스를 이용하여 감지 증폭기를 제어하도록 되어 있는 제어 회로를 더 포함하는, 메모리.
  5. 제3항에 있어서,
    상기 프리차지는 상기 센싱노드에 연결되어 있는 프리차지 회로에 의해 수행되며,
    상기 프리차지 회로는, 상기 펄스의 발생구간 동안 상기 센싱노드를 상기 기준전위 이상으로 충전하도록 구성된 프리차지 스위치(PreATDb)와 커패시터(CN)를 포함하는, 메모리.
  6. 제1항에 있어서, 상기 칼럼 디코더는 복수 개의 페이지 버퍼 및 칼럼 디코더 어레이를 포함하는, 메모리.
  7. 제 1항에 있어서,
    상기 감지 증폭기의 센싱노드(SNODE)와 상기 칼럼 디코더 사이에 연결된 제어 스위치(MAINPATH)를 더 포함하며,
    상기 제어 스위치는 상기 프리차지가 수행되는 동안에는, 상기 감지 증폭기와 상기 칼럼 디코더 사이를 단락하도록 되어 있는,
    메모리.
  8. 제1항에 있어서,
    상기 감지 증폭기의 센싱노드(SNODE)와 상기 칼럼 디코더 사이에 연결된 제어 스위치(MAINPATH)를 더 포함하고,
    상기 칼럼 디코더는 페이지 버퍼 및 칼럼 디코더 어레이를 포함하며,
    상기 프리차지가 끝난 이후, 상기 제어 스위치는 상기 페이지 버퍼 중 상기 칼럼 디코더 어레이에 의해 선택된 페이지 버퍼의 데이터 노드(SADATAb)와 전기적인 경로를 형성하도록 되어 있는,
    메모리.
  9. 제8항에 있어서, 상기 선택된 페이지 버퍼는, 상기 페이지 버퍼 중 상기 칼럼주소에 대응하는 한 개의 페이지 버퍼인, 메모리.
  10. 제8항에 있어서,
    칼럼주소의 최하위비트가 변할 때마다 펄스(PreATD/PreATDb)를 발생시키는 펄스발생 회로를 더 포함하며,
    상기 제어 스위치는 상기 펄스에 의해 제어되도록 되어 있는,
    메모리.
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* Cited by examiner, † Cited by third party
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JPH10241359A (ja) * 1997-02-21 1998-09-11 Toshiba Corp 半導体記憶装置

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