KR890015264A - 스태틱형 반도체기억장치 - Google Patents

스태틱형 반도체기억장치 Download PDF

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KR890015264A
KR890015264A KR1019890004082A KR890004082A KR890015264A KR 890015264 A KR890015264 A KR 890015264A KR 1019890004082 A KR1019890004082 A KR 1019890004082A KR 890004082 A KR890004082 A KR 890004082A KR 890015264 A KR890015264 A KR 890015264A
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시게유키 하야가와
마사다카 마츠이
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아오이 죠이치
가부시키가이샤 도시바
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Abstract

내용 없음

Description

스태틱형 반도체기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 본 발명의 제 1 실시태양에 따라 스태틱형 RAM의 구성을 도시해 놓은 블록도. 제 5 도는 본 발명의 제 2 실시태양에 따라 스태틱형 RAM의 구성을 도시 놓은 블록도.

Claims (11)

  1. 데이터 기억용 복수의 스태틱형 메모리셀(7)이 매트릭스형 상으로 배치되는 메모리셀어레이(MA)와, 이 메모리셀어레이(MA)에 있는 메모리셀(7)의 행에 대응해서 배치되고 메모리셀(7)의 행을 선택하는 워드선(4), 상기 메모리셀어레이(MA)에 있는 메모리셀(7)의 열에 대응해서 배치되고 메모리셀(7)의 열을 선택해서 상기 메모리셀(7) 사이에서 데이터를 교환하는 비트선쌍(5,), 상기 메모리셀어레이(MA)중 임의의 메모리셀(7)을 선택하기 위한 어드레스신호(Add)가 공급되는 어드레스입력수단(1,2), 이 어드레스입력수단(1,2)으로 부터 공급되는 행어드레스신호를 디코드해서 상기 워드선(4)을 선택적으로 구동시키는 행디코더 수단(3), 상기 어드레스입력수단(1,2)으로 부터 공급되는 열어드레스신호를 디코드해서 상기 비트선쌍(5,)을 선택하는 열디코더수단(8,9), 상기 어드레스입력수단(1,2)에 공급되는 어드레스신호(Add)의 변화를 검지해서 어드레스변화검지신호(SATD)를 발생시키는 어드레스변화 검지수단(13), 이 어드레스변화검지수단(13)으로 부터 출력되는 어드레스변화검지신호(SATD)에 의해 제어되고 상기 어드레스신호(Add)의 변화가 검지될때 상기 각 비트선쌍(5,5)을 소정의 전위(VDD)로 초기화시키는 비트신초기화수단(6), 상기 어드레스변화검지수단(13)으로 부터 출력되는 어드레스변화검지신호(SATD)가 공급되고 독출시 상기 어드레스변화검지신호(SATD)가 발생됨으로 소정기간만큼 클록신호(øS)를 발생시키는 클록신호발생수단(14), 선택된 메모리셀(7)로 부터 상기 비트선쌍(5,)상에 독출된 데이터를 증폭해서 출력하는 감지증폭수단(10) 및, 이 감지증폭수단(10)으로부터 출력된 상기 메모리셀(7)로부터 독출데이터에 대응하는 신호(Dout)를 외부로 출력시키는 데이터출력수단(11,12)를 구비하여서 된 스태틱형 반도체기억장치에 있어서, 상기 어드레스변화검지수단(13)으로부터 발생되는 어드레스변화검지신호(SATD)를 받아 초기화되고, 상기 클록신호발생수단(14)으로 부터 클록신호(øS)가 공급되고 있는 기간중 활성화되는 감지증폭기수단(10) 및, 이 감지증폭기수단(10)이 초기화될때 출력단이 고임피턴스상태로 되고 상기 클록신호(øS)가 발생되고 있는 기간이 상기 감지증폭기수단(10)에 따른 증폭신호를 출력사며 상기 클록신호(øS)가 정지될때 출력을 보유하는 데이터출력수단(11,12)이 구비하도록 된 것을 특징으로 하는 스태틱형 반도체기억장치.
  2. 제 1 항에 있어서, 상기 감지증폭기수단(10)이, 상기 비트선쌍(5,의 전위를 차동증폭하는 차동증폭수단(N6-1, N5-1, N9-1, P6-1, P5-1, N6-2, N5-2, N9-2, P6-2, P5-2)과, 상기 어드레스변화검지수단(13)으로부터 출력되는 어드레스변화검지신호(SATD)에 따른 제어에 기해 상기 의 전위를 차동증폭하는 차동증폭수단(N6-1, N5-1, N9-1, P6-1, P5-1, N6-2, N5-2, N9-2, P6-2, P5-2)의 출력접속점(26,)을 프리챠지하는 프리챠지수단(N10-1, N10-2, N12), 상기 클록신호발생수단(14)으로 부터 출력되는 클록신호(øS)를 공급할때 상기 의 전위를 차동증폭하는 차동증폭수단(N6-1, N5-1, N9-1, P6-1, P5-1, N6-2, N5-2, N9-2, P6-2, P5-2)을 활성화시켜 상기 클록신호(øS)가 종료될때 상기 의 전위를 차동증폭하는 차동증폭수단(N6-1, N5-1, N9-1, P6-1, P5-1, N6-2, N5-2, N9-2, P6-2, P5-2)을 활성화시키는 제어수단(N8-1, N7-1, P8-1, P7-1, N8-2, N7-2, P8-2, P7-2)을 구비해서 된 것을 특징으로하는 스태틱형 반도체기억장치.
  3. 제 1 항에 있어서, 상기 감지증폭기수단(10)이, 게이트가 선택된 비트선쌍(5,)중 한쪽에 결합되는 제 1 도전형 제 1 MOSFET(N6-1)와, 게이트가 선택된 비트선(5,)중 다른쪽에 결합되는 제 1 도전형 제 1 MOSFET(N5-1), 한입력단제 상기 클록신호발생수단(14)으로부터 클록신호(øS)출력이 공급되고 다른입력단에 상기 어드레스변화검지수단(13)으로 출력되는 어드레스변화검지신호(SATD)의 반전신호가 공급되는 앤드게이트(34), 전류통로가 상기 제 1 도전형 제 1 MOSFET(N6-1)의 전류통로 일단과 제 1 전위공급원(VDD)간에 접속되고 애드게이트(34)의 출력으로 도통제어되는 제 2 도전형 제 3 MOSFET(P8-1), 전류통로가 상기 제 1 도전형 제 2 MOSFET(N5-1)의 전류통로 일단과 상기 제 1 전위공급원(VDD)간에 접속되고 상기 앤드게이트(34)의 출력으로 도통제어되는 제 2 도전형 제 3 MOSFET(P6-1), 전류통로가 상기 제 2 도전형 제 3 MOSFET(P8-1)의 전류통로에 병렬로 접속되는 제 2 도전형 제 5 MOSFET(P6-1), 전류통로가 상기 제 2 도전형 제 4 MOSFET(P7-1)의 전류통로에 병렬로 접속되고 게이트가 상기 제 2 도전형 제 5 MOSFET(P6-1)의 게이트 및 상기 제 1 도전형 제 1 MOSFET(N6-1)의 전류통로일단에 접속되는 제 2 도전형 제 5 MOSFET(P5-1), 전류통로가 상기 제 1 도전형 제 5 MOSFET(N6-1)의 전류통로일단과 상기 제 1 도전형 제 2 MOSFET(N5-1)의 전류통로일단간에 접속되고 게이트에 상기 어드레스변화검지신호(SATD)가 공급되는 제 1 도전형 제 7 MOSFET(N10-1), 전류통로일단이 상기 제 1 도전형 제 1 MOSFET(N6-1)의 전류통로타단에 접속되고 게이트에 상기 앤드게이트(34)의 출력신호가 공급되는 제 1 도전형 제 8 MOSFET(N8-1), 전류통로 일단이 상기 제 1 도전형 제 2 MOSFET(N5-1)의 전류통로타단에 접속되고 전류통로타단이 상기 제 1 도전형 제 8 MOSFET(N8-1)의 전류통로타단에 접속되며 게이트에 상기 앤드게이트(34)의 출력신호가 공급되는 제 1 도전형 제 9 MOSFET(N7-1), 전류통로일단이 상기 제 1 도전형 제8 및 제 9 MOSFET(N8-1, N-7-1)의 전류통로타단에 접속되고 전류통로타단이 제 2 전위공급원에 접속되며 게이트가 상기 제 1 전원공급원(VDD)에 접속되는 제 1 도전형 제10MOSFET(N9-1), 게이트가 상기 제 1 도전형 제 1 MOSFET(N6-1)의 게이트에 접속되는 제 1 도전형 제11MOSFET(N5-2), 게이트가 상기 제 1 도전형 제 2 MOSFET(N5-1)의 게이트에 접속되는 제 1 도전형 제12MOSFET(N6-2), 전류통로가 제 1 도전형 제11MOSFET(N5-2)의 전류통로일단과 상기 제 1 전위공급원(VDD)간에 접속되고 상기 앤드게이트(34)의 출력으로 도통제어되는 제 2 도전형 제13MOSFET(P7-2), 전류통로가 상기 제 1 도전형 제12MOSFET(N6-21)의 전류통로타단과 제 1 전위공급원(VDD)간에 접속되고 상기 앤드게이트(34)의 출력으로 도통제어되는 제 2 도전형 제14MOSFET(P8-2), 전류통로가 상기 제 2 도전형 제 3 MOSFET(P7-2)의 전류통로에 병렬로 접속되는 제 2 도전형 제15MOSFET(P5-2), 전류통로가 상기 제 2 도전형 제14MOSFET(P8-2)의 전류통로에 병렬로 접속되고 게이트가 상기 제 2 도전형 제15MOSFET(P5-2)의 게이트 및 상기 제 1 도전형 제11MOSFET(N5-2)의 전류통로일단에 접속되는 제 2 도전형 제16MOSFET(P6-2), 전류통로가 상기 제 1 도전형 제11MOSFET(N5-2)의 전류통로일단과 제1도전형 제12MOSFET(N6-2)의 전류통로일단에 접속되고 게이트에 상기 어드레스변화검지신호(SATD)가 공급되는 제 1 도전형 제17MOSFET(N10-2), 전류통로일단이 상기 제 1 도전형 제11MOSFET(N6-2)의 전류통로타단에 접속되고 게이트에 상기 앤드게이트(34)의 출력신호가 공급되는 제 1 도전형 제18MOSFET(N7-2), 전류통로일단이 상기 제 1 도전형 제12MOSFET(N6-2)의 전류통로타단에 접속되고 전류통로 타단이 상기 제 1 도전형 제18MOSFET(N7-2)의 전류통로타단에 접속되며 게이트에 상기 앤드게이트(34)의 출력신호가 공급되는 제 1 도전형 제19MOSFET(N8-2), 전류통로일단이 상기 제 1 도전형 제18 및 제19MOSFET(N702, N8-2)의 전류통로타단에 접속되고 전류통로타단이 상기 제 2 전위공급원에 접속되며 게이트가 상기 제 1 전위공급원(VDD)에 접속되는 제 1 도전형 제 2 MOSFET(N5-1)의 전류통로가 상기 제 1 도전형 제 2 MOSFET(N5-1)의 전류통로일단과 상기 제 1 도전형 제11MOSFET(N5-2)의 전류통로일단간에 접속되고 상기 어드레스변화검지신호(SATD)로 도통제어되는 제 1 도전형 제21MOSFET(N11), 상기 제 1 도전형 제 2 MOSFET(N5-1)의 전류통로일단에 접속되는 제 1 감지증폭기출력선(26) 및, 상기 제 1 도전형 제11MOSFET(N5-2)의 전류통로일단에 접속되는 제 2 감지증폭기출력선()을 구비하여서 된 것을 특징으로 하는 스태틱형 반도체기억장치.
  4. 제 1 항에, 상기 데이터출력수단(11)이, 상기 어드레스변화검지신호(SATD)에 동기해서 상기 감지증폭기수단(10)의 출력단이 프리챠지될 때 리셋트상태로 되고 상기 클록신호(øS)가 발생되고 있는 기간은 상기 감지증폭기수단(10)의 출력을 전달하여 상기 클록신호(øS)가 종료될때 데이터홀드상태로 되는 마스터/슬레이브형 플립플롭회로와, 이 플립플롭회로의 출력신호에 준해 온/오프제어되어 출력단에 하이레벨을 부가하는 부가수단(P9) 및, 상기 플립플롭회로의 출력신호에 기해 온/오프제어되어 출력단에 로우레벨을 부가하는 부가수단(N12)을 구비해서 이루어진 것을 특징으로하는 스태틱형 반도체기억장치.
  5. 제 1 항에 있어서, 상기 데이터출력수단(11)이 한 입력단에 상기 감지증폭기수단(10)의 제1출력선()이 접속되는 제 1 노아게이트(35)와, 한입력단에 상기 감지증폭기수단(10)의 제 2 출력선(26)이 접속되고 다른 입력단에 상기 제 1 노아게이트(35)의 출력단이 접속되며 출력단이 상기 제 1 노아게이트(35)의 다른입력단이 접속되는 제 2 노아게이트(36), 한입력단에 상기 제 1 노아게이트(35)의 출력단이 접속되는 제 3 노아게이트(37), 한입력단에 상기 제 2 노아게이트(36)의 출력단이 접속되는 제 4 노아게이트(38), 입력단에 상기 클록신호발생수단(14)의 출력단(23)이 접속되고 출력단에 상기 제3 및 제 4 노아게이트(37, 38)의 다른 입력단이 접속되는 제 1 인버터(39), 한입력단에 상기 제 3 노아게이트(37)의 출력단이 접속되는 제 5 노아게이트(40), 한 입력단에 상기 제 4 노아게이트(38)의 출력단이 접속되고 다른 입력단에 상기 제 5 노아게이트(40)의 출력단이 접속되며 출력단에 상기 제 5 노아게이트(40)의 다른입력단이 접속되는 제 6 노아게이트(41), 입력단에 제 5 노아게이트(46)의 출력단에 접속되는 제 2 인버터(42), 전류통로일단이 제 1 전위공급원(VDD)에 접속되고 게이트가 상기 제 2 인버터(42)의 출력단에 접속되는 제 1 도전형 제 1 MOSFET(P9), 전류통로가 상기 제 1 도전형 제 1 MOSFET(P9)의 전류통로타단과 제 2 전위공급원간에 접속되고 게이트가 상기 제 6 노아게이트(41)의 출력단제 접속되는 제 2 도전형 제 2 MOSFET(N12) 및, 상기 제 1 도전형 제 1 MOSFET(P9)와 상기 제 2 도전형 제 2 MOSFET(N12)의 접속점에 접속되는 데이터출력단자(12)를 포함해서 이루어진 것을 특징으로하는 스태틱형 반도체기억장치.
  6. 제 1 항에 있어서, 상기 데이터출력수단(11)이 한입력단에 상기 감지증폭기수단(10)의 제 1 출력선(26)이 접속되고 다른입력단에 상기 클록신호발생수단(14)의 출력선(23)이 접속되는 제 1 낸드게이트(43)와, 한입력단에 상기 감지증폭기수단(10)의 제 2 출력선(26)이 접속되고 다른입력단에 상기 클록신호발생수단(14)의 출력선(23)이 접속되는 제 2 낸드게이트(44), 한입력단에 상기 제 1 낸드게이트(43)의 출력단이 접속되는 제 3 낸드게이트(45), 한입력단에 상기 제 2 낸드게이트(44)의 출력단이 접속되고 다른 입력단에 상기 제 3 낸드게이트(45)의 출력단이 접속되며 출력단에 상기 제 3 낸드게이트(45)의 다른입력단이 접속되는 제 4 낸드게이트(46), 입력단에 상기 제 4 낸드게이트(46)의 출력단이 접속되는 인버터(47), 전류통로일단이 제 1 전위공급원(VDD)에 접속되고 게이트가 상기 제 3 낸드게이트(45)의 출력단에 접속되는 제 1 도전형 제 1 MOSFET(P9), 전류통로가 상기 제 1 도전형 제 1 MOSFET(P9)의 전류통로타단과 제 2 전위 공급원간에 접속되고 게이트에 상기 인버터(47)의 출력단이 접속되는 제 2 도전형
    제 2 MOSFET(N12) 및, 상기 제 1 도전형 제 1 MOSFET(P9)와 상기 제 1 도전형 제 2 MOSFET(N12)의 접속점에 접속되는 데이터출력단자(12)를 포함해서 이루어진 것을 특징으로하는 스태틱형반도체기억장치.
  7. 제 1 항에 있어서, 상기 데이터출력수단(11)의 출력단이 고임피턴스상태로 있는지 데이터출력상태로 있는지를 감지하는 데이터출력감지수단(15)과, 상기 클록신호발생수단(14)의 출력신호(øS)와 상기 데이터출력감지수단(15)의 출력신호의 논리합을 얻어 상기 감지증폭기수단(10) 및 상기 데이터출력수단(11)의 동작을 제어하는 논리수단(16)을 구비해서 이루어진 것을 특징으로하는 스태틱형 반도체기억장치.
  8. 제 7 항에 있어서, 상기 클록신호발생수단(14)으로부터 발생되는 클록신호(øS)의 발생시간이, 상기 어드레스변화검지수단(2)에 의해 어드레스신호(Add)의 변화가 검지됨으로 상기 데이터출력감지회로(15)에 의해 데이터가 출력되도록 감지되기 까지 있는 것을 특징으로하는 스태틱형 반도체기억장치.
  9. 제 7 항에 있어서, 상기 논리수단이 오아게이트(16)인 것을 특징으로하는 스태틱형 반도체기억장치.
  10. 제 7 항에 있어서, 상기 데이터출력수단(11)이 한입력단에 상기 감지증폭기수단(10)의 제 1 출력선()이 접속되는 제 1 노아게이트(35)와, 한입력단에 상기 감지증폭기수단(10)의 제 2 출력선(26)이 접속되고 다른 입력단에 상기 제 1 노아게이트(35)의 출력단이 접속되며 출력단이 상기 제 1 노아게이트(35)의 다른입력단이 접속되는 제 2 노아게이트(36), 한입력단에 상기 제 1 노아게이트(35)의 출력단이 접속되는 제 3 노아게이트(37), 한입력단에 상기 제 2 노아게이트(36)의 출력단이 접속되는 제 4 노아게이트(38), 입력단에 상기 클록신호발생수단(14)의 출력단(23)이 접속되고 출력단에 상기 제3 및 제 4 노아게이트(37, 38)의 다른입력단이 접속되는 제 1 인버터(39), 한입력단에 상기 제 3 노아게이트(37)의 출력단이 접속되는 제 5 노아게이트(40), 한입력단에 상기 제 4 노아게이트(38)의 출력단이 접속되고 다른 입력단에 상기 제 5 노아게이트(40)의 출력단이 접속되며 출력단에 상기 제 5 노아게이트(40)의 다른 입력단이 접속되는 제 6 노아게이트(41), 입력단에 제 5 노아게이트(40)의 출력단이 접속되는 제 2 인버터(42), 전류통로일단이 제 1 전위공급원(VDD)에 접속되고 게이트가 상기 제 2 인버터(42)의 출력단에 접속되는 제 1 도전형 제 1 MOSFET(P9) 전류통로가 상기 제 1 도전형 제 1 MOSFET(P9)의 전류통로타단과 제 2 전위공급원간에 접속되고 게이트에 상기 제 6 노아게이트(41)의 출력단이 접속되는 제 2 도전형 제 2 MOSFET(N12) 및, 상기 제 1 도전형 제 1 MOSFET(P9)와 상기 제 2 도전형 제 2 MOSFET(N12)의 접속점에 접속되는 데이터출력단자(12)를 포함하고, 상기 데이터출력감지수단(15)이 한 입력단이 상기 제 5 노아게이트(40)의 출력단에 접속되고 다른입력단이 상기 제 6 노아게이트(41)의 출력단에 접속되고 출력단이 상기 논리 회로(16)의 한입력단에 접속되는 제 7 노아게이트(48)를 포함해서 이루어진 것을 특징으로하는 스태틱형 반도체기억장치.
  11. 제 7 항에 있어서, 상기 데이터출력수단(11)이 한입력단에 상기 감지증폭기수단(10)의 제 1 출력선()이 접속되고 다른 입력단에 상기 클록신호발생수단(14)의 출력선(23)이 접속되는 제 1 낸드게이트(43)와, 한 입력단에 상기 감지증폭기수단(10)의 제 2 출력선(26)이 접속되고 다른 입력단에 상기 클록신호발생수단(14)의 출력선(23)이 접속되는 제 2 낸드게이트(44), 한 입력단에 상기 제 1 낸드게이트(43)의 출력단이 접속되는 제 3 낸드게이트(45), 한 입력단에 상기 제 2 낸드게이트(44)의 출력단이 접속되고 다른 입력단에 상기 제 3 낸드게이트(45)의 출력단이 접속되며 출력단에 상기 제 3 낸드게이트(45)의 다른 입력단이 접속되는 제 4 낸드게이트(46), 입력단에 상기 제 4 낸드게이트(46)의 출력단이 접속되는 인버터(47), 전류통로일단이 제 1 전위공급원(VDD)에 접속되고 게이트가 상기 제 3 낸드게이트(45)의 출력단에 접속되는 제 1 도전형 제 1 MOSFET(P9), 전류통로가 상기 제 1 도전형 제 1 MOSFET(P9)의 전류통로일단과 제 2 전위공급원간에 접속되고 게이트에 상기 인버터(47)의 출력단이 접속되는 제 2 도전형 제 2 MOSFET(N12), 상기 제 1 도전형 제 1 MOSFET(P9)와 제 2 도전형 제 2 MOSFET(N12)의 접속점에 접속되는 데이터출력단자(12)를 포함하고, 상기 데이터 출력감지수단(15)이 한 입력단이 상기 낸드게이트(45)의 출력단에 접속되고 다른 입력단이 상기 제 4 노아게이트(46)의 출력단에 접속되며 출력단이 상기 논리수단(16)의 한 입력단에 접속되는 제 5 낸드게이트(49)롤 포함해서 이루어진 것을 특징으로 하는 스태틱형 반도체기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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