DE68916461T2

DE68916461T2 - Statischer RAM-Speicher mit einem Adressenübergangsdetektor.

Info

Publication number: DE68916461T2
Application number: DE68916461T
Authority: DE
Inventors: Shigeyuki C O Patent Hayakawa; Masataka C O Patent Div Matsui
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-03-30
Filing date: 1989-03-30
Publication date: 1994-12-01
Anticipated expiration: 2009-03-31
Also published as: KR930000896B1; US4922461A; EP0337202A2; EP0337202A3; KR890015264A; EP0337202B1; DE68916461D1

Description

Die vorliegende Erfindung betrifft eine statische Speichereinrichtung mit wahlfreiem Zugriff (SRAM) mit: einem Speicherzellenfeld, das eine Vielzahl statischer Speicherzellen enthält, die zum Speichern von Daten in einer matrixartigen Form angeordnet sind; Wortleitungen für die Selektion von Speicherzellenzeilen in dem Speicherzellenfeld, wobei diese Wortleitungen längs der Zeilen des Speicherzellenfeldes angeordnet sind; Bitleitungspaaren, die längs der Speicherzellenspalten in dem Speicherzellenfeld angeordnet sind, wobei die Bitleitungspaare jeweils einer Speicherzellenspalte entsprechen, um Daten zu und von einer Speicherzelle der selektierten Spalte zu übertragen; einer Adresseneingabeeinrichtung für dem Empfang eines Adressensignals, um eine Speicherzelle aus dein Speicherzellenfeld zu selektieren; einer Zeilendekodereinrichtung zum Dekodieren eines von der Adresseneingabeeinrichtung gelieferten Zeilenadressensignals und zum selektiven Ansteuern der Wortleitungen; einer Spaltendekodereinrichtung zum Dekodieren eines von der Adresseneingabeeinrichtung gelieferten Spaltenadressensignals, um ein Bitleitungspaar zu selektieren; einer Adressenübergangsdetektoreinrichtung zur Detektion eines Übergangs eines von der Adresseneingabeeinrichtung gelieferten Adressensignals, um ein Adressenübergangsdetektionssignal zu erzeugen; einer Bitleitungsinitialisierungseinrichtung zum Initialisieren des Potentials jedes Bitleitungspaares auf ein vorgegebenes Potential, wobei die Bitleitungsinitialisierungseinrichtung von einem von der Adressenübergangsdetektoreinrichtung ausgegebenen Adressenübergangsdetektionssignal gesteuert wird, wenn ein Übergang des Adressensignals detektiert wird; einer Leseverstärkereinrichtung zum Verstärken der Daten, so wie sie von einer selektierten Speicherzelle auf das der selektierten Speicherzelle zugeordnete Bitleitungspaar ausgelesen werden; und einer Datenausgabeeinrichtung zum Ausgeben eines Signals, das den Datensignal entspricht, wie es von der Speicherzelle ausgelesen und von der Leseverstärkereinrichtung ausgegeben wird.
Eine derartige Speichereinrichtung ist in "Two 13-ns 64K CMOS SRAM's with Very Low Active Power and Improved Asynchronous Circuit Techniques" von Flannagan et al, veröffentlicht im IEEE Journal of Solid-State Circuits, vol. SC-21, No.5, Oct.1986., pp 692-703, offenbart.
Das SRAM ist beispielsweise auch im IEEE Journal of Solid-State Circuits, Vol. SC-19, No. 5, October 1984, "A LOW POWER 46 ns 256kbit CMOS STATIC RAM WITH DYNAMIC DOUBLE WORD LINE", Sakurai et al., und im 1987 IEEE Journal of Solid- State Circuits Conference DIGEST OF TECHNICAL PAPERS "A 25 ns 1Mb CMOS SRAMs" Othani et al, beschrieben. Diese in diesen Veröffentlichungen diskutierten SRAM's enthalten ATD's.
In diesem SRAM-Typ ist die Ausgangsstufe einer Datenausgabeschaltung mit einem Hochzieh-Transistor versehen, um ein Potential am Datenausgabesanschluß hochzuziehen und mit einem Tiefzieh-Transistor, um da Potential an diesem Anschluß tiefzuziehen. Abhängig von dem aus einer selektierten Speicherzelle ausgelesenem Datensignal wird einer dieser Transistoren eingeschaltet, während der andere ausgeschaltet wird. Dementsprechend wird abhängig von dem in der selektierten Speicherzelle gespeicherten Datensignal ein Hochpegelsignal oder ein Tiefpegelsignal von dem Datenausgangsanschluß erhalten. Wenn dann eine andere Speicherzelle selektiert wird, wird abhängig von dem aus dem Speicher ausgelesen Datensignal einer der Transistoren eingeschaltet, während der andere ausgeschaltet wird. Wenn sich in diesem Falle das neue Datensignal von dem vorhergehenden Datensignal unterscheidet, besteht die Möglichkeit daß sowohl der Hochzieh- als auch der Tiefzieh- Transistor gleichzeitig eingeschaltet sind. Wenn beide Transistoren gleichzeitig eingeschaltet sind, fließt einen Querstrom über einen Pfad zwischen einer Spannungsquelle und einem Massepunkt. Der Querstrom Verursacht möglicherweise ein Spannungsrauschen, so daß sich die Datenlesezeit verzögert und die Speichereinrichtung eine Fehlfunktion ausführt. Dieses Problem ist insbesondere bei der Speichereinrichtung des Typ bemerkbar, der bei hoher Geschwindigkeit arbeitet.
Es ist eine Aufgabe der vorliegenden Erfindung einen statischen Speicher mit wahlfreiem Zugriff zu schaffen, der in der Lage ist, die vom Spannungsrauschen hervorgerufene Lesezeitverzögerung und die Fehlfunktion zu minimieren.
Erfindungsgemäß ist die eingangs erwähnte Speichereinrichtung gekennzeichnet durch: eine Taktsignalgeneratoreinrichtung zum Erzeugen eines Taktsignals, das eine vorgegebene Zeitdauer von der Erzeugung des Adressenübergangsdetektionssignals ab in einem Lesemodus verstreichen läßt, wobei der Taktsignalgenerator für den Empfang des Adressenübergangsdetektionsignals von der Adressenübergangsdetektoreinrichtung verbunden ist;
wobei die Leseverstärkereinrichtung durch ein von der Adressenübergangsdetektoreinrichtung erzeugtes Adressenübergangsdetektionssignal initialisiert und durch die Wegnahme des Detektionssignals während einer Zeitdauer, während der die Leseverstärkereinrichtung das Taktsignal von der Taktsignalgeneratoreinrichtung empfängt, aktiv geschaltet wird;
wobei die Datenausgabeeinrichtung das verstärkte Signal von der Leseverstärkereinrichtung während einer Zeitdauer ausgibt, während der das Taktsignal erzeugt wird, und das verstärkte Signal beibehält, nachdem die Erzeugung des Taktsignal endet;
wobei eine Datenausgabedetektoreinrichtung vorgesehen ist, um zu detektieren, ob sich die Datenausgabeeinrichtung in einem Datenausgabestatus befindet, indem die Datenausgabe aus der Leseverstärkereinrichtung an die Datenausgabeeinrichtung überprüft wird; und
wobei eine Logikeinrichtung vorgesehen ist, um das Ausgangssignal der Taktsignalgeneratoreinrichtung und das Ausgangssignal der Datenausgabedetektoreinrichtung logisch zu summieren, und um die Leseverstärkereinrichtung und die Datenausgabeeinrichtung auf der Basis der erhaltenen logischen Summe zu steuern.
Bei einem derartig angeordneten SRAM wird der Ausgangsanschluß der Datenausgabeschaltung in einem Lesemodus während einer Dauer von der Eingabe eines Adressensignals bis zur Ausgabe des aus der Zelle, die durch das Adressersignal spezifiziert wird, ausgelesenen Datensignals in einen hochohmigen Zustand versetzt. Daher fließt, wenn sich das aktuell ausgelesene Datensignal von dem zuvor ausgelesenen Datensignal unterscheidet, kein Querstrom zwischen einer Spannungsquelle und einem Massepotential.
Daher ist das SRAM weniger empfindlich gegenüber einer Lesezeitverzögerung und Fehlfunktion, die Probleme des Stands der Technik sind.
Diese Erfindung kann vollständiger anhand der nachstehenden detaillierten Beschreibung unter Bezugnahme auf die beigefügten Zeichnungen verstanden werden. Es stellen dar:
Fig. 1 ein Blockschaltbild, das die Anordnung eines SRAM's zeigt, das nützlich für das Verständnis der vorliegenden Erfindung ist;
Fig. 2 ein Schaltbild, das Details eines Teil des in Fig. 1 dargestellten SRAM's zeigt, das eine Bitleitungsinitialisierungsschaltung, eine Speicherzelle, eine Spaltenselektionsschaltung und einen Leseverstärker enthält, die in Verbindung mit einer Spalte eines Speicherzellenfeldes angeordnet sind;
Fig. 3 ein Schaltbild, das eine Anordnung einer Datenausgabeschaltung in der Fig. 1 zeigt;
Fig. 4 ein Schaltbild, das eine weitere Anordnung einer Datenausgabeschaltung in der Fig. 1 zeigt;
Fig. 5 ein Blockschaltbild, das eine Anordnung eines SRAM's gemäß einer Ausführungsform der vorliegenden Erfindung darstellt;
Fig. 6 ein Schaltbild, das die Details eines Teil das in Fig. 1 dargestellten SRAM's zeigt, welches eine Schaltkreisanordnung ist, die eine Datenausgabeschaltung und einen Datenausgabedetektor enthält; und
Fig. 7 ein Schaltbild, das die Details eines Teil des in Fig. 1 dargestellten SRAM's zeigt, welches eine weitere Schaltkreisanordnung ist, die eine Datenausgabeschaltung und einen Datenausgabedetektor enthält.
Fig. 1 ist ein Blockschaltbild, das eine Anordnung eines SRAM's darstellt. Ein Adresseneingangsanschluß 1, an den ein Adressensignal Add angelegt ist, ist mit dem Eingangsanschluß einer Adresseneingabeschaltung 2 verbunden. Der Ausgangsanschluß der Adresseneingabeschaltung 2 ist mit dem Eingangsanschluß eines Zeilendekoders 3 verbunden. Der Zeilendekoder 3 dekodiert ein von der Adresseneingabeschaltung 2 empfangenes Zeilenadressensignal. Die Wortleitungen 4 sind mit den Ausgangsanschlüssen des Zeilendekoders 3 verbunden. Die Wortleitungen 4 werden selektiv von einem Ausgangssignal des Zeilendekoders 3 angesteuert. Die gepaarten Bitleitungen 5 und 5 sind rechtwinklig zu den Wortleitungen 4 angeordnet. Jedes Paar der Bitleitungen 5 und ist mit dem ersten Ende mit einer Bitleitungsinitialisierungsschaltung 6 verbunden, die in Verbindung mit dein Bitleitungspaar angeordnet ist. Jede Bitleitungsinitialisierungsschaltung 6 dient zur Initialisierung eines Potentials auf den gepaarten Bitleitungen 5 und auf ein vorgegebenes Potential. Die statischen Speicherzellen 7 sind jeweils an den Kreuzungspunkten der Wortleitungen 4 und der Bitleitungspaare 5 und angeordnet und bilden eine Speicherzellenmatrix MA. Der Eingangsanschluß eines Spaltendekoders 8 ist mit dem Ausgangsanschluß der Adresseneingabeschaltung 2 Verbunden. Der Spaltendekoder 8 dekodiert ein von der Adresseneingabeschaltung 2 empfangenes Spaltenadressensignal. Jede Spaltenselektionsschaltung 9 ist mit einem zweiten Anschluß des Bitleitungspaares 5 und verbunden, das in Verbindung mit der Spaltenselektionsschaltung 9 angeordnet ist. Die Spaltenselektionsschaltung 9 wird durch ein über eine Ausgangsleitung 22 des Spaltendekoders 8 angelegtes Spaltenselektionssignal angesteuert.
Ein Leseverstärker 10 ist am Eingangsanschluß über ein Paar Leseverstärkereingangsleitungen 25 und mit dem Ausgangsanschluß der Spaltenselektionsschaltung 9 verbunden. Der Leseverstärker 10 verstärkt das von einer Speicherzelle, die durch das Zusammenwirken des Zeilendekoders 3 und des Spaltendekoders 8 selektiert wurde, ausgelesene Datensignal. Eine Datenausgabeschaltung 11 ist mit den Ausgangsanschlüssen des Leseverstärkers 10 über ein Paar Leseverstärkerausgangsleitungen 26 und verbunden. Ein Datenausgangsanschluß 12 ist mit dem Ausgangsanschluß des Leseverstärkers 10 verbunden. Das Datensignal, welches aus der Speicherzelle 7 ausgelesen und von dem Leseverstärker 10 verstärkt wird, wird über die Datenausgabeschaltung 11 an den Datenausgangsanschluß 12 angelegt und nach außen abgegeben. Der Eingangsanschluß eines Adressenübergangsdetektors 13 ist mit der Adresseneingabeschaltung 2 verbunden. Bei einem Lesemodus detektiert der Adressenübergangsdetektor 13 einen Übergang eines in die Adresseneingabeschaltung 2 eingegebenen Adressensignals und erzeugt ein Adressenübergangsdetektionssignal (SATD). Das Adressenübergangsdetektionssignal (SATD) des Adressenübergangsdetektors 13 wird über eine Ausgangsleitung 21 zu den Bitleitungsinitialisierungsschaltungen 6, über eine Ausgangsleitung 24 an den Leseverstärker 10 und über eine Ausgangsleitung 27 an einen Taktsignalgenerator 14 übertragen. Der Taktsignalgenerator 14 empfängt das Adressenübergangsdetektionssignal (SATD) von dem Adressenübergangsdetektor 13 und erzeugt ein Taktsignal φS, das für eine festgelegte Zeitdauer pegelaktiv ist. Das Taktsignal φS wird über eine Taktsignalleitung 23 an den Leseverstärker 10 und die Datenausgabeschaltung 11 angelegt, so daß diese Schaltungen während der festgelegten Zeitdauer aktiv geschaltet werden.
Fig. 2 stellt die Details einer Anordnung eines Teils der SRAM-Schaltung in Fig. 1 dar, welcher die Bitleitungsinitialisierungsschaltung 6, die Speicherzelle 7, die Spaltenselektionsschaltung 9 und den Leseverstärker 10 enthält, die in Verbindung mit einer Spalte eines Speicherzellenfeldes MA angeordnet sind. Wie dargestellt besteht die Bitleitungsinitialisierungsschaltung 6 aus einem Paar p-Kanal MOSFET-Transistoren P1 und P2 und einem Inverter 31. Der Sourceanschluß des MOSFET's P1 ist mit einer Spannungsquelle VDD und dessen Drainanschluß mit der Bitleitung 5 verbunden. In ähnlicher Weise ist der Sourceanschluß des MOSFET's P2 ist mit der Spannungsquelle VDD und dessen Drainanschluß mit der Bitleitung verbunden. Die Gateanschlüsse der MOSFET's P1 und P2 sind miteinander verbunden und ein Verbindungspunkt dieser Gateanschlüsse ist mit dem Ausgangsanschluß des Inverters 31 verbunden. Der Eingangsanschluß des Inverters 31 ist mit der Ausgangsleitung 21 des Adressenübergangsdetektors 13 verbunden. Über diese Verbindung liefert der Adressenübergangsdetektor 13 das Adressenübergangsdetektionssignal SATD an den Inverter 31.
Wenn das Adressenübergangsdetektionssignal SATD auf H- Pegel geht, werden in der Bitleitungsinitialisierungsschaltung 6 beide MOSFET's P1 und P2 eingeschaltet, um das Bitleitungspaar 5 und zu initialisieren und es auf einen Pegel einer Versorgungsspannung VDD zu setzen.
Die Speicherzelle 7 besteht aus Widerständen R1 und R2 als hochohmigen Lasten, Treiber-MOSFET's N1 und N2 und Übertragungs-MOSFET's N3 und N4. Der Widerstand R1 ist an einem Ende mit der Spannungsquelle VDD und an dem anderen Ende mit dem Drainanschluß des Treiber-MOSFET's N1 verbunden. Der Widerstand R2 ist an einem Ende mit der Spannungsquelle VDD und an dem anderen Ende mit dem Drainanschluß des Treiber-MOSFET's N2 verbunden. Der Gateanschluß des Treiber- MOSFET's N1 ist mit dem Drainanschluß des Treiber-MOSFET's N2 und dessen Sourceanschluß ist mit einem Massepunkt verbunden. Der Gateanschluß des Treiber-MOSFET's N2 ist mit dem Drainanschluß des Treiber-MOSFET's N1 und dessen Sourceanschluß ist mit einem Massepunkt verbunden. Ein Strompfad zwischen dem Source- und dem Drainanschluß des Übertragungs- MOSFET's N3 ist zwischen der Bitleitung 5 und dem Drainanschluß des Treiber-MOSFET's N1 eingefügt. Ein Strompfad zwischen dem Source- und dem Drainanschluß des Übertragungs-MOSFET's N4 ist zwischen der Bitleitung und dem Drainanschluß des Treiber-MOSFET's N2 eingefügt. Die Wortleitung 4 ist mit den Gateanschlüssen der MOSFET's N3 und N4 verbunden.
In der Speicherzelle 7 ist einer der Treiber-MOSFET's N1 und N2 abhängig von dem gespeicherten Datensignal in einem Ein-Status und der andere in einem Aus-Status, Wenn die Wortleitung 4 selektiert wird und auf H-Pegel geht, werden beide Übertragungs-MOSFET's N3 und N4 eingeschaltet. Ein Potential derjenigen Bitleitung, die mit dem Treiber-MOSFET verbunden ist, der sich in einem Ein-Status befindet fällt, während ein Potential derjenigen Bitleitung, die mit dem Treiber-MOSFET verbunden ist, der sich in einem Aus-Status befindet, auf dem VDD-Pegel beibehalten wird.
Die Spaltenselektionsschaltung 9 besteht aus den p-Kanal MOSFET's P3 und P4 und einem Inverter 32. Der Drainanschluß des MOSFET's P3 ist mit der Bitleitung 5, und der Drainanschluß des MOSFET's P4 ist mit der Bitleitung verbunden. Der Sourceanschluß des MOSFET's P3 ist mit einem Ende einer Leseverstärkerleitung 25, und der Sourceanschluß des MOSFET's P4 mit einem Ende einer Leseverstärkerleitung verbunden. Die Gateanschlüsse der MOSFET's P3 und P4 sind miteinander verbunden und ein Verbindungspunkt dieser Gateanschlüsse ist mit dem Ausgangsanschluß des Inverters 32 verbunden. Der Eingangsanschluß des Inverters 32 ist mit einer Ausgangsleitung 22 des Spaltendekoders 8 verbunden, und wird mit einem Spaltenselektionssignal von dem Dekoder 8 versorgt.
Wenn eine Ausgangsleitung 22 des Dekoders 8 auf H-Pegel geht, Last die mit dieser Ausgangsleitung 22 verbundene Spaltenselektionsschaltung 9 selektiert. In der selektierten Spaltenselektionsschaltung 9 werden beide MOSFET's P3 und p4 eingeschaltet. Folglich wird das Bitleitungspaar 5 und und das Eingangsleitungspaar 25 und miteinander verbunden.
Der Leseverstärker 10 besteht aus n-Kanal Eingangs- MOSFET's N5-1, N6-1, N5-2 und N6-2, n-Kanal Steuer-MOSFET's N7-1, N8-1, N7-2 und N8-2, n-Kanal Strombegrenzungs-MOSFET's N9-1 und N9-2, n-Kanal Potentialausgleichs-MOSFET's N10-1, N10-2 und N11, p-Kanal Last-MOSFET's P5-1, P6-1, P5-2 und P6-2, p-Kanal-MOSFET's P7-1, P8-1, P7-2 und P8-2 für die Leseverstärkerinitialisierung, einem Inverter 33 und einem UND-Gatter 34. Das andere Ende der Leseverstärkereingangsleitung 25 ist mit den Gateanschlüssen der MOSFET's N6-1 und N5-2 verbunden. Die Strompfade der MOSFET's P8-1 und P6-1 sind zwischen dem Drainanschluß des MOSFET's N6-1 und der Spannungsquelle VDD parallel geschaltet. Das andere Ende der Leseverstärkereingangsleitung ist mit den Gateanschlüssen der MOSFET's N7-1 und N5-1 verbunden. Die Strompfade der MOSFET's P7-1 und P5-1 sind zwischen dem Drainanschluß des MOSFET's N5-1 und der Spannungsquelle VDD parallel geschaltet. Die Gateanschlüsse der MOSFET's P8-1 und P7-1 sind mit dem Ausgangsanschluß des UND-Gatters 34 verbunden. Die Gateanschlüsse der MOSFET's P6-1 und P5-1 sind miteinander verbunden, und ein Verbindungspunkt von diesen ist ferner noch mit dem Drainanschluß des MOSFET's P6-1 verbunden. Ein Strompfad zwischen dem Source- und dem Drainanschluß des MOSFET's P10-1 ist zwischen dem Drainanschluß des MOSFET's P6-1 und dem Drainanschluß des MOSFET's P5-1 eingefügt. Der Gateanschluß des MOSFET's 10-1 ist mit der Ausgangsleitung 24 des Adressenübergangsdetektors 13 verbunden. Der Sourceanschluß des MOSFET's N6-1 ist mit dem Drainanschluß des MOSFET's N8-1 verbunden, und der Sourceanschluß des MOSFET's N5-1 ist mit dem Drainanchluß des MOSFET's N7-1 verbunden. Die Sourceanschlüsse der MOSFET's N8-1 und N7-1 sind miteinander verbunden, und deren Gateanschlüsse sind mit dem Ausgangsanschluß des UND-Gatters 34 verbunden. Einer der Eingangsanschlüsse des UND-Gatters 34 ist mit einer Taktsignalleitung 23, und der andere Eingangsanschluß davon ist mit dem Ausgangsanschluß des Inverters 33 verbunden. Der Eingangsanschluß des Inverters 33 ist mit der Ausgangsleitung 24 verbunden. Ein Source/Drain-Strompfad des MOSFET's N9-1 ist mit einem Massepunkt und einem Knoten, an dem die Sourceanschlüsse der MOSFET's N8-1 und N7-1 zusammengeschaltet sind, verbunden. Der Gateanschluß N9-1 ist mit der Spannungsversorgung VDD verbunden.
Die Strompfade der MOSFET's P7-2 und P5-2 sind zwischen dem Drainanschluß des MOSFET's N5-2 und der Spannungsversorgung VDD parallel angeschlossen. Die Strompfade der MOSFET's P8-2 und P6-2 sind zwischen dem Drainanschluß des MOSFET's N6-2 und der Spannungsversorgung VDD parallel angeschlossen. Die Gateanschlüsse der MOSFET's P7-2 und P8-2 sind mit dem Ausgangsanschluß des UND-Gatters 34 verbunden. Die Gateanschlüsse der MOSFET's P5-2 und P6-2 sind untereinander und dann mit dem Drainanschluß des MOSFET's P6-2 verbunden. Der Strompfad zwischen dem Source- und dem Drainanschluß des MOSFET's N10-2 ist zwischen dem Drainanschluß des MOSFET's P5-2 und dem Drainanschluß des MOSFET's P6-2 angeschlossen. Der Gateanschluß des MOSFET's N10-2 ist mit der Ausgangsleitung 24 des Adressenübergangsdetektors 13 verbunden. Der Sourceanschluß des MOSFET's N5-2 ist mit dem Drainanschluß des MOSFET's N7-2, und der Sourceanschluß des MOSFET's N6-2 ist mit dem Drainanschluß des MOSFET's N8-2, verbunden. Die Sourceanschlüsse der MOSFET's N7-2 und N8-2 sind miteinander und ihre Gateanschlüsse N7-2 und N8-2 sind mit dem Ausgangsanschluß des UND-Gatters 34 verbunden. Ein Source/Drain-Strompfad des MOSFET's N9-2 ist zwischen einem Massepunkt und einem Zwischenverbindungspunkt, der die Sourceanschlüsse der MOSFET's N7-2 und N8-2 verbindet, angeschlossen. Der Gateanschluß des MOSFET's N9-2 ist mit der Spannungsversorgung VDD verbunden.
Ein Source/Drain-Strompfad des MOSFET's N11 ist zwischen den Drainanschlüssen der MOSFET's N5-1 und N5-2 angeschlossen. Der Gateanschluß des MOSFET's N11 ist mit der Ausgangsleitung 24 verbunden. Der Drainanschluß des MOSFET's N5-1 ist mit einem Ende der Leseverstärkerausgangsleitung 26, und der Drainanschluß des MOSFET's N5-2 ist mit einem Ende der Leseverstärkerausgangsleitung verbunden.
Der so angeordnete Leseverstärker arbeitet auf folgende Weise. Ein Übergang eines Adressensignals Add wird durch den Adressenubergangsdetektor 13 detektiert, so daß ein Adressenübergangsdetektionssignal SATD von dem Detektor auf H-Pegel geht. Das Signal SATD bringt ein von dem Taktsignalgenerator 14 erzeugtes Taktsignal φS auf H-Pegel. Die MOSFET's N10-1, N10-2, N11, P8-1, P7-1, P7-2 und P8-2 sind alle eingeschaltet, während die MOSFET's N8-1, N7-1, N7-2 und N8-2 alle abgeschaltet sind. Unter dieser Bedingung werden die Potentiale an dem Ausgangsknoten des Leseverstärkers 10 und an den Leseverstärkerausgangsleitungen 26 und initialisiert und auf einen Potentialpegel der Versorgungsspannung VDD gesetzt. Das Adressenübergangsdetektionssignal SATD geht auf L-Pegel und das Taktsignal φS behält einen H- Pegel bei. Unter dieser Bedingung gehen die MOSFET's N10-1, N10-2, N11, P8-1, P7-1, P7-2 und P8-2 werden alle abgeschaltet, während die MOSFET's N8-1, N7-1, N7-2 und N8-2 alle eingeschaltet werden. Dann wird der Leseverstärker 10 aktiv und verstärkt eine Potentialdifferenz zwischen den gepaarten Eingangsleitungen 25 und an den Leseverstärker. Nach einer vorgegebenen Zeitdauer geht das Taktsignal φS auf L-Pegel, die MOSFET's P8-1, P7-1, P7-2 und P8-2 werden alle eingeschaltet und die MOSFET's N8-1, N7-1, N7-2 und N8-2 werden alle abgeschaltet. Dementsprechend wird der Leseverstärker 10 inaktiv.
In Fig. 3 sind jetzt die Details der Datenausgabeschaltung 11 in der Fig. 1 dargestellt. Die Datenausgabeschaltung 11 besteht aus NOR-Gattern 35 bis 38, 40 und 41 mit zwei Eingängen und den Invertern 39 und 42 einem p-Kanal Hochzieh- MOSFET P9 und einem n-Kanal Tiefzieh-MOSFET N12. Die NOR- Gatter 35 bis 38, 40 und 41 mit zwei Eingängen und die Inverter 39 und 42 bilden ein Master/Slave-Flipflop. Die MOSFET's P9 und N12 werden durch das Flipflop ein- und ausgeschaltet. Einer der Eingangsanschlüsse des NOR-Gatters 35 ist mit dein anderen Ende der Leseverstärkerausgangsleitung , und einer der Eingangsanschlüsse des NOR-Gatters 36 ist mit dem anderen Ende der Leseverstärkerausgangsleitung 26 verbunden. Der andere Eingangsanschluß des NOR-Gatters 35 ist mit dem Ausgangsanschluß des NOR-Gatters 36, und andere Elngangsanschluß des NOR-Gatters 36 ist mit dem Ausgangsanschluß des NOR-Gatters 35 verbunden. Der Ausgangsanschluß des NOR-Gatters 35 ist mit dem einen Eingangsanschluß des NOR-Gatters 37, und der Ausgangsanschluß des NOR-Gatters 36 ist mit dem einen Eingangsanschluß des NOR-Gatters 35 ist mit dem einen Eingangsanschluß des NOR-Gatters 38 verbunden. Die anderen Eingangsanschlüsse der NOR-Gatter 37 und 38 sind mit dem Ausgangsanschluß des Inverters 39 verbunden. Der Eingangsanschluß des Inverters 39 ist mit der Ausgangsleitung 23 des Adressenübergangsdetektors 13 verbunden. Einer der Eingangsanschlüsse des NOR-Gatters 40 ist mit dem Ausgangsanschluß des NOR-Gatter 37, und einer der Eingangsanschlüsse des NOR-Gatters 41 ist mit dem Ausgangsanschluß des NOR- Gatters 38 verbunden. Der Ausgangsanschluß des NOR-Gatters 41 ist mit dem anderen Eingangsanschluß des NOR-Gatters 40, und der Ausgangsanschluß des NOR-Gatters 40 ist mit dem anderen Eingangsanschluß des NOR-Gatters 41 verbunden. Der Ausgangsanschluß des NOR-Gatters 40 ist mit dem Eingangsanschluß des Inverters 42 verbunden. Der Ausgangsanschluß des Inverters 42 ist mit dem Gateanschluß des MOSFET's P9 verbunden. Der Sourceanschluß des MOSFET's P9 ist mit der Spannungsversorgung VDD, und sein Drainanschluß ist mit dem Datenausgangsanschluß 12 und dem Drainanschluß des MOSFET's N12 verbunden. Der Ausgangsanschluß des NOR-Gatters N41 ist mit dem Gateanschluß des MOSFET's N12 verbunden, dessen Sourceanschluß auf Masse liegt.
Im Betrieb sind beide MOSFET's P9 und N12 während einer Zeitdauer, während der ein vom dem Taktsignalgenerator 14 ausgegebenes Taktsignal φS auf H-Pegel liegt, abgeschaltet. Während einer Zeitdauer des Taktsignals φS mit L-Pegel ist einer der MOSFET's eingeschaltet, während der andere in Abhängigkeit von den Potentialen der Leseverstärkerausgangsleitungen 26 und abgeschaltet ist. Um es noch genauer, als bereits beschrieben zu sagen: der Leseverstärker 10 ward dann initialisiert und die Leseverstärkerausgangsleitungen 26 und nehmen einen H-Pegel an, wenn sowohl das Adressenübergangsdetektionssignal SATD als auch das Taktsignal φS ein H-Pegel annehmen. Dementsprechend gehen die Ausgangssignale der NOR-Gatter 35 und 36 auf L-Pegel. Da das Taktsignal auf H-Pegel liegt, sind die zwei Eingangsanschlüsse von jeden NOR-Gatter 37 und 38 auf einen L-Pegel gesetzt. Die Ausgangssignale der NOR-Gatter 37 und 38 gehen wiederum auf H-Pegel, so daß die Ausgangssignale dem NOR-Gatter 40 und 41 ebenfalls auf H-Pegel gehen. Die MOSFET's P9 und N12 sind beide abgeschaltet, und damit wiederum ist der Datenausgangsanschluß 12 hochohmig. Wenn das Taktsignal auf L-Pegel geht (zu diesem Zeitpunkt ist das Ausgangsleitungspaar 26 und des Leseverstärkers so gesetzt, daß eine davon auf H-Pegel und die andere davon auf L-Pegel liegt, abhängig von dem aus der selektierten Speicherzelle ausgelesenem Datensignal), wird, abhängig von den Potentialen auf den Ausgangsleitungen 26 und , einer der MOSFET's eingeschaltet und der andere ausgeschaltet. Das Ergebnis ist, daß ein H- oder L-Signal, welches von den Lesedaten abhängt, von dem Datenausgangsanschluß 12 erhalten wird.
Nun wird ein Auslesevorgang des in den Fig. 1 bis 3 dargestellten SRAM's beschrieben. Ein Adressensignal Add wird über den Adresseneingangsanschluß an die Adresseneingabeschaltung 2 angelegt. Ein in dem Adressensignal Add enthaltenes Zeilenadressensignal wird an den Zeilendekoder 3 angelegt, und ein in demselben ebenfalls enthaltenes Spaltenadressensignal wird an den Spaltendekoder 8 angelegt. Zu diesem Zeitpunkt detektiert der Adressenübergangsdetektor 13 einen Übergang des Adressensignals Add, und erzeugt das Adressenübergangsdetektionssignal SATD. Dieses Signal SATD wird an die Bitleitungsinitialisierungsschaltungen 6 geliefert, um sowohl die gepaarten Bitleitungen 5 und zu initialisieren als sie auch auf den Pegel der Versorgungsspannung VDD zu setzen. Zum selben Zeitpunkt dekodiert der Zeilendekoder 3 eine Zeilenadresse, um eine spezifische Wortleitung 4 zu selektieren. Die mit der selektierten Wortleitung 4 verbundenen Speicherzellen 7 werden alle selektiert. Es wird eine Potentialdifferenz zwischen den gepaarten Bitleitungen 5 und , die mit diesen Speicherzellen 7 verbunden sind, hervorgerufen. Der Spaltendekoder 8 dekodiert eine Spaltenadresse und selektiert eine Spaltenselektionsschaltung 9. Die Potentialddifferenz zwischen den gepaarten Leitungen 5 und des selektierten Spaltenselektors 9 wird an den Leseverstärker 10 übertragen. Das Adressenübergangsdetektionssignal SATD steuert den Taktsignalgenerator 14, der wiederum ein Taktsignal während einer festgelegten Zeitdauer erzeugt. Das Ausgangsleitungspaar 26 und des Leseverstärkers 10 wird initialisiert und auf den Pegel der Versorgungsspannrng VDD gesetzt. Danach dauert der aktive Zustand des Leseverstärkers 10 während einer Zeitdauer des Taktsignals φS mit H-Pegel an. Unter dieser Bedingung unterscheidet sich die Potentialdifferenz zwischen den gepaarten Bitleitungen 5 und , und diese Potentialdifferenz wird an die Datenausgabeschaltung 11 angelegt. Zu diesem Zeitpunkt wird das Ausgangsleitungspaar 26 und des Leseverstärkers 10 auf den VDD-Pegel initialisiert, so daß der Datenausgabesanschluß 12 einen hochohmigen Zustand aufweist. Wenn danach der Leseverstärker 10 arbeitet, gibt er die Daten aus. Nach einer vorgegebenen Zeit kehrt das Taktsignal φS auf L-Pegel zurück, um den Leseverstärker 10 zu inaktivieren. Die Datenausgabeschaltung 11 fährt weiter fort, die Daten Dout über den Datenausgangsanschluß 12 auszugeben.
Bei einer derartigen Anordnung des SRAM's sind in einem Lesemodus, während einer Zeitdauer von der Eingabe des Adressensignals Add bis zur Ausgabe des aus der Speicherzelle an dieser Adresse ausgelesenen Datensignals, beide MOSFET's P9 und N12 in der Datenausgabeschaltung 11 in einen Aus- Zustand. Das Ergebnis ist, das der Ausgangsanschluß der Datenausgabeschaltung 11 (der Datenausgangsanschluß 12) hochohmig gehalten wird. Daher fließt sogar dann kein Querstrom zwischen der Versorgungsspannung VDD und einem Massepunkt, wenn sich die momentanen Daten von den zuvor ausgelesenen unterscheiden. Folglich kann das SRAM die Lesezeitverzögerung und das Fehlfunktionsproblem aufgrund des Spannungsrauschens minimieren.
In Fig. 4 ist eine weitere Anordnung der Datenausgabeschaltung 11 dargestellt, die für das SRAM von Fig. 1 verwendbar ist. Die Datenausgabeschaltung 11 besteht aus NAND-Gattern 43 bis 46 mit zwei Eingängen, einem Inverter 47, einem p-Kanal Hochzieh-MOSFET P9 und einem n-Kanal Tiefzieh- MOSFET N12. Die vorliegende Schaltungsanordnung bildet, wie die der Fig. 3, ein Master/Slave-Flipflop. Einer der Eingangsanschlüsse des NAND-Gatters 43 ist mit dem anderen Ende der Leseverstärkerausgangsleitung , und einer Eingangsanschlüsse des NAND-Gatters 44 ist mit dem annderen Ende der Leseverstärkerausgangsleitung 26 verbunden. Die anderen Eingangsanschlüsse der NAND-Gatter 43 und 44 sind mit der Ausgangsleitung 23 des Adressenübergangsdetektors 13 verbunden. Einer der Eingangsanschlüsse des NAND-Gatters 49 ist mit dem Ausgangsanschluß des NAND-Gatters 43, und einer der Eingangsanschlüsse des NAND-Gatters 46 ist mit dem Ausgangsanschluß des NAND-Gatters 44 verbunden. Der Ausgangsanschluß des NAND-Gatters 46 ist mit dem anderen Eingangsanschluß des NAND-Gatters 45, und der Ausgangsanschluß des NAND-Gatters 45 ist mit dem anderen Eingangsanschluß des NAND-Gatters 46 verbunden. Der Ausgangsanschluß des NAND-Gatter 45 ist mit dem Gateanschluß des MOSFET's P9 verbunden. Der Sourceanschluß des MOSFET's P9 ist mit der Spannungsversorgung VDD, und sein Drainanschluß ist mit dem Datenausgangsanschluß 12 und dem Drainanschluß des MOSFET's N12 verbunden. Der Ausgangsanschluß des NAND-Gatters 16 ist mit dem Eingangsanschluß des Inverters 47, und der Ausgangsanschluß dieses Inverters ist mit dem Gateanschluß des MOSFET's N12 verbunden, dessen Sourceanschluß auf Masse liegt.
Die vorstehende Ausführungsform der Datenausgabeschaltung 11 weist eine ähnliche logische Betriebsweise wie die Ausführungsform der Fig. 3 auf.
Fig. 5 stellt eine Schaltungsanordnung eines SRAM's gemäß einer Ausführungsform der vorliegenden Erfindung dar. Die Anordnung der Fig. 5 weist gegenüber der Schaltung von Fig. 1 eine Verbesserung dadurch auf, daß eine Verlustleistung im Lesemodus reduziert wird, und daß ein Lesevorgang zuverlässiger ist.
Zur Vereinfachung werden gleiche Bezugszeichen verwendet, um gleiche oder gleichwertige Teilbereiche wie in Fig. 1 zu bezeichnen, und eine diesbezügliche Ausführung wird unterlassen. Eine Datenausgabeschaltung 11 ist mit dem Eingangsanschluß eines Datenausgabedetektors 15 verbunden. Eine Ausgangsleitung 28 des Datenausgabedetektors 15 ist mit einem der Eingangsanschlüsse eines ODER-Gatters 16 verbunden. der andere Eingangsanschluß des ODER-Gatters 16 ist mit einer Taktsignalleitung 23 verbunden, die ebenfalls mit dem Ausgangsanschluß eines Taktsignalgenerators 14 verbunden ist. Eine mit dem Ausgangsanschluß des ODER-Gatters 16 verbundene Signalleitung 29 ist mit einem Leseverstärker 10 und einer Datenausgabeschaltung 11 verbunden.
Ein Schaltungsanordnung eines Teils des SRAM's von Fig. 5, welche eine Bitleitungsinitialisierungsschaltung 6, eine Speicherzelle 7, eine Spaltenselektionsschaltung 9 und einen Leseverstärker 10 enthält, die in Verbindung mit einer Spaltenleitung eines Speicherzellenfeldes MA angeordnet sind, ist dieselbe, wie die Anordnung der Fig. 2.
Fig. 6 stellt die Details der Datenausgabeschaltung 11 und den Datenausgabedetektor 15 in der Schaltung von Fig. 15 dar. Eine Anordnung der Schaltung 11 ist dieselbe, wie die der Schaltung von Fig. 3. Der Datenausgabedetektor 15 besteht aus einem NOR-Gatter 48 mit zwei Eingängen. Der Ausgangsanschluß des NOR-Gatters 40 ist mit einem der Eingangsanschlüsse des NOR-Gatters 48 verbunden, während der Ausgangsanschluß des NOR-Gatters 41 mit dem anderen Eingangsanschluß verbunden ist. Der Ausgangsanschluß dem NOR- Gatters 48 ist mit der Ausgangsleitung 28 verbunden.
Nun wird eine Betriebsweise der in den Fig. 5 und 6 dargestellten Schaltungen beschrieben. In der Schaltung von Fig. 5 ist eine Betriebsweise, daß nach der Eingabe eines Adressensignals Add, die Daten von einer selektierten Speicherzelle 7 an die Datenausgabeschaltung 11 geliefert und an dem Datenausgangsanschluß 12 erhalten werden, im wesentlichen dieselbe, wie die der Fig. 1. Das SRAM der zweiten Ausführungsform unterscheidet sich von der Schaltung der ersten Ausführungsform in Fig. 1 dadurch, daß ein Signal φSO als eine logische Summe eines Ausgangssignals des Datenausgabedetektors 15 und eines Taktsignals φS von dem Taktsignalgenerator 14 zur Steuerung des Leseverstärkers 10 und der Datenausgabeschaltung 11 verwendet wird. Solange wie der Datenausgabedetektor 15 die Datenausgabe detektiert, wenn das Taktsignal φS auf L-Pegel geht, sind der Leseverstärker 10 und die Datenausgabeschaltung 11 andauernd aktiv. Im Falle der Schaltung von Fig. 1 ist eine Zeitdauer mit H-Pegel des Taktsignals φS, wie erinnerlich, vorab festgelegt. Daher ist eine Treiberkraft der Speicherzelle 7 für das Bitleitungspaar 5 und schwach. In einer Situation, bei der ein lange Zeit vergeht, bis das Datensignal über den Leseverstärker 10 an die Datenausgabeschaltung 11 ausgegeben wird, kann das Taktsignal φS vor dem Ende des Lesevorgangs auf L-Pegel gehen. In einem derartigen Falle ist der Lesevorgang nicht vollständig. Andererseits kann die Schaltung von Fig. 5 eine derartige Situation erfolgreich bewältigen. Wenn das SRAM in eine derartige Situation gebracht wird, aktiviert das Ausgangssignal des Datenausgabedetektors 15 kontinuierlich den Leseverstärker 10 und die Datenausgabeschaltung 11. Daher wird der Lesevorgang normal durchgeführt, auch dann, wenn die Treiberkraft der Speicherzelle 7 für das Bitleitungspaar 5 und schwach ist. Zusätzlich kann eine geeignete Einstellung einer Zeitlänge bei der Erzeugung des Taktsignals φS eine Verlustleistung reduzieren, wenn die Treiberkraft der Speicherzelle 7 niedrig ist. Insbesondere wird das Taktsignal φS von einem H-Pegel auf einen L-Pegel umgeschaltet, unmittelbar nachdem das Signal φS auf H-Pegel geht, um den Leseverstärker 10 und die Datenausgabeschaltung 11 zu aktivieren, und der Datenausgabedetektor 15 erzeugt ein Signal, um den Leseverstärker 10 und die Datenausgabeschaltung 11 zu aktivieren. Mit eine derartigen Ansteuerung treibt die Speicherschaltung das Bitleitungspaar 5 und mit Kraft. Wenn das Datensignal schnell über den Leseverstärker an die Datenausgabeschaltung 11 angelegt wird, geht das Ausgangssignal des Datenausgabedetektors 15 unmittelbar auf L-Pegel. Demzufolge werden der Leseverstärker 10 und die Datenausgabeschaltung 11 schnell inaktiv geschaltet, das die Verlustleistungserzeugung durch den Leseverstärker 10 und Datenausgabeschaltung 11 vermindert.
Wie es aus den Vorgenannten ersichtlich ist, wird bei der zweiten Ausführungsform in einem Lesemodus, nachdem das Auslesedatensignal aus der Speicherzelle detektiert ist, der Lesemodus beendet. Dementsprechend ist der Lesevorgang bei gleichzeitig reduzierter Verlustleistung zuverlässiger.
Eine weitere Schaltungsanordnung, welche die Datenausgabeschaltung 11 und den Datenausgabedetektor 15 enthält, ist in Fig. 7 dargestellt. Die Datenausgabeschaltung 11 weist dieselbe Anordnung wie die von Fig. 4 auf. Der Datenausgabedetektor 15 besteht aus einem UND-Gatter 49 mit 2 Eingängen. Der Ausgangsanschluß des NAND-Gatters 45 ist mit einem der Eingangsanschlüsse des UND-Gatters 49, und der Ausgangsanschluß des NAND-Gatters 46 ist mit dem anderen Eingangsanschluß verbunden. Der Ausgangsanschluß des UND- Gatters 49 ist mit der Ausgangsleitung 28 verbunden.
Die Schaltung von Fig. 7 hat im wesentlichen dieselbe logische Funktion und die vorteilhaften Wirkungen wie die Schaltung der Fig. 6.

Claims

1. Statische Speichereinrichtung mit wahlfreiem Zugriff mit:

einem Speicherzellenfeld (MA), das eine Vielzahl statischer Speicherzellen (7) enthält, die zum Speichern von Daten in einer matrixartigen Form angeordnet sind; Wortleitungen (4) für die Auswahl von Zeilen der Speicherzellen (7) in dem Speicherzellenfeld (MA), wobei diese Wortleitungen (4) längs der Zeilen des Speicherzellenfeldes (MA) angeordnet sind; Bitleitungspaaren (5, ), die längs der Spalten der Speicherzellen (7) in dem Speicherzellenfeld (MA) angeordnet sind, wobei die Bitleitungspaare (5, ) jeweils einer Spalte der Speicherzellen entsprechen, um Daten zu und von einer der Speicherzellen der selektierten Spalte zu übertragen; einer Adresseneingabeeinrichtung (1, 2) für dem Empfang eines Adressensignals (Add), um eine der Speicherzellen (7) aus dem Speicherzellenfeld (MA) zu selektieren; einer Zeilendekodereinrichtung (3) zum Dekodieren eines von der Adresseneingabeeinrichtung (1 und 2) gelieferten Zeilenadressensignals und zum selektiven Ansteuern der Wortleitungen (4); einer Spaltendekodereinrichtung (8 und 9) zum Dekodieren eines von der Adresseneingabeeinrichtung (1 und 2) gelieferten Spaltenadressensignals, um eines der Bitleitungspaare (5, ) zu selektieren; einer Adressenübergangsdetektoreinrichtung (13) zur Detektion eines Übergangs eines von der Adresseneingabeeinrichtung (1, 2) gelieferten Adressensignals (Add), um ein Adressenübergangsdetektionssignal (SATD) zu erzeugen; einer Bitleitungsinitialisierungseinrichtung (6) zum Initialisieren des Potentials jedes Bitleitungspaares (5, ) auf ein vorgegebenes Potential, wobei die Bitleitungsinitialisierungseinrichtung (6) von einem von der Adressenübergangsdetektoreinrichtung (13) ausgegebenen Adressenübergangsdetektionssignal (SATD) gesteuert wird, wenn ein Übergang des Adressensignals (Add) detektiert wird; einer Leseverstärkereinrichtung (10) zum Verstärken der Daten, wie sie von einer der selektierten Speicherzellen (7) in ein Bitleitungspaar (5, ), das der selektierten Speicherzelle zugeordnet ist, ausgelesen werden; und einer Datenausgabeeinrichtung (11 und 12) zum Ausgeben eines Signals (Dout), das dem Datensignal entspricht, wie es von der Speicherzelle (7) ausgelesen und von der Leseverstärkereinrichtung (10) ausgegeben wird,

gekennzeichnet durch:

eine Taktsignalgeneratoreinrichtung (14) zum Erzeugen eines Taktsignals (φS), das eine vorgegebene Zeitdauer von der Erzeugung des Adressenübergangsdetektionssignals (SATD) ab in einem Lesemodus verstreichen läßt, wobei die Taktsignalgeneratoreinrichtung (14) für den Empfang des Adressenübergangsdetektionssignals (SATD) von der Adressenübergangsdetektoreinrichtung verbunden (13) ist;

wobei die Leseverstärkereinrichtung (10) durch ein von der Adressenübergangsdetektoreinrichtung (13) erzeugtes Adressenubergangsdetektionssignal (SATD) initialisiert und durch die Wegnahme des Detektionssignals (SATD) während einer Zeitdauer, während der die Leseverstärkereinrichtung (10) das Taktsignal (φS) von der Taktsignalgeneratoreinrichtung empfängt, aktiv geschaltet wird;

wobei die Datenausgabeeinrichtung (11 und 12) das verstärkte Signal von der Leseverstärkereinrichtung (10) während einer Zeitdauer ausgibt, während der das Taktsignal (φS) erzeugt wird, und das verstärkte Signal beibehält, nachdem die Erzeugung des Taktsignal (φS) endet;

wobei eine Datenausgabedetektoreinrichtung (15) vorgesehen ist, um zu detektieren, ob sich die Datenausgabeeinrichtung (11) in einem Datenausgabestatus befindet, indem die Datenausgabe aus der Leseverstärkereinrichtung (10) an die Datenausgabeeinrichtung (11) überprüft wird; und

wobei eine Logikeinrichtung (16) vorgesehen ist, um das Ausgangssignal (φS) der Taktsignalgeneratoreinrichtung (14) und das Ausgangssignal der Datenausgabedetektoreinrichtung (15) logisch zu summieren und um die Leseverstärkereinrichtung (10) und die Datenausgabeeinrichtung (11) auf der Basis der erhaltenen logischen Summe zu steuern.

2. Statische Speichereinrichtung mit wahlfreiem Zugriff nach Anspruch 1, dadurch gekennzeichnet, daß der leseverstärker (10) enthält: eine Differenzverstärkereinrichtung (N6-1, N5-1, N9-1, P6-1, P5-1, N6-2, N5-2, N9-2, P6-2, P5-2), um die Potentiale der gepaarten Bitleitungen (5, ) differentiell zu verstärken, eine Hochzieheinrichtung (N10-1), N10-2, N12), um die Ausgangsknoten (26, ) der Differenzverstärkereinrichtung (N6-1, N5-1, N9-1, P6-1, P5-1, N6-2, N5-2, N9-2, P6-2, P5-2) in Übereinstimmung mit einer Adressenübergangsdetektoreinrichtung (13) hochzuziehen, und eine Steuereinrichtung (N8-1, N7-1, P8-1, P7-1, N8-2 N7-2, P8-2, P7-2), um die Differenzverstärkereinrichtung (N6-1, N5-1, N9-1, P6-1, P5-1, N6-2, N5-2, N9-2, P6-2, P5-2) zu aktivieren, wenn das Adressenübergangsdetektionssignal nicht vorliegt und ein Taktsignal (φS) von der Taktsignalgeneratoreinrichtung (14) empfangen wird, und um die Differenzverstärkereinrichtung (N6-1, N5-1, N9-1, P6-1, P5-1, N6-2, N5-2, N9-2, P6-2, P5-2) zu deaktivieren, wenn das Taktsignal (φS) endet.

3. Statische Speichereinrichtung mit wahlfreiem Zugriff nach Anspruch 1, dadurch gekennzeichnet, daß der Leseverstärker (10) enthält: einen ersten MOSFET (N6-1) eines ersten Leitfähigkeitstyps, der am Gateanschluß mit einer der gepaarten Bitleitungen (5, ) verbunden ist, einen weiten MOSFET (N5-1) des ersten Leitfähigkeitstyps, der am Gateanschluß mit der anderen der gepaarten Bitleitungen (5, ) verbunden ist, ein UND-Gatter (34), das an dem einen Eingangsanschluß ein Taktsignal (φS) von der Taktsignalgeneratoreinrichtung (14), und an dem anderen Eingangsanschluß das invertierte Signal eines Adressenübergangsdetektionssignals (SATD) von der Adressenübergangsdetektoreinrichtung (13) empfängt, einen dritten MOSFET (P8-1) eines zweiten Leitfähigkeitstyps, dessen Strompfad zwischen einem Ende eines Strompfades des ersten MOSFET's (N 6-1) und einer ersten Potentialquelle (VDD) angeschlossen ist, und dessen Leitung durch ein Ausgangssignal des UND-Gatters (34) gesteuert wird, einen vierten MOSFET (P7-1) des zweiten Leitfähigkeitstyps, dessen Strompfad zwischen einen Ende eines Strompfades des zweiten MOSFET's (N 5-1) und der ersten Potentialquelle (VDD) angeschlossen ist, und dessen Leitung durch ein Ausgangssignal des UND-Gatters (34) gesteuert wird, einen fünften MOSFET (P6-1) des zweiten Leitfähigkeitstyps, dessen Strompfad parallel zu dem Strompfad des dritten MOSFET's (P8-1) angeschlossen ist, einen sechsten MOSFET (P5- 1) des zweiten Leitfähigkeitstyps, dessen Strompfad parallel zu dem Strompfad des vierten MOSFET's (P7-1) angeschlossen ist, und dessen Gateanschluß mit dem Gateanschluß des fünften MOSFET's (P6-1) und einem Ende des Strompfads des ersten MOSFET's (N6-1) verbunden ist, einen sechsten MOSFET (P5-1 des zweiten Leitfähigkeitstyps, dessen Strompfad parallel zu dem Strompfad des vierten MOSFET's (P7-1) angeschlossen ist, und dessen Gateanschluß mit dem Gateanschluß des fünften MOSFET's (P6-1) und einem Ende des Strompfads des ersten MOSFET's (N6-1) verbunden ist, einen siebenten MOSFET (N10-1) des ersten Leitfähigkeitstyps, dessen Strompfad zwischen dem einem Ende des Strompfads des ersten MOSFET's (N6-1) und einen Ende des Strompfads des zweiten MOSFET's (N5-1) angeschlossen ist, und dessen Gateanschluß für den Empfang mit den Adressenübergangsdetektionssignal (SATD) verbunden ist, einen achten MOSFET (N8-1) des ersten Leitfähigkeitstyps, dessen Strompfad an demn einen Ende mit dem anderen Ende des Strompfads des ersten MOSFET's (N6-1) verbunden ist, und dessen Gateanschluß für den Empfang mit dem Ausgangssignal des UND-Gatters (34) verbunden ist, einen neunten MOSFET (N7-1) des ersten Leitfähigkeitstyps, dessen Strompfad an dem einen Ende mit dem anderen Ende des Strompfads des zweiten MOSFET's (N5-1), und an dem anderen Ende mit dem anderen Ende des achten MOSFET's (N8-1) verbunden ist und dessen Gateanschluß für den Empfang mit einem Ausgangssignal des UND-Gatters (34) verbunden ist, einen zehnten MOSFET (N9-1) des ersten Leitfähigkeitstyps, dessen Strompfad an dem einen Ende mit den anderen Enden der Strompfade des achten und neunten MOSFET's (N8-1, N7-1), und an dem anderen Ende mit einer zweiten Potentialquelle verbunden, und dessen Gateanschluß mit der ersten Potentialquelle (VDD) verbunden ist, einen elften MOSFET (N5-2) des ersten Leitfähigkeitstyps, dessen Gateanschluß mit dem Gateanschluß des ersten MOSFET's (N6-1) verbunden ist, einen zwölften MOSFET (N6-2) des ersten Leitfähigkeitstyps, dessen Gateanschluß mit dem Gateanschluß des zweiten MOSFET's (N5-1) verbunden ist, einen dreizehnten MOSFET (P7-2) des zweiten Leitfähigkeitstyps, dessen Strompfad zwischen einem Ende eines Strompfads des elften MOSFET's (N5-2) und der ersten Potentialquelle (VDD) angeschlossen ist, und dessen Leitung durch ein Ausgangssignal des UND-Gatters (34) gesteuert wird, einen vierzehnten MOSFET (P8-2) des zweiten Leitfähigkeitstyps, dessen Strompfad zwischen einem Ende eines Strompfads des zwölften MOSFET's (N6-2) und der ersten Potentialquelle (VDD) angeschlossen ist, und dessen Leitung durch das Ausgangssignal des UND-Gatters (34) gesteuert wird, einen fünfzehnten MOSFET (P5-2) des zweiten Leitfähigkeitstyps, dessen Strompfad parallel mit dem Strompfad des dreizehnten MOSFET's (P7-2) verbunden ist, einen sechzehnten MOSFET (P6-2) des zweiten Leitfähigkeitstyps, dessen Strompfad parallel mit dem Strompfad des vierzehnten MOSFET's (P8-2) verbunden ist, und dessen Gateanschluß mit dem Gatenanschluß des fünfzehnten MOSFET's (P5-2) und einem Ende des Strompfads des elften MOSFET's (N5-2) verbunden ist, einen siebzehnten MOSFET (N10-2) des ersten Leitfähigkeitstyps, dessen Strompfad zwischen einem Ende des Strompfads des elften MOSFET's (N5-2) und einem Ende des Strompfads des zwölften MOSFET's (N6-2) angeschlossen ist, und dessen Gateanschluß für den Empfang mit dem Adressenübergangsdetektionssignal (SATD) verbunden ist, einen achtzehnten MOSFET (N7-2) des ersten Leitfähigkeitstyps, dessen Strompfad an einem Ende mit dem anderen Ende des Strompfads des elften MOSFET's (N5-2) verbunden ist, und dessen Gateanschluß für den Empfang mit dem Ausgangssignal des UND-Gatters (34) verbunden ist, einen neunzehnter MOSFET (N8-2) des ersten Leitfähigkeitstyps, dessen Strompfad an einem Ende mit dem anderen Ende des Strompfads des zwölften MOSFET's (N6-2), und an dem anderen Ende mit dem Strompfad des achtzehnten MOSFET's (N7-2) verbunden ist, und dessen Gateanschluß für den Empfang mit dem Ausgangssignal des UND- Gatters (34) verbunden ist, einen zwanzigsten MOSFET (N9-1) des ersten Leitfähigkeitstyps, dessen Strompfad an einem Ende mit dem anderen Enden der Strompfade des achtzehnten und neunzehnten MOSFET's (N7-2, N8-2), und an dem anderen Ende mit der zweiten Potentialquelle verbunden, und dessen Gateanschluß mit der ersten Potentialquelle (VDD) verbunden ist, einen einundzwanzigsten MOSFET (N11) des ersten Leitfähigkeitstyps, dessen Strompfad zwischen einem Ende des Strompfads des zweiten MOSFET's (N5-1) und einem Ende des Strompfads des elften MOSFET's (N5-2) angeschlossen ist, und dessen Leitung durch das Adressenübergangsdetektionssignal (SATD) gesteuert wird, eine erste Leseverstärkerausgangsleitung ( ), die mit einem Ende des Strompfades des zweiten MOSFET's (N5-1) verbunden ist, und eine zweite Leseverstärkerausgangsleitung (26), die mit einem Ende des Strompfades des elften MOSFET's (N5-2) verbunden ist.

4. Statische Speichereinrichtung mit wahlfreiein Zugriff nach Anspruch 1, dadurch gekennzeichnet, daß die Datenausgabeeinrichtung (11) ein Master/Slave-Flipflop enthält, das zurückgesetzt wird, wenn der Ausgangsanschluß des Leseverstärkers (10) synchron mit dem Adressenüberangsdetektionssignal (SATD) hochgezogen wird, was bei der Ausgabe dem Leseverstärker (10) erlaubt, ein Ausgangssignal durch diese hindurchzuleiten, wenn das Taktsignal (φS) erzeugt wird, und daß diese in einen Datenhaltestatus bei der Beendigung des Taktsignals (φS) gesetzt wird, wobei eine Hochzieheinrichtung (P9) in Abhängigkeit von dem Ausgangssignal des Flipflops ein- und ausgeschaltet wird und zum Hochziehen des Ausgangsanschlusses dient, und eine Tiefzieheinrichtung (N12) in Abhängigkeit von dem Ausgangssignal des Flipflops ein- und ausgeschaltet wird und zum Tiefziehen des Ausgangsanschlusses dient.

5. Statische Speichereinrichtung mit wahlfreiem Zugriff nach Anspruch 1, dadurch gekennzeichnet, daß die Datenausgabeeinrichtung (11) enthält: ein erstes NOR-Gatter (35) mit zwei Eingangsanschlüssen, wovon einer der Eingangsanschlüsse mit der ersten Ausgangsleitung ( ) des Leseverstärkers (10) verbunden ist, ein zweites NOR-Gatter (36) mit zwei Eingangsanschlüssen, wovon einer der Eingangsanschlüsse mit der zweiten Ausgangsleitung (26) des Leseverstärkers (10), und der andere Eingangsanschluß mit dem Ausgangsanschluß des ersten NOR-Gatters (35) verbunden ist, und ein Ausgangsanschluß des zweiten NOR-Gatters der andere Eingangsanschluß des ersten NOR-Gatters (35) ist, ein drittes NOR-Gatter (37) mit zwei Eingangsanschlüssen, wovon einer der Eingangsanschlüsse mit dem Ausgangsanschluß des ersten NOR- Gatters (35) verbunden ist, ein viertes NOR-Gatter (38) mit zwei Eingangsanschlüssen, wovon einer der Eingangsanschlüsse mit dem Ausgangsanschluß des zweiten NOR-Gatters (36) verbunden ist, einen ersten Inverter (39), der am Eingangsanschluß mit der Ausgangsleitung 23 der Taktsignalgeneratoreinrichtung (14), der am Ausgangsanschluß mit den anderen Eingangsanschlüssen der dritten und Viertel NOR- Gatter (37, 38) verbunden ist, ein fünftes NOR-Gatter (40), das mit einem der Eingangsanschlüsse mit dem Ausgangsanschluß des dritten NOR-Gatters (37) verbunden ist, ein sechstes NOR- Gatter (41), das an einem der Eingangsanschlüsse mit dem Ausgangsanschluß des vierten NOR-Gatters (38) verbunden ist, an dem anderen Eingangsanschluß mit dem Ausgangsanschluß des fünften NOR-Gatters (40), und am Ausgangsanschluß mit dem anderen Eingangsanschluß des fünften NOR-Gatters (40) verbunden ist, einen zweiten Inverter (42), der am Eingangsanschluß mit dem Ausgangsanschluß des fünften NOR- Gatters (40) verbunden ist, einen ersten MOSFET P9 eines ersten Leitfähigkeitstyps, dessen Strompfad an einem Ende mit einer ersten Potentialquelle (VDD) verbunden, und der an dem Gateanschluß mit dem Ausgangsanschluß des zweiten Inverters (42) verbunden ist, einen zweiten MOSFET (N12) eines zweiten Leitfähigkeitstyps, dessen Strompfad zwischen dem anderen Ende des Strompfades des ersten MOSFET's (P9) und einer zweiten Potentialquelle und der an dem Gateanschluß mit dem Ausgangsanschluß des sechsten NOR-Gatters (41) verbunden ist, und einen Datenausgangsanschluß (12), der mit einen Verbindungspunkt zwischen dem ersten MOSFET (P9) und dem zweiten MOSFET (N12) verbunden ist.

6. Statische Speichereinrichtung mit wahlfreiem Zugriff nach Anspruch 1, dadurch gekennzeichnet, daß die Datenausgabeeinrichtung (11) enthält: ein erstes NAND-Gatter (43) mit zwei Eingangsanschlüssen, wovon einer der Eingangsanschlüsse mit der ersten Ausgangsleitung ( ) des Leseverstärkers (10) verbunden ist, und der andere mit der Ausgangsleitung (23) der Taktsignalgeneratoreinrichtung (14) verbunden ist, ein zweites NAND-Gatter (44) mit zwei Eingangsanschlüssen, wovon einer der Eingangsanschlüsse mit der zweiten Ausgangsleitung (26) des Leseverstärkers (10), und der andere Eingangsanschluß mit der Ausgangsleitung (23) der Taktsignalgeneratoreinrichtung (14) verbunden ist, ein drittes NAND-Gatter (45) mit zwei Eingangsanschlüssen, wovon einer der Eingangsanschlüsse mit dem Ausgangsanschluß des ersten NAND-Gatters (43) verbunden ist, ein viertes NAND- Gatter (46) mit zwei Eingangsanschlüssen, wovon einer der Eingangsanschlüsse mit dem Ausgangsanschluß des zweiten NAND- Gatters (44) verbunden ist, und der andere Eingangsanschluß mit dem Ausgangsanschluß des dritten NAND-Gatters (45), und der Ausgangsanschluß des vierten NAND-Gatters (46) mit dem anderen Eingangsanschluß des dritten NAND-Gatters (45) verbunden ist, einen Inverter (47), der am Eingangsanschluß mit der Ausgangsleitung des vierten NAND-Gatters (46) verbunden ist, einen ersten MOSFET P9 eines ersten Leitfähigkeitstyps, dessen Strompfad an einem Ende mit einer ersten Potentialquelle (VDD), und der am Gateanschluß mit dem Ausgangsanschluß des dritten NAND-Gatters (45) verbunden ist, einen zweiten MOSFET (N12) eines zweiten Leitfähigkeitstyps, dessen Strompfad zwischen dem anderen Ende des Strompfades des ersten MOSFET's (P9) und einer zweiten Potentialquelle, und der mit dem Gateanschluß an dem Ausgangsanschluß des Inverters (47) angeschlossen ist, und einen Datenausgangsanschluß (12), der mit einem Verbindungspunkt zwischen dem ersten MOSFET (P9) und dem zweiten MOSFET (N12) verbunden ist.

7. Statische Speichereinrichtung mit wahlfreiem Zugriff nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß sich die Zeitdauer der Erzeugung eines Taktsignals (φS) durch die Taktsignalgeneratoreinrichtung (14) von einem Augenblick an, an dem die Adressenübergangsdetektoreinrichtung (2) einen Übergang des Adressensignals (Add) detektiert, bis zu dem Augenblick erstreckt, an dem die Datenausgabedetektoreinrichtung (15) das Ausgeben vor Daten detektiert.

8. Statische Speichereinrichtung mit wahlfreiem Zugriff nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß die Logikeinrichtung ein ODER-Gatter (16) enthält.

9. Statische Speichereinrichtung mit wahlfreiem Zugriff nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß die Datenausgabeeinrichtung (11) enthält: ein erstes NOR-Gatter (35) mit zwei Eingangsanschlüssen, wovon einer der Eingangsanschlüsse mit der ersten Ausgangsleitung ( ) des Leseverstärkers (10) verbunden ist, ein zweites NOR- Gatter (36) mit zwei Eingangsanschlüssen, wovon einer der Eingangsanschlüsse mit der zweiten Ausgangsleitung (26) des Leseverstärkers (10), und der andere Eingangsanschluß mit dem Ausgangsanschluß des ersten NOR-Gatters (35) verbunden ist, und ein Ausgangsanschluß des zweiten NOR-Gatters (35) der andere Eingangsanschluß des ersten NOR-Gatters (35) ist, ein drittes NOR-Gatter (37) mit zwei Eingangsanschlüssen, wovon einer der Eingangsanschlüsse mit dem Ausgangsanschluß des ersten NOR-Gatters (35) verbunden ist, ein viertes NOR-Gatter (38) mit zwei Eingangsanschlüssen, wovon einer der Eingangsanschlüsse mit dem Ausgangsanschluß des zweiten NOR- Gatters (36) verbunden ist, einen ersten Inverter (39), der am Eingangsanschluß mit der Ausgangsleitung 23 der Taktsignalgeneratoreinrichtung (14), der am Ausgangsanschluß mit den anderen Eingangsanschlüssen der dritten und vierten NOR-Gatter (37, 38) verbunden ist, ein fünftes NOR-Gatter (40), das an einem der Eingangsanschlüsse mit dem Ausgangsanschluß des dritten NOR-Gatters (37) verbunden ist, ein sechstes NOR-Gatter (41), das an einem der Eingangsanschlüsse mit dem Ausgangsanschluß des vierten NOR- Gatters (38) verbunden ist, an dem anderen Eingangsanschluß mit dem Ausgangsanschluß des fünften NOR-Gatters (40), und am Ausgangsanschluß mit dem anderen Eingangsanschluß des fünften NOR-Gatters (40) verbunden ist, einen zweiten Inverter (42), der an Eingangsanschluß mit dem Ausgangsanschluß des fünften NOR-Gatters (40) verbunden ist, einen ersten MOSFET P9 eines ersten Leitfähigkeitstyps, dessen Strompfad an einem Ende mit einer ersten Potentialquelle (VDD), und der an dem Gateanschluß mit dem Ausgangsanschluß des zweiten Inverters (42) verbunden ist, einen zweiten MOSFET (N12) eines zweiten Leitfähigkeitstyps, dessen Strompfad zwischen dem anderen Ende des Strompfades des ersten MOSFET's (P9) und einer zweiten Potentialquelle, und der mit dem Gateanschluß an dem Ausgangsanschluß des sechsten NOR-Gatters (41) verbunden ist, und einen Datenausgangsanschluß (12), der mit einem Verbindungspunkt zwischen dem ersten MOSFET (P9) und dem zweiten MOSFET (N12) verbunden ist, und daß die Datenausgabedetektoreinrichtung (15) ein siebentes NOR-Gatter (48) enthält, das an einem der Eingangsanschlüsse mit dem Ausgangsanschluß des fünften NOR-Gatters (40), an dem mit dem Ausgangsanschluß des sechsten NOR-Gatters (41), und an dem Ausgangsanschluß mit einem der Eingangsanschlüsse der Logikeinrichtung (16) verbunden ist.

10. Statische Speichereinrichtung mit wahlfreiem Zugriff nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die Datenausgabeeinrichtung (11) enthält: ein erstes NAND- Gatter (43) mit zwei Eingangsanschlüssen, wovon einer der Eingangsanschlüsse mit der ersten Ausgangsleitung ( ) des Leseverstärkers (10) verbunden ist, und der andere mit der Ausgangsleitung (23) der Taktsignalgeneratoreinrichtung (14) verbunden ist, ein zweites NAND-Gatter (44) mit zwei Eingangsanschlüssen, wovon einer der Eingangsanschlüsse mit der zweiten Ausgangsleitung (26) des Leseverstärkers (10), und der andere Eingangsanschluß mit der Ausgangsleitung (23) der Taktsignalgeneratoreinrichtung (14) verbunden ist, ein drittes NAND-Gatter (45) mit zwei Eingangsanschlüssen, wovon einer der Eingangsanschlüsse mit dem Ausgangsanschluß des ersten NAND-Gatters (43) verbunden ist, ein viertes NAND- Gatter (46) mit zwei Eingangsanschlüssen, wovon einer der Eingangsanschlüsse mit dem Ausgangsanschluß des zweiten NAND- Gatters (44) verbunden ist, und der andere Eingangsanschluß mit dem Ausgangsanschluß des dritten NAND-Gatters (45), und der Ausgangsanschluß des vierten NAND-Gatters (46) mit dem anderen Eingangsanschluß des dritten NAND-Gatters (45) verbunden ist, einen Inverter (47), der am Eingangsanschluß mit der Ausgangsleitung des vierten NAND-Gatters (46) verbunden ist, einen ersten MOSFET P9 eines ersten Leitfähigkeitstyps, dessen Strompfad an einem Ende mit einer ersten Potentialquelle (VDD), und der am Gateanschluß mit dem Ausgangsanschluß des dritten NAND-Gatters (45) verbunden ist, einen zweiten MOSFET (N12) eines zweiten Leitfähigkeitstyps, dessen Strompfad zwischen dem anderen Ende des Strompfades des ersten MOSFET's (P9) und einer zweiten Potentialquelle, und der mit dem Gateanschluß an dem Ausgangsanschluß des Inverters (47) angeschlossen ist, und einen Datenausgangsanschluß (12), der mit einem Verbindungspunkt zwischen dem ersten MOSFET (P9) und dem zweiten MOSFET (N12) verbunden ist, und daß die Datenausgabedetektoreinrichtung (15) ein UND-Gatter (49) enthält, das an einem der Eingangsanschlüsse mit dem Ausgangsanschluß des dritten NAND-Gatter (45), an dem anderen mit dem Ausgangsanschluß des vierten NAND-Gatter (46), und an dem Ausgangsanschluß mit einem der Eingangsanschlüsse der Logikeinrichtung (16) verbunden ist.