JP2991479B2 - 半導体集積回路及び半導体記憶装置 - Google Patents
半導体集積回路及び半導体記憶装置Info
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- JP2991479B2 JP2991479B2 JP2310222A JP31022290A JP2991479B2 JP 2991479 B2 JP2991479 B2 JP 2991479B2 JP 2310222 A JP2310222 A JP 2310222A JP 31022290 A JP31022290 A JP 31022290A JP 2991479 B2 JP2991479 B2 JP 2991479B2
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Description
【発明の詳細な説明】 〔目 次〕 概要 産業上の利用分野 従来の技術（第8,第９図） 発明が解決しようとする課題 課題を解決するための手段（第1,第２図） 作用 実施例 （ｉ）第１の実施例の説明（第３図，第４図） （ii）第２の実施例の説明（第５図） （iii）第１の応用例の説明（第６図） （iv）第２の応用例の説明（第７図） 発明の効果 〔概 要〕 半導体集積回路及び半導体記憶装置、特にアドレス信
号の変化を検出してメモリセルのアクセス番地を変更す
るアドレス遷移検出回路及び記憶装置の改善に関し、 該アドレス信号を変化させる抵抗素子をインバータ入
出力間に接続することなく、短いパルス状のアドレス信
号が入力された場合であっても、該アドレス信号の拡張
処理を確実に行って、所定パルス幅のアドレス遷移検出
信号を出力し、回路動作の安定化及び信頼性の向上を図
ることを目的とし、 情報格納番地を指定する複数のアドレスの一つのアド
レスの非反転アドレス信号を補正して非反転補正アドレ
ス信号を出力する第１のアドレス拡張回路と、前記一つ
のアドレスの反転アドレス信号を補正して反転補正アド
レス信号を出力する第２のアドレス拡張回路と、前記非
反転アドレス信号と前記非反転補正アドレス信号と前記
反転アドレス信号と前記反転補正アドレス信号とを入力
してアドレス遷移検出信号を出力する信号発生回路とを
具備し、前記第１及び第２のアドレス拡張回路は、それ
ぞれ、入力信号が第１のレベルから第２のレベルに変化
する時に遅延が得られる第１のトランジスタ回路と入力
信号が前記第２のレベルから前記第１のレベルに変化す
る時に遅延が得られる第２のトランジスタ回路とが接続
された遅延回路を有し、前記第１のトランジスタ回路
は、直列接続されたｐチャネル型電界効果トランジスタ
と抵抗素子とｎチャネル型電界効果トランジスタと、該
抵抗素子と該ｎチャネル型電界効果トランジスタの間の
出力部に接続された容量素子とを有し、前記第２のトラ
ンジスタ回路は、直列接続されたｐチャネル型電界効果
トランジスタと抵抗素子とｎチャネル型電界効果トラン
ジスタと、該ｐチャネル型電界効果トランジスタと該抵
抗素子の間の出力部に接続された容量素子とを有するよ
うに構成する。
号の変化を検出してメモリセルのアクセス番地を変更す
るアドレス遷移検出回路及び記憶装置の改善に関し、 該アドレス信号を変化させる抵抗素子をインバータ入
出力間に接続することなく、短いパルス状のアドレス信
号が入力された場合であっても、該アドレス信号の拡張
処理を確実に行って、所定パルス幅のアドレス遷移検出
信号を出力し、回路動作の安定化及び信頼性の向上を図
ることを目的とし、 情報格納番地を指定する複数のアドレスの一つのアド
レスの非反転アドレス信号を補正して非反転補正アドレ
ス信号を出力する第１のアドレス拡張回路と、前記一つ
のアドレスの反転アドレス信号を補正して反転補正アド
レス信号を出力する第２のアドレス拡張回路と、前記非
反転アドレス信号と前記非反転補正アドレス信号と前記
反転アドレス信号と前記反転補正アドレス信号とを入力
してアドレス遷移検出信号を出力する信号発生回路とを
具備し、前記第１及び第２のアドレス拡張回路は、それ
ぞれ、入力信号が第１のレベルから第２のレベルに変化
する時に遅延が得られる第１のトランジスタ回路と入力
信号が前記第２のレベルから前記第１のレベルに変化す
る時に遅延が得られる第２のトランジスタ回路とが接続
された遅延回路を有し、前記第１のトランジスタ回路
は、直列接続されたｐチャネル型電界効果トランジスタ
と抵抗素子とｎチャネル型電界効果トランジスタと、該
抵抗素子と該ｎチャネル型電界効果トランジスタの間の
出力部に接続された容量素子とを有し、前記第２のトラ
ンジスタ回路は、直列接続されたｐチャネル型電界効果
トランジスタと抵抗素子とｎチャネル型電界効果トラン
ジスタと、該ｐチャネル型電界効果トランジスタと該抵
抗素子の間の出力部に接続された容量素子とを有するよ
うに構成する。
本発明は、半導体集積回路及び半導体記憶装置に関す
るものであり、更に詳しく言えば、アドレス信号の変化
を検出してメモリセルのアクセス番地を変更する記憶装
置のアドレス遷移検出回路の改善に関するものである。
るものであり、更に詳しく言えば、アドレス信号の変化
を検出してメモリセルのアクセス番地を変更する記憶装
置のアドレス遷移検出回路の改善に関するものである。
近年、各種コンピュータの情報を記憶するメインメモ
リやキャッシュメモリに随時書込み／読出し可能記憶装
置（以下RAMという）が多く使用されている。
リやキャッシュメモリに随時書込み／読出し可能記憶装
置（以下RAMという）が多く使用されている。
これによれば、アドレス遷移検出回路において、アド
レス信号を遅延させる抵抗素子が各ＣMOSインバータの
出力部と次段の各ＣMOSインバータ等の入力部との間に
接続されている。
レス信号を遅延させる抵抗素子が各ＣMOSインバータの
出力部と次段の各ＣMOSインバータ等の入力部との間に
接続されている。
このため、アドレス信号のパルス幅が短くなりすぎる
と、拡張するべきアドレス信号の波高部がつぶれてアド
レス変化消失部分を生ずることがある。また、各抵抗素
子のプロセスのバラツキや各インバータ,CMOSインバー
タ等のプロセスのバラツキに係るトランジスタ特性変化
によりディレイ処理が正確に行われない場合がある。
と、拡張するべきアドレス信号の波高部がつぶれてアド
レス変化消失部分を生ずることがある。また、各抵抗素
子のプロセスのバラツキや各インバータ,CMOSインバー
タ等のプロセスのバラツキに係るトランジスタ特性変化
によりディレイ処理が正確に行われない場合がある。
これにより、メモリセルのアクセス番地が変更されな
い事態を招いたり、そのデータ破壊を起こすことがあ
る。
い事態を招いたり、そのデータ破壊を起こすことがあ
る。
そこで、抵抗素子の接続方法を工夫して、短いパルス
状のアドレス信号が入力された場合であっても、該アド
レス信号の拡張処理を確実に行い、所定パルス幅のアド
レス遷移検出信号を出力することができる回路及びその
応用装置が望まれている。
状のアドレス信号が入力された場合であっても、該アド
レス信号の拡張処理を確実に行い、所定パルス幅のアド
レス遷移検出信号を出力することができる回路及びその
応用装置が望まれている。
第8,9図は、従来例に係る説明図である。
第８図は、従来例に係るアドレス遷移検出回路を内蔵
するRAMの構成図を示している。
するRAMの構成図を示している。
図において、アドレス信号の変化を検出してメモリセ
ルのアクセス番地を変更するRAMは、メモリセル1,コラ
ムデコーダ2,センスアンプ3,ロウデコーダ4,アドレス遷
移検出回路5,アドレスバッファ６及びデータバスバッフ
ァ７から成る。
ルのアクセス番地を変更するRAMは、メモリセル1,コラ
ムデコーダ2,センスアンプ3,ロウデコーダ4,アドレス遷
移検出回路5,アドレスバッファ６及びデータバスバッフ
ァ７から成る。
また、メモリセル１の情報格納番地を指定する複数の
アドレス信号A0〜ｎの一つのアドレス信号Ai〔ｉ＝0,1,
2,3,…ｎ〕の変化を検出するアドレス遷移検出回路５
は、第１のアドレス拡張回路5A,第２のアドレス拡張回
路5B及びアドレス遷移検出（以下ATDという）パルスジ
ェネレータ5Cから成る。
アドレス信号A0〜ｎの一つのアドレス信号Ai〔ｉ＝0,1,
2,3,…ｎ〕の変化を検出するアドレス遷移検出回路５
は、第１のアドレス拡張回路5A,第２のアドレス拡張回
路5B及びアドレス遷移検出（以下ATDという）パルスジ
ェネレータ5Cから成る。
第１のアドレス拡張回路5Aは、その入力段と出力段に
設けられたインバータIN1,IN2及びIN3,IN4と、その中間
段に設けられたｐチャネル型電界効果トランジスタ（以
下単にトランジスタＴPiという）ＴP1及びｎチャネル型
電界効果トランジスタ（以下単にトランジスタTniとい
う）Tn1から成るＣMOSインバータと、トランジスタＴP2
及びトランジスタTn2から成るＣMOSインバータと、該Ｃ
MOSインバータ間に設けられた抵抗素子R1,容量素子C1や
後段ＣMOSインバータと出力段インバータIN8との間に設
けられた抵抗素子R2,容量素子C2から成る遅延回路より
構成されている。
設けられたインバータIN1,IN2及びIN3,IN4と、その中間
段に設けられたｐチャネル型電界効果トランジスタ（以
下単にトランジスタＴPiという）ＴP1及びｎチャネル型
電界効果トランジスタ（以下単にトランジスタTniとい
う）Tn1から成るＣMOSインバータと、トランジスタＴP2
及びトランジスタTn2から成るＣMOSインバータと、該Ｃ
MOSインバータ間に設けられた抵抗素子R1,容量素子C1や
後段ＣMOSインバータと出力段インバータIN8との間に設
けられた抵抗素子R2,容量素子C2から成る遅延回路より
構成されている。
また、第２のアドレス拡張回路5Bは、入力段と出力段
に設けられたインバータIN5〜IN7及びIN8,IN9と、その
中間段に設けられたトランジスタＴP3及びトランジスタ
Tn3から成るＣMOSインバータと、トランジスタＴP4とト
ランジスタTn4から成るＣMOSインバータと、該ＣMOSイ
ンバータ間に設けられた抵抗素子R3,容量素子C3や後段
ＣMOSインバータと出力段インバータIN8との間に設けら
れた抵抗素子R4,容量素子C4から成る遅延回路から構成
されている。
に設けられたインバータIN5〜IN7及びIN8,IN9と、その
中間段に設けられたトランジスタＴP3及びトランジスタ
Tn3から成るＣMOSインバータと、トランジスタＴP4とト
ランジスタTn4から成るＣMOSインバータと、該ＣMOSイ
ンバータ間に設けられた抵抗素子R3,容量素子C3や後段
ＣMOSインバータと出力段インバータIN8との間に設けら
れた抵抗素子R4,容量素子C4から成る遅延回路から構成
されている。
なお、各抵抗素子R1〜R4は各ＣMOSインバータの出力
部と次段の各ＣMOSインバータ等の入力部との間に接続
され、該抵抗素子R1〜R4の出力側に容量素子C1〜C4が接
続されている。この遅延回路の機能は、抵抗素子Rj〔ｊ
＝1,2…〕，容量素子Cjの時定数によりアドレス信号Ai
を任意に遅延させるものである。
部と次段の各ＣMOSインバータ等の入力部との間に接続
され、該抵抗素子R1〜R4の出力側に容量素子C1〜C4が接
続されている。この遅延回路の機能は、抵抗素子Rj〔ｊ
＝1,2…〕，容量素子Cjの時定数によりアドレス信号Ai
を任意に遅延させるものである。
第９図（ａ），（ｂ）は、従来例に係るアドレス遷移
検出回路の動作タイムチャートであり、同図（ａ）は、
非反転アドレス信号Ａと第１のアドレス拡張回路5Aの各
ノード（出力ポイント）n1〜n4の信号波形の変化を示し
ている。
検出回路の動作タイムチャートであり、同図（ａ）は、
非反転アドレス信号Ａと第１のアドレス拡張回路5Aの各
ノード（出力ポイント）n1〜n4の信号波形の変化を示し
ている。
図において、例えば、メモリセル１の情報格納番地を
指定する複数のアドレス信号A0〜ｎの一つのアドレス信
号Aiの非反転アドレス信号Ａが第１のアドレス拡張回路
5Aに入力されると、各インバータIN1,IN3,CMOSインバー
タ×２及びインバータIN3,IN4により遅延処理され、該
インバータIN4からアドレス変化信号がＡTDパルスジェ
ネレータ5Cに出力される。なお、ＡL1はアドレス変化消
失部分であり、パルス状の短いアドレス信号がインバー
タIN1に入力されたためにアドレス変化信号が無くなっ
たものである。この短いパルス幅のアドレス信号は、回
路の誤動作やプロセスのばらつき等により、不定的に生
ずるものである。
指定する複数のアドレス信号A0〜ｎの一つのアドレス信
号Aiの非反転アドレス信号Ａが第１のアドレス拡張回路
5Aに入力されると、各インバータIN1,IN3,CMOSインバー
タ×２及びインバータIN3,IN4により遅延処理され、該
インバータIN4からアドレス変化信号がＡTDパルスジェ
ネレータ5Cに出力される。なお、ＡL1はアドレス変化消
失部分であり、パルス状の短いアドレス信号がインバー
タIN1に入力されたためにアドレス変化信号が無くなっ
たものである。この短いパルス幅のアドレス信号は、回
路の誤動作やプロセスのばらつき等により、不定的に生
ずるものである。
同図（ｂ）は、反転アドレス信号Ａと第２のアドレス
拡張回路5Bの各ノードn5〜n8及びＡTD信号に係る信号波
形の変化を示している。
拡張回路5Bの各ノードn5〜n8及びＡTD信号に係る信号波
形の変化を示している。
図において、非反転アドレス信号ＡがインバータIN5
により反転処理されて第２のアドレス拡張回路5Bに入力
されると、各インバータIN6,IN7,CMOSインバータ×２及
びインバータIN8,IN9により遅延処理され、該インバー
タIN9からアドレス変化信号がＡTDパルスジェネレータ5
Cに出力される。なお、ＡL2はアドレス変化消失部分で
ある。
により反転処理されて第２のアドレス拡張回路5Bに入力
されると、各インバータIN6,IN7,CMOSインバータ×２及
びインバータIN8,IN9により遅延処理され、該インバー
タIN9からアドレス変化信号がＡTDパルスジェネレータ5
Cに出力される。なお、ＡL2はアドレス変化消失部分で
ある。
これにより、ＡTDパルスジェネレータ5Cでは非反転ア
ドレス信号Ａの変化を検出することにより、メモリセル
１のアクセス番地を変更することができる。
ドレス信号Ａの変化を検出することにより、メモリセル
１のアクセス番地を変更することができる。
ところで従来例によれば、遅延回路の各抵抗素子R1〜
R4が各ＣMOSインバータの出力部と次段の各ＣMOSインバ
ータ等の入力部との間に接続されている。
R4が各ＣMOSインバータの出力部と次段の各ＣMOSインバ
ータ等の入力部との間に接続されている。
このため、アドレス信号のパルス幅が短くなりすぎる
と、拡張するべきアドレス信号がノードn4やn8の信号波
形に示したように、その信号の波高部がつぶれてアドレ
ス変化消失部分ＡL1,AL2を生ずることがある。これは、
遅延回路の各抵抗素子R1〜R4と容量素子C1〜C4に係る時
定数により、アドレス信号A,Aが「Ｌ」→「Ｈ」レベル
又「Ｈ」→「Ｌ」レベルの両方について強制的にディレ
イ処理され、それがアドレス変化信号としてインバータ
IN4及びIN9から出力されるためである。
と、拡張するべきアドレス信号がノードn4やn8の信号波
形に示したように、その信号の波高部がつぶれてアドレ
ス変化消失部分ＡL1,AL2を生ずることがある。これは、
遅延回路の各抵抗素子R1〜R4と容量素子C1〜C4に係る時
定数により、アドレス信号A,Aが「Ｌ」→「Ｈ」レベル
又「Ｈ」→「Ｌ」レベルの両方について強制的にディレ
イ処理され、それがアドレス変化信号としてインバータ
IN4及びIN9から出力されるためである。
また、各抵抗素子R1〜R4のプロセスのバラツキや各イ
ンバータIN1,CMOSインバータ等のプロセスのバラツキに
係るトランジスタ特性変化によりディレイ処理が正確に
行われない場合に生ずるものと考えられている。
ンバータIN1,CMOSインバータ等のプロセスのバラツキに
係るトランジスタ特性変化によりディレイ処理が正確に
行われない場合に生ずるものと考えられている。
従って、非常に短いパルス幅のアドレス信号が当該RA
Mに入力された場合に、アドレス信号が変化したのにも
かかわらずＡTD信号が出力されないため、メモリセル１
のアクセス番地が変更されない事態を招くことがある。
仮に、短いパルス幅のアドレス信号の変化を検出するこ
とができた場合であっても、その短いパルス幅のままの
ＡTD信号が次段のデータバスバッファ７等に出力される
ことによって、メモリセル１のデータ破壊を起こすこと
がある。
Mに入力された場合に、アドレス信号が変化したのにも
かかわらずＡTD信号が出力されないため、メモリセル１
のアクセス番地が変更されない事態を招くことがある。
仮に、短いパルス幅のアドレス信号の変化を検出するこ
とができた場合であっても、その短いパルス幅のままの
ＡTD信号が次段のデータバスバッファ７等に出力される
ことによって、メモリセル１のデータ破壊を起こすこと
がある。
これにより、プロセスのバラツキが原因となってアド
レス遷移検出処理を正確に行うことができないという第
１の問題がある。また、アドレス遷移検出回路の信頼性
（感度）の低下から当該半導体記憶装置の書込み／読出
し処理の高速化の妨げとなるという第２の問題がある。
レス遷移検出処理を正確に行うことができないという第
１の問題がある。また、アドレス遷移検出回路の信頼性
（感度）の低下から当該半導体記憶装置の書込み／読出
し処理の高速化の妨げとなるという第２の問題がある。
本発明はかかる従来例の問題点に鑑みて創作されたも
のであり、アドレス信号を変化させる抵抗素子をインバ
ータ入出力間に接続することなく、短いパルス状のアド
レス信号が入力された場合であっても、該アドレス信号
の拡張処理を確実に行って、所定パルス幅のアドレス遷
移検出信号を出力し、回路動作の安定化及び信頼性の向
上を図ることが可能となる半導体集積回路及び半導体記
憶装置の提供を目的とする。
のであり、アドレス信号を変化させる抵抗素子をインバ
ータ入出力間に接続することなく、短いパルス状のアド
レス信号が入力された場合であっても、該アドレス信号
の拡張処理を確実に行って、所定パルス幅のアドレス遷
移検出信号を出力し、回路動作の安定化及び信頼性の向
上を図ることが可能となる半導体集積回路及び半導体記
憶装置の提供を目的とする。
第１図は、本発明に係る半導体集積回路の原理図であ
り、第２図は本発明に係る半導体記憶装置の原理図を示
している。
り、第２図は本発明に係る半導体記憶装置の原理図を示
している。
本発明の半導体集積回路は、第１図に示すように情報
格納番地を指定する複数のアドレスA0〜ｎの一つのアド
レスAiの非反転アドレス信号Aiを補正して非反転補正ア
ドレス信号ＡDiを出力する第１のアドレス拡張回路11A
と、前記一つのアドレスAiの反転アドレス信号▲▼
を補正して反転補正アドレス信号▲▼を出力する
第２のアドレス拡張回路11Bと、前記非反転アドレス信
号Ai,非反転補正アドレス信号ＡDi，反転アドレス信号
▲▼及び反転補正アドレス信号▲▼を入力し
てアドレス遷移検出信号ＡTDを出力する信号発生回路12
とを具備し、前記第1,第２のアドレス拡張回路11A,11B
がｐチャネル型電界効果トランジスタTpとｎチャネル型
電界効果トランジスタTnから成る一段以上の相補形トラ
ンジスタ回路13と、前記相補形トランジスタ回路13の出
力部Opiに接続された容量素子Ｃと、前記ｐチャネル型
電界効果トランジスタTp及びｎチャネル型電界効果トラ
ンジスタTnとの間に直列接続された抵抗素子Ｒから成る
ことを特徴とし、 前記回路において、前記容量素子Ｃが前記相補形トラ
ンジスタ回路13のｐチャネル型電界効果トランジスタTp
側の出力部Opiに接続されていることを特徴とし、 前記回路において、前記容量素子Ｃが前記相補形トラ
ンジスタ回路13のｎチャネル型電界効果トランジスタTn
側の出力部Oniに接続されていることを特徴とする。
格納番地を指定する複数のアドレスA0〜ｎの一つのアド
レスAiの非反転アドレス信号Aiを補正して非反転補正ア
ドレス信号ＡDiを出力する第１のアドレス拡張回路11A
と、前記一つのアドレスAiの反転アドレス信号▲▼
を補正して反転補正アドレス信号▲▼を出力する
第２のアドレス拡張回路11Bと、前記非反転アドレス信
号Ai,非反転補正アドレス信号ＡDi，反転アドレス信号
▲▼及び反転補正アドレス信号▲▼を入力し
てアドレス遷移検出信号ＡTDを出力する信号発生回路12
とを具備し、前記第1,第２のアドレス拡張回路11A,11B
がｐチャネル型電界効果トランジスタTpとｎチャネル型
電界効果トランジスタTnから成る一段以上の相補形トラ
ンジスタ回路13と、前記相補形トランジスタ回路13の出
力部Opiに接続された容量素子Ｃと、前記ｐチャネル型
電界効果トランジスタTp及びｎチャネル型電界効果トラ
ンジスタTnとの間に直列接続された抵抗素子Ｒから成る
ことを特徴とし、 前記回路において、前記容量素子Ｃが前記相補形トラ
ンジスタ回路13のｐチャネル型電界効果トランジスタTp
側の出力部Opiに接続されていることを特徴とし、 前記回路において、前記容量素子Ｃが前記相補形トラ
ンジスタ回路13のｎチャネル型電界効果トランジスタTn
側の出力部Oniに接続されていることを特徴とする。
また、本発明の半導体記憶装置は、情報Ｄを格納する
記憶手段14と、前記記憶手段14の行方向の信号線ＢLiを
選択する行選択手段15と、前記情報Ｄの書込み／読出し
を制御する情報出力手段16と、前記記憶手段14の列方向
の信号線ＷLiを選択する列選択手段17と、前記行選択手
段15及び列選択手段17にアドレスA0〜ｎを供給するアド
レス供給手段18とを具備し、前記アドレス供給手段18が
アドレス遷移検出手段18A及びアドレス入出力手段18Bか
ら成り、前記アドレス遷移検出手段18Aが上記の半導体
集積回路から成ることを特徴とし、 前記装置において、前記アドレス遷移検出手段18Aの
抵抗素子Ｒが前記相補形トランジスタ回路13のｐチャネ
ル型電界効果トランジスタTp及びｎチャネル型電界効果
トランジスタTnのゲートＧと同質の材料により形成され
ていることを特徴とし、上記目的を達成する。
記憶手段14と、前記記憶手段14の行方向の信号線ＢLiを
選択する行選択手段15と、前記情報Ｄの書込み／読出し
を制御する情報出力手段16と、前記記憶手段14の列方向
の信号線ＷLiを選択する列選択手段17と、前記行選択手
段15及び列選択手段17にアドレスA0〜ｎを供給するアド
レス供給手段18とを具備し、前記アドレス供給手段18が
アドレス遷移検出手段18A及びアドレス入出力手段18Bか
ら成り、前記アドレス遷移検出手段18Aが上記の半導体
集積回路から成ることを特徴とし、 前記装置において、前記アドレス遷移検出手段18Aの
抵抗素子Ｒが前記相補形トランジスタ回路13のｐチャネ
ル型電界効果トランジスタTp及びｎチャネル型電界効果
トランジスタTnのゲートＧと同質の材料により形成され
ていることを特徴とし、上記目的を達成する。
本発明の半導体集積回路によれば、第１図に示すよう
に第１のアドレス拡張回路11A,第２のアドレス拡張回路
11B及び信号発生回路12が具備され、該第1,第２のアド
レス拡張回路11A,11Bの一部を構成する抵抗素子Ｒが相
補形トランジスタ回路13のｐチャネル型電界効果トラン
ジスタTp及びｎチャネル型電界効果トランジスタTnとの
間に直列接続され、また、容量素子Ｃが相補形トランジ
スタ回路13のｐチャネル型電界効果トランジスタTp側の
出力部Opiやｎチャネル型電界効果トランジスタTn側の
出力部Oniに接続されている。
に第１のアドレス拡張回路11A,第２のアドレス拡張回路
11B及び信号発生回路12が具備され、該第1,第２のアド
レス拡張回路11A,11Bの一部を構成する抵抗素子Ｒが相
補形トランジスタ回路13のｐチャネル型電界効果トラン
ジスタTp及びｎチャネル型電界効果トランジスタTnとの
間に直列接続され、また、容量素子Ｃが相補形トランジ
スタ回路13のｐチャネル型電界効果トランジスタTp側の
出力部Opiやｎチャネル型電界効果トランジスタTn側の
出力部Oniに接続されている。
例えば、情報格納番地を指定する複数のアドレスA0〜
ｎの一つのアドレスAiの非反転アドレス信号Aiが第１の
アドレス拡張回路11Aにより補正され、その非反転補正
アドレス信号ＡDiが信号発生回路12に出力される。ま
た、一つのアドレスAiの反転アドレス信号▲▼が第
２のアドレス拡張回路11Bにより補正され、その反転補
正アドレス信号▲▼が信号発生回路12に出力され
る。この際に、非反転アドレス信号Aiが「Ｌ」→「Ｈ」
レベル又は「Ｈ」→「Ｌ」レベルに移行するどちらか一
方の場合，すなわち、第1,第２のアドレス拡張回路11A,
11Bの相補形トランジスタ回路13の一段置きに反転補正
アドレス信号▲▼や非反転補正アドレス信号ＡDi
（アドレス変化信号）が遅延（ディレイ）され、それら
が信号発生回路12に出力される。これは、アドレス変化
が「Ｌ」→「Ｈ」レベル又は「Ｈ」→「Ｌ」レベルのど
ちらか一方の場合に、抵抗素子Ｒ及び容量素子Ｃを経由
するディレイが相補形トランジスタ回路13の出力信号に
生じ、他方は容量素子Ｃ×抵抗素子Ｒに係る時定数の影
響を受けなくなるからである。これにより、非反転アド
レス信号Ai,非反転補正アドレス信号ＡDi，反転アドレ
ス信号▲▼及び反転補正アドレス信号▲▼が
信号発生回路12に入力されると、アドレス遷移検出信号
ＡTDが該信号発生回路12から出力される。
ｎの一つのアドレスAiの非反転アドレス信号Aiが第１の
アドレス拡張回路11Aにより補正され、その非反転補正
アドレス信号ＡDiが信号発生回路12に出力される。ま
た、一つのアドレスAiの反転アドレス信号▲▼が第
２のアドレス拡張回路11Bにより補正され、その反転補
正アドレス信号▲▼が信号発生回路12に出力され
る。この際に、非反転アドレス信号Aiが「Ｌ」→「Ｈ」
レベル又は「Ｈ」→「Ｌ」レベルに移行するどちらか一
方の場合，すなわち、第1,第２のアドレス拡張回路11A,
11Bの相補形トランジスタ回路13の一段置きに反転補正
アドレス信号▲▼や非反転補正アドレス信号ＡDi
（アドレス変化信号）が遅延（ディレイ）され、それら
が信号発生回路12に出力される。これは、アドレス変化
が「Ｌ」→「Ｈ」レベル又は「Ｈ」→「Ｌ」レベルのど
ちらか一方の場合に、抵抗素子Ｒ及び容量素子Ｃを経由
するディレイが相補形トランジスタ回路13の出力信号に
生じ、他方は容量素子Ｃ×抵抗素子Ｒに係る時定数の影
響を受けなくなるからである。これにより、非反転アド
レス信号Ai,非反転補正アドレス信号ＡDi，反転アドレ
ス信号▲▼及び反転補正アドレス信号▲▼が
信号発生回路12に入力されると、アドレス遷移検出信号
ＡTDが該信号発生回路12から出力される。
このため、アドレス信号Aiのパルス幅が何らかの原因
により短くなりすぎた場合であっても、従来例のような
非反転補正アドレス信号ＡDi，及び反転補正アドレス信
号▲▼の波高部がつぶれるアドレス変化消失部分
ＡL1,AL2の発生を無くすことが可能となる。
により短くなりすぎた場合であっても、従来例のような
非反転補正アドレス信号ＡDi，及び反転補正アドレス信
号▲▼の波高部がつぶれるアドレス変化消失部分
ＡL1,AL2の発生を無くすことが可能となる。
これにより、短いパルス幅のアドレス信号Aiがアドレ
ス遷移検出回路18Aに入力された場合であっても、その
変化を検出して所定のパルス幅のアドレス遷移検出信号
ＡTDがデータバスバッファ等の次段回路に出力すること
が可能となる。このことで、メモリセルへのアクセス番
地の変更処理を確実に行うことが可能となる。
ス遷移検出回路18Aに入力された場合であっても、その
変化を検出して所定のパルス幅のアドレス遷移検出信号
ＡTDがデータバスバッファ等の次段回路に出力すること
が可能となる。このことで、メモリセルへのアクセス番
地の変更処理を確実に行うことが可能となる。
また、本発明の半導体記憶装置によれば、記憶手段1
4,行選択手段15,情報出力手段16,列選択手段17,アドレ
ス供給手段18が具備され、アドレス供給手段18のアドレ
ス遷移検出手段18Aが上記の半導体集積回路から成って
いる。
4,行選択手段15,情報出力手段16,列選択手段17,アドレ
ス供給手段18が具備され、アドレス供給手段18のアドレ
ス遷移検出手段18Aが上記の半導体集積回路から成って
いる。
例えば、記憶手段14に格納された情報Ｄの読出し処理
をする場合、まず、行選択手段15及び列選択手段17にア
ドレスA0〜ｎがアドレス供給手段18により供給される。
この際に、アドレス遷移検出回路では、短いパルス幅の
アドレス信号Aiが入力された場合であっても、その変化
が検出されて所定のパルス幅のアドレス遷移検出信号Ａ
TDがデータバスバッファ等の情報出力手段16に出力され
る。なお、並行して記憶手段14の行方向の信号線ＢLiが
行選択手段15により選択され、また、記憶手段14の列方
向の信号線ＷLiが列選択手段17により選択され、情報Ｄ
の読出し制御がアドレス遷移検出信号ＡTDに基づいて情
報出力手段16により行われる。
をする場合、まず、行選択手段15及び列選択手段17にア
ドレスA0〜ｎがアドレス供給手段18により供給される。
この際に、アドレス遷移検出回路では、短いパルス幅の
アドレス信号Aiが入力された場合であっても、その変化
が検出されて所定のパルス幅のアドレス遷移検出信号Ａ
TDがデータバスバッファ等の情報出力手段16に出力され
る。なお、並行して記憶手段14の行方向の信号線ＢLiが
行選択手段15により選択され、また、記憶手段14の列方
向の信号線ＷLiが列選択手段17により選択され、情報Ｄ
の読出し制御がアドレス遷移検出信号ＡTDに基づいて情
報出力手段16により行われる。
このため、非常に短いパルス幅のアドレス信号を当該
半導体記憶装置に入力された場合であっても、所定のパ
ルス幅のアドレス遷移検出信号ＡTDに基づいて情報Ｄの
書込み／読出し処理をすることが可能となる。このこと
で、記憶手段14へのアクセス番地の変更処理を確実に行
うことが可能となる。
半導体記憶装置に入力された場合であっても、所定のパ
ルス幅のアドレス遷移検出信号ＡTDに基づいて情報Ｄの
書込み／読出し処理をすることが可能となる。このこと
で、記憶手段14へのアクセス番地の変更処理を確実に行
うことが可能となる。
これにより、従来例のような短いパルス幅のＡTD信号
を原因とする記憶手段14のデータ破壊を極力抑制するこ
とが可能となる。また、アドレス遷移検出回路の信頼性
（感度）が向上するから当該半導体記憶装置の書込み／
読出し処理の高速化を図ることが可能となる。
を原因とする記憶手段14のデータ破壊を極力抑制するこ
とが可能となる。また、アドレス遷移検出回路の信頼性
（感度）が向上するから当該半導体記憶装置の書込み／
読出し処理の高速化を図ることが可能となる。
さらに、本発明の半導体記憶装置によれば、アドレス
遷移検出手段18Aの抵抗素子Ｒが前記相補形トランジス
タ回路13のｐチャネル型電界効果トランジスタTp及びｎ
チャネル型電界効果トランジスタTnのゲートＧと同質の
材料により形成されている。
遷移検出手段18Aの抵抗素子Ｒが前記相補形トランジス
タ回路13のｐチャネル型電界効果トランジスタTp及びｎ
チャネル型電界効果トランジスタTnのゲートＧと同質の
材料により形成されている。
このため、各相補形トランジスタ回路（インバータ）
13のプロセスのバラツキに係るトランジスタ特性変化
は、そのまま各抵抗素子R1〜R4のプロセスのバラツキに
比例する。このことから、素子間のプロセスのバラツキ
にほとんど無関係にディレイ処理を正確に行うことが可
能となる。
13のプロセスのバラツキに係るトランジスタ特性変化
は、そのまま各抵抗素子R1〜R4のプロセスのバラツキに
比例する。このことから、素子間のプロセスのバラツキ
にほとんど無関係にディレイ処理を正確に行うことが可
能となる。
これにより、アドレス遷移検出動作の安定化及び当該
半導体記憶装置の信頼性の向上を図ることが可能とな
る。
半導体記憶装置の信頼性の向上を図ることが可能とな
る。
次に図を参照しながら本発明の実施例について説明を
する。
する。
第３〜第７図は、本発明の実施例に係る半導体集積回
路及び半導体記憶装置を説明する図である。
路及び半導体記憶装置を説明する図である。
（ｉ）第１の実施例の説明 第３図は、本発明の第１の実施例に係るアドレス遷移
検出回路の構成図を示している。
検出回路の構成図を示している。
図において、例えば、RAM等のメモリセルのアクセス
番地を変更する際のアドレス信号Ａの変化を検出するア
ドレス遷移検出回路は、第１のアドレス遅延回路21A,第
２のアドレス遅延回路21B及びATDパルスジェネレータ22
から成る。
番地を変更する際のアドレス信号Ａの変化を検出するア
ドレス遷移検出回路は、第１のアドレス遅延回路21A,第
２のアドレス遅延回路21B及びATDパルスジェネレータ22
から成る。
すなわち、第１のアドレス遅延回路21Aは第１のアド
レス拡張回路11Aの一実施例であり、情報格納番地を指
定する複数のアドレスA0〜ｎの一つのアドレスAiの非反
転アドレス信号Aiを遅延（補正）して非反転補正アドレ
ス信号ＡDiの一例となるアドレス変化信号を出力するも
のである。また、第１のアドレス遅延回路21Aはインバ
ータIN1,IN2と、複数の相補形トランジスタ回路13の一
例となるｐチャネル型電界効果トランジスタ（以下単に
トランジスタTpiという）Tp12,Tp13及びｎチャネル型電
界効果トランジスタ（以下単にトランジスタTniとい
う）Tn12,Tn13から成る二段のＣMOSインバータ23と、各
ＣMOSインバータの出力部On1やOp1に接続された容量素
子C11,C12と、該トランジスタTp12,トランジスタTn12や
トランジスタTp13,トランジスタTn13との間に直列接続
された抵抗素子R11,R12と、トランジスタTp14,Tp14及び
トランジスタTn15,Tn15から成る他のＣMOSインバータ24
から成る。
レス拡張回路11Aの一実施例であり、情報格納番地を指
定する複数のアドレスA0〜ｎの一つのアドレスAiの非反
転アドレス信号Aiを遅延（補正）して非反転補正アドレ
ス信号ＡDiの一例となるアドレス変化信号を出力するも
のである。また、第１のアドレス遅延回路21Aはインバ
ータIN1,IN2と、複数の相補形トランジスタ回路13の一
例となるｐチャネル型電界効果トランジスタ（以下単に
トランジスタTpiという）Tp12,Tp13及びｎチャネル型電
界効果トランジスタ（以下単にトランジスタTniとい
う）Tn12,Tn13から成る二段のＣMOSインバータ23と、各
ＣMOSインバータの出力部On1やOp1に接続された容量素
子C11,C12と、該トランジスタTp12,トランジスタTn12や
トランジスタTp13,トランジスタTn13との間に直列接続
された抵抗素子R11,R12と、トランジスタTp14,Tp14及び
トランジスタTn15,Tn15から成る他のＣMOSインバータ24
から成る。
なお、容量素子C11はＣMOSインバータ23のトランジス
タTn12側の出力部On1に接続され、また、容量素子C12は
ＣMOSインバータ23のトランジスタTp13の出力部Op1に接
続されている。
タTn12側の出力部On1に接続され、また、容量素子C12は
ＣMOSインバータ23のトランジスタTp13の出力部Op1に接
続されている。
第２のアドレス遅延回路21Bは第２のアドレス拡張回
路11Bの一実施例であり、先のアドレスA0〜ｎの一つの
アドレスAiの反転アドレス信号▲▼を遅延して反転
補正アドレス信号▲▼の一例となるアドレス変化
信号を出力するものである。第２のアドレス遅延回路21
AはトランジスタTp11,Tn11から成るインバータと、トラ
ンジスタTp16,Tp17及びトランジスタTn16,Tn17から成る
二段のＣMOSインバータ23と、各ＣMOSインバータの出力
部On2やOp2に接続された容量素子C13,C14と、トランジ
スタTp16,トランジスタTn16やトランジスタTp17,トラン
ジスタTn17との間に直列接続された抵抗素子R13,R14
と、トランジスタTp18,Tp18及びトランジスタTn19,Tn19
から成る他のＣMOSインバータ24から成る。
路11Bの一実施例であり、先のアドレスA0〜ｎの一つの
アドレスAiの反転アドレス信号▲▼を遅延して反転
補正アドレス信号▲▼の一例となるアドレス変化
信号を出力するものである。第２のアドレス遅延回路21
AはトランジスタTp11,Tn11から成るインバータと、トラ
ンジスタTp16,Tp17及びトランジスタTn16,Tn17から成る
二段のＣMOSインバータ23と、各ＣMOSインバータの出力
部On2やOp2に接続された容量素子C13,C14と、トランジ
スタTp16,トランジスタTn16やトランジスタTp17,トラン
ジスタTn17との間に直列接続された抵抗素子R13,R14
と、トランジスタTp18,Tp18及びトランジスタTn19,Tn19
から成る他のＣMOSインバータ24から成る。
なお、容量素子C13はＣMOSインバータ23のトランジス
タTn16側の出力部On2に接続され、また、容量素子C14は
ＣMOSインバータ32のトランジスタTp17の出力部Op2に接
続されている。この遅延回路の機能は、抵抗素子R1j
〔ｊ＝1,2…〕，容量素子C1jの時定数によりアドレス信
号Aiに任意に遅延させるものである。ここで、従来例と
異なるのは、非反転アドレス信号Aiが「Ｌ」→「Ｈ」レ
ベル又は「Ｈ」→「Ｌ」レベルに移行するどちらか一方
の場合に遅延（ディレイ）されるものである。
タTn16側の出力部On2に接続され、また、容量素子C14は
ＣMOSインバータ32のトランジスタTp17の出力部Op2に接
続されている。この遅延回路の機能は、抵抗素子R1j
〔ｊ＝1,2…〕，容量素子C1jの時定数によりアドレス信
号Aiに任意に遅延させるものである。ここで、従来例と
異なるのは、非反転アドレス信号Aiが「Ｌ」→「Ｈ」レ
ベル又は「Ｈ」→「Ｌ」レベルに移行するどちらか一方
の場合に遅延（ディレイ）されるものである。
すなわち、第1,第２のアドレス遅延回路21A,21BのＣM
OSインバータ23の一段置きに反転補正アドレス信号▲
▼や非反転補正アドレス信号ＡDi（アドレス変化信
号）が遅延（ディレイ）されて、それらがATDパルスジ
ェネレータ22に出力される。
OSインバータ23の一段置きに反転補正アドレス信号▲
▼や非反転補正アドレス信号ＡDi（アドレス変化信
号）が遅延（ディレイ）されて、それらがATDパルスジ
ェネレータ22に出力される。
ATDパルスジェネレータ22は信号発生回路12の一実施
例であり、非反転アドレス信号Ai,非反転補正アドレス
信号ＡDi，反転アドレス信号▲▼及び反転補正アド
レス信号▲▼を入力してアドレス遷移検出信号Ａ
TDを出力するものである。ATDパルスジェネレータ22は
ｐチャネル型電界効果トランジスタTp20〜Tp23及びｎチ
ャネル型電界効果トランジスタTn20〜Tn23から成る。ま
た、非反転アドレス信号AiはトランジスタTp20とTn23と
のゲートに入力され、非反転補正アドレス信号ＡDiがト
ランジスタTp22とTn22とのゲートに入力され、反転アド
レス信号▲▼がトランジスタTp21とTn22とのゲート
に入力され、反転補正アドレス信号▲▼がトラン
ジスタTp23とTn21とのゲートにそれぞれ入力される。な
お、アドレス遷移検出信号ＡTDはトランジスタTp22,Tn2
0とTp23,Tn21の各ドレインが接続された点から出力され
る。
例であり、非反転アドレス信号Ai,非反転補正アドレス
信号ＡDi，反転アドレス信号▲▼及び反転補正アド
レス信号▲▼を入力してアドレス遷移検出信号Ａ
TDを出力するものである。ATDパルスジェネレータ22は
ｐチャネル型電界効果トランジスタTp20〜Tp23及びｎチ
ャネル型電界効果トランジスタTn20〜Tn23から成る。ま
た、非反転アドレス信号AiはトランジスタTp20とTn23と
のゲートに入力され、非反転補正アドレス信号ＡDiがト
ランジスタTp22とTn22とのゲートに入力され、反転アド
レス信号▲▼がトランジスタTp21とTn22とのゲート
に入力され、反転補正アドレス信号▲▼がトラン
ジスタTp23とTn21とのゲートにそれぞれ入力される。な
お、アドレス遷移検出信号ＡTDはトランジスタTp22,Tn2
0とTp23,Tn21の各ドレインが接続された点から出力され
る。
また、n1〜n8はノードであり、各インバータの信号出
力を観測する主要位置を示している。ノードn1は第１の
アドレス遅延回路21AのＣMOSインバータ23のゲート入力
部であり、ノードn21はそのトランジスタTp12のドレイ
ンと抵抗素子R11の接続点である。また、ノードn22は抵
抗素子R11と容量素子C11の接続点であり、ノードn31は
そのトランジスタTp13のドレインと抵抗素子R12の接続
点である。ノードn32は抵抗素子R12と容量素子C12の接
続点であり、ノードn4は第１のアドレス遅延回路21Aの
出力部となる他のＣMOSインバータ24のトランジスタTp1
5,Tn15のドレイン接続部である。さらに、ノードn5は第
２のアドレス遅延回路21BのＣMOSインバータ23のゲート
入力部であり、ノードn61はそのトランジスタTp16のド
レインと抵抗素子R13の接続点である。また、ノードn62
は抵抗素子R13と容量素子C13の接続点であり、ノードn7
1はそのトランジスタTp18のドレインと抵抗素子R14の接
続点である。ノードn72は抵抗素子R14と容量素子C14の
接続点であり、ノードn8は第２のアドレス遅延回路21B
の出力部となる他のＣMOSインバータ24のトランジスタT
p19,Tn19のドレイン接続部である。
力を観測する主要位置を示している。ノードn1は第１の
アドレス遅延回路21AのＣMOSインバータ23のゲート入力
部であり、ノードn21はそのトランジスタTp12のドレイ
ンと抵抗素子R11の接続点である。また、ノードn22は抵
抗素子R11と容量素子C11の接続点であり、ノードn31は
そのトランジスタTp13のドレインと抵抗素子R12の接続
点である。ノードn32は抵抗素子R12と容量素子C12の接
続点であり、ノードn4は第１のアドレス遅延回路21Aの
出力部となる他のＣMOSインバータ24のトランジスタTp1
5,Tn15のドレイン接続部である。さらに、ノードn5は第
２のアドレス遅延回路21BのＣMOSインバータ23のゲート
入力部であり、ノードn61はそのトランジスタTp16のド
レインと抵抗素子R13の接続点である。また、ノードn62
は抵抗素子R13と容量素子C13の接続点であり、ノードn7
1はそのトランジスタTp18のドレインと抵抗素子R14の接
続点である。ノードn72は抵抗素子R14と容量素子C14の
接続点であり、ノードn8は第２のアドレス遅延回路21B
の出力部となる他のＣMOSインバータ24のトランジスタT
p19,Tn19のドレイン接続部である。
第４図は、本発明の第１の実施例に係るアドレス遷移
検出回路の動作タイムチャートであり、同図（ａ）は、
非反転アドレス信号Ａと第１のアドレス遅延回路21Aの
各ノード（出力ポイント）n1〜n4の信号波形の変化を示
している。
検出回路の動作タイムチャートであり、同図（ａ）は、
非反転アドレス信号Ａと第１のアドレス遅延回路21Aの
各ノード（出力ポイント）n1〜n4の信号波形の変化を示
している。
図において、例えば、メモリセル等の情報格納番地を
指定する複数のアドレス信号A0〜ｎの一つのアドレス信
号Aiの非反転アドレス信号Ａが第１のアドレス遅延回路
21Aに入力されると、各インバータIN,IN2,CMOSインバー
タ23及び他のインバータ24により遅延処理され、該イン
バータ24からアドレス変化信号がＡTDパルスジェネレー
タ22に出力される。なお、ＳW1は拡張されたアドレス信
号であり、第１のアドレス遅延回路21Aの出力部のノー
ドn4における信号波形である。これは、パルス状の短い
アドレス信号がインバータIN1に入力された際に従来例
の回路構成ではアドレス変化消失部分ＡL1を招くのに対
して本発明の実施例では、アドレス変化が「Ｌ」→
「Ｈ」レベル又は「Ｈ」→「Ｌ」レベルのどちらか一方
のＣMOSインバータ23の出力に、抵抗素子R11及び容量素
子C11を経由するディレイが生じ、他方の容量素子C13×
抵抗素子R13に係る時定数の影響を受けなくなるからで
ある。
指定する複数のアドレス信号A0〜ｎの一つのアドレス信
号Aiの非反転アドレス信号Ａが第１のアドレス遅延回路
21Aに入力されると、各インバータIN,IN2,CMOSインバー
タ23及び他のインバータ24により遅延処理され、該イン
バータ24からアドレス変化信号がＡTDパルスジェネレー
タ22に出力される。なお、ＳW1は拡張されたアドレス信
号であり、第１のアドレス遅延回路21Aの出力部のノー
ドn4における信号波形である。これは、パルス状の短い
アドレス信号がインバータIN1に入力された際に従来例
の回路構成ではアドレス変化消失部分ＡL1を招くのに対
して本発明の実施例では、アドレス変化が「Ｌ」→
「Ｈ」レベル又は「Ｈ」→「Ｌ」レベルのどちらか一方
のＣMOSインバータ23の出力に、抵抗素子R11及び容量素
子C11を経由するディレイが生じ、他方の容量素子C13×
抵抗素子R13に係る時定数の影響を受けなくなるからで
ある。
同図（ｂ）は、反転アドレス信号と第２のアドレス
遅延回路22Bの各ノードn5〜n8及びＡTD信号に係る信号
波形の変化を示している。
遅延回路22Bの各ノードn5〜n8及びＡTD信号に係る信号
波形の変化を示している。
図において、非反転アドレス信号ＡがトランジスタTp
11,Tn11から成るインバータにより反転処理されて第２
のアドレス遅延回路21Bに入力されると、ＣMOSインバー
タ23及びインバータ24により遅延処理され、該インバー
タ24からアドレス変化信号▲▼がＡTDパルスジェ
ネレータ22に出力される。なお、ＳW2は拡張されたアド
レス信号であり、第２のアドレス遅延回路21Bの出力部
のノードn8における信号波形である。これも第１のアド
レス遅延回路21Aの拡張されたアドレス信号ＳW1と同様
にアドレス変化が「Ｌ」→「Ｈ」レベル又は「Ｈ」→
「Ｌ」レベルのどちらか一方のＣMOSインバータ23の出
力に、抵抗素子R12及び容量素子C12を経由するディレイ
が生じ、他方の容量素子C14×抵抗素子R14に係る時定数
の影響を受けなくなるからである。
11,Tn11から成るインバータにより反転処理されて第２
のアドレス遅延回路21Bに入力されると、ＣMOSインバー
タ23及びインバータ24により遅延処理され、該インバー
タ24からアドレス変化信号▲▼がＡTDパルスジェ
ネレータ22に出力される。なお、ＳW2は拡張されたアド
レス信号であり、第２のアドレス遅延回路21Bの出力部
のノードn8における信号波形である。これも第１のアド
レス遅延回路21Aの拡張されたアドレス信号ＳW1と同様
にアドレス変化が「Ｌ」→「Ｈ」レベル又は「Ｈ」→
「Ｌ」レベルのどちらか一方のＣMOSインバータ23の出
力に、抵抗素子R12及び容量素子C12を経由するディレイ
が生じ、他方の容量素子C14×抵抗素子R14に係る時定数
の影響を受けなくなるからである。
これにより、ＡTDパルスジェネレータ22では非反転ア
ドレス信号Ａの変化が確実に検出されることにより、メ
モリセル等のアクセス番地を変更する際のＡTD信号を出
力することができる。
ドレス信号Ａの変化が確実に検出されることにより、メ
モリセル等のアクセス番地を変更する際のＡTD信号を出
力することができる。
このようにして、本発明の第１の実施例に係るアドレ
ス遷移検出回路によれば、第３図に示すように第１のア
ドレス遅延回路21A,第２のアドレス遅延回路21B及びATD
パルスジェネレータ22が具備され、該第1,第２のアドレ
ス遅延回路21A,21Bの一部を構成する抵抗素子R11〜R14
がＣMOSインバータ23のトランジスタTp12,Tn12,Tp13,Tn
13及びトランジスタTp16,Tn16 Tp17,Tn17との間に直列
接続され、容量素子C11〜C14がＣMOSインバータ23のト
ランジスタTn12,Tn16側の出力部On1,On2やトランジスタ
Tp13,Tp18側の出力部Op1,Op2に接続されている。
ス遷移検出回路によれば、第３図に示すように第１のア
ドレス遅延回路21A,第２のアドレス遅延回路21B及びATD
パルスジェネレータ22が具備され、該第1,第２のアドレ
ス遅延回路21A,21Bの一部を構成する抵抗素子R11〜R14
がＣMOSインバータ23のトランジスタTp12,Tn12,Tp13,Tn
13及びトランジスタTp16,Tn16 Tp17,Tn17との間に直列
接続され、容量素子C11〜C14がＣMOSインバータ23のト
ランジスタTn12,Tn16側の出力部On1,On2やトランジスタ
Tp13,Tp18側の出力部Op1,Op2に接続されている。
このため、情報格納番地を指定する複数のアドレスA0
〜ｎの一つのアドレスAiの非反転アドレス信号Aiが第１
のアドレス遅延回路21Aにより遅延され、その非反転補
正アドレス信号ＡDiがATDパルスジェネレータ22に出力
され、また、一つのアドレスAiの反転アドレス信号▲
▼が第２のアドレス遅延回路21Bにより遅延されて反
転補正アドレス信号▲▼がATDパルスジェネレー
タ22に出力される際に、非反転アドレス信号Aiが「Ｌ」
→「Ｈ」レベル又は「Ｈ」→「Ｌ」レベルに移行するど
ちらか一方の場合，すなわち、第1,第２のアドレス遅延
回路21A,21のＣMOSインバータ23の一段置きに反転補正
アドレス信号▲▼や非反転補正アドレス信号ＡDi
（アドレス変化信号）が遅延（ディレイ）される。
〜ｎの一つのアドレスAiの非反転アドレス信号Aiが第１
のアドレス遅延回路21Aにより遅延され、その非反転補
正アドレス信号ＡDiがATDパルスジェネレータ22に出力
され、また、一つのアドレスAiの反転アドレス信号▲
▼が第２のアドレス遅延回路21Bにより遅延されて反
転補正アドレス信号▲▼がATDパルスジェネレー
タ22に出力される際に、非反転アドレス信号Aiが「Ｌ」
→「Ｈ」レベル又は「Ｈ」→「Ｌ」レベルに移行するど
ちらか一方の場合，すなわち、第1,第２のアドレス遅延
回路21A,21のＣMOSインバータ23の一段置きに反転補正
アドレス信号▲▼や非反転補正アドレス信号ＡDi
（アドレス変化信号）が遅延（ディレイ）される。
これは、アドレス変化が「Ｌ」→「Ｈ」レベル又は
「Ｈ」→「Ｌ」レベルのどちらか一方のＣMOSインバー
タ23の出力に、抵抗素子R11,R12（又はR13,R13）及び容
量素子C11,C12（又はC13,C14）を経由するディレイを生
じ、他方は容量素子〔C11〜C14）×抵抗素子〔R11〜R1
4〕に係る時定数の影響を受けなくなるからである。こ
れにより、非反転アドレス信号Ai,非反転補正アドレス
信号ＡDi，反転アドレス信号▲▼及び反転補正アド
レス信号▲▼がATDパルスジェネレータ22に入力
されると、アドレス遷移検出信号ＡTDがATDパルスジェ
ネレータ22から出力される。
「Ｈ」→「Ｌ」レベルのどちらか一方のＣMOSインバー
タ23の出力に、抵抗素子R11,R12（又はR13,R13）及び容
量素子C11,C12（又はC13,C14）を経由するディレイを生
じ、他方は容量素子〔C11〜C14）×抵抗素子〔R11〜R1
4〕に係る時定数の影響を受けなくなるからである。こ
れにより、非反転アドレス信号Ai,非反転補正アドレス
信号ＡDi，反転アドレス信号▲▼及び反転補正アド
レス信号▲▼がATDパルスジェネレータ22に入力
されると、アドレス遷移検出信号ＡTDがATDパルスジェ
ネレータ22から出力される。
このことで、アドレス信号Aiのパルス幅が何らかの原
因により短くなりすぎた場合であっても、従来例のよう
な非反転補正アドレス信号ＡDi，及び反転補正アドレス
信号▲▼の波高部がつぶれるアドレス変化消失部
分ＡL1,AL2の発生を無くすこと可能となる。
因により短くなりすぎた場合であっても、従来例のよう
な非反転補正アドレス信号ＡDi，及び反転補正アドレス
信号▲▼の波高部がつぶれるアドレス変化消失部
分ＡL1,AL2の発生を無くすこと可能となる。
これにより、短いパルス幅のアドレス信号Aiがアドレ
ス遷移検出回路に入力された場合であっても、その変化
を検出して所定のパルス幅のアドレス遷移検出信号ＡTD
がデータバスバッファ等の次段回路の出力することが可
能となる。このことで、メモリセルへのアクセス番地の
変更処理を確実に行うことが可能となる。
ス遷移検出回路に入力された場合であっても、その変化
を検出して所定のパルス幅のアドレス遷移検出信号ＡTD
がデータバスバッファ等の次段回路の出力することが可
能となる。このことで、メモリセルへのアクセス番地の
変更処理を確実に行うことが可能となる。
（ii）第２の実施例の説明 第５図は、本発明の第２の実施例に係るアドレス遷移
検出回路の構成図である。
検出回路の構成図である。
図において、第１の実施例と異なるのは第２の実施例
では反転アドレス遷移検出信号▲▼がATDパルス
ジェネレータ22から出力されるものである。
では反転アドレス遷移検出信号▲▼がATDパルス
ジェネレータ22から出力されるものである。
すなわち、第２の実施例に係るアドレス遷移検出回路
は第１のアドレス遅延回路24A,第２のアドレス遅延回路
24B及びATDパルスジェネレータ25から成り、その相違点
は第１のアドレス遅延回路24AのＣMOSインバータの遅延
回路を構成する容量素子C11,C12がトランジスタTp12や
トランジスタTn13の出力部Op3やOn3に接続されるもので
ある。また、第２のアドレス遅延回路24BのＣMOSインバ
ータの遅延回路を構成する容量素子C13,C14がトランジ
スタTp16やトランジスタTn17の出力部Op4やOn4に接続さ
れるものである。なお、該トランジスタTp12,トランジ
スタTn12やトランジスタTp13やトランジスタTn14との間
に直列接続された抵抗素子R11,R12は第１の実施例と同
様である。また、第１のアドレス遅延回路24Aのインバ
ータIN1,IN2は場合によって設けなくとも良い。
は第１のアドレス遅延回路24A,第２のアドレス遅延回路
24B及びATDパルスジェネレータ25から成り、その相違点
は第１のアドレス遅延回路24AのＣMOSインバータの遅延
回路を構成する容量素子C11,C12がトランジスタTp12や
トランジスタTn13の出力部Op3やOn3に接続されるもので
ある。また、第２のアドレス遅延回路24BのＣMOSインバ
ータの遅延回路を構成する容量素子C13,C14がトランジ
スタTp16やトランジスタTn17の出力部Op4やOn4に接続さ
れるものである。なお、該トランジスタTp12,トランジ
スタTn12やトランジスタTp13やトランジスタTn14との間
に直列接続された抵抗素子R11,R12は第１の実施例と同
様である。また、第１のアドレス遅延回路24Aのインバ
ータIN1,IN2は場合によって設けなくとも良い。
ATDパルスジェネレータ25はｐチャネル型電界効果ト
ランジスタTp24〜Tp27及びｎチャネル型電界効果トラン
ジスタTn24〜Tn27から成る。また、非反転アドレス信号
AiはトランジスタTp26とTn24とのゲートに入力され、非
反転補正アドレス信号ＡDiがトランジスタTp25とTn26と
のゲートに入力され、反転アドレス信号▲▼がトラ
ンジスタTp27とTn25とのゲートに入力され、反転補正ア
ドレス信号▲▼がトランジスタTp24とTn27とのゲ
ートにそれぞれ入力される。なお、反転アドレス遷移検
出信号▲▼はトランジスタTp26,Tn24とTp27,Tn25
の各ドレインが接続された点から出力される。
ランジスタTp24〜Tp27及びｎチャネル型電界効果トラン
ジスタTn24〜Tn27から成る。また、非反転アドレス信号
AiはトランジスタTp26とTn24とのゲートに入力され、非
反転補正アドレス信号ＡDiがトランジスタTp25とTn26と
のゲートに入力され、反転アドレス信号▲▼がトラ
ンジスタTp27とTn25とのゲートに入力され、反転補正ア
ドレス信号▲▼がトランジスタTp24とTn27とのゲ
ートにそれぞれ入力される。なお、反転アドレス遷移検
出信号▲▼はトランジスタTp26,Tn24とTp27,Tn25
の各ドレインが接続された点から出力される。
このようにして、本発明の第２の実施例に係るアドレ
ス遷移検出回路によれば、第５図に示すように第１のア
ドレス遅延回路24A,第２のアドレス遅延回路24B及びATD
パルスジェネレータ25が具備され、該第1,第２のアドレ
ス遅延回路24A,24Bの一部を構成する抵抗素子R11〜R14
がＣMOSインバータのトランジスタTp12,Tn12,Tp13,Tn1
3,トランジスタTp16,Tn16及びTp17,Tn17との間に直列接
続され、容量素子C11〜C14がＣMOSインバータのトラン
ジスタTp12,Tn13側の出力部Op3,On3やトランジスタTp1
6,Tn17側の出力部Op4,On4に接続されている。
ス遷移検出回路によれば、第５図に示すように第１のア
ドレス遅延回路24A,第２のアドレス遅延回路24B及びATD
パルスジェネレータ25が具備され、該第1,第２のアドレ
ス遅延回路24A,24Bの一部を構成する抵抗素子R11〜R14
がＣMOSインバータのトランジスタTp12,Tn12,Tp13,Tn1
3,トランジスタTp16,Tn16及びTp17,Tn17との間に直列接
続され、容量素子C11〜C14がＣMOSインバータのトラン
ジスタTp12,Tn13側の出力部Op3,On3やトランジスタTp1
6,Tn17側の出力部Op4,On4に接続されている。
このため、情報格納番地を指定する複数のアドレスA0
〜ｎの一つのアドレスAiの非反転アドレス信号Aiが第１
のアドレス遅延回路24Aにより遅延され、その非反転補
正アドレス信号ＡDiがATDパルスジェネレータ25に出力
され、また、一つのアドレスAiの反転アドレス信号▲
▼が第２のアドレス遅延回路24Bにより遅延されて反
転補正アドレス信号▲▼がATDパルスジェネレー
タ25に出力される際に、第１の実施例と同様に非反転ア
ドレス信号Aiが「Ｌ」→「Ｈ」レベル又は「Ｈ」→
「Ｌ」レベルに移行するどちらか一方の場合，すなわ
ち、第1,第２のアドレス遅延回路24A,24BのＣMOSインバ
ータ23の一段置きに反転補正アドレス信号▲▼や
非反転補正アドレス信号ＡDi（アドレス変化信号）が遅
延（ディレイ）される。
〜ｎの一つのアドレスAiの非反転アドレス信号Aiが第１
のアドレス遅延回路24Aにより遅延され、その非反転補
正アドレス信号ＡDiがATDパルスジェネレータ25に出力
され、また、一つのアドレスAiの反転アドレス信号▲
▼が第２のアドレス遅延回路24Bにより遅延されて反
転補正アドレス信号▲▼がATDパルスジェネレー
タ25に出力される際に、第１の実施例と同様に非反転ア
ドレス信号Aiが「Ｌ」→「Ｈ」レベル又は「Ｈ」→
「Ｌ」レベルに移行するどちらか一方の場合，すなわ
ち、第1,第２のアドレス遅延回路24A,24BのＣMOSインバ
ータ23の一段置きに反転補正アドレス信号▲▼や
非反転補正アドレス信号ＡDi（アドレス変化信号）が遅
延（ディレイ）される。
このことで、アドレス信号Aiのパルス幅が何らかの原
因により短くなりすぎた場合であっても、従来例のよう
な非反転補正アドレス信号ADi,及び反転補正アドレス信
号▲▼の波高部がつぶれるアドレス変化消失部分
ＡL1,AL2の発生を無くすことが可能となる。
因により短くなりすぎた場合であっても、従来例のよう
な非反転補正アドレス信号ADi,及び反転補正アドレス信
号▲▼の波高部がつぶれるアドレス変化消失部分
ＡL1,AL2の発生を無くすことが可能となる。
これにより、第１の実施例と同様に短いパルス幅のア
ドレス信号Aiがアドレス遷移検出回路に入力された場合
であっても、その変化を検出して所定のパルス幅の反転
アドレス遷移検出信号▲▼がデータバスバッファ
等の次段回路に出力することが可能となる。このこと
で、第１の実施例と同様にメモリセルへのアクセス番地
の変更処理を確実に行うことが可能となる。
ドレス信号Aiがアドレス遷移検出回路に入力された場合
であっても、その変化を検出して所定のパルス幅の反転
アドレス遷移検出信号▲▼がデータバスバッファ
等の次段回路に出力することが可能となる。このこと
で、第１の実施例と同様にメモリセルへのアクセス番地
の変更処理を確実に行うことが可能となる。
（iii）第１の応用例の説明 第６図は、本発明の第１の実施例に係る半導体記憶装
置の構成図であり、スタティクRAM等のブロック図を示
している。
置の構成図であり、スタティクRAM等のブロック図を示
している。
図において、アドレス信号の変化を検出してメモリセ
ルのアクセス番地を変更するスタティクRAMは、メモリ
セルアレイ26,コラムデコーダ27,データ出力回路28,ロ
ウデコーダ29及びアドレス供給回路30等から成る。
ルのアクセス番地を変更するスタティクRAMは、メモリ
セルアレイ26,コラムデコーダ27,データ出力回路28,ロ
ウデコーダ29及びアドレス供給回路30等から成る。
すなわち、メモリセルアレイ26は記憶手段14の一実施
例であり、情報Ｄを格納するものである。メモリセルア
レイ26にはフリップフッロプ回路等のセルijが使用され
る。
例であり、情報Ｄを格納するものである。メモリセルア
レイ26にはフリップフッロプ回路等のセルijが使用され
る。
コラムデコーダ27は行選択手段15の一実施例であり、
メモリセルアレイ26の行方向のビット線ＢLi,BLiに接続
されたセルijを選択するものである。
メモリセルアレイ26の行方向のビット線ＢLi,BLiに接続
されたセルijを選択するものである。
データ出力回路28は情報出力手段16の一実施例であ
り、情報Ｄの書込み／読出しを制御するものである。デ
ータ出力回路28はデータバスリセット回路28A,データバ
ス増幅回路28B,バス活性化信号（以下ＳBE信号という）
発生回路28C,バスリセット信号（以下ＢSR信号という）
発生回路28D,データバス28E及びセンスアンプＡMP1〜Ａ
MPjから成る。
り、情報Ｄの書込み／読出しを制御するものである。デ
ータ出力回路28はデータバスリセット回路28A,データバ
ス増幅回路28B,バス活性化信号（以下ＳBE信号という）
発生回路28C,バスリセット信号（以下ＢSR信号という）
発生回路28D,データバス28E及びセンスアンプＡMP1〜Ａ
MPjから成る。
ロウデコーダ29は列選択手段17の一実施例であり、メ
モリセルアレイ26の列方向のワード線ＷL0〜ＷLiを選択
するものである。
モリセルアレイ26の列方向のワード線ＷL0〜ＷLiを選択
するものである。
アドレス供給回路30はアドレス供給手段18の一実施例
であり、コラムデコーダ27,ロウデコーダ29にアドレスA
0〜ｎを供給するものである。また、アドレス供給回路3
0はアドレス遷移検出回路30A及びアドレス入出力手段18
Bの一例となるアドレスバッファプリデコーダ30Bから成
り、該アドレス遷移検出回路30Aが第1,第２の実施例に
係るアドレス遷移検出回路から成ることを特徴としてい
る。
であり、コラムデコーダ27,ロウデコーダ29にアドレスA
0〜ｎを供給するものである。また、アドレス供給回路3
0はアドレス遷移検出回路30A及びアドレス入出力手段18
Bの一例となるアドレスバッファプリデコーダ30Bから成
り、該アドレス遷移検出回路30Aが第1,第２の実施例に
係るアドレス遷移検出回路から成ることを特徴としてい
る。
すなわち、アドレス遷移検出回路30Aはアドレス信号A
0の変化を検出するアドレス遅延回路300及びその変化に
基づいて第１のアドレス遷移検出信号ＡTD0信号を出力
するＡTDパルスジェネレータ310と、アドレス信号A1の
変化を検出するアドレス遅延回路301及びその変化に基
づいて第２のアドレス遷移検出信号ＡTD1信号を出力す
るＡTDパルスジェネレータ311と、アドレス信号Anの変
化を検出するアドレス遅延回路30n及びその変化に基づ
いて第ｎのアドレス遷移検出信号ＡTDn信号を出力する
ＡTDパルスジェネレータ31nDと、第１〜第ｎのアドレス
遷移検出信号ＡTD0〜ＡTDn信号のｎ入力OR論理演算処理
をするOR論理回路32から成る。
0の変化を検出するアドレス遅延回路300及びその変化に
基づいて第１のアドレス遷移検出信号ＡTD0信号を出力
するＡTDパルスジェネレータ310と、アドレス信号A1の
変化を検出するアドレス遅延回路301及びその変化に基
づいて第２のアドレス遷移検出信号ＡTD1信号を出力す
るＡTDパルスジェネレータ311と、アドレス信号Anの変
化を検出するアドレス遅延回路30n及びその変化に基づ
いて第ｎのアドレス遷移検出信号ＡTDn信号を出力する
ＡTDパルスジェネレータ31nDと、第１〜第ｎのアドレス
遷移検出信号ＡTD0〜ＡTDn信号のｎ入力OR論理演算処理
をするOR論理回路32から成る。
また、アドレス遷移検出回路30Aの抵抗素子Ｒが第1,
第２の実施例に係るＣMOSインバータのｐチャネル型電
界効果トランジスタＴpi及びｎチャネル型電界効果トラ
ンジスタTniのゲートＧと同質の材料により形成されて
いる。
第２の実施例に係るＣMOSインバータのｐチャネル型電
界効果トランジスタＴpi及びｎチャネル型電界効果トラ
ンジスタTniのゲートＧと同質の材料により形成されて
いる。
このようにして、本発明の第１の実施例に係るスタテ
ィクRAMによれば、メモリセルアレイ26,コラムデコーダ
27,データ出力回路28,ロウデコーダ29,アドレス供給回
路30が具備され、アドレス供給回路30のアドレス遷移検
出回路30Aが第1,第２の実施例に係るアドレス遷移検出
回路から成っている。
ィクRAMによれば、メモリセルアレイ26,コラムデコーダ
27,データ出力回路28,ロウデコーダ29,アドレス供給回
路30が具備され、アドレス供給回路30のアドレス遷移検
出回路30Aが第1,第２の実施例に係るアドレス遷移検出
回路から成っている。
例えば、メモリセルアレイ26のセルijに格納された情
報Ｄを読出し処理をする場合、まず、コラムデコーダ27
及びロウデコーダ29にアドレスA0〜ｎがアドレス供給回
路30により供給される。この際に、アドレス遷移検出回
路30では、短いパルス幅のアドレス信号Aiが入力された
場合であっても、その変化が各アドレス遅延回路300〜3
0n及び各ＡTDパルスジェネレータ310〜31nより検出さ
れ、その変化に基づいた所定のパルス幅の第１〜第ｎの
アドレス遷移検出信号ＡTD0〜ＡTDn信号がOR論理回路32
に出力される。また、OR論理回路32でｎ入力OR論理演算
処理が行われ、そのアドレス遷移検出データＡTDDがＢS
R信号発生回路28Dに出力される。ＢSR信号発生回路28D
では、該データＡTDDに基づいてＢSR信号が発生され、
該ＢSR信号がＳBE信号発生回路28Cとデータバスリセッ
ト回路28Aに出力される。ＳBE信号発生回路28Cでは該Ｂ
SR信号に基づいてＳBE信号が発生され、該ＳBE信号がデ
ータバス増幅回路28Bに出力される。
報Ｄを読出し処理をする場合、まず、コラムデコーダ27
及びロウデコーダ29にアドレスA0〜ｎがアドレス供給回
路30により供給される。この際に、アドレス遷移検出回
路30では、短いパルス幅のアドレス信号Aiが入力された
場合であっても、その変化が各アドレス遅延回路300〜3
0n及び各ＡTDパルスジェネレータ310〜31nより検出さ
れ、その変化に基づいた所定のパルス幅の第１〜第ｎの
アドレス遷移検出信号ＡTD0〜ＡTDn信号がOR論理回路32
に出力される。また、OR論理回路32でｎ入力OR論理演算
処理が行われ、そのアドレス遷移検出データＡTDDがＢS
R信号発生回路28Dに出力される。ＢSR信号発生回路28D
では、該データＡTDDに基づいてＢSR信号が発生され、
該ＢSR信号がＳBE信号発生回路28Cとデータバスリセッ
ト回路28Aに出力される。ＳBE信号発生回路28Cでは該Ｂ
SR信号に基づいてＳBE信号が発生され、該ＳBE信号がデ
ータバス増幅回路28Bに出力される。
これにより、並行してメモリセルアレイ26の行方向の
ビット線ＢLi,BLiがコラムデコーダ27により選択され、
また、メモリセルアレイ26の列方向のワード線ＷLiがロ
ウデコーダ29により選択され、情報Ｄの読出し制御がＢ
SR信号に基づいてデータバスリセット回路28Aの入出力
が制御され、また、ＳBE信号に基づいてデータバス増幅
回路28BやセンスアンプＡMP0〜ＡMPjの入出力が制御さ
れる。
ビット線ＢLi,BLiがコラムデコーダ27により選択され、
また、メモリセルアレイ26の列方向のワード線ＷLiがロ
ウデコーダ29により選択され、情報Ｄの読出し制御がＢ
SR信号に基づいてデータバスリセット回路28Aの入出力
が制御され、また、ＳBE信号に基づいてデータバス増幅
回路28BやセンスアンプＡMP0〜ＡMPjの入出力が制御さ
れる。
このため、非常に短いパルス幅のアドレス信号が当該
アドレス供給回路30に入力された場合であっても、所定
のパルス幅のアドレス遷移検出データＡTDDに基づいて
情報Ｄの書込み／読出し処理をすることが可能となる。
このことで、メモリセルアレイ26へのアクセス番地の変
更処理を確実に行うことが可能となる。
アドレス供給回路30に入力された場合であっても、所定
のパルス幅のアドレス遷移検出データＡTDDに基づいて
情報Ｄの書込み／読出し処理をすることが可能となる。
このことで、メモリセルアレイ26へのアクセス番地の変
更処理を確実に行うことが可能となる。
これにより、従来例のような短いパルス幅のＡTD信号
を原因とするメモリセルアレイ26のデータ破壊を極力抑
制することが可能となる。また、アドレス遷移検出回路
の信頼性（感度）が向上するから当該スタティックRAM
の書込み／読出し処理の高速化を図ることが可能とな
る。
を原因とするメモリセルアレイ26のデータ破壊を極力抑
制することが可能となる。また、アドレス遷移検出回路
の信頼性（感度）が向上するから当該スタティックRAM
の書込み／読出し処理の高速化を図ることが可能とな
る。
さらに、本発明のスタティックRAMによれば、アドレ
ス遷移検出回路30Aの抵抗素子ＲがＣMOSインバータのｐ
チャネル型電界効果トランジスタTpi及びｎチャネル型
電界効果トランジスタTniのゲートＧと同質の材料によ
り形成されている。
ス遷移検出回路30Aの抵抗素子ＲがＣMOSインバータのｐ
チャネル型電界効果トランジスタTpi及びｎチャネル型
電界効果トランジスタTniのゲートＧと同質の材料によ
り形成されている。
このため、各ＣMOSインバータのプロセスのバラツキ
に係るトランジスタ特性変化は、そのまま各抵抗素子R1
1〜R14のプロセスのバラツキに比例する。このことか
ら、プロセスのバラツキにほとんど無関係にディレイ処
理を正確に行うことが可能となる。
に係るトランジスタ特性変化は、そのまま各抵抗素子R1
1〜R14のプロセスのバラツキに比例する。このことか
ら、プロセスのバラツキにほとんど無関係にディレイ処
理を正確に行うことが可能となる。
これにより、アドレス遷移検出動作の安定化及び当該
RAMの信頼性の向上を図ることが可能となる。
RAMの信頼性の向上を図ることが可能となる。
（iv）第２の応用例の説明 第７図は、本発明の第２の実施例に係る半導体記憶装
置の構成図である。
置の構成図である。
図において、第１の応用例と異なるは第２の応用例で
は、アドレス遷移検出データＡTDDに基づいてカレント
ミラー回路活性／非活性化信号（以下ＳBC信号という）
ＳBCを発生するものである。
は、アドレス遷移検出データＡTDDに基づいてカレント
ミラー回路活性／非活性化信号（以下ＳBC信号という）
ＳBCを発生するものである。
すなわち、33Aはデータバス増幅回路〔カレントミラ
ー〕であり、該活性／非活性化信号ＳBCに基づいてデー
タバス33Cを活性／非活性化するものである。
ー〕であり、該活性／非活性化信号ＳBCに基づいてデー
タバス33Cを活性／非活性化するものである。
33BはＳBC信号発生回路であり、OR論理回路32からの
アドレス遷移検出データＡTDDを入力してＳBC信号を発
生するものである。
アドレス遷移検出データＡTDDを入力してＳBC信号を発
生するものである。
なお、第１の応用例と同じ符号記号のものは同じ機能
を有するので説明を省略する。
を有するので説明を省略する。
このようにして、本発明の第２の実施例に係るRAMに
よれば、アドレス遷移検出データＡTDDに基づいてデー
タバス増幅回路〔カレントミラー〕33Bが制御されてい
る。
よれば、アドレス遷移検出データＡTDDに基づいてデー
タバス増幅回路〔カレントミラー〕33Bが制御されてい
る。
例えば、メモリセルアレイ26のセルijに格納された情
報Ｄの書込み／読出し処理をする場合には、データバス
33Cが活性化され、その他の場合には該バス33Cが非活
性，すなわち、電流供給が断たれる。
報Ｄの書込み／読出し処理をする場合には、データバス
33Cが活性化され、その他の場合には該バス33Cが非活
性，すなわち、電流供給が断たれる。
このため、非常に短いパルス幅のアドレス信号が当該
アドレス供給回路30に入力された場合であっても、所定
のパルス幅のアドレス遷移検出データＡTDDに基づいて
データバス増幅回路〔カレントミラー〕を介してデータ
バス33Cを確実に制御することが可能となる。
アドレス供給回路30に入力された場合であっても、所定
のパルス幅のアドレス遷移検出データＡTDDに基づいて
データバス増幅回路〔カレントミラー〕を介してデータ
バス33Cを確実に制御することが可能となる。
これにより、当該RAMの低消費電力化を図ることが可
能となる。
能となる。
なお、センスアンプＡMP0〜ＡMPnとデータバス33C間
のトランスファーゲートの「ON」，「ＯFF」を制御する
デコーダの論理信号としてアドレス遷移検出データＡTD
Dを応用することも可能となる。
のトランスファーゲートの「ON」，「ＯFF」を制御する
デコーダの論理信号としてアドレス遷移検出データＡTD
Dを応用することも可能となる。
以上説明したように、本発明のアドレス遷移検出回路
によれば、第1,第２のアドレス拡張回路及び信号発生回
路が具備され、該第1,第２のアドレス拡張回路の一部を
構成する抵抗素子が相補形トランジスタ回路のｐチャネ
ル型電界効果トランジスタ及びｎチャネル型電界効果ト
ランジスタとの間に直列接続され、容量素子が相補形ト
ランジスタ回路のｐチャネル型電界効果トランジスタ側
の出力部やｎチャネル型電界効果トランジスタ側の出力
部に接続されている。
によれば、第1,第２のアドレス拡張回路及び信号発生回
路が具備され、該第1,第２のアドレス拡張回路の一部を
構成する抵抗素子が相補形トランジスタ回路のｐチャネ
ル型電界効果トランジスタ及びｎチャネル型電界効果ト
ランジスタとの間に直列接続され、容量素子が相補形ト
ランジスタ回路のｐチャネル型電界効果トランジスタ側
の出力部やｎチャネル型電界効果トランジスタ側の出力
部に接続されている。
このため、アドレス信号のパルス幅が何らかの原因に
より短くなりすぎた場合であっても、従来例のような非
反転補正アドレス信号及び反転補正アドレス信号の波高
部がつぶれるアドレス変化消失部分の発生を無くすこと
が可能となる。このことで、短いパルス幅のアドレス信
号がアドレス遷移検出回路に入力された場合であって
も、その変化を検出して所定のパルス幅のアドレス遷移
検出信号がデータバスバッファ等の次段回路に出力する
ことが可能となる。
より短くなりすぎた場合であっても、従来例のような非
反転補正アドレス信号及び反転補正アドレス信号の波高
部がつぶれるアドレス変化消失部分の発生を無くすこと
が可能となる。このことで、短いパルス幅のアドレス信
号がアドレス遷移検出回路に入力された場合であって
も、その変化を検出して所定のパルス幅のアドレス遷移
検出信号がデータバスバッファ等の次段回路に出力する
ことが可能となる。
また、本発明の半導体記憶装置によれば、記憶手段，
行選択手段，情報出力手段，列選択手段，アドレス供給
手段が具備され、該アドレス供給手段のアドレス遷移検
出手段が上記のアドレス遷移検出回路から成っている。
行選択手段，情報出力手段，列選択手段，アドレス供給
手段が具備され、該アドレス供給手段のアドレス遷移検
出手段が上記のアドレス遷移検出回路から成っている。
このため、非常に短いパルス幅のアドレス信号が当該
半導体記憶装置に入力された場合であっても、所定のパ
ルス幅のアドレス遷移検出信号に基づいて情報の書込み
／読出し処理をすることが可能となる。
半導体記憶装置に入力された場合であっても、所定のパ
ルス幅のアドレス遷移検出信号に基づいて情報の書込み
／読出し処理をすることが可能となる。
さらに、本発明の半導体記憶装置によれば、アドレス
遷移検出手段の抵抗素子が相補形トランジスタ回路のｐ
チャネル型電界効果トランジスタ及びｎチャネル型電界
効果トランジスタのゲートと同質の材料により形成され
ている。
遷移検出手段の抵抗素子が相補形トランジスタ回路のｐ
チャネル型電界効果トランジスタ及びｎチャネル型電界
効果トランジスタのゲートと同質の材料により形成され
ている。
このため、各相補形トランジスタ回路のプロセスのバ
ラツキにほとんど無関係にディレイ処理を正確に行うこ
とが可能となる。このことで、従来例のような短いパル
ス幅のＡTD信号を原因とする記憶手段のデータ破壊等を
極力抑制することが可能となる。
ラツキにほとんど無関係にディレイ処理を正確に行うこ
とが可能となる。このことで、従来例のような短いパル
ス幅のＡTD信号を原因とする記憶手段のデータ破壊等を
極力抑制することが可能となる。
これにより、アドレス遷移検出動作の安定化が図ら
れ、該アドレス遷移検出回路の信頼性（感度）の向上を
図ること，及び当該半導体記憶装置の書込み／読出し処
理の高速化，低消費電力化を図ることが可能となる。
れ、該アドレス遷移検出回路の信頼性（感度）の向上を
図ること，及び当該半導体記憶装置の書込み／読出し処
理の高速化，低消費電力化を図ることが可能となる。
第１図は、本発明に係る半導体集積回路の原理図、 第２図は、本発明に係る半導体記憶装置の原理図、 第３図は、本発明の第１の実施例に係るアドレス遷移検
出回路の構成図、 第４図は、本発明の第１の実施例に係るアドレス遷移検
出回路の動作フローチャート、 第５図は、本発明の第２の実施例に係るアドレス遷移検
出回路の構成図、 第６図は、本発明の第１の実施例に係る半導体記憶装置
の構成図、 第７図は、本発明の第２の実施例に係る半導体記憶装置
の構成図、 第８図は、従来例に係るアドレス遷移検出回路を内蔵す
るRAMの構成図、 第９図は、従来例に係るアドレス遷移検出回路の動作フ
ローチャートである。 （符号の説明） 11A,11B……第1,第２のアドレス拡張回路、 12……信号発生回路、 13……相補形トランジスタ回路、 14……記憶手段、 15……行選択手段、 16……情報出力手段、 17……列選択手段、 18……アドレス供給手段、 18A……アドレス遷移検出手段、 18B……アドレス入出力手段、 A0〜ｎ……アドレス、 Ai……アドレス信号（非反転アドレス信号）、 Ai……反転アドレス信号、 ＡDi,ADi……非反転補正アドレス信号，反転補正アドレ
ス信号、 ＡTD……アドレス遷移検出信号、 Tp……ｐチャネル型電界効果トランジスタ、 Tn……ｎチャネル型電界効果トランジスタ、 Ｒ……抵抗素子、 Ｃ……容量素子、 ＢLi,WLi……信号線、 Oi,Opi,Oni……出力点。
出回路の構成図、 第４図は、本発明の第１の実施例に係るアドレス遷移検
出回路の動作フローチャート、 第５図は、本発明の第２の実施例に係るアドレス遷移検
出回路の構成図、 第６図は、本発明の第１の実施例に係る半導体記憶装置
の構成図、 第７図は、本発明の第２の実施例に係る半導体記憶装置
の構成図、 第８図は、従来例に係るアドレス遷移検出回路を内蔵す
るRAMの構成図、 第９図は、従来例に係るアドレス遷移検出回路の動作フ
ローチャートである。 （符号の説明） 11A,11B……第1,第２のアドレス拡張回路、 12……信号発生回路、 13……相補形トランジスタ回路、 14……記憶手段、 15……行選択手段、 16……情報出力手段、 17……列選択手段、 18……アドレス供給手段、 18A……アドレス遷移検出手段、 18B……アドレス入出力手段、 A0〜ｎ……アドレス、 Ai……アドレス信号（非反転アドレス信号）、 Ai……反転アドレス信号、 ＡDi,ADi……非反転補正アドレス信号，反転補正アドレ
ス信号、 ＡTD……アドレス遷移検出信号、 Tp……ｐチャネル型電界効果トランジスタ、 Tn……ｎチャネル型電界効果トランジスタ、 Ｒ……抵抗素子、 Ｃ……容量素子、 ＢLi,WLi……信号線、 Oi,Opi,Oni……出力点。
フロントページの続き (72)発明者 児玉 幸徳 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 杉浦 朗 愛知県春日井市高蔵寺町２丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (56)参考文献 特開 昭63−217820（ＪＰ，Ａ) 特開 平１−101725（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/41
Claims (4)
- 【請求項１】情報格納番地を指定する複数のアドレスの
一つのアドレスの非反転アドレス信号を補正して非反転
補正アドレス信号を出力する第１のアドレス拡張回路
と、 前記一つのアドレスの反転アドレス信号を補正して反転
補正アドレス信号を出力する第２のアドレス拡張回路
と、 前記非反転アドレス信号と前記非反転補正アドレス信号
と前記反転アドレス信号と前記反転補正アドレス信号と
を入力してアドレス遷移検出信号を出力する信号発生回
路とを具備し、 前記第１及び第２のアドレス拡張回路は、それぞれ、入
力信号が第１のレベルから第２のレベルに変化する時に
遅延が得られる第１のトランジスタ回路と入力信号が前
記第２のレベルから前記第１のレベルに変化する時に遅
延が得られる第２のトランジスタ回路とが接続された遅
延回路を有し、 前記第１のトランジスタ回路は、直列接続されたｐチャ
ネル型電界効果トランジスタと抵抗素子とｎチャネル型
電界効果トランジスタと、該抵抗素子と該ｎチャネル型
電界効果トランジスタの間の出力部に接続された容量素
子とによって構成され、 前記第２のトランジスタ回路は、直列接続されたｐチャ
ネル型電界効果トランジスタと抵抗素子とｎチャネル型
電界効果トランジスタと、該ｐチャネル型電界効果トラ
ンジスタと該抵抗素子の間の出力部に接続された容量素
子とによって構成されていることを特徴とする半導体集
積回路。 - 【請求項２】前記第１のレベルがＨレベルであり、前記
第２のレベルがＬレベルであることを特徴とする請求項
１に記載の半導体集積回路。 - 【請求項３】前記ｐチャネル型電界効果トランジスタの
ゲートと前記ｎチャネル型電界効果トランジスタのゲー
トと前記抵抗素子とが、同質の材料により形成されてい
ることを特徴とする請求項１又は２に記載の半導体集積
回路。 - 【請求項４】情報を格納する記憶手段と、 前記記憶手段の行方向の信号線を選択する行選択手段
と、 前記情報の書込み／読出しを制御する情報入出力手段
と、 前記記憶手段の列方向の信号線を選択する列選択手段
と、 前記行選択手段及び列選択手段にアドレスを供給すると
共に、アドレス遷移検出手段及びアドレス入出力手段か
ら構成されるアドレス供給手段とを具備し、 前記アドレス遷移検出手段が、請求項１から３のいずれ
か一項に記載の半導体集積回路から成ることを特徴とす
る半導体記憶装置。
Priority Applications (5)
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|---|---|---|---|
| JP2310222A JP2991479B2 (ja) | 1990-11-16 | 1990-11-16 | 半導体集積回路及び半導体記憶装置 |
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| KR100278988B1 (ko) * | 1998-02-25 | 2001-02-01 | 김영환 | 어드레스 천이 검출회로 |
| KR100280472B1 (ko) * | 1998-04-24 | 2001-03-02 | 김영환 | 지연회로 |
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- 1990-11-16 JP JP2310222A patent/JP2991479B2/ja not_active Expired - Fee Related
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1991
- 1991-11-16 KR KR1019910020409A patent/KR950014557B1/ko not_active IP Right Cessation
- 1991-11-18 US US07/793,970 patent/US5319607A/en not_active Expired - Lifetime
- 1991-11-18 DE DE69131118T patent/DE69131118T2/de not_active Expired - Fee Related
- 1991-11-18 EP EP91119708A patent/EP0486069B1/en not_active Expired - Lifetime
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| EP0486069A2 (en) | 1992-05-20 |
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