KR100280472B1

KR100280472B1 - 지연회로

Info

Publication number: KR100280472B1
Application number: KR1019980014719A
Authority: KR
Inventors: 정봉화
Original assignee: 김영환; 현대반도체주식회사
Priority date: 1998-04-24
Filing date: 1998-04-24
Publication date: 2001-03-02
Also published as: KR19990081048A; US6147536A

Abstract

본 발명은 신호의 유효 펄스폭을 조절할 수 있으며, 짧은 펄스폭의 신호에 대해서도 적절한 지연을 제공할 수 있는 유효 펄스폭 조절 기능을 갖는 지연회로에 관한 것으로, 2개의 상이한 논리 레벨을 갖는 입력신호를 받아 레벨을 반전시키는 반전수단, 이 입력신호의 어느 논리 레벨에 응하여 입력신호를 전달하기 위한 MOS 트랜지스터, 이 MOS 트랜지스터와 상기 반전수단에 접속된 하나의 저항기, 및 제2 전극과 접지간에 접속된 캐패시터를 갖는 유효펄스폭이 조절되는 레벨 천이 회로가 제공된다. 이러한 적어도 하나의 레벨 천이 회로에 적합한 지연회로를 부가함으로써, 고속의 짧은 펄스폭을 갖는 입력신호에 대해 손실없이 적절한 지연시간을 제공할 수 있으며, 더욱이 출력신호의 듀티 검출에 응하여 각각의 레벨 천이 회로의 활성화를 제어함으로써 일정한 지연된 입력신호의 듀티비를 조절할 수 있다.

Description

지연회로

본 발명은 지연회로에 관한 것으로, 특히 신호의 유효 펄스폭을 조절할 수 있으며, 짧은 펄스폭의 신호에 대해서도 적절한 지연시간을 제공할 수 있는 지연회로에 관한 것이다.

일반적으로, 다수의 반도체 소자를 사용하여 소정의 기능을 달성하도록 한 반도체 회로에서 이 회로에 흐르는 다양한 신호들이 서로간에 동기가 맞지 않는 경우를 고려하여, 동기의 일치를 위해서 혹은 의도적으로 해당 신호들이 적절한 지연을 갖도록 한다. 예를 들면 다이내믹 랜덤 액세스 메모리에서 확실한 어드레스 천이 검출을 위해서 어드레스 신호들에 대한 의도적인 지연을 사용할 수 있다.

통상, 지연회로로서 사용되는 대표적인 예를 도 1에 도시하였다. 지연 회로는 도 1과 같이, 반전수단으로서의 제1 및 제2 인버터(1, 2), 이들 사이의 저항기(R) 및 캐패시터(C)를 포함하며, 지연시간은 인버터의 논리 문턱전압과 저항성분 그리고 캐패시터의 캐패시턴스 성분에 의해서 지연시간이 결정된다.

이 회로의 각각의 점(point)에서의 신호파형은 도 2에 도시한 바와 같다. 도 2(a)는 입력신호(IN)를 나타내며, 도 2(b)는 제1 인버터(1)에 의해서 반전된 신호, 도 2(c)는 저항기(R)와 캐패시터(C)에 의해 나타난 신호, 도 2(d)는 제2 인버터(2)에 의해서 다시 반전된 신호를 나타낸다. 따라서, 입력신호(IN)는 도 2(d)와 같이 소정량의 지연(τ)을 갖고 지연된 것을 보이고 있다.

노드(A1)의 신호는 저항기(R)와 캐패시터(C)에 의해 완만하게 내려가서 이 신호를 받는 제2 인버터(2)를 구성하는 이를테면 PMOS 트랜지스터(도시없음)의 문턱전압에 의해 지연된 지점에서 PMOS 트랜지스터가 동작이 되어 지연된 출력을 제공하는 것이다. 이러한 지연회로가 연이어 복수로 접속됨으로써 입력신호에 대해 원하는 지연시간을 갖는 지연된 신호(A5; 도 2(f) 참조)가 얻어진다.

한편, 반도체 회로에 있어서, 고속의 신호 처리를 요하는 경우에는 입력신호의 주파수가 높아져 당연히 펄스폭이 상당히 짧아진다. 이러한 상황에서 상기 신호를 비교적 길게 지연시키고자 할 때, 혹은 아닐지라도, 도 1에 나타낸 방식의 지연회로를 채용하면, 이 지연회로는 긴 지연시간을 나타내므로, 입력펄스의 폭이 짧을수록 왜곡이 심해져 지연되기도 전에 입력신호의 레벨이 바뀌게 되어 이를 인식하지 못함으로써 신호자체가 소멸될 수도 있는 문제가 발생한다. 즉, 하나의 펄스가 지연되는 시간에 그 다음 펄스가 또 입력됨으로서, 이 펄스를 손실하게 되는 문제가 있는 것이다.

이를 방지하기 위해서 작은 지연시간을 제공하는 지연회로를 복수개 사용하여 짧은 펄스폭의 신호가 소정의 지연시간을 가진 상태로 출력되도록 함으로써 문제를 해결해야 한다.

지연시간의 미세조정을 위해 도 3과 같이 복수의 종속 연결된 지연회로 각각마다 그에 병렬로 스위칭 수단(S)을 채용하여 달성하는 예가 있다. 즉, 미세한 지연시간 조절을 위해서는 짧은 지연시간을 제공하는 지연회로를 여러단(stage) 연이어 접속시킨 후, 스위칭 수단(S)의 온/오프 세팅을 통한 옵션에 의해서 지연시간을 얻도록 한다.

그러나, 이러한 구성에 의해서는 다음과 같은 문제가 발생한다. 회로의 전체 전류소모는 각 인버터마다 동작시 발생하는 전류소모의 합이 되기 때문에 단의 수와 전류소모는 비례한다. 그러므로, 전류소모가 많다는 문제가 있다. 더욱이 이러한 회로를 물리적으로 구현할 때 레이아웃 면적이 증가한다. 일반적으로 CMOS 회로를 사용할 경우, 반도체 기판에 적용될 NMOS 트랜지스터와 PMOS 트랜지스터의 기판 내 벌크(bulk) 크기가 다르기 때문에 다른 소자보다 전체 면적이 커진다.

한편, 종래기술의 지연회로에서는 신호의 상승시간(rising time)과 하강시간(falling time)이 비슷하고 조절이 용이하지 않다. 이것은 활성폭의 상이함을 유발시키는 요인이 된다. 즉, 논리 하이레벨로 활성화될 때 지연을 가지며 다시 펄스가 로우레벨로 될 때까지 기간인 유효 펄스폭이, 입력된 펄스폭과 상이하게 유효한 펄스폭이 짧아져 듀티비가 달라지는 문제가 있는 것이다.

이러한 활성 펄스폭 문제, 다시말하면 듀티비가 달라지는 문제를 해결하기 위해서 신호를 논리 하이레벨로 활성화되는 것이 없도록 하기 위해서 신호를 먼저 반전시킨 후에 다시 지연을 적용하는 방식을 이용할 수 있지만, 이러한 듀티비 조정을 위해서 이를테면 CMOS 인버터로서 PMOS 소자와 NMOS 소자가 상호 유기적으로 사용되어야 한다.

따라서, 이러한 설계요인을 고려하지 않은 경우에 비해, 필요한 반도체 소자가 부가적으로 사용되어야 하므로 반도체 영역을 더욱 더 필요로 함으로써 고집적화에 불리하게 된다. 또한, 지연시간 선택을 위해서 미세한 조정이 필요한 경우에는 더 많은 레이아웃 면적이 필요함은 앞서 언급한 바와 같다.

최근에 다이내믹 랜덤 액세스 메모리 소자와 같은 반도체 기억장치가 고집적화되고 고속화되면서 클럭과 신호들간의 스큐(skew) 제거 및 정확한 타이밍을 위해서 사용되는 지연회로의 중요성이 커지고 있다. 즉, 입력 신호가 오류없이 원하는 지점까지 전달되어야 하고, 설계자가 의도한 만큼의 신호 듀티비를 미세하게 조절할 수 있는 회로가 필요하게 되었다.

본 발명의 목적은 고집적화 및 고속 반도체 회로에 흐르는 신호들간 지연시간을 조절함에 있어, 짧은 구간의 펄스에 대해서도 소정의 지연시간을 갖는 지연된 출력신호를 제공하는 개선된 지연회로를 제공하는 것이며, 아울러 레이아웃 면적을 적게 사용하도록 하여 본 발명의 목적을 달성하도록 한 지연회로를 제공하는 것이다.

본 발명의 또 다른 목적은 고집적화 및 고속 반도체 회로에 흐르는 신호들에 대한 활성 펄스폭을 조절할 수 있도록 한 지연회로를 제공하는 것이다.

본 발명의 또 다른 목적은 신호의 상승시간과 하강시간을 선택적으로 조절할 수 있게 함으로써 원하는 길이의 활성 펄스폭을 구현할 수 있고, 더욱이 동작중에 펄스의 폭이 변할 경우에도 상승시간과 하강시간을 조절할 수 있게 한 지연회로를 제공하는 것이다.

본 발명의 한 특징에 따라, 2개의 상이한 논리 레벨을 갖는 입력신호를 받아 이의 펄스폭을 변동시키는 제1 레벨 천이 수단; 상기 제1 레벨 천이 수단에 접속되고 입력되는 신호의 펄스폭을 변동시키는 제2 레벨 천이 수단; 및 상기 제2 레벨 천이 수단의 출력신호를 지연시키는 지연회로를 포함하며, 상기 각각의 레벨 천이 수단은 상기 입력신호를 받아 신호를 반전시키는 반전수단; 상기 입력신호를 받는 게이트 전극, 상기 반전수단의 출력을 받는 제1 전극, 및 제2 전극을 갖는 MOS 트랜지스터; 상기 제1 전극과 제2 전극간에 접속된 저항기; 상기 제2 전극과 접지간에 접속된 캐패시터를 포함하는 지연 회로가 제공된다.

본 발명의 또 다른 특징에 따라서, 본 발명에서는 지연 회로에 있어서, 상기 지연회로에 결합되어, 이 지연회로의 출력신호의 설정된 듀티비에 따른 서로 다른 신호를 각각 제공하는 듀티 감지 수단; 상기 서로 다른 신호에 응답하여 상기 각각의 레벨 천이 수단을 활성화 혹은 비활성화시키기 위한 수단을 더 포함하는 듀티 조절 기능을 갖는 지연 회로가 또한 제공된다.

본 발명에 대한 상기한 목적에 따른 구성, 작용 효과에 대해서 첨부한 도면을 참조하여 이하 상세한 설명으로부터 충분히 이해 할 수 있을 것이다.

도 1은 종래의 지연회로 구성을 보인 회로도.

도 2(a) 내지 도 2(f)는 도 1의 회로의 각부의 신호파형을 보인 도면.

도 3은 종래의 지연시간의 미세조절 기능을 갖는 지연 회로의 구성을 보인 회로도.

도 4는 본 발명에 따른 지연회로의 구성을 보인 회로도.

도 5(a) 내지 도 5(f)는 도 4의 각부의 신호파형을 보인 신호파형도.

도 6은 본 발명의 듀티 조절 기능을 갖는 지연회로의 구성을 보인 회로도.

*** 도면의 주요 부분에 대한 부호의 설명 ***

11-14 : 반전 수단 17 : NMOS 트랜지스터

18 : PMOS 트랜지스터 19 : 듀티 감지기

20, 21 : 논리 회로 A : 제1 레벨 천이 회로

B : 제2 레벨 천이 회로 C : 지연부

본 발명은 주파수가 높은 입력신호에 대해 적합한 지연을 제공하여, 지연된 상태의 신호를 얻을 수 있게 하기 위한 것이다. 더욱이, 신호의 상승시간과 하강시간의 조절을 가능하게 하는 지연회로를 제공하고, 또한 활성 펄스폭의 조절을 가능하게 한 지연회로를 제공한다.

일반적인 지연회로는 신호의 상승 시간(rising time)과 하강시간(falling time)이 비슷하고 조절이 어렵다. 이 때문에 활성 펄스폭을 조절하기 위해서 하이레벨의 신호를 받는 측과 로우레벨의 신호를 받는 측에 대해 서로 다른 지연시간을 갖도록 설계하고 있다. 여기서 활성펄스폭이란 하이레벨의 신호를 활성신호로 사용하는 경우 펄스에서 하이인 구간을 의미하며, 로우레벨의 신호를 활성신호로 사용하는 경우 펄스에서 로우인 구간을 의미한다.

본 발명은 상승시간과 하강시간을 선택적으로 단축하여 원하는 길이의 활성 펄스폭을 구현할 수 있고, 동작 중에도 펄스의 폭이 변하더라도 상승 및 하강 펄스 시간을 조절할 수 있게 한다.

도 4는 이러한 목적을 달성하기 위한 바람직한 본 발명에 따른 실시예의 도면으로서, 이하 본 발명에 대해 첨부한 도면을 사용하여 보다 구체적인 실시예를 설명한다.

도 4는 본 발명의 원리를 설명하기 위한 도면으로서, 전체를 참조부호 10으로 표시한 본 발명의 지연회로를 도시한 것이다.

본 발명에 따른 바람직한 실시예에 따라, 지연회로(10)는 제1 레벨 천이 수단(A), 제2 레벨 천이 수단(B), 및 지연부(C)를 포함할 수 있다. 혹은 본 발명에 따른 지연회로는 2개의 상이한 논리 레벨을 갖는 입력신호(IN)를 받는 하나의 반전수단(11), 신호 전달 수단으로서 상기 입력신호(IN)를 받는 게이트 전극, 상기 반전수단(11)의 출력에 접속된 제1 전극 및 제2 전극을 갖는 MOS 트랜지스터(17), 이 MOS 트랜지스터(17)의 상기 제1 전극과 제2 전극간에 접속된 하나의 저항기, 상기 제2 전극과 접지간에 접속된 캐패시터를 포함하는 레벨 천이 수단을 적어도 하나 포함하며, 이에 또 다른 레벨 천이 수단 및 반전수단(13, 14) 및 저항(R), 캐패시터(C)를 더 포함할 수 있다.

본 발명의 근본적인 특징은 앞에서 언급한 바와 같이, 본 발명에 따른 레벨 천이 수단에 있으며, 이를 사용한 여타 지연회로가 여러 변경예로서 제공될 수 있다.

도 5(a) 내지 도 5(f)는 도 4의 각부의 신호 파형을 도시한 것으로, 다음에 적어도 본 발명에 따른 레벨 천이 회로를 포함하는 지연 회로(10)에 대해서 설명한다.

본 발명에 따른 제1 레벨 천이 수단(A)에 입력되는 신호(IN)가 로우레벨에서 하이레벨로 도 5(a)와 같이 입력될 경우, 먼저 반전수단(11)에 의해서 도 5(b)와 같이 출력 B1은 로우레벨로 되는데, 이때 상기 입력신호(IN)를 게이트(17-1)를 통해 받는 NMOS 트랜지스터(17)가 이에 응답하여 턴온된다. 따라서 입력신호(IN)는 NMOS 트랜지스터(17)의 제1 전극(17-2)과 제2 전극(17-3), 혹은 드레인과 소스간에 접속된 저항기(15)를 거치지 않고 직접 전달되므로 지연시간이 거의 없이 B2가 로우레벨로 된다. 이 상황을 도시한 것이 도 5(c)의 파형도이다. 다음에, 입력신호(IN)의 레벨이 하이레벨에서 로우레벨로 트리거 될 경우, 반전수단(11)에 의해서 노드(B1)에는 하이레벨의 신호가 나타나고, NMOS 트랜지스터(17)가 오프로 되므로 저항(15) 및 캐패시터(16)를 통해 소정의 지연시간을 경과하여 노드(B2)가 하이레벨로 된다. 이와 같이 하여 B2에 나타나는 신호는 로우레벨로 유지되는 구간이 길어지게 된다(도 5(c) 참조).

지금 설명한 제1 레벨 천이 수단(A)의 출력에는 도 5(c)와 같은 형태의 신호가 나타나는데, 본 발명에 따른 실시예에서 제1 레벨 천이 수단(A)에 연이어 직렬로 또 다른 제2 레벨 천이 수단(B)을 부가하였다. 그러나, 앞단의 제1 레벨 천이 수단(A)과 상이한 점은 신호 전달을 위해서 사용되는 MOS 트랜지스터의 도전형이 반대인 것이며, 이 점을 제외하고 다른 구성은 동일하다.

본 발명에 따른 언급한 전단의 제1 레벨 천이 수단(A)으로부터 후단의 제2 레벨 천이 수단(B)에 입력되는 신호(B2)가 하이레벨에서 로우레벨로 도 5(c)와 같이 입력될 경우, 먼저 반전수단(12)에 의해서 출력(B3)은 로우레벨로 되는데, 이때 제2 레벨 천이 수단(B)에 입력되는 신호(B1)를 게이트(18-1)를 통해 받는 PMOS 트랜지스터(18)가 이에 응답하여 턴온된다. 따라서 입력된 신호(B1)는 PMOS 트랜지스터(18)의 제1 전극(18-2)과 제2 전극(18-3), 혹은 소스와 드레인간에 접속된 저항기(15)를 거치지 않고 직접 전달되므로 지연시간이 거의 없이 B3이 로우레벨로 된다. 이 상황을 도시한 것이 도 5(d)의 파형도이다. 다음에, 입력된 신호(B2)의 레벨이 로우레벨에서 하이레벨로 트리거 될 경우, 적정 지점에서 혹은 지연된 지점에서 반전수단(12)에 의해서 노드(B3)에는 로우레벨의 신호가 나타나고, 이때 PMOS 트랜지스터(18)가 오프로 되므로 B3에 나타나는 신호는 제2 레벨 천이 수단(B)의 저항(15) 및 캐패시터(16)를 통해 지연된 소정의 지연시간을 거쳐 노드(B4)가 하이레벨로 된다. 이와 같이 하여 B4에 나타나는 신호는 하이레벨로 유지되는 구간이 길어지게 된다(도 5(e) 참조).

이와 같이 유효 펄스 폭이 길게 된 신호는 2개의 연이어 접속된 레벨 천이 수단(A, B)에 이어 접속된 지연부(C)에 의해서 도 5(f)와 같이 지연된 신호가 출력된다. 이 지연부(C)는 반전 수단(13, 14) 저항(R)과 캐패시터(C)를 포함할 수 있다.

따라서, 입력되는 신호가 짧은 펄스폭을 가지고 있어도, 본 발명에 따라 지연을 행할 때, 종래 기술과 달리 짧은 펄스폭의 신호를 유지한 채 지연시킬 수 있다.

본 발명의 실시예를 예시한 도 4에서, 전단 및 후단의 레벨 천이 수단(A, B)을 구성하는 각각의 NMOS 및 PMOS 트랜지스터(17, 18)는 다른 도전형의 MOS 트랜지스터로 각각을 대치할 수 있다.

본 발명에 따라 짧은 펄스폭의 신호라도 놓치지 않고 유효펄스폭을 유지한 채 활성레벨이 로우 혹은 하이레벨인가에 따른 트리거 방식에 따라 정확한 타이밍을 제공할 수 있다.

이때, 상기한 유기적인 조합은 선택적인 것이며, 본 발명의 범위 내에서 설계에 따라 다르게 조합될 수 있고, 모든 조합, 변경, 및 대치는 본 발명에 속함에 유념한다.

다음에 본 발명에 따른 회로를 사용하여 특히 듀티비(duty ratio; 하나의 펄스구간 전체 중에 유효펄스 구간이 차지하는 비)를 맞추기 위한 것으로서 유효 펄스폭의 조절을 가능하게 하는, 본 발명의 레벨 천이 수단을 사용한 듀티비 조절 회로에 대해서 설명한다.

이에 대한 바람직한 실시예를 도 6에 도시하였다. 도 6의 실시예에서는 도 4의 회로 구성이 변경없이 사용되었다. 따라서, 동일 참조 부호는 동일 구성요소를 나타낸다.

이 듀티비 조절 기능이 구비된 지연회로(30)는 지연회로 동작시 신호의 활성 펄스폭이 조절되어야 할 때 그 상태에 따라 듀티비를 조절해 주기 위한 것이다. 이것은 회로의 최종 출력의 듀티를 검출하여 예를 들면 듀티비가 50%보다 크거나 작은 것을 검출하기 위한 듀티비 감지기(19)에 의해 생성된 하이 또는 로우 신호에 응하여 본 발명에 따른 레벨 천이 수단의 활성화를 결정함으로써 달성된다.

본 실시예에 따른 회로는 제1 레벨 천이 수단(A), 제2 레벨 천이 수단(B)과 지연부(C)를 가지며, 이에 더하여, 상기 지연부(C)의 출력으로부터 듀티비를 검출하여 기준듀티비보다 큰지 작은지에 따른 하이 혹은 로우 논리 신호를 출력하는 듀티 감지기(19), 이 듀티 감지기(19)로부터 출력된 논리 신호와 입력신호간 논리 조합에 따라 제1 혹은 제2 레벨 천이 수단을 활성화시키는 논리 회로(20, 21)를 포함한다.

듀티비를 50%로 고정하려면, 지연회로의 최종 출력의 유효펄스폭과 하나의 전체 펄스구간간 비교를 통해서 듀티 감지기(19)는 듀티비가 50% 보다 크면 로우신호를 출력하고 듀티비가 50% 보다 작으면 하이신호를 출력한다. 만약 출력된 신호의 듀티비가 50%보다 적다면 하이신호가 출력되어 제1 논리 회로(20)로 인가된다. 그러면, 입력신호가 로우레벨에서 하이레벨로 트리거될 때, 두 신호간 AND 논리 기능을 제공하도록 구성된 제1 논리 회로(20)는 이에 응답하여 제1 레벨 천이 수단(A)의 NMOS 트랜지스터(17)를 동작시킨다. 그러면 이 제1 레벨 천이 수단(A)에 의해서 길어진 유효 펄스폭의 신호가 출력되고, 반면 제2 레벨 천이 수단(B)은 그 본연의 기능대신 지연회로를 구성하므로 참조부호 B 및 C로 표시된 각각의 회로에 의해 소정의 지연을 갖고 길어진 유효펄스폭의 지연된 신호가 출력될 수 있다. 이때, 유효 펄스폭이 50% 보다 크게 나타나면, 듀티 감지기(19)는 로우 신호를 출력한다. 이것은 인버터와 NOR 게이트로 구성된 제2 논리 회로(21)에 의해서 제2 레벨 천이 회로(B)의 동작을 활성화한다. 따라서, 이에 입력된 신호의 로우 레벨이 길게 나타나도록 동작되므로, 50% 듀티비를 유지할 수 있게 된다.

여기서 사용된 듀티 감지기는 신호의 펄스구간을 비교하는 것에 의해 구성될 수 있는 것이며, 일반적인 잘 알려진 임의의 구성도 무방하다. 본 발명은 이의 상세한 구성에 관련한 것이 아니므로, 이에 대한 상세한 설명은 생략한다.

본 발명에서는 간단한 구성으로 유효펄스폭을 조절할 수 있게 하며, 짧은 펄스폭의 입력신호에 대해서 고속동작에 따른 손실이 없이 소정의 지연시간을 갖고 출력되게 하므로, 간단한 구성에 따른 레이아웃 면적에 대해서도 유리하다.

언급한 바와 같이, 본 발명에 따른 레벨 천이 회로는 지연회로를 구성할 때, 적합하게 조합됨에 따라, 간단한 구조에 따른 레이아웃 면적의 감소를 제공한다.

더욱이, DRAM이 고집적화되고 고속 동작의 반도체 장치로 되어 가면서 클럭과 신호들간 스큐(skew) 제거와 정확한 타이밍을 위해서 사용되는 지연회로의 중요성이 커지고 있는 배경하에서, 입력신호가 오류없이 원하는 지점까지 전달되어야 하고 설계자가 의도한 만큼의 활성 펄스폭을 미세하게 조절할 수 있는 회로가 본 발명에 따라 제공될 수 있는 것이다.

Claims

2개의 상이한 논리 레벨을 갖는 입력신호를 받아 이의 펄스폭을 변동시키는 제1 레벨 천이 수단;

상기 제1 레벨 천이 수단에 접속되고 입력되는 신호의 펄스폭을 변동시키는 제2 레벨 천이 수단; 및

상기 제2 레벨 천이 수단의 출력신호를 지연시키는 지연회로를 포함하며,

상기 각각의 레벨 천이 수단은

상기 입력신호를 받아 신호를 반전시키는 반전수단;

상기 입력신호를 받는 게이트 전극, 상기 반전수단의 출력을 받는 제1 전극, 및 제2 전극을 갖는 MOS 트랜지스터;

상기 제1 전극과 제2 전극간에 접속된 저항기;

상기 제2 전극과 접지간에 접속된 캐패시터를 포함하는 것을 특징으로 하는 지연 회로.
제 1 항에 있어서, 상기 레벨 천이 수단의 MOS 트랜지스터는 상기 입력신호의 레벨이 하이인 경우 NMOS 트랜지스터인 것을 특징으로 하는 지연 회로.
제 1 항에 있어서, 상기 지연회로에 결합되어, 상기 지연회로의 출력신호에 의해 기설정된 듀티비에 따라, 상기 지연회로의 출력에 응답하여 상기 각각의 레벨 천이 수단을 활성화 또는 비활성화하도록 하는 듀티비 감지 수단을 더 포함하는 것을 특징으로 하는 지연 회로.
제 3 항에 있어서, 상기 각각의 레벨 천이 수단을 활성화 및 비활성화는 상기 각각의 레벨 천이 수단에 입력되는 신호와 상기 듀티 감지 수단의 출력신호를 논리 조합하는 각각의 논리 조합 회로로부터의 출력 신호에 의해 행해지는 것을 특징으로 하는 지연 회로.
제 1 항에 있어서, 상기 레벨 천이 수단들 각각의 MOS 트랜지스터들의 극성은 서로 다른 극성을 가지는 것을 특징으로 하는 지연 회로.