KR100503958B1 - 어드레스 천이 검출 회로 - Google Patents

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Abstract

본 발명은 어드레스 천이 검출 회로에 관한 것이다.
일반적으로 사용되는 CMOS 인버터형 지연 회로의 경우 낮은 전원 전압에서 높은 전원 전압으로 변화하면서 지연 시간이 변화하는데, 이는 회로의 동작을 불안정하게 한다. 이러한 지연 회로를 사용하는 대표적인 예가 어드레스 천이 검출 회로로서, 이는 낮은 전원 전압에서 조정된 펄스의 폭이 높은 전원 전압으로 변화할수록 감소되어 어드레스 천이 검출 회로의 출력 신호를 입력으로 하여 동작하는 관련 신호들이 변화되므로 칩 전체의 동작에 악영향을 미친다.
본 발명에서는 전원 전압의 증가에 따른 펄스 폭의 변화를 최소화시켜 회로의 동작을 안정화시키기 위해 제 1 전원 단자와 접지 단자 사이에 제 1 및 제 2 PMOS 트랜지스터와 제 1 및 제 2 NMOS 트랜지스터를 직렬로 연결하고, 제 1 및 제 2 PMOS 트랜지스터의 접속점과 제 2 전원 단자 사이에 제 1 캐패시터를 구성하며, 제 1 및 제 2 NMOS 트랜지스터의 접속점과 접지 단자 사이에 제 2 캐패시터를 구성하고 각 트랜지스터의 게이트에 입력 신호를 인가하도록 지연 수단을 다수로 구성하여 어드레스 천이 검출 회로의 합 회로부에 설치한다.

Description

어드레스 천이 검출 회로
본 발명은 반도체 메모리 장치용 어드레스 천이 검출(ATD) 회로에 관한 것으로, 특히 전압 변화에 따른 영향을 최소화하여 내부 회로의 동작을 안정화시킬 수 있는 지연 회로를 사용한 반도체 메모리 장치용 어드레스 천이 검출 회로에 관한 것이다.
ROM과 관련된 메모리 분야에서 칩의 고속화, 고집적화에 따라 외부 변화에 민감하게 반응하는 회로등은 제품의 특성을 나쁘게 한다.
일반적으로 사용되는 CMOS 인버터형 지연 회로의 경우 낮은 전원 전압에서 높은 전원 전압으로 변화하면서 지연 시간이 변화하는데, 이는 회로의 동작을 불안정하게 한다. 이러한 지연 회로를 사용하는 대표적인 예가 입력 버퍼의 내부 신호를 입력하여 일정한 펄스를 발생하는 어드레스 천이 검출 회로이다. 어드레스 천이 검출 회로는 낮은 전원 전압에서 조정된 펄스의 폭이 높은 전원 전압으로 변화하면서 감소되기 때문에 어드레스 천이 검출 회로의 출력 신호를 입력으로 하여 동작하는 관련 신호들이 변화되므로 칩 전체의 동작에 악영향을 미치게 된다.
도 1은 종래의 어드레스 천이 검출 회로용 지연 회로를 도시한 것이다. 지연회로는 다수의 지연 수단(10)으로 구성되며, 하나의 지연 수단(10)은 하나의 인버터와 하나의 캐패시터가 병렬로 연결되어 구성되기 때문에 전원 전압(VCC)의 증가에 따라 지연 시간이 민감하게 변화하게 된다.
따라서, 본 발명은 전원 전압(VCC)의 증가에 따른 지연 시간의 변화 폭을 최소화할 수 있는 어드레스 천이 검출 회로를 제공하는 것을 목적으로 한다.
상술한 목적을 달성하기 위한 본 발명은 어드레스 신호에 응답하여 제 1 출력 신호를 발생시키는 제 1 스위치 수단과, 전원전압을 분배하여 상기 제 1 출력 신호의 전압레벨을 조절하는 디바이더 수단과, 상기 제 1 출력 신호를 반전시켜 제 2 출력 신호를 발생시키는 인버터 수단과, 상기 제 2 출력 신호에 응답하여 전원 전압을 인가하여 상기 제 1 출력 신호의 전압레벨을 변경시키는 제 2 스위치 수단과, 상기 제 2 출력 신호를 일정 시간 지연시켜서 지연신호를 발생시키는 지연 회로부와, 상기 제 2 출력 신호 및 상기 지연 회로부를 통해 일정 시간 지연된 상기 지연신호를 논리적으로 조합하여 상기 지연된 시간만큼 제3 출력신호를 지연시켜서 출력하는 논리 수단을 포함하여 이루어진 것을 특징으로 한다.
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명에 따른 어드레스 천이 검출 회로의 회로도이고, 도 3은 도 2의 입력과 출력 파형을 도시한 그래프로서, 이들을 이용하여 어드레스 천이 검출 회로의 동작을 설명하면 다음과 같다.
어드레스 천이 검출 회로는 어드레스 입력 버퍼의 내부 신호를 입력으로 하여 일정한 폭의 펄스를 발생시키는 것으로, 어드레스 천이 검출 회로부(A)와 지연회로(11)를 포함하는 합(summation) 회로부(B)로 구성된다.
하이 상태로 천이하는 입력 신호가 제 1 NMOS 트랜지스터(N1)의 게이트에 입력되어 제 1 NMOS 트랜지스터(N1)를 턴온시켜 그라운드로 패스가 형성된다. 게이트가 접지 상태로 되어 항상 턴온 상태의 제 1 PMOS 트랜지스터(P1)를 통해 전원 전압(VCC)이 인가되어 턴온된 제 1 NMOS 트랜지스터(N1)를 통해 그라운드로 패스되어 제 1 출력 신호(S1)는 로우 상태로 된다. 이때, 제 2 NMOS 트랜지스터(N2)는 다이오드로 작용하므로 제 1 출력 신호(S1)는 전원 전압(VCC)에서 다이오드로 작용하는 제 2 NMOS 트랜지스터(N2)의 문턱 전압만큼을 뺀 전압이 유지되도록 한다. 하지만 제 1 출력 신호(S1)는 로우 상태이기 때문에 다이오드로 작용하는 제 2 NMOS 트랜지스터(N2)의 영향을 받지 않는다. 로우 상태의 제 1 출력 신호(S1)가 인버터 수단(I)를 통해 하이 상태로 되므로 제 2 출력 신호(S2)가 하이 상태로 된다. 하이 상태의 제 2 출력 신호(S2)에 의해 제 2 PMOS 트랜지스터(P2)가 턴오프되어 제 1 출력 신호(S1)는 로우 상태로 유지된다. 하이 상태의 제 2 출력 신호(S2)와 지연 수단(11)을 통해 일정 시간 지연된 하이 상태의 제 3 출력 신호(S3)가 NOR 게이트(12)에 입력되어 로우 상태의 신호가 출력단으로 출력된다. 여기서, 캐패시터(C)는 노이즈의 영향을 감소시키기 위한 것이다.
로우 상태로 천이하는 입력 신호가 제 1 NMOS 트랜지스터(N1)의 게이트에 입력되어 제 1 NMOS 트랜지스터(N1)를 턴오프시킨다. 제 1 PMOS 트랜지스터(P1)는 게이트 단자가 접지 상태로 되어 있어 항상 턴온 상태를 유지하고, 제 2 NMOS 트랜지스터(N2)는 다이오드 역할을 한다. 턴온 상태의 제 1 PMOS 트랜지스터(P1)를 통해 전원 전압(VCC)이 인가되어 다이오드로 작용하는 제 2 NMOS 트랜지스터(N2)의 문턱 전압을 뺀 전위가 제 1 출력 신호(S1)로 되지만 제 2 NMOS 트랜지스터(N2)의 문턱 전압이 미약하여 하이 상태로 유지된다. 하이 상태의 제 1 출력 신호(S1)가 인버터수단(1)를 통해 로우 상태로 반전되므로 제 2 출력 신호(S2)가 로우 상태로 된다. 로우 상태의 제 2 출력 신호(S2)에 의해 제 2 PMOS 트랜지스터(P2)가 턴온되어 제 1 출력 신호(S1)가 하이 상태를 유지한다. 그런데, 제 1 출력 신호(S1)는 제 1 PMOS 트랜지스터(P1)를 통해 출력되는 것으로, 도 3의 파형도에서 볼 수 있듯이 제 1 PMOS 트랜지스터(P1)의 성분에 따라 제 1 출력 신호(S1)이 변화될 수 있다. 이 제 1 출력 신호(S1)의 변화에 의해 제 2 출력 신호(S2) 및 출력 신호도 변화될 수 있다. 로우 상태의 제 2 출력 신호(S2)와 지연 수단(11)을 통해 일정 시간 지연된 로우 상태의 제 3 출력 신호(S3)가 NOR 게이트(12)에 입력되어 하이 상태의 신호가 출력단으로 출력된다. 출력단에는 지연 수단(11)을 통해 지연된 신호에 의해 어느 정도 지연된 신호가 출력된다.
도 4는 본 발명에 따른 어드레스 천이 검출 회로용 지연 회로의 회로도로서, 다수의 지연 수단(20)이 연결되어 하나의 지연 회로를 구성한다. 회로의 동작을 설명하기 전에 먼저 지연 수단(20)의 구성을 살펴보기로 한다.
제 1 PMOS 트랜지스터(P11)가 제 1 전원 전압(VCC1)이 공급되는 제 1 전원 단자와 제1 노드(K1) 사이에 접속되고 게이트로 제2 출력신호(S2)를 인가받는다. PMOS 트랜지스터(P12)가 제1 노드(K1)와 제2 노드(K2) 사이에 접속되고 게이트로 제2 출력신호(S2)를 인가받는다. 제 1 NMOS 트랜지스터(N11)가 제2 노드(K2)와 제3 노드(K3) 사이에 접속되고 게이트로 제2 출력신호(S2)를 인가받다. 제 2 NMOS 트랜지스터(N12)가 제3 노드(K3)와 제 1 접지 단자(VSS1) 사이에 접속되고 제2 출력신호(S2)를 인가받는다.
제 1 및 제 2 PMOS 트랜지스터(P11 및 P12)의 접속점인 제 1 노드(K1)와 제 2 전원 전압(VCC2)이 공급되는 제 2 전원 단자 사이에 제 1 캐패시터(C11)가 접속되고, 제 1 및 제 2 NMOS 트랜지스터(N11 및 N12)의 접속점인 제 3 노드(K3)와 제 2 접지 단자(VSS2) 사이에 제 2 캐패시터(C12)가 접속되며, 제 2 PMOS 트랜지스터(P12)와 제 1 NMOS 트랜지스터(N11)의 접속점인 제 2 노드(K2)는 다음 지연 수단의 각 트랜지스터의 게이트로 입력된다.
제 1 캐패시터(C11)는 제 2 전원 단자로부터 제 2 전원 전압(VCC2)이 공급되며, 제 2 캐패시터(C12)는 제 3 노드(K3)와 제 2 접지 단자(VSS2) 사이에 접속된다. 이 상태에서 입력 신호(도 1에서는 제 2 출력 신호)가 각 트랜지스터의 게이트로 입력된다.
다음으로 회로의 구동을 하이 상태로 천이하는 어드레스 신호와 로우 상태로 천이하는 어드레스 신호가 입력 신호로 입력될 경우를 각각 설명하기로 한다.
먼저, 로우 상태로 천이하는 어드레스 신호가 입력 신호로 인가될 경우의 회로 동작을 설명하면 다음과 같다.
로우 상태로 천이하는 입력 신호가 입력되어 제 1 PMOS 트랜지스터(P11)가 턴온되고, 제 1 및 제 2 NMOS 트랜지스터(N11 및 N12)가 턴오프된다. 턴온된 제 1 PMOS 트랜지스터(P11)를 통해 제 1 전원 전압(VCC1)이 공급되어 제 1 노드(K1)가 로우 상태에서 하이 상태로 된다. 이때, 제 1 전류(I1)은 제 1 캐패시터(C11)를 디스차지(discharge)시키고, 제 2 전류(I2)는 제 2 캐패시터(C12)를 차지(charge)시킨다. 제 1 노드(K1)의 전압이 문턱 전압(Vth)을 초과할 때 제 2 PMOS 트랜지스터(P12)가 턴온되어 제 2 노드(K2)가 하이 상태로 되어 다음단을 구성하는 트랜지스터의 게이트에 인가된다. 이러한 입력 신호의 변화에 따른 제 1 및 제 2 노드(K1 및 K2)의 전위의 변화 과정을 도식화한 그래프가 도 5에 도시되어 있다.
하이 상태의 제 2 노드(K2)의 전위에 의해 다음 지연 수단의 제 3 및 제 4 PMOS 트랜지스터(P13 및 P14)가 턴오프되고, 제 3 및 제 4 NMOS 트랜지스터(N13 및 N14)가 턴온되어 제 1 접지 전위(VSS1)로 된다. 이에 의해 제 6 노드(K6)의 전위가 로우 상태로 되어 다음 지연 수단의 각 트랜지스터의 게이트에 입력된다.
다음으로 하이 상태로 천이하는 어드레스 신호가 입력 신호로 인가될 경우의 회로 동작을 설명하면 다음과 같다.
하이 상태로 천이하는 입력 신호가 입력되어 제 1 및 제 2 PMOS 트랜지스터 (P11 및 P12)가 턴오프되고, 제 1 및 제 2 NMOS 트랜지스터(N11 및 N12)가 턴온되어 제 2 접지 전위(VSS2)로 된다. 이에 의해 제 1, 제 2 및 제 3 노드(K1, K2 및 K3)는 로우 상태로 된다. 로우 상태의 제 2 노드(K2)의 전위가 다음 지연 수단의 각 트랜지스터의 게이트에 입력된다. 이후의 동작은 전술한 바와 동일하다.
이러한 구성 및 동작 특성을 갖는 지연 수단은 입력 신호가 하이 상태로 천이하거나 로우 상태로 천이할 때 제 2 PMOS 트랜지스터(P12)와 제 1 NMOS 트랜지스터(N11)의 스위칭에 의해 출력이 변화되는데, 그 간격은 제 1 및 제 2 캐패시터 (C11 및 C12)의 용량과 제 1 PMOS 트랜지스터(P11)와 제 2 NMOS 트랜지스터(N12)의 콘덕턴스(conductance) 성분에 따라 다르게 된다. 따라서, 본 발명에 따른 지연 회로는 CMOS 인버터 기능 뿐만아니라 낮은 전원 전압에서도 동작할 수 있으므로 적은 소비 전력과 안정된 지연 시간을 구현할 수 있다.
도 6은 종래의 지연 회로와 본 발명에 따른 지연 회로에 대한 시뮬레이션 결과를 도시한 것으로, 전원 전압의 변화에 대한 지연 시간의 변화를 도시한 것이다. 이러한 지연 회로는 지연 수단을 구성하는 PMOS 트랜지스터, NMOS 트랜지스터 및 캐패시터의 성분에 따라 지연 시간의 변화율이 다르게 결정되는데 약 60% 이상의 차이가 발생된다. 예를 들어 종래의 지연 회로의 지연 시간이 100ns일 경우 본 발명에 따른 지연 회로의 지연 시간은 40ns 정도이다.
도시된 바와 같이 본 발명에 따른 지연 회로는 전원 전압의 변화에 대한 지연 시간의 변화가 매우 적은 반면, 종래의 지연 회로는 낮은 전원 전압에서 지연 시간이 길어지게 되어 불안정함을 볼 수 있다.
상술한 바와 같이 본 발명에 의하면 전원 전압에 민감한 내부 회로의 전압 변화에 따른 영향을 최소화하므로써 불필요한 펄스 마진을 줄여 칩 전체의 오동작을 방지하고 처리 시간을 단축할 수 있다.
도 1은 종래의 어드레스 천이 검출 회로용 지연 회로의 회로도.
도 2는 본 발명에 따른 어드레스 천이 검출 회로의 회로도.
도 3은 본 발명에 따른 어드레스 천이 검출 회로의 입력과 각 부분의 출력 파형을 도시한 그래프.
도 4는 본 발명에 따른 어드레스 천이 검출 회로용 지연 회로의 회로도.
도 5는 본 발명에 따른 어드레스 천이 검출 회로용 지연 회로의 입출력 파형을 도시한 그래프.
도 6은 종래 및 본 발명에 따른 어드레스 천이 검출 회로용 지연 회로의 전원 전압의 변화에 대한 지연 시간의 변화를 도시한 그래프.
<도면의 주요 부분에 대한 부호 설명>
10, 20 : 지연 수단 I1 내지 I3 : 제 1 내지 제 3 인버터
C1 내지 C3 : 제 1 내지 제 3 캐패시터
A : 어드레스 천이 검출 회로부 B : 합(summation) 회로부
N1 및 N2 : 제 1 및 제 2 NMOS 트랜지스터
P1 및 P2 : 제 1 및 제 2 PMOS 트랜지스터
C : 캐패시터 I : 인버터
11 : 지연 회로 12 : NOR 게이트
S1 : 제 1 출력 신호 S2 : 제 2 출력 신호
S3 : 제 3 출력 신호
P11 내지 P16 : 제 1 내지 제 6 PMOS 트랜지스터
N11 내지 N16 : 제 1 내지 제 6 NMOS 트랜지스터
C11 내지 C16 : 제 1 내지 제 6 캐패시터
K1 내지 K11 : 제 1 내지 제 11 노드
30 : 종래의 지연 회로의 전원 전압의 변화에 대한 지연 시간의 변화 곡선
40 : 본 발명에 따른 지연 회로의 전원 전압의 변화에 대한 지연 시간의 변화 곡선

Claims (2)

  1. 어드레스 신호에 응답하여 제 1 출력 신호를 발생시키는 제 1 스위치 수단과,
    전원전압을 분배하여 상기 제 1 출력 신호의 전압레벨을 조절하는 디바이더 수단과,
    상기 제 1 출력 신호를 반전시켜 제 2 출력 신호를 발생시키는 인버터 수단과,
    상기 제 2 출력 신호에 응답하여 전원 전압을 인가하여 상기 제 1 출력 신호의 전압레벨을 변경시키는 제 2 스위치 수단과,
    상기 제 2 출력 신호를 일정 시간 지연시켜서 지연신호를 발생시키는 지연 회로부와,
    상기 제 2 출력 신호 및 상기 지연 회로부를 통해 일정 시간 지연된 상기 지연신호를 논리적으로 조합하여 상기 지연된 시간만큼 제3 출력신호를 지연시켜서 출력하는 논리 수단을 포함하여 이루어진 것을 특징으로 하는 어드레스 천이 검출회로.
  2. 제 1 항에 있어서, 상기 지연 회로부는 다수의 지연 수단으로 이루어지되, 상기 지연 수단은 제 1 전원 단자와 접지 단자 사이에 제 1 PMOS 트랜지스터, 제 2 PMOS 트랜지스터, 제 1 NMOS 트랜지스터 및 제 2 NMOS 트랜지스터가 직렬로 접속되고, 상기 제 1 및 제 2 PMOS 트랜지스터의 접속점과 제 2 전원 단자 사이에 제 1 캐패시터가 접속되며, 상기 제 1 및 제 2 NMOS 트랜지스터의 접속점과 접지 단자 사이에 제 2 캐패시터가 접속되도록 구성되고, 상기 제 1 및 제 2 PMOS 트랜지스터와 상기 제 1 및 제 2 NMOS 트랜지스터의 게이트로 상기 제 2 출력 신호가 인가되고, 상기 제 2 PMOS 트랜지스터 및 상기 제 1 NMOS 트랜지스터의 접속점의 전위가 다음 지연 수단을 구성하는 각 트랜지스터의 게이트로 인가되도록 구성된 것을 특징으로 하는 어드레스 천이 검출 회로.
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