JPH08221987A - アドレス遷移検知回路 - Google Patents
アドレス遷移検知回路Info
- Publication number
- JPH08221987A JPH08221987A JP7029698A JP2969895A JPH08221987A JP H08221987 A JPH08221987 A JP H08221987A JP 7029698 A JP7029698 A JP 7029698A JP 2969895 A JP2969895 A JP 2969895A JP H08221987 A JPH08221987 A JP H08221987A
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- JP
- Japan
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- circuit
- delay
- address
- logic state
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Abstract
(57)【要約】
【目的】 ＡＴＤ回路のトランジスタ素子数の減少、パ
ターン面積の縮小を図ること。 【構成】 アドレスが第１の論理状態「１」から第２の
論理状態「０」に遷移したことを受けて遅延時間を生じ
させる第１の遅延回路（２）と、アドレスが第２の論理
状態「０」から第１の論理状態「１」に遷移したことを
受けて遅延時間を生じさせる第２の遅延回路（３）と、
第１及び第２の遅延回路の出力信号を演算処理して一定
のパルスを発生するナンド回路（４）とを具備し、前記
パルスの幅が遅延回路に含まれるＭＯＳトランジスタの
オン抵抗によって調節されるものである。
ターン面積の縮小を図ること。 【構成】 アドレスが第１の論理状態「１」から第２の
論理状態「０」に遷移したことを受けて遅延時間を生じ
させる第１の遅延回路（２）と、アドレスが第２の論理
状態「０」から第１の論理状態「１」に遷移したことを
受けて遅延時間を生じさせる第２の遅延回路（３）と、
第１及び第２の遅延回路の出力信号を演算処理して一定
のパルスを発生するナンド回路（４）とを具備し、前記
パルスの幅が遅延回路に含まれるＭＯＳトランジスタの
オン抵抗によって調節されるものである。
Description
【０００１】
【産業上の利用分野】本発明は、ＤＲＡＭ，ＳＲＡＭ等
の半導体メモリ装置に内蔵されるアドレス遷移検知回
路、いわゆるＡＴＤ回路（Address Transition Detecto
r)に関する。一般に、ＡＴＤ回路は、外部端子に入力さ
れるアドレス信号の論理状態の遷移を検知して、一定の
パルスを発生させるための回路であり、そのパルスに基
づいてＤＲＡＭ等のリード動作またはライト動作が行わ
れる。
の半導体メモリ装置に内蔵されるアドレス遷移検知回
路、いわゆるＡＴＤ回路（Address Transition Detecto
r)に関する。一般に、ＡＴＤ回路は、外部端子に入力さ
れるアドレス信号の論理状態の遷移を検知して、一定の
パルスを発生させるための回路であり、そのパルスに基
づいてＤＲＡＭ等のリード動作またはライト動作が行わ
れる。
【０００２】本発明は、従来に比べて素子数を削減し、
パターン面積の小さいＡＴＤ回路を提供することを目的
とする。
パターン面積の小さいＡＴＤ回路を提供することを目的
とする。
【０００３】
【従来の技術】従来のアドレス遷移検知回路は、図３に
示すように、基本的には一対のクロックドインバータ
（２１）（２２）から構成され、その共通接続点からＡ
ＴＤ信号ｅ’が取り出されている。クロックドインバー
タ（２１）のＰチャネル型トランジスタ（２３），Ｎチ
ャネル型トランジスタ（２４）は、アドレス入力端子
（２５）がＬレベルのときにオンとなり、他方のクロッ
クドインバータ（２２）のＰチャネル型トランジスタ
（２４），Ｎチャネル型トランジスタ（２７）は、アド
レス入力端子（２５）がＨレベルのときにオンとなるよ
うに、各ゲートに逆相のアドレス信号ａ’，ｂ’が入力
されている。
示すように、基本的には一対のクロックドインバータ
（２１）（２２）から構成され、その共通接続点からＡ
ＴＤ信号ｅ’が取り出されている。クロックドインバー
タ（２１）のＰチャネル型トランジスタ（２３），Ｎチ
ャネル型トランジスタ（２４）は、アドレス入力端子
（２５）がＬレベルのときにオンとなり、他方のクロッ
クドインバータ（２２）のＰチャネル型トランジスタ
（２４），Ｎチャネル型トランジスタ（２７）は、アド
レス入力端子（２５）がＨレベルのときにオンとなるよ
うに、各ゲートに逆相のアドレス信号ａ’，ｂ’が入力
されている。
【０００４】さらに、クロックドインバータ（２１）の
Ｐチャネル型トランジスタ（２８），Ｎチャネル型トラ
ンジスタ（２９）の各ゲートには、第１の遅延用インバ
ータ（３０）の出力ｃ’が接続され、他方のクロックド
インバータ（２２）のＰチャネル型トランジスタ（３
１），Ｎチャネル型トランジスタ（３２）の各ゲートに
は、第２の遅延用インバータ（３１）の出力ｄ’が接続
されており、第１及び第２の遅延用インバータ（３０，
３３）には、それぞれ逆相のアドレス信号ａ’，ｂ’が
入力されている。
Ｐチャネル型トランジスタ（２８），Ｎチャネル型トラ
ンジスタ（２９）の各ゲートには、第１の遅延用インバ
ータ（３０）の出力ｃ’が接続され、他方のクロックド
インバータ（２２）のＰチャネル型トランジスタ（３
１），Ｎチャネル型トランジスタ（３２）の各ゲートに
は、第２の遅延用インバータ（３１）の出力ｄ’が接続
されており、第１及び第２の遅延用インバータ（３０，
３３）には、それぞれ逆相のアドレス信号ａ’，ｂ’が
入力されている。
【０００５】上記のＡＴＤ回路の動作は、図４に示すよ
うに、アドレス信号ａ’の立ち下がりを受けて、クロッ
クドインバータ（２１）が活性化し、第１の遅延用イン
バータ（３０）の出力ｃ’のＨレベルを反転して、ＡＴ
Ｄ信号ｅ’が立ち下がる。その後、アドレス信号ａ’が
遅延されて、第１の遅延用インバータ（３０）の出力
ｃ’が立ち下がり、これを受けてＡＴＤ信号ｅ’が立ち
上がる。
うに、アドレス信号ａ’の立ち下がりを受けて、クロッ
クドインバータ（２１）が活性化し、第１の遅延用イン
バータ（３０）の出力ｃ’のＨレベルを反転して、ＡＴ
Ｄ信号ｅ’が立ち下がる。その後、アドレス信号ａ’が
遅延されて、第１の遅延用インバータ（３０）の出力
ｃ’が立ち下がり、これを受けてＡＴＤ信号ｅ’が立ち
上がる。
【０００６】このように、アドレス信号ａ’の遷移によ
って、一定のパルス幅のＡＴＤ信号が発生する。なお、
アドレス信号ａ’が立ち上がる場合も、ＡＴＤ信号が発
生するが、動作は同様なので説明は省略する。
って、一定のパルス幅のＡＴＤ信号が発生する。なお、
アドレス信号ａ’が立ち上がる場合も、ＡＴＤ信号が発
生するが、動作は同様なので説明は省略する。
【０００７】
【発明が解決しようとする課題】上記の動作から明らか
なように、ＡＴＤ信号のパルス幅は、第１及び第２の遅
延用インバータ（３０，３３）の遅延時間で決まるた
め、その調節はそのインバータの段数を増減することで
行っている。しかしながら、これではトランジスタ素子
数が多くなり、パターン面積が増大するという問題があ
った。
なように、ＡＴＤ信号のパルス幅は、第１及び第２の遅
延用インバータ（３０，３３）の遅延時間で決まるた
め、その調節はそのインバータの段数を増減することで
行っている。しかしながら、これではトランジスタ素子
数が多くなり、パターン面積が増大するという問題があ
った。
【０００８】本発明は、かかる従来の課題に鑑みてなさ
れたものであり、素子数を大幅に削減したＡＴＤ回路を
提供することを目的としている。
れたものであり、素子数を大幅に削減したＡＴＤ回路を
提供することを目的としている。
【０００９】
【課題を解決するための手段】本発明のアドレス遷移検
知回路は、図１に示すように、アドレスが第１の論理状
態「１」から第２の論理状態「０」に遷移したことを受
けて遅延時間を生じさせる第１の遅延回路（２）と、ア
ドレスが第２の論理状態「０」から第１の論理状態
「１」に遷移したことを受けて遅延時間を生じさせる第
２の遅延回路（３）と、第１及び第２の遅延回路の出力
信号を演算処理して一定のパルスを発生するナンド回路
（４）とを具備し、前記パルスの幅が遅延回路に含まれ
るＭＯＳトランジスタのオン抵抗によって調節されるも
のである。
知回路は、図１に示すように、アドレスが第１の論理状
態「１」から第２の論理状態「０」に遷移したことを受
けて遅延時間を生じさせる第１の遅延回路（２）と、ア
ドレスが第２の論理状態「０」から第１の論理状態
「１」に遷移したことを受けて遅延時間を生じさせる第
２の遅延回路（３）と、第１及び第２の遅延回路の出力
信号を演算処理して一定のパルスを発生するナンド回路
（４）とを具備し、前記パルスの幅が遅延回路に含まれ
るＭＯＳトランジスタのオン抵抗によって調節されるも
のである。
【００１０】
【作用】本発明によれば、図２のタイミング図に示すよ
うに、アドレスが「１」から「０」に変化すると、第２
の遅延回路（３）の出力ｅは、Ｐチャネル型ＭＯＳトラ
ンジスタ（１１）がオンすることで、すみやかに「０」
から「１」に変化する。一方、第１の遅延回路（２）の
出力ｇは、ＭＯＳトランジスタ（６）よって遅延されて
「１」から「０」変化する。したがって、ナンド回路
（４）は、その遅延時間に応じたパルスを出力する（図
中のｈ）。
うに、アドレスが「１」から「０」に変化すると、第２
の遅延回路（３）の出力ｅは、Ｐチャネル型ＭＯＳトラ
ンジスタ（１１）がオンすることで、すみやかに「０」
から「１」に変化する。一方、第１の遅延回路（２）の
出力ｇは、ＭＯＳトランジスタ（６）よって遅延されて
「１」から「０」変化する。したがって、ナンド回路
（４）は、その遅延時間に応じたパルスを出力する（図
中のｈ）。
【００１１】アドレスが逆に「０」から「１」に変化す
ると、第１の遅延回路（２）の出力ｇは、Ｐチャネル型
ＭＯＳトランジスタ（７）がオンすることで、すみやか
に「０」から「１」に変化する。一方、第２の遅延回路
（３）の出力ｅは、ＭＯＳトランジスタ（１０）よって
遅延されて「１」から「０」変化する。したがって、ナ
ンド回路（４）は、同様にその遅延時間に応じたパルス
を出力する（図中のｈ）。
ると、第１の遅延回路（２）の出力ｇは、Ｐチャネル型
ＭＯＳトランジスタ（７）がオンすることで、すみやか
に「０」から「１」に変化する。一方、第２の遅延回路
（３）の出力ｅは、ＭＯＳトランジスタ（１０）よって
遅延されて「１」から「０」変化する。したがって、ナ
ンド回路（４）は、同様にその遅延時間に応じたパルス
を出力する（図中のｈ）。
【００１２】このように、本発明によれば、ＡＴＤ信号
のパルス幅をＭＯＳトランジスタのオン抵抗によって調
節しているので、従来例に比して素子数が少なく、パタ
ーン面積も大幅に縮小することができる。
のパルス幅をＭＯＳトランジスタのオン抵抗によって調
節しているので、従来例に比して素子数が少なく、パタ
ーン面積も大幅に縮小することができる。
【００１３】
【実施例】以下、本発明の実施例に係るアドレス遷移検
知回路（ＡＴＤ回路）を図１及び図２に基づいて説明す
る。図１に示すＡＴＤ回路は、アドレス入力端子（１）
において、アドレスが第１の論理状態「１」から第２の
論理状態「０」に遷移したことを受けて遅延時間を生じ
させる第１の遅延回路（２）と、アドレスが第２の論理
状態「０」から第１の論理状態「１」に遷移したことを
受けて遅延時間を生じさせる第２の遅延回路（３）と、
第１及び第２の遅延回路の出力信号を演算処理して一定
のパルスを発生するナンド回路（４）とを具備し、その
パルスの幅が遅延回路に含まれるＭＯＳトランジスタの
抵抗によって調節されるものである。
知回路（ＡＴＤ回路）を図１及び図２に基づいて説明す
る。図１に示すＡＴＤ回路は、アドレス入力端子（１）
において、アドレスが第１の論理状態「１」から第２の
論理状態「０」に遷移したことを受けて遅延時間を生じ
させる第１の遅延回路（２）と、アドレスが第２の論理
状態「０」から第１の論理状態「１」に遷移したことを
受けて遅延時間を生じさせる第２の遅延回路（３）と、
第１及び第２の遅延回路の出力信号を演算処理して一定
のパルスを発生するナンド回路（４）とを具備し、その
パルスの幅が遅延回路に含まれるＭＯＳトランジスタの
抵抗によって調節されるものである。
【００１４】第１の遅延回路（２）は、アドレス信号を
受けるインバータ（５）と、インバータ（５）の出力に
ソースが接続されたＮチャネル型ＭＯＳトランジスタ
（６）と、Ｎチャネル型ＭＯＳトランジスタ（６）のド
レインと電源Ｖｃｃとの間に接続されたＰチャネル型Ｍ
ＯＳトランジスタ（７）とを具備し、それらのＭＯＳト
ランジスタのゲートがアドレス信号によって制御されて
いる。
受けるインバータ（５）と、インバータ（５）の出力に
ソースが接続されたＮチャネル型ＭＯＳトランジスタ
（６）と、Ｎチャネル型ＭＯＳトランジスタ（６）のド
レインと電源Ｖｃｃとの間に接続されたＰチャネル型Ｍ
ＯＳトランジスタ（７）とを具備し、それらのＭＯＳト
ランジスタのゲートがアドレス信号によって制御されて
いる。
【００１５】第２の遅延回路（２）も同様な構成である
が、入力されるアドレス信号の位相が反転されている点
が異なる。以下、上記のＡＴＤ回路の動作を図２を参照
しながら説明する。まず、アドレスが「１」から「０」
に変化すると、インバータ（８）の出力ｃも「１」から
「０」に変化し、Ｎチャネル型ＭＯＳトランジスタ（１
０）はオフ状態となるが、Ｐチャネル型ＭＯＳトランジ
スタ（１１）がオンすることで、第１の遅延回路（３）
の出力ｅは、すみやかに「０」から「１」に変化する。
が、入力されるアドレス信号の位相が反転されている点
が異なる。以下、上記のＡＴＤ回路の動作を図２を参照
しながら説明する。まず、アドレスが「１」から「０」
に変化すると、インバータ（８）の出力ｃも「１」から
「０」に変化し、Ｎチャネル型ＭＯＳトランジスタ（１
０）はオフ状態となるが、Ｐチャネル型ＭＯＳトランジ
スタ（１１）がオンすることで、第１の遅延回路（３）
の出力ｅは、すみやかに「０」から「１」に変化する。
【００１６】一方、第１の遅延回路（２）において、逆
にＮチャネル型ＭＯＳトランジスタは（６）オン状態と
なり、Ｐチャネル型ＭＯＳトランジスタ（７）がオフす
ることにより、その出力ｇは、ＭＯＳトランジスタ
（６）よって遅延されて「１」から「０」変化する。し
たがって、ナンド回路（４）は、その遅延時間に応じた
パルスとしてＡＴＤ信号を出力する（図中のｈ）。
にＮチャネル型ＭＯＳトランジスタは（６）オン状態と
なり、Ｐチャネル型ＭＯＳトランジスタ（７）がオフす
ることにより、その出力ｇは、ＭＯＳトランジスタ
（６）よって遅延されて「１」から「０」変化する。し
たがって、ナンド回路（４）は、その遅延時間に応じた
パルスとしてＡＴＤ信号を出力する（図中のｈ）。
【００１７】アドレスが逆に「０」から「１」に変化す
ると、第１の遅延回路（２）の出力ｇは、Ｐチャネル型
ＭＯＳトランジスタ（７）がオンすることで、すみやか
に「０」から「１」に変化する。一方、第２の遅延回路
（３）の出力ｅは、ＭＯＳトランジスタ（１０）よって
遅延されて「１」から「０」変化する。したがって、ナ
ンド回路（４）は、同様にその遅延時間に応じたパルス
をＡＴＤ信号として出力する。
ると、第１の遅延回路（２）の出力ｇは、Ｐチャネル型
ＭＯＳトランジスタ（７）がオンすることで、すみやか
に「０」から「１」に変化する。一方、第２の遅延回路
（３）の出力ｅは、ＭＯＳトランジスタ（１０）よって
遅延されて「１」から「０」変化する。したがって、ナ
ンド回路（４）は、同様にその遅延時間に応じたパルス
をＡＴＤ信号として出力する。
【００１８】このように、本発明によれば、ＡＴＤ信号
のパルス幅はＭＯＳトランジスタのオン抵抗によって決
定される。したがって、パルス幅は、トランジスタのチ
ャネル長を長くしたり、短くしたりすることにより調節
できるので、従来例に比して素子数が少なく、パターン
面積も大幅に縮小することができる。
のパルス幅はＭＯＳトランジスタのオン抵抗によって決
定される。したがって、パルス幅は、トランジスタのチ
ャネル長を長くしたり、短くしたりすることにより調節
できるので、従来例に比して素子数が少なく、パターン
面積も大幅に縮小することができる。
【００１９】
【発明の効果】以上説明したように、本発明によれば、
ＡＴＤ信号のパルス幅をＭＯＳトランジスタで調節して
いるので、素子数が少なく、パターン面積の小さいアド
レス遷移検知回路を提供することが可能となる。
ＡＴＤ信号のパルス幅をＭＯＳトランジスタで調節して
いるので、素子数が少なく、パターン面積の小さいアド
レス遷移検知回路を提供することが可能となる。
【図１】本発明の実施例に係るアドレス信号遷移回路を
説明する回路図である。
説明する回路図である。
【図２】本発明の実施例に係るアドレス信号遷移回路の
動作を説明する波形図である。
動作を説明する波形図である。
【図３】従来例に係るアドレス信号遷移回路を説明する
回路図である。
回路図である。
【図４】従来例に係るアドレス信号遷移回路の動作を説
明する波形図である。
明する波形図である。
（１） アドレス入力端子 （２） 第１の遅延回路 （３） 第２の遅延回路 （４） ナンド回路 （５）（８）（９） インバータ （６）（１０） Ｎチャネル型ＭＯＳトランジスタ （７）（１１） Ｐチャネル型ＭＯＳトランジスタ
Claims (2)
- 【請求項１】 アドレスが第１の論理状態から第２の論
理状態に遷移したことを受けて遅延時間を生じさせる第
１の遅延回路と、アドレスが第２の論理状態から第１の
論理状態に遷移したことを受けて遅延時間を生じさせる
第２の遅延回路と、第１及び第２の遅延回路の出力信号
を演算処理して一定のパルスを発生する論理回路とを具
備し、前記パルスの幅が遅延回路に含まれるＭＯＳトラ
ンジスタのオン抵抗によって調節されることを特徴とし
たアドレス遷移検知回路。 - 【請求項２】 前記遅延回路は、アドレス信号を受ける
インバータと、インバータの出力にソースが接続された
第１のＭＯＳトランジスタと、第１のＭＯＳトランジス
タのドレインと電源との間に接続された第２のＭＯＳト
ランジスタとを具備し、前記第１及び第２のＭＯＳトラ
ンジスタのゲートがアドレス信号によって制御されて成
ることを特徴とする請求項１記載のアドレス遷移検知回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7029698A JPH08221987A (ja) | 1995-02-17 | 1995-02-17 | アドレス遷移検知回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7029698A JPH08221987A (ja) | 1995-02-17 | 1995-02-17 | アドレス遷移検知回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08221987A true JPH08221987A (ja) | 1996-08-30 |
Family
ID=12283339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7029698A Pending JPH08221987A (ja) | 1995-02-17 | 1995-02-17 | アドレス遷移検知回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08221987A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100309466B1 (ko) * | 1999-05-21 | 2001-09-26 | 김영환 | 메모리의 어드레스천이검출제어장치 |
| KR100503958B1 (ko) * | 1998-03-26 | 2005-09-30 | 주식회사 하이닉스반도체 | 어드레스 천이 검출 회로 |
-
1995
- 1995-02-17 JP JP7029698A patent/JPH08221987A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100503958B1 (ko) * | 1998-03-26 | 2005-09-30 | 주식회사 하이닉스반도체 | 어드레스 천이 검출 회로 |
| KR100309466B1 (ko) * | 1999-05-21 | 2001-09-26 | 김영환 | 메모리의 어드레스천이검출제어장치 |
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