JPH1079194A - スキューロジック回路装置 - Google Patents
スキューロジック回路装置Info
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- JPH1079194A JPH1079194A JP9167903A JP16790397A JPH1079194A JP H1079194 A JPH1079194 A JP H1079194A JP 9167903 A JP9167903 A JP 9167903A JP 16790397 A JP16790397 A JP 16790397A JP H1079194 A JPH1079194 A JP H1079194A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00323—Delay compensation
Abstract
(57)【要約】
【課題】 本発明は、半導体メモリ装置で入力信号を緩
衝させ発生する出力信号のディスエーブルパスが、緩や
かに応答することにより生じるオーバラッピングを除去
させたスキューロジック回路装置を提供することであ
る。 【解決手段】 本発明のスキューロジック回路装置は、
入力ライン及び出力ラインの間に少なくとも２個以上直
列接続したそれぞれのインバータ等と、第１電源電圧源
からの電圧を前記奇数番目インバータの出力端側にそれ
ぞれ切り換えるための第１制御用スイッチィング手段
と、第２電源電圧源からの電圧を前記偶数番目のインバ
ータの出力端側にそれぞれ切り換えるための第２制御用
スイッチィング手段と、前記入力ラインからの信号を論
理組み合わせて発生した一定パルス幅のエッジ信号によ
り、前記第１及び第２制御用スイッチィング手段の動作
を制御するためのエッジ信号発生手段を備える。
衝させ発生する出力信号のディスエーブルパスが、緩や
かに応答することにより生じるオーバラッピングを除去
させたスキューロジック回路装置を提供することであ
る。 【解決手段】 本発明のスキューロジック回路装置は、
入力ライン及び出力ラインの間に少なくとも２個以上直
列接続したそれぞれのインバータ等と、第１電源電圧源
からの電圧を前記奇数番目インバータの出力端側にそれ
ぞれ切り換えるための第１制御用スイッチィング手段
と、第２電源電圧源からの電圧を前記偶数番目のインバ
ータの出力端側にそれぞれ切り換えるための第２制御用
スイッチィング手段と、前記入力ラインからの信号を論
理組み合わせて発生した一定パルス幅のエッジ信号によ
り、前記第１及び第２制御用スイッチィング手段の動作
を制御するためのエッジ信号発生手段を備える。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
用いられるスキューロジック回路装置に関し、特に入力
信号を緩衝させ発生する出力信号のディスエーブルパス
（disable path）区間が緩やかに応答するのを防止させ
たスキューロジック回路装置に関する。
用いられるスキューロジック回路装置に関し、特に入力
信号を緩衝させ発生する出力信号のディスエーブルパス
（disable path）区間が緩やかに応答するのを防止させ
たスキューロジック回路装置に関する。
【０００２】
【従来の技術】図１は、従来のスキューロジックによる
入力バッファの回路を示すもので、入力端子（IN）と出
力端子（OUT ）の間に直列接続した第１乃至第５インバ
ータ（IV1 〜IV5 ）で構成されている。
入力バッファの回路を示すもので、入力端子（IN）と出
力端子（OUT ）の間に直列接続した第１乃至第５インバ
ータ（IV1 〜IV5 ）で構成されている。
【０００３】前記インバータは通常二つのCMOS型トラン
ジスタで構成され、外部からの入力信号を緩衝するバッ
ファ（buffer）として動作する。前記第１、第３、第５
インバータ（IV1 、IV3 、IV5 ）はPMOS型トランジスタ
に比べNMOS型トランジスタが大きくサイジング（sizin
g）しており、前記第２、第４インバータ（IV2 、IV4）
はNMOS型トランジスタに比べPMOS型トランジスタが大き
くサイジング（sizing）していると仮定する。
ジスタで構成され、外部からの入力信号を緩衝するバッ
ファ（buffer）として動作する。前記第１、第３、第５
インバータ（IV1 、IV3 、IV5 ）はPMOS型トランジスタ
に比べNMOS型トランジスタが大きくサイジング（sizin
g）しており、前記第２、第４インバータ（IV2 、IV4）
はNMOS型トランジスタに比べPMOS型トランジスタが大き
くサイジング（sizing）していると仮定する。
【０００４】では、前記構成による動作を図２に示す動
作タイミング図を見ながら説明する。先ず、入力端子
（IN）から（ａ）パルス信号が入力すれば第１インバー
タ（IV1 ）を介して反転した（ｂ）パルス信号が第１ノ
ード（Ｎ１）に伝られる。この際、（ｂ）パルス信号は
イネーブルパス（enable path ）区間で速やかに転移
し、ディスエーブルパス（disable path）区間では緩や
かに転移することが分かる。同様に、第２乃至第５イン
バータ（IV2 〜IV5 ）を介し出力する各ノードでのパル
ス信号は、図２に示す（ｃ）〜（ｆ）パルス信号と同様
である。ここで、出力端子（OUT ）から出力した（ｆ）
パルス信号と入力端子（IN）から入力した（ａ）パルス
信号を比較してみる場合、出力信号である（ｆ）パルス
信号のパルス幅が入力信号である（ａ）パルス信号のパ
ルス幅より大きく増加していることが分かる。これは各
インバータ（第１乃至第５インバータ（IV1 〜IV5 ））
を介し出力するパルス信号がイネーブルパス区間では速
やかに転移し、ディスエーブルパス区間では緩やかに転
移されることにより出力パスル幅が大きく増加したもの
である。このように出力パルス信号が入力パルス信号の
パルス幅より増加するようになれば、ハイスピード動作
時に信号のオーバラッピング（overlapping ）が起こる
問題点が生じることになる。
作タイミング図を見ながら説明する。先ず、入力端子
（IN）から（ａ）パルス信号が入力すれば第１インバー
タ（IV1 ）を介して反転した（ｂ）パルス信号が第１ノ
ード（Ｎ１）に伝られる。この際、（ｂ）パルス信号は
イネーブルパス（enable path ）区間で速やかに転移
し、ディスエーブルパス（disable path）区間では緩や
かに転移することが分かる。同様に、第２乃至第５イン
バータ（IV2 〜IV5 ）を介し出力する各ノードでのパル
ス信号は、図２に示す（ｃ）〜（ｆ）パルス信号と同様
である。ここで、出力端子（OUT ）から出力した（ｆ）
パルス信号と入力端子（IN）から入力した（ａ）パルス
信号を比較してみる場合、出力信号である（ｆ）パルス
信号のパルス幅が入力信号である（ａ）パルス信号のパ
ルス幅より大きく増加していることが分かる。これは各
インバータ（第１乃至第５インバータ（IV1 〜IV5 ））
を介し出力するパルス信号がイネーブルパス区間では速
やかに転移し、ディスエーブルパス区間では緩やかに転
移されることにより出力パスル幅が大きく増加したもの
である。このように出力パルス信号が入力パルス信号の
パルス幅より増加するようになれば、ハイスピード動作
時に信号のオーバラッピング（overlapping ）が起こる
問題点が生じることになる。
【０００５】
【発明が解決しようとする課題】従って、本発明では入
力信号を緩衝させ発生する出力信号のディスエーブルパ
ス区間が速やかに応答するよう回路を現すことにより、
ハイスピード動作時に信号のオーバラッピングを除去さ
せたスキューロジック回路装置を提供することにその目
的がある。
力信号を緩衝させ発生する出力信号のディスエーブルパ
ス区間が速やかに応答するよう回路を現すことにより、
ハイスピード動作時に信号のオーバラッピングを除去さ
せたスキューロジック回路装置を提供することにその目
的がある。
【０００６】
【課題を解決するための手段】前記目的を達成するた
め、本発明によるスキューロジック回路装置は入力ライ
ン及び出力ラインの間に少なくとも二つ以上直列接続し
たそれぞれのインバータ等と、第１電源電圧源からの電
圧を前記奇数番目インバータの出力端側にそれぞれ切り
換えるための第１制御用スイッチィング手段と、第２電
源電圧源からの電圧を前記偶数番目インバータの出力端
側にそれぞれ切り換えるための第２制御用スイッチィン
グ手段と、前記入力ラインからの信号を論理組み合わせ
て発生した一定パルス幅のエッジ信号により、前記第１
及び第２制御用スイッチィング手段の動作を制御するた
めのエッジ信号発生手段を備える。
め、本発明によるスキューロジック回路装置は入力ライ
ン及び出力ラインの間に少なくとも二つ以上直列接続し
たそれぞれのインバータ等と、第１電源電圧源からの電
圧を前記奇数番目インバータの出力端側にそれぞれ切り
換えるための第１制御用スイッチィング手段と、第２電
源電圧源からの電圧を前記偶数番目インバータの出力端
側にそれぞれ切り換えるための第２制御用スイッチィン
グ手段と、前記入力ラインからの信号を論理組み合わせ
て発生した一定パルス幅のエッジ信号により、前記第１
及び第２制御用スイッチィング手段の動作を制御するた
めのエッジ信号発生手段を備える。
【０００７】以下、添付図面を参照して本発明の１実施
例を詳細に説明する。
例を詳細に説明する。
【０００８】
【発明の実施の形態】図３は、本発明の１実施例による
スキューロジック回路装置の詳細回路図を示すものであ
る。
スキューロジック回路装置の詳細回路図を示すものであ
る。
【０００９】前記スキューロジック回路装置は、入力端
子（IN）と出力端子（OUT ）の間に直列接続した奇数個
のインバータ（図３では５個と示す）で構成される。こ
のインバータ等のうちの奇数番目のインバータは、PMOS
型トランジスタに比べNMOS型トランジスタが大きくサイ
ジング（sizing）しており、偶数番目インバータはNMOS
型トランジスタに比べPMOS型トランジスタが大きくサイ
ジングされているとすれば、前記各インバータを介し出
力するパルス信号がイネーブル区間では速やかに転移さ
れ、ディスエーブルパス区間では緩やかに転移されるこ
とにより出力パルス幅が大きく増加するのを防止するた
め本発明の実施例においては、前記奇数番目インバータ
の出力端側に電源電圧（Vcc ）をそれぞれ切り換えるた
めの第１制御用スイッチィング手段と、前記偶数番目イ
ンバータの出力端側に接地電圧（Vss ）をそれぞれ切り
換えるための第２制御用スイッチィング手段と、前記入
力ライン（Vin ）の信号を所定の時間の間、遅延させた
信号（Ｎ６）と前記入力ラインの信号を反転させた信号
を論理組み合わせて発生した一定パルス幅のエッジ信号
により、前記第１及び第２制御用スイッチィング手段の
動作を順次制御するためのエッジ信号発生回路部（３
１）を備えた。
子（IN）と出力端子（OUT ）の間に直列接続した奇数個
のインバータ（図３では５個と示す）で構成される。こ
のインバータ等のうちの奇数番目のインバータは、PMOS
型トランジスタに比べNMOS型トランジスタが大きくサイ
ジング（sizing）しており、偶数番目インバータはNMOS
型トランジスタに比べPMOS型トランジスタが大きくサイ
ジングされているとすれば、前記各インバータを介し出
力するパルス信号がイネーブル区間では速やかに転移さ
れ、ディスエーブルパス区間では緩やかに転移されるこ
とにより出力パルス幅が大きく増加するのを防止するた
め本発明の実施例においては、前記奇数番目インバータ
の出力端側に電源電圧（Vcc ）をそれぞれ切り換えるた
めの第１制御用スイッチィング手段と、前記偶数番目イ
ンバータの出力端側に接地電圧（Vss ）をそれぞれ切り
換えるための第２制御用スイッチィング手段と、前記入
力ライン（Vin ）の信号を所定の時間の間、遅延させた
信号（Ｎ６）と前記入力ラインの信号を反転させた信号
を論理組み合わせて発生した一定パルス幅のエッジ信号
により、前記第１及び第２制御用スイッチィング手段の
動作を順次制御するためのエッジ信号発生回路部（３
１）を備えた。
【００１０】前記第１制御用スイッチィング手段はＰチ
ャンネルモス型トランジスタで構成され、前記第２制御
用スイッチィング手段はＮチャンネルモス型トランジス
タで構成される。そして、前記エッジ信号発生回路部
（３１）は前記入力端子（IN）及び第５ノード（Ｎ５）
の間に接続した第６インバータ（IV6 ）と、前記入力端
子（IN）及び第６ノード（Ｎ６）の間に直列接続した第
７乃至第１０インバータ（IV7 〜IV10）と、前記第５ノ
ード（Ｎ５）及び第６ノード（Ｎ６）からの信号を論理
演算して第７ノード（Ｎ７）から出力する第１NANDゲー
ト（NA1 ）で構成される。
ャンネルモス型トランジスタで構成され、前記第２制御
用スイッチィング手段はＮチャンネルモス型トランジス
タで構成される。そして、前記エッジ信号発生回路部
（３１）は前記入力端子（IN）及び第５ノード（Ｎ５）
の間に接続した第６インバータ（IV6 ）と、前記入力端
子（IN）及び第６ノード（Ｎ６）の間に直列接続した第
７乃至第１０インバータ（IV7 〜IV10）と、前記第５ノ
ード（Ｎ５）及び第６ノード（Ｎ６）からの信号を論理
演算して第７ノード（Ｎ７）から出力する第１NANDゲー
ト（NA1 ）で構成される。
【００１１】前記エッジ信号発生回路部（３１）は、そ
の出力信号をインバータによりそれぞれ反転遅延させた
信号を用いて前記第１制御用スイッチィング手段と第２
制御用スイッチィング手段の動作をそれぞれ順次制御す
るようにする。
の出力信号をインバータによりそれぞれ反転遅延させた
信号を用いて前記第１制御用スイッチィング手段と第２
制御用スイッチィング手段の動作をそれぞれ順次制御す
るようにする。
【００１２】では、前記構成による動作を図４に示す動
作タイミング図を参照して説明する。
作タイミング図を参照して説明する。
【００１３】前記第６乃至第１０インバータ（IV6 〜IV
10）と第１NANDゲート（NA1 ）で構成されたエッジ信号
発生回路部（３１）は、入力端子（IN）からの入力信号
（Vin ）（図４の（ａ）波形）を前記構成により論理組
み合わせた一定パルス幅のエッジ信号（ｂ）を第７ノー
ド（Ｎ７）に生成させることになる。生成されたエッジ
信号（ｂ）は第１PMOS型トランジスタ（MP1 ）のゲート
に印加され、第１２ノード（Ｎ１２）に電源電圧（Vcc
）を供給するようその動作を制御することになる。前
記第１PMOS型トランジスタ（MP1 ）により第１２ノード
（Ｎ１２）に供給された電源電圧（Vcc ）は、第１１イ
ンバータ（IV11）により入力信号（Vin ）が反転したパ
ルス信号（ｃ）のディスエーブルパスが速やかになるよ
うにする。第１３ノード（Ｎ１３）及び第８ノード（Ｎ
８）にそれぞれ出力するパルス信号（ｅ、ｄ）は、第１
２ノード（Ｎ１２）及び第７ノード（Ｎ７）からインバ
ータ一つずつを経ることになるので位相差が同様であ
り、前記第８ノード（Ｎ８）は第１NMOS型トランジスタ
（MN1 ）のゲートに入り、第１３ノード（Ｎ１３）に出
力するパルス信号（ｅ）のディスエーブルパスが速やか
になるようにする。このような方式で第１４ノード（Ｎ
１４）のパルス信号（ｇ）は第９ノード（Ｎ９）のパル
ス信号（ｆ）により、第１５ノード（Ｎ１５）のパルス
信号（ｉ）は第１０ノード（Ｎ１０）のパルス信号
（ｈ）により、出力端子（OUT ）のパルス信号（ｋ）は
第１１ノード（Ｎ１１）のパルス信号（ｊ）により、デ
ィスエーブルパスがそれぞれ速やかになるため出力パル
ス（ｋ）の幅が図２に示す従来の出力パルス（ｆ）より
一層低減することになる。
10）と第１NANDゲート（NA1 ）で構成されたエッジ信号
発生回路部（３１）は、入力端子（IN）からの入力信号
（Vin ）（図４の（ａ）波形）を前記構成により論理組
み合わせた一定パルス幅のエッジ信号（ｂ）を第７ノー
ド（Ｎ７）に生成させることになる。生成されたエッジ
信号（ｂ）は第１PMOS型トランジスタ（MP1 ）のゲート
に印加され、第１２ノード（Ｎ１２）に電源電圧（Vcc
）を供給するようその動作を制御することになる。前
記第１PMOS型トランジスタ（MP1 ）により第１２ノード
（Ｎ１２）に供給された電源電圧（Vcc ）は、第１１イ
ンバータ（IV11）により入力信号（Vin ）が反転したパ
ルス信号（ｃ）のディスエーブルパスが速やかになるよ
うにする。第１３ノード（Ｎ１３）及び第８ノード（Ｎ
８）にそれぞれ出力するパルス信号（ｅ、ｄ）は、第１
２ノード（Ｎ１２）及び第７ノード（Ｎ７）からインバ
ータ一つずつを経ることになるので位相差が同様であ
り、前記第８ノード（Ｎ８）は第１NMOS型トランジスタ
（MN1 ）のゲートに入り、第１３ノード（Ｎ１３）に出
力するパルス信号（ｅ）のディスエーブルパスが速やか
になるようにする。このような方式で第１４ノード（Ｎ
１４）のパルス信号（ｇ）は第９ノード（Ｎ９）のパル
ス信号（ｆ）により、第１５ノード（Ｎ１５）のパルス
信号（ｉ）は第１０ノード（Ｎ１０）のパルス信号
（ｈ）により、出力端子（OUT ）のパルス信号（ｋ）は
第１１ノード（Ｎ１１）のパルス信号（ｊ）により、デ
ィスエーブルパスがそれぞれ速やかになるため出力パル
ス（ｋ）の幅が図２に示す従来の出力パルス（ｆ）より
一層低減することになる。
【００１４】本発明のスキューロジックによる入力バッ
ファは、前記第７ノード（Ｎ７）乃至第１１ノード（Ｎ
１１）のパルス幅をデザイナー（designer）の判断に従
い必要なほどさらに増加したり低減することができる。
さらに、レイアウト（layout）面積が狭い時には、前記
第１３ノード（Ｎ１３）と第８ノード（Ｎ８）以後の端
を省略することができる。
ファは、前記第７ノード（Ｎ７）乃至第１１ノード（Ｎ
１１）のパルス幅をデザイナー（designer）の判断に従
い必要なほどさらに増加したり低減することができる。
さらに、レイアウト（layout）面積が狭い時には、前記
第１３ノード（Ｎ１３）と第８ノード（Ｎ８）以後の端
を省略することができる。
【００１５】図５は、本発明の第２実施例に係るスキュ
ーロジック回路装置であり、入力ラインで入力する入力
信号の出力速度を速やかにするためのスキューロジック
回路部（５１）と、前記入力ラインに入力する入力信号
のディスエーブルパスから新しいパルスを作り出すため
のエッジ信号発生回路部（５２）と、前記エッジ信号を
一定時間遅延させ出力信号のパルス幅を調節するための
エッジ信号遅延回路部（５３）と、前記スキューロジッ
ク回路部（５１）の出力信号と前記エッジ信号遅延回路
部（５３）の出力信号をノアリングして出力端に出力す
る出力信号のディスエーブルパスを速やかにするための
ドライバ部（５４）を備える。
ーロジック回路装置であり、入力ラインで入力する入力
信号の出力速度を速やかにするためのスキューロジック
回路部（５１）と、前記入力ラインに入力する入力信号
のディスエーブルパスから新しいパルスを作り出すため
のエッジ信号発生回路部（５２）と、前記エッジ信号を
一定時間遅延させ出力信号のパルス幅を調節するための
エッジ信号遅延回路部（５３）と、前記スキューロジッ
ク回路部（５１）の出力信号と前記エッジ信号遅延回路
部（５３）の出力信号をノアリングして出力端に出力す
る出力信号のディスエーブルパスを速やかにするための
ドライバ部（５４）を備える。
【００１６】前記スキューロジック回路部（５１）は、
NMOSとPMOSが交互に大きくサイジングされ直列接続した
５個のインバータ（IV7 〜IV11）で構成される。
NMOSとPMOSが交互に大きくサイジングされ直列接続した
５個のインバータ（IV7 〜IV11）で構成される。
【００１７】前記エッジ信号発生回路部（５２）は、前
記入力ラインに入力する信号を反転させナンドゲートの
一つの入力端子に出力する第１２インバータ（IV12）
と、前記入力ラインに入力する信号を一定時間遅延さ
せ、前記ナンドゲートの他の一つの入力端子に出力する
直列接続した４個のインバータ（IV13〜IV16）と、前記
第１２インバータ（IV12）の出力信号と前記第１６イン
バータ（IV16）の出力信号を論理演算して前記エッジ信
号遅延回路部（５３）の入力端子に出力するナンドゲー
トで構成される。
記入力ラインに入力する信号を反転させナンドゲートの
一つの入力端子に出力する第１２インバータ（IV12）
と、前記入力ラインに入力する信号を一定時間遅延さ
せ、前記ナンドゲートの他の一つの入力端子に出力する
直列接続した４個のインバータ（IV13〜IV16）と、前記
第１２インバータ（IV12）の出力信号と前記第１６イン
バータ（IV16）の出力信号を論理演算して前記エッジ信
号遅延回路部（５３）の入力端子に出力するナンドゲー
トで構成される。
【００１８】前記エッジ信号遅延回路部（５３）は、前
記エッジ信号発生回路部（５２）の出力信号を一定時間
遅延させ前記ドライバ部（５４）の第１PMOS型トランジ
スタ（MP1 ）と第２NMOS型トランジスタ（MN2 ）のゲー
トで出力するための直列接続した2N+1個のインバータ、
又は抵抗とキャパシタでなるRC時定数で構成される。
記エッジ信号発生回路部（５２）の出力信号を一定時間
遅延させ前記ドライバ部（５４）の第１PMOS型トランジ
スタ（MP1 ）と第２NMOS型トランジスタ（MN2 ）のゲー
トで出力するための直列接続した2N+1個のインバータ、
又は抵抗とキャパシタでなるRC時定数で構成される。
【００１９】前記ドライバ部（５４）はゲートに前記エ
ッジ信号遅延回路部（５３）の出力信号が印加され、電
源電圧と第２PMOS型トランジスタ（MP2 ）の一つの端子
と接続し前記電源電圧を前記第２PMOS型トランジスタ
（MP2 ）の一つの端子に伝える第１PMOS型トランジスタ
（MP1 ）と、ゲートで前記スキューロジック回路部（５
１）の出力信号が印加され、前記第１PMOS型トランジス
タ（MP1 ）の一つの端子と出力端子の間に接続し前記第
１PMOS型トランジスタ（MP1 ）により伝えられた前記電
源電圧（Vcc ）を前記出力端子に伝える第２PMOS型トラ
ンジスタ（MP2 ）と、ゲートで前記エッジ信号遅延回路
部（５３）の出力信号が印加され、前記出力端子と接地
電圧（Vss ）の間に接続した第２NMOS型トランジスタ
（MN2 ）と、ゲートで前記スキューロジック回路部（５
１）の出力信号が印加され、前記出力端子と前記接地電
圧（Vss ）の間に接続した第１NMOS型トランジスタ（MN
1 ）で構成される。
ッジ信号遅延回路部（５３）の出力信号が印加され、電
源電圧と第２PMOS型トランジスタ（MP2 ）の一つの端子
と接続し前記電源電圧を前記第２PMOS型トランジスタ
（MP2 ）の一つの端子に伝える第１PMOS型トランジスタ
（MP1 ）と、ゲートで前記スキューロジック回路部（５
１）の出力信号が印加され、前記第１PMOS型トランジス
タ（MP1 ）の一つの端子と出力端子の間に接続し前記第
１PMOS型トランジスタ（MP1 ）により伝えられた前記電
源電圧（Vcc ）を前記出力端子に伝える第２PMOS型トラ
ンジスタ（MP2 ）と、ゲートで前記エッジ信号遅延回路
部（５３）の出力信号が印加され、前記出力端子と接地
電圧（Vss ）の間に接続した第２NMOS型トランジスタ
（MN2 ）と、ゲートで前記スキューロジック回路部（５
１）の出力信号が印加され、前記出力端子と前記接地電
圧（Vss ）の間に接続した第１NMOS型トランジスタ（MN
1 ）で構成される。
【００２０】以下、前記構成による本発明の動作を図６
に示す動作タイミング図を参照して説明する。
に示す動作タイミング図を参照して説明する。
【００２１】先ず、入力ラインに入力する入力信号が前
記スキューロジック回路部（５１）を経るようになれ
ば、第１０ノード（Ｎ１０）上には図６の（ｆ）に示す
波形が出力されるが、これは従来スキューロジック回路
図から出力した第５ノード（Ｎ５）上の出力信号と同様
でありその動作説明、さらに従来の説明と同一なのでこ
こではこれに対する説明を省略することにし、第６ノー
ド（Ｎ６）乃至第９ノード（Ｎ９）上の波形の形状は図
６の（ｂ）〜（ｅ）に現われている。ただ、前記スキュ
ーロジック回路部（５１）の出力信号のパルス幅とディ
スエーブルパス区間が長くなっていることを指摘して先
に進む。
記スキューロジック回路部（５１）を経るようになれ
ば、第１０ノード（Ｎ１０）上には図６の（ｆ）に示す
波形が出力されるが、これは従来スキューロジック回路
図から出力した第５ノード（Ｎ５）上の出力信号と同様
でありその動作説明、さらに従来の説明と同一なのでこ
こではこれに対する説明を省略することにし、第６ノー
ド（Ｎ６）乃至第９ノード（Ｎ９）上の波形の形状は図
６の（ｂ）〜（ｅ）に現われている。ただ、前記スキュ
ーロジック回路部（５１）の出力信号のパルス幅とディ
スエーブルパス区間が長くなっていることを指摘して先
に進む。
【００２２】引き続き前記入力ラインに入力する入力信
号は、前記エッジ信号発生回路部（５２）の第１２イン
バータ（IV12）と第１３インバータ（IV13）の入力端子
で入力するが、前記第１２インバータ（IV12）の入力端
子で入力した信号は、前記第１２インバータ（IV12）に
より反転しナンドゲートの一つの入力端子で入力され、
前記第１３インバータ（IV13）で入力した信号は、直列
接続した４個のインバータ（IV13〜IV16）により反転と
遅延を起こし、結局前記入力信号の位相が同一な信号が
ナンドゲートの他の一つの入力端子で入力される。
号は、前記エッジ信号発生回路部（５２）の第１２イン
バータ（IV12）と第１３インバータ（IV13）の入力端子
で入力するが、前記第１２インバータ（IV12）の入力端
子で入力した信号は、前記第１２インバータ（IV12）に
より反転しナンドゲートの一つの入力端子で入力され、
前記第１３インバータ（IV13）で入力した信号は、直列
接続した４個のインバータ（IV13〜IV16）により反転と
遅延を起こし、結局前記入力信号の位相が同一な信号が
ナンドゲートの他の一つの入力端子で入力される。
【００２３】引き続き前記第１２インバータ（IV12）の
出力信号と前記第１６インバータ（IV16）の出力信号
は、ナンドゲートにより論理演算され第１１ノード（Ｎ
１１）にエッジ信号が出力されるが、前記ナンドゲート
の二つの入力端で互いに相反した信号が入力されるため
前記第１１ノード（Ｎ１１）には常にハイ信号が出力さ
れ、これに対する波形の形状は図６の（ｇ）に示されて
いる。
出力信号と前記第１６インバータ（IV16）の出力信号
は、ナンドゲートにより論理演算され第１１ノード（Ｎ
１１）にエッジ信号が出力されるが、前記ナンドゲート
の二つの入力端で互いに相反した信号が入力されるため
前記第１１ノード（Ｎ１１）には常にハイ信号が出力さ
れ、これに対する波形の形状は図６の（ｇ）に示されて
いる。
【００２４】引き続き前記エッジ信号は出力信号のパル
ス幅を調節するためのエッジ信号遅延回路部（５３）の
入力端で入力されるが、前記エッジ信号遅延回路部（５
３）のインバータの数が奇数個で構成されているため第
１２ノード（Ｎ１２）上には前記第１１ノード（Ｎ１
１）上のハイ（High）信号が遅延と反転を起こして出力
されるが図６の（ｈ）によく表われている。
ス幅を調節するためのエッジ信号遅延回路部（５３）の
入力端で入力されるが、前記エッジ信号遅延回路部（５
３）のインバータの数が奇数個で構成されているため第
１２ノード（Ｎ１２）上には前記第１１ノード（Ｎ１
１）上のハイ（High）信号が遅延と反転を起こして出力
されるが図６の（ｈ）によく表われている。
【００２５】引き続きドライバ部（５４）は出力端に出
力される出力信号のディスエーブルパスを速やかにする
ためのもので、前記第１０ノード（Ｎ１０）上のロー
（Low）信号により第２PMOS型トランジスタ（MP2 ）が
ターンオンされ第１NMOS型トランジスタ（MN1 ）が開放
状態にあることになる。さらに、前記第１２ノード（Ｎ
１２）上のロー（Low ）信号により前記第１PMOS型トラ
ンジスタ（MP1 ）がターンオンされ、第２NMOS型トラン
ジスタ（MN2 ）がターンオフされ、前記第１PMOS型トラ
ンジスタ（MP1 ）と前記第２PMOS型トランジスタ（MP2
）を介し電源電圧（Vcc ）が出力端に伝えられるが、
前記ドライバ部（５４）は２個の入力端でロー（Low ）
信号が入力される時に限り出力端に出力波形が現われ
る。図６の（ｆ）は前記スキューロジック回路部（５
１）の出力信号を、（ｈ）は前記エッジ信号遅延回路部
（５３）の出力信号を現しているが、前記（ｆ）と前記
（ｈ）のロー（Low ）区間でのみ出力波形が現われ、前
記（ｆ）のロー（Low ）からハイ（high）にディスエー
ブルパスが起こる地点と、前記（ｈ）のロー（Low ）区
間が接触する点以後のロー（Low ）区間では出力信号の
波形がディスエーブルすることになる。図６の（ｉ）は
前記スキューロジック回路部（５１）の出力信号とエッ
ジ信号遅延回路部（５３）の出力信号が、前記ドライバ
部（５４）により論理演算され出力端に出力した波形の
形状を現しており、出力信号のパルス幅とディスエーブ
ルパス時間が短く起こっていることを見せている。
力される出力信号のディスエーブルパスを速やかにする
ためのもので、前記第１０ノード（Ｎ１０）上のロー
（Low）信号により第２PMOS型トランジスタ（MP2 ）が
ターンオンされ第１NMOS型トランジスタ（MN1 ）が開放
状態にあることになる。さらに、前記第１２ノード（Ｎ
１２）上のロー（Low ）信号により前記第１PMOS型トラ
ンジスタ（MP1 ）がターンオンされ、第２NMOS型トラン
ジスタ（MN2 ）がターンオフされ、前記第１PMOS型トラ
ンジスタ（MP1 ）と前記第２PMOS型トランジスタ（MP2
）を介し電源電圧（Vcc ）が出力端に伝えられるが、
前記ドライバ部（５４）は２個の入力端でロー（Low ）
信号が入力される時に限り出力端に出力波形が現われ
る。図６の（ｆ）は前記スキューロジック回路部（５
１）の出力信号を、（ｈ）は前記エッジ信号遅延回路部
（５３）の出力信号を現しているが、前記（ｆ）と前記
（ｈ）のロー（Low ）区間でのみ出力波形が現われ、前
記（ｆ）のロー（Low ）からハイ（high）にディスエー
ブルパスが起こる地点と、前記（ｈ）のロー（Low ）区
間が接触する点以後のロー（Low ）区間では出力信号の
波形がディスエーブルすることになる。図６の（ｉ）は
前記スキューロジック回路部（５１）の出力信号とエッ
ジ信号遅延回路部（５３）の出力信号が、前記ドライバ
部（５４）により論理演算され出力端に出力した波形の
形状を現しており、出力信号のパルス幅とディスエーブ
ルパス時間が短く起こっていることを見せている。
【００２６】以上で説明したように、入力ラインに入力
信号が入力すると前記スキューロジック回路部（５１）
により前記第１０ノード（Ｎ１０）にはパルス幅が大き
くなり、ディスエーブルパスが長く生じる波形が出力さ
れるが、これを補完するため前記エッジ信号発生回路部
（５２）を介して前記第１１ノード（Ｎ１１）上にエッ
ジ信号を発生させ、前記エッジ信号を前記エッジ信号遅
延回路部（５３）を介して一定時間遅延させ出力信号の
パルス幅を調節し、前記第１０ノード（Ｎ１０）上の信
号と前記第１２ノード（Ｎ１２）上の信号をドライバ部
（５４）を介して論理演算させ、ディスエーブルパスが
速やかに生じることができるようにした。
信号が入力すると前記スキューロジック回路部（５１）
により前記第１０ノード（Ｎ１０）にはパルス幅が大き
くなり、ディスエーブルパスが長く生じる波形が出力さ
れるが、これを補完するため前記エッジ信号発生回路部
（５２）を介して前記第１１ノード（Ｎ１１）上にエッ
ジ信号を発生させ、前記エッジ信号を前記エッジ信号遅
延回路部（５３）を介して一定時間遅延させ出力信号の
パルス幅を調節し、前記第１０ノード（Ｎ１０）上の信
号と前記第１２ノード（Ｎ１２）上の信号をドライバ部
（５４）を介して論理演算させ、ディスエーブルパスが
速やかに生じることができるようにした。
【００２７】
【発明の効果】以上で説明したように、本発明のスキュ
ーロジックによる入力バッファを半導体メモリ装置内部
に現すことになればハイ−スピード動作の際、出力パル
ス信号のディスエーブルパスが遅延されることにより生
じる信号のオーバラッピングを除去させ、安定的な動作
をなすことができる効果がある。
ーロジックによる入力バッファを半導体メモリ装置内部
に現すことになればハイ−スピード動作の際、出力パル
ス信号のディスエーブルパスが遅延されることにより生
じる信号のオーバラッピングを除去させ、安定的な動作
をなすことができる効果がある。
【図１】従来のスキューロジック回路装置。
【図２】図１に示す各部分に対する動作タイミング図。
【図３】本発明の第１実施例に係るスキューロジック回
路装置。
路装置。
【図４】図３に示す各部分に対する動作タイミング図。
【図５】本発明の第２実施例に係るスキューロジック回
路装置。
路装置。
【図６】図５に示す各部分に対する動作タイミング図。
３１ エッジ信号発生回路部 ５１ スキューロジック回路部 ５２ エッジ信号発生回路部 ５３ エッジ信号遅延回路部 ５４ ドライバ部
Claims (8)
- 【請求項１】 入力ライン及び出力ラインの間に、少な
くとも２個以上直列接続されたそれぞれのインバータ等
と、 第１電源電圧源からの電圧を、前記奇数番目インバータ
の出力端側へそれぞれ切り換えるための第１制御用スイ
ッチィング手段と、 第２電源電圧源からの電圧を、前記偶数番目インバータ
の出力端側へそれぞれ切り換えるための第２制御用スイ
ッチィング手段と、 前記入力ラインからの信号を論理組み合わせて発生した
一定パルス幅のエッジ信号により、前記第１及び第２制
御用スイッチィング手段の動作を順次制御するためのエ
ッジ信号発生手段を備えることを特徴とするスキューロ
ジック回路装置。 - 【請求項２】 前記第１電源電圧源はポジティブ（posi
tive）であり、 前記第２電源電圧源はネガティブ（negative）であるこ
とを特徴とする請求項１記載のスキューロジック回路装
置。 - 【請求項３】 前記第１制御用スイッチ手段はPMOS型ト
ランジスタであり、 前記第２制御用スイッチ手段はNMOS型トランジスタであ
ることを特徴とする請求項２記載のスキューロジック回
路装置。 - 【請求項４】 入力ラインに入力する入力信号の出力速
度を速やかにするためのスキューロジック回路手段と、 入力ラインに入力する入力信号のディスエーブルパスか
ら新しいパルスを作り出すためのエッジ信号発生手段
と、 前記エッジ信号を一定時間遅延させ出力信号のパルス幅
を調節するためのエッジ信号遅延回路手段と、 前記スキューロジック回路部の出力信号と、前記エッジ
信号遅延回路部の出力信号を組み合わせて出力端に出力
する出力信号のディスエーブルパスを速やかにするため
のドライバ手段を含むことを特徴とする半導体メモリ装
置のスキューロジック回路装置。 - 【請求項５】 前記スキューロジック回路手段は、NMOS
とPMOSが交互に大きくサイジング（Sizing）し少なくと
も３個以上のインバータが直接接続されたことを特徴と
する請求項４記載のスキューロジック回路。 - 【請求項６】 前記エッジ信号発生回路手段は、前記入
力ラインに入力する信号を反転させ出力するための少な
くとも一つ以上の奇数個に直列接続したインバータと、 前記入力ラインに入力する信号を一定時間遅延させ出力
するための、少なくとも二つ以上の偶数個に直列接続し
たインバータと、 少なくとも一つ以上の奇数個に直列接続したインバータ
の出力信号と、少なくとも二つ以上の偶数個に直列接続
したインバータの出力信号を論理演算して新しいエッジ
信号を発生させるためのNANDゲートで構成されたことを
特徴とする請求項４記載のスキューロジック回路装置。 - 【請求項７】 前記エッジ信号遅延回路手段は、少なく
とも一つ以上の奇数個に直列接続したインバータ、又は
抵抗とキャパシタで構成されることを特徴とする請求項
４記載のスキューロジック回路装置。 - 【請求項８】 前記ノア回路手段は、前記エッジ信号遅
延回路部のロー信号によりターンオンする第１PMOS型ト
ランジスタと、 前記スキューロジック回路部のロー信号によりターンオ
ンされ、前記第１PMOS型トランジスタにより伝えられた
電源電圧を出力端子に伝達するための第２PMOS型トラン
ジスタと、 ゲートに前記スキューロジック回路部のロー信号が印加
され、接地電圧が前記出力端子に伝達されることを遮断
するための第１NMOS型トランジスタと、 ゲートに前記エッジ信号遅延回路部のロー信号が印加さ
れ、前記接地電圧が前記出力端子に伝えられるのを遮断
するための第２NMOS型トランジスタで構成されたことを
特徴とする請求項４記載のスキューロジック回路装置。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960023273A KR100206602B1 (ko) | 1996-06-24 | 1996-06-24 | 반도체 메모리 장치의 스큐 로직 회로 |
| KR23273/1996 | 1996-06-29 | ||
| KR25729/1996 | 1996-06-29 | ||
| KR1019960025729A KR0172251B1 (ko) | 1996-06-29 | 1996-06-29 | 스큐 로직에 의한 입력버퍼 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1079194A true JPH1079194A (ja) | 1998-03-24 |
| JP3116862B2 JP3116862B2 (ja) | 2000-12-11 |
Family
ID=26631943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09167903A Expired - Fee Related JP3116862B2 (ja) | 1996-06-24 | 1997-06-11 | スキューロジック回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5914624A (ja) |
| JP (1) | JP3116862B2 (ja) |
| GB (1) | GB2314709B (ja) |
| TW (1) | TW334635B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004364313A (ja) * | 2003-06-04 | 2004-12-24 | Samsung Electronics Co Ltd | 遅延回路 |
| US7075336B2 (en) * | 2001-07-03 | 2006-07-11 | Kabushiki Kaisha Toshiba | Method for distributing clock signals to flip-flop circuits |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3087734B2 (ja) * | 1998-10-09 | 2000-09-11 | 日本電気株式会社 | クロック信号生成回路 |
| JP3825573B2 (ja) * | 1999-02-17 | 2006-09-27 | 株式会社東芝 | 同期回路とその遅延回路 |
| US6628139B2 (en) * | 2001-08-03 | 2003-09-30 | Micron Technology, Inc. | Digital logic devices with extremely skewed trip points and reset circuitry for rapidly propagating signal edges |
| JP3696157B2 (ja) * | 2001-12-19 | 2005-09-14 | 株式会社東芝 | レベルシフト回路 |
| JP4683833B2 (ja) | 2003-10-31 | 2011-05-18 | 株式会社半導体エネルギー研究所 | 機能回路及びその設計方法 |
| TWI308424B (en) * | 2006-04-07 | 2009-04-01 | Innolux Display Corp | Clock-pulse generator and shift register |
| JP4992494B2 (ja) * | 2007-03-15 | 2012-08-08 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
| JP5731759B2 (ja) | 2010-04-23 | 2015-06-10 | ルネサスエレクトロニクス株式会社 | デカップリング回路及び半導体集積回路 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6427094A (en) * | 1987-07-23 | 1989-01-30 | Mitsubishi Electric Corp | Mos-type semiconductor memory |
| EP0596864A3 (en) * | 1988-06-24 | 1994-06-08 | Nat Semiconductor Corp | Speed enhancement technique for cmos circuits |
| US5081374A (en) * | 1990-02-22 | 1992-01-14 | National Semiconductor Corporation | Output buffer circuit with signal feed forward for reducing switching induced noise |
| US5121014A (en) * | 1991-03-05 | 1992-06-09 | Vlsi Technology, Inc. | CMOS delay circuit with controllable delay |
| US5220209A (en) * | 1991-09-27 | 1993-06-15 | National Semiconductor Corporation | Edge rate controlled output buffer circuit with controlled charge storage |
| KR960009247B1 (en) * | 1993-06-08 | 1996-07-16 | Samsung Electronics Co Ltd | Data output buffer of semiconductor integrated circuit |
| JP2755181B2 (ja) * | 1994-08-12 | 1998-05-20 | 日本電気株式会社 | 電圧制御発振器 |
| KR0164375B1 (ko) * | 1995-06-12 | 1999-02-18 | 김광호 | 반도체 메모리 장치의 펄스 발생회로 |
| KR0167300B1 (ko) * | 1995-12-21 | 1999-02-01 | 문정환 | 메모리의 어드레스 천이 검출회로 |
| US5672990A (en) * | 1996-01-26 | 1997-09-30 | United Microelectronics Corporation | Edge-trigger pulse generator |
-
1997
- 1997-06-03 GB GB9711503A patent/GB2314709B/en not_active Expired - Fee Related
- 1997-06-11 JP JP09167903A patent/JP3116862B2/ja not_active Expired - Fee Related
- 1997-06-12 TW TW086108095A patent/TW334635B/zh not_active IP Right Cessation
- 1997-06-24 US US08/881,507 patent/US5914624A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7075336B2 (en) * | 2001-07-03 | 2006-07-11 | Kabushiki Kaisha Toshiba | Method for distributing clock signals to flip-flop circuits |
| JP2004364313A (ja) * | 2003-06-04 | 2004-12-24 | Samsung Electronics Co Ltd | 遅延回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5914624A (en) | 1999-06-22 |
| JP3116862B2 (ja) | 2000-12-11 |
| GB9711503D0 (en) | 1997-07-30 |
| GB2314709A (en) | 1998-01-07 |
| GB2314709B (en) | 2000-06-28 |
| TW334635B (en) | 1998-06-21 |
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