KR100206602B1 - 반도체 메모리 장치의 스큐 로직 회로 - Google Patents

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Abstract

본 발명은 DRAM, SRAM 그리고 ASIC 등의 집적회로에 쓰이는 스큐 로직 회로에 관한 것으로, 종래 스큐 로직의 문제점인 디세이블 패스 시간을 빠르게 함으로써 출력속도를 향상시켜 하이-스피드 동작에 유용하게 이용하기 위한 새로운 스큐 로직 회로를 제공함에 있으며 상기 목적 달성을 위한 수단으로 스큐 로직 회로부와, 에지신호를 발생시키기 위한 에지신호 발생 회로부와, 상기 에지신호를 일정 시간 지연시켜 출력신호의 펄스 폭을 조절하기 위한 에지신호 지연회로부와, 상기 스큐 로직 회로부의 출력신호와 상기 에지신호 지연 회로부의 출력신호를 노아링하여 출력신호의 디세이블 패스를 줄여주기 위한 드라이버부를 구현하였다.

Description

반도체 메모리 장치의 스큐 로직 회로
제1도는 종래의 스큐 로직를 도시한 회로도.
제2도는 제1도에 도시된 스큐 로직에 대한 동작 타이밍도.
제3도는 본 발명의 일실시예를 도시한 스큐 로직 회로도.
제4도는 제3도에 도시된 본 발명의 일실시예에 대한 동작 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
11 : 종래의 스큐 로직 회로부 12 : 에지신호 발생 회로부
13 : 에지신호 지연 회로부 14 : 드라이버부
Vin : 입력신호 Vout : 출력신호
IV1 ∼ IV18 : 인버터 ND : 낸드 게이트
MP1∼MP2 : PMOS형 트랜지스터 MN1∼MN2 : NMOS형 트랜지스터
Vcc : 전원전압 Vss : 접지전압
본 발명은 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 그리고 ASIC(Application Specific Integrated Circuit) 등의 집적회로에 쓰이는 스큐 로직(Skew Logic)에 관한 것으로, 디세이블 패스(Disable Pass) 시간이 길어지는 종래 스큐 로직(Skew Logic)의 단점을 보완하여 출력속도를 향상시킴으로써 하이-스피드(High-Speed) 동작에 유용하게 쓰일 수 있다.
일반적으로 스큐 로직(Skew Logic)을 사용하면 인버터의 개수가 줄어들어 이에 다른 출력속도가 빨라지는 대신 디세이블 패스(Disable Pass)가 길어져 출력 펄스 폭이 증가하기 때문에 전체적인 출력속도는 감소하게 되어 하이-스피드(High-Speed) 동작에 불리하게 된다.
제1도는 종래의 스큐 로직에 관한 회로도로서, 입력라인과 출력단자 사이에 6개의 인버터(IV1∼IV6)가 직렬접속되어 스큐 로직(Skew Logic) 회로를 이루고 있는데, 제1, 제3 그리고 제5 인버터(IV1, IV3, IV5)들은 PMOS에 비해 NMOS가 크게 사이징(Sizing) 되어 있고 제2, 제4 그리고 제6 인버터(IV2, IV4, IV6)들은 NMOS에 비해 PMOS가 크게 사이징(Sizing)되어 있다고 하면, 입력라인으로 입력되는 입력신호(Vin)는 각 인버터를 통과함에 따라 인에이블 패스(Enable Pass) 시간과 디세이블 패스(Disable Pass) 시간이 변하게 된다. 여기서 NMOS형 트랜지스터인 경우의 인에이블 패스(Enable Pass)라 함은 로우(Low)에서 하이(High)로 변하는 구간을 말하며 디세이블 패스(Disable Pass)라 함은 하이(High)에서 로우(Low)로 변하는 구간을 일컫는다. 또한, PMOS형 트랜지스터인 경우 인에이블 패스(Enable Pass)라 함은 하이(High)에서 로우(Low)로 떨어지는 구간을 말하며 디세이블 패스(Disable Pass)라 함은 로우(Low)에서 하이(High)로 올라가는 구간을 일컫는다.
이하, 제1도에 도시된 스큐 로직 회로도에 대한 신호 상태는 제2도에 도시된 동작 타이밍도를 참조하여 설명하기로 한다.
먼저, 입력라인으로 제2도의 (a)와 같은 신호를 인가하였다면 제1 노드(N1)에는 상기 제1 인버터(IV1)에 의해 (b)와 같은 신호가 출력되는데 상기 제1 인버터(IV1)가 PMOS에 비해 NMOS가 크게 사이징(Sizing) 되어 있으므로 상기 (a) 신호의 인에이블 패스(Enable Pass) 구간은 (b)에 나타낸 바와 같이 빠르게 하이(High)에서 로우(Low)로 떨어지고 상기 (a)의 디세이블 패스(Disable Pass) 구간은 천천히 로우(Low)에서 하이(High)로 올라가게 되어 상기 (b)의 디세이블 패스(Disable Pass) 구간이 길어지고 있음을 나타내고 있다. 계속해서 상기 제1 노드(N1)상의 신호 즉, (b)의 파형이 상기 제2 인버터(IV2)를 통과하면 (c)에 나타낸 파형이 된다. 여기서도 상기 제2 인버터(IV2)가 NMOS에 비해 PMOS가 크게 사이징(Sizing) 되어 있으므로 상기 (c)에 나타낸 바와 같이 (b) 신호의 인에이블 패스(Enable Pass) 구간은 빠르게 로우(Low)에서 하이(High)로 올라가고 상기 (b)의 디세이블 패스(Disable Pass) 구간은 느리게 하이(High)에서 로우(Low)로 떨어지게 되어 상기 (c)에 나타낸 바와 같이 디세이블 패스(Disable Pass) 구간이 길어지게 된다.
이하, 제3 노드(N3)상의 신호 내지 출력신호(Vout)의 퍼스 폭의 변화 상태는 제2도의 (d)∼(g)에 잘 나타나 있다. 상기 (g)의 출력신호(Vout)의 파형을 입력신호(Vin)의 파형과 비교해 보면 상기 입력신호(Vin)의 디세이블 패스(Disable Pass) 구간이 상기 출력신호(Vout)의 디세이블 패스(Disable Pass) 구간에서 길어지고 있으며 또한 입력신호(Vin)의 펄스 폭이 커지고 있음을 나타내고 있다.
이상에서 설명한 바와 같이, 종래 스큐 로직(Skew Logic)에 있어서는 인버터의 개수가 줄어들어 이에 따른 출력속도가 빨라지는 반면에 입력신호의 디세이블 패스(Disable Pass) 구간이 길어져 전체적인 출력속도가 늦어져 하이-스피드(High-Speed) 동작에 불리하게 되는 문제점이 있었다.
따라서, 본 발명은 출력신호의 펄스 폭을 조절하고 출력속도를 향상하는 출력신호의 디세이블 패스를 빠르게 하기 위한 새로운 스큐 로직 회로를 제공함에 그 목적이 있다.
상기 목적 달성을 위한 본 발명의 스큐 로직 회로는 입력라인으로 입력되는 입력신호의 출력속도를 빠르게 하기 위한 스큐 로직 회로수단과, 입력라인으로 입력되는 입력신호의 디세이블 패스로부터 새로운 펄스를 만들어내기 위한 에지신호 발생수단과, 상기 에지신호를 일정시간 지연시켜 출력신호의 펄스 폭을 조절하기 위한 에지신호 지연 회로수단과, 상기 스큐 로직 회로부의 출력신호와 상기 에지신호 지연 회로부의 출력신호를 노아링하여 출력단으로 출력되는 출력신호의 디세이블 패스를 빠르게 하기 위한 드라이버 수단을 포함하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
제3도는 본 발명의 일실시예에 따른 스큐 로직 회로도로서, 입력라인으로 입력되는 입력신호의 출력속도를 빠르게 하기 위한 스큐 로직 회로부(11)와, 상기 입력라인으로 입력되는 입력신호의 디세이블 패스로부터 새로운 펄스를 만들어내기 위한 에지신호 발생 회로부(12)와, 상기 에지신호를 일정시간 지연시켜 출력신호의 펄스 폭을 조절하기 위한 에지신호 지연 회로부(13)와, 상기 스큐 로직 회로부(11)의 출력신호와 상기 에지신호 지연 회로부(13)의 출력신호를 노아링하여 출력단으로 출력되는 출력신호의 디세이블 패스를 빠르게 하기 위한 드라이버부(14)를 구비한다.
상기 스큐 로직 회로부(11)는 NMOS와 PMOS가 교대로 크게 사이징되고 직렬접속된 다섯 개의 인버터(IV7∼IV11)로 구성된다.
상기 에지신호 발생 회로부(12)는 상기 입력라인으로 입력되는 신호를 반전시켜 낸드 게이트의 한 입력단자로 출력하는 제12 인버터(IV12)와, 상기 입력라인으로 입력되는 신호를 일정시간 지연시켜 상기 낸드 게이트의 다른 한 입력단자로 출력하는 직렬접속된 4개의 인버터(IV13∼IV16)와, 상기 제12 인버터(IV12)의 출력신호와 상기 제16 인버터(IV16)의 출력신호를 논리 연산하여 상기 에지신호 지연 회로부(13)의 입력단자로 출력하는 낸드 게이트로 구성된다.
상기 에지신호 지연 회로부(13)는 상기 에지신호 발생 회로부(12)의 출력신호를 일정시간 지연시켜 상기 드라이버부(14)의 제1 PMOS형 트랜지스터(MP1)와 제2 NMOS형 트랜지스터(MN2)의 게이트로 출력하기 위한 직렬접속된 2N+1개의 인버터 또는 저항과 캐패시터로 구성된 RC 시정수로 구성된다.
상기 드라이버부(14)는 게이트로 상기 에지신호 지연 회로부(13)의 출력신호가 인가되고 전원전압과 제2 PMOS형 트랜지스터(MP2)의 한 단자와 접속되어 상기 전원전압을 상기 제2 PMOS형 트랜지스터(MP2)의 한 단자로 전달하는 제1 PMOS형 트랜지스터(MP1)와, 게이트로 상기 스큐 로직 회로부(11)의 출력신호가 인가되고 상기 제1 PMOS형 트랜지스터(MP1)의 한 단자와 출력단자 사이에 접속되어 상기 제1 PMOS형 트랜지스터(MP1)에 의해 전달된 상기 전원전압(Vcc)을 상기 출력단자로 전달하는 제2 PMOS형 트랜지스터(MP2)와, 게이트로 상기 에지신호 지연 회로부(13)의 출력신호가 인가되고 상기 출력단자와 접지전압(Vss) 사이에 접속된 제2 NMOS형 트랜지스터(MN2)와, 게이트로 상기 스큐 로직 회로부(11)의 출력신호가 인가되고 상기 출력단자와 상기 접지전압(Vss) 사이에 접속된 제1 NMOS형 트랜지스터(MN1)로 구성된다.
이하, 상기 구성에 의한 본 발명의 동작을 제4도에 도시된 동작 타이밍도를 참조하여 설명하기로 한다.
먼저, 입력라인으로 입력되는 입력신호가 상기 스큐 로직 회로부(11)를 거치게 되면 제10 노드(N10)상에는 제4도의 (f)에 도시된 파형이 출력되는데, 이는 종래 스큐 로직 회로도에서 출력된 제5 노드(N5)상의 출력신호와 동일하며 그 동작 설명 또한 종래의 설명과 동일함으로 여기서는 이에 대한 설명을 약하기로 하며 제6 노드(N6)내지 제9 노드(N9) 상의 파형의 모습은 제4도의 (b)∼(e)에 잘 나타나 있다. 다만 상기 스큐 로직 회로부(11)의 출력신호의 펄스 폭과 디세이블 패스 구간이 길어지고 있음을 지적하고 넘어간다.
계속해서 상기 입력라인으로 입력되는 입력신호는 상기 에지신호 발생부(12)의 제12 인버터(IV12)와 제13 인버터(IV13)의 입력단자로 입력이 되는데 상기 제12 인버터(IV12)의 입력단자로 입력된 신호는 상기 제12 인버터(IV12)에 의해 반전되어 낸드 게이트의 한 입력단자로 입력되고 상기 제13 입력단자(IV13)로 입력된 신호는 직렬접속된 4개의 인버터(IV13∼IV16)에 의해 반전과 지연을 일으켜 결국 상기 입력신호와 위상이 같은 신호가 낸드 게이트의 다른 한 입력단자로 입력이 된다. 계속해서 상기 제12 인버터(IV12)의 출력신호와 상기 제16인버터(IV16)의 출력신호는 낸드 게이트에 의해 논리 연산되어 제11 노드(N11)에 에지신호가 출력되는데 상기 낸드 게이트의 두 입력단으로 서로 상반된 신호가 입력되므로 상기 제11 노드(N11)에는 항상 하이 신호가 출력되며 이에 대한 파형의 모습은 제4도의 (g)에 나타나 있다.
계속해서 상기 에지신호는 출력신호의 펄스 폭을 조절하기 위한 에지신호 지연 회로부(13)의 입력단으로 입력이 되는데 상기 에지신호 지연 회로부(13)의 인버터의 수가 홀수개로 구성되어 있기 때문에 제12 노드(N12)상에는 상기 제11 노드(N11)상의 하이(High) 신호가 지연과 반전을 일으켜 출력되는데 제4도의 (h)에 잘 나타나 있다.
계속해서 드라이버부(14)는 출력단으로 출력되는 출력신호의 디세이블 패스를 빠르게 하기 위한 것으로 상기 제10 노드(N10)상의 로우(Low) 신호에 의해 제2 PMOS형 트랜지스터(MP2)가 턴-온되고 제1 NMOS형 트랜지스터(MN1)가 개방상태에 있게 된다. 또한, 상기 제12노드(N12)상의 로우(Low) 신호에 의해 상기 제1 PMOS형 트랜지스터(MP1)가 턴-온되고 제2 NMOS형 트랜지스터(MN2)가 턴-오프되어 상기 제1 PMOS형 트랜지스터(MP1)와 상기 제2 PMOS형 트랜지스터(MP2)를 통해 전원전압(Vcc)이 출력단으로 전달되는데 상기 드라이버부(14)는 2개의 입력단으로 로우(Low) 신호가 입력될때만 출력단에 출력파형이 나타난다. 제4도의 (f)는 상기 스큐 로직 회로부(11)의 출력신호를 (h)는 상기 에지신호 지연 회로부(13)의 출력신호를 나타내고 있는데 상기 (f)와 상기 (h)의 로우(Low) 구간에서만 출력파형이 나타나며 상기 (f)의 로우(Low)에서 하이(High)로 디세이블 패스가 일어나는 지점과 상기 (h)의 로우(Low) 구간이 만나는 점 이후의 로우(Low) 구간에서는 출력신호의 파형이 디세이블 패스가 일어나게 된다. 제4도의 (i)는 상기 스큐 로직 회로부(11)의 출력신호와 에지신호 지연 회로부(13)의 출력신호가 상기 드라이버부(14)에 의해 논리 연산되어 출력단에 출력된 파형의 모습을 나타내고 있으며 출력신호의 펄스 폭과 디세이블 패스 시간이 짧게 일어나고 있음을 보여주고 있다.
이상에서 설명한 바와 같이, 입력라인으로 입력신호가 입력되면 상기 스큐 로직 회로부(11)에 의해 상기 제10 노드(N10)에는 펄스 폭이 커지고 디세이블 패스가 길게 일어나는 파형이 출력되는데, 이를 보완하기 위하여 상기 에지신호 발생 회로부(12)를 통해 상기 제11노드(N11)상에 에지신호를 발생시키고 상기 에지신호를 상기 에지신호 지연 회로부(13)를 통해 일정시간 지연시켜 출력신호의 펄스 폭을 조절하고 상기 제10 노드(N10)상의 신호와 상기 제12 노드(N12)상의 신호를 드라이버부(14)를 통해 논리 연산시켜 디세이블 패스가 빠르게 일어날 수 있도록 하였다.
이상에서 설명한 바와 같이, 본 발명의 새로운 스큐 로직 회로를 DRAM, SRAM, 그리고 ASIC 등의 반도체 메모리 소자에 구현하게 되면 출력신호의 디세이블 패스가 빠르게 일어나 출력신호의 출력속도가 향상됨으로써 하이-스피드 동작에 유용하게 이용되는 효과가 있다.

Claims (7)

  1. 입력라인으로 입력되는 입력신호의 출력속도를 빠르게 하기 위한 스큐 로직 회로수단과, 입력라인으로 입력되는 입력신호의 디세이블 패스로부터 새로운 펄스를 만들어내기 위한 에지신호 발생수단과, 상기 에지신호를 일정시간 지연시켜 출력신호의 펄스폭을 조절하기 위한 에지신호 지연 회로수단과, 상기 스큐 로직 회로부의 출력신호와 상기 에지신호 지연 회로부의 출력신호를 조합하여 출력단으로 출력되는 출력신호의 디세이블 패스를 빠르게 하기 위한 드라이버 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 스큐 로직 입력 버퍼.
  2. 제1항에 있어서, 상기 스큐 로직 회로수단은 NMOS와 PMOS가 교대로 크게 사이징(Sizing)되고 적어도 3개 이상의 인버터가 직렬접속된 것을 특징으로 하는 스큐 로직 회로.
  3. 제2항에 있어서, 상기 스큐 로직 회로 수단은 다섯 개의 인버터로 구성된 것을 특징으로 하는 스큐 로직 회로.
  4. 제1항에 있어서, 상기 에지신호 발생 회로수단은 상기 입력라인으로 입력되는 신호를 반전시켜 출력하기 위한 적어도 한 개 이상의 홀수개로 직렬접속된 인버터와, 상기 입력라인으로 입력되는 신호를 일정시간 지연시켜 출력하기 위한 적어도 두 개 이상의 짝수개로 직렬접속된 인버터와, 적어도 한 개 이상의 홀수개로 직렬접속된 인버터의 출력신호와 적어도 두 개 이상의 홀수개로 직렬접속된 인버터의 출력신호를 논리연산하여 새로운 에지신호를 발생시키기 위한 NAND 게이트로 구성된 에지신호 발생회로.
  5. 제4항에 있어서, 상기 에지신호 발생 회로수단은 입력라인과 상기 NAND 게이트의 한 단자 사이에 인버터가 한 개이고 상기 입력라인과 상기 NAND 게이트의 다른 한 단자 사이에 직렬접속된 인버터가 네 개인 것을 특징으로 하는 에지신호 발생 회로.
  6. 제1항에 있어서, 상기 에지신호 지연 회로수단은 적어도 한 개 이상의 홀수개로 직렬접속된 인버터 또는 저항과 캐패시터로 구성되는 것을 특징으로 하는 에지신호 지연 회로.
  7. 제1항에 있어서, 상기 노아 회로수단은 상기 에지신호 지연 회로부의 로우 신호에 의해 턴-온되어 전원전압을 제2 PMOS형 트랜지스터의 한 단자로 전달하기 위한 제1 PMOS형 트랜지스터와, 상기 스큐 로직 회로부의 로우 신호에 의해 턴-온되어 상기 제1 PMOS형 트랜지스터에 의해 전달된 전원전압을 출력단자로 전달하기 위한 제2 PMOS형 트랜지스터와, 게이트로 상기 스큐 로직 회로부의 로우 신호가 인가되어 접지전압이 상기 출력단자로 전달되는 것을 차단하기 위한 제1 NMOS형 트랜지스터와, 게이트로 상기 에지신호 지연 회로부의 로우 신호가 인가되어 상기 접지전압이 상기 출력단자로 전달되는 것을 차단하기 위한 제2 NMOS형 트랜지스터로 구성된 것을 특징으로 하는 드라이버부.
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