JPH08339683A - 同期式記憶装置の信号伝達回路 - Google Patents

同期式記憶装置の信号伝達回路

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JPH08339683A
JPH08339683A JP8111477A JP11147796A JPH08339683A JP H08339683 A JPH08339683 A JP H08339683A JP 8111477 A JP8111477 A JP 8111477A JP 11147796 A JP11147796 A JP 11147796A JP H08339683 A JPH08339683 A JP H08339683A
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JP
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signal
node
input
circuit
clock signal
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JP8111477A
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Jae J Lee
在眞 李
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SK Hynix Inc
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Hyundai Electronics Industries Co Ltd
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Publication date
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    • G—PHYSICS
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    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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Abstract

(57)【要約】 【課題】 従来の同期式記憶装置の信号伝達回路の内部
回路を動作させるバースト動作が、クロック信号からデ
ータが出力されるまでかかる遅延時間が長かったものを
減少して、速やかな動作を可能にすることにある。 【解決手段】 半導体素子の外部から入力される外部ア
ドレス信号及び内部アドレス発生手段からの信号を選択
的に出力するマルチプレクサ手段と、前記マルチプレク
サ手段から伝達されたアドレス信号を入力してデータ出
力バッファ手段よりデータを発生させる内部回路部と、
前記内部回路部で発生したデータ信号をバッファリング
して出力するためのデータ出力バッファ手段とを具備
し、前記内部回路部からのデータ信号をスイッチングし
て前記データ出力バッファ手段に伝達し、バースト動作
における信号伝達を高速化することを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は同期式記憶装置の信
号伝達回路に関し、特にクロック信号により同期され出
力する内部アドレス信号をバースト動作の際、速やかに
出力するよう遅延時間を低減し、さらに、短いクロック
の周期においても内部アドレス信号の出力が可能となる
ようにした信号伝達回路に関する。
【０００２】
【従来の技術】一般に、ＳＤＲＡＭ(Synchronous ＤＲ
ＡＭ) の如くクロック信号(clk) に同期して用いられる
半導体素子は、クロック信号(clk) がイネーブルされた
状態でクロック信号を受け入れた後、入力される外部信
号等をクロック信号に同期させ処理する。
【０００３】図１は、従来の同期式記憶装置の信号伝達
回路を示した回路図で、半導体素子の外部から入力され
る外部アドレス信号(add ext) 及びアドレスカウンタ回
路（図示せず）で生成した内部アドレス信号(add int)
を入力として第１の動作では前記外部アドレス信号を出
力し、第２の動作では前記内部アドレス信号を内部回路
部(12)に出力するマルチプレクサ回路部(11)と、クロッ
ク信号(clk) を入力にして前記マルチプレクサ回路部(1
1)の第１及び第２動作を制御する信号をそれぞれ出力す
るマルチプレクサ制御部(14)と、前記マルチプレクサ回
路部(11)から伝達されたアドレス信号を入力にしてデー
タ出力バッファ(13)にデータを発生させる内部回路部(1
2)と、前記内部回路部(12)で発生したデータ信号を出力
するためのデータ出力バッファ部(13)と、前記クロック
信号を入力して前記データ出力バッファ部(13)の動作を
制御するための信号を発生させるデータ出力バッファ制
御部(15)とで構成されている。以下、その動作関係を説
明する。
【０００４】先ず、ノード（Ｎ５）とノード（Ｎ７）の
間に接続された３個のインバータで構成される遅延回路
と、ノード（Ｎ５，Ｎ７）とノード（Ｎ８）の間に直列
接続されたＮＡＮＤゲート（Ｇ３）及びインバータと、
ノード（Ｎ８）とノード（Ｎ９）及びノード（Ｎ10）と
の間に接続される２個の伝達トランジスタ（ＭＮ４，Ｍ
Ｐ４及びＭＮ５，ＭＰ５）よりなるマルチプレクサ制御
回路(14)において、入力端子にクロック信号(clk) が入
力されると、ノード（Ｎ５）及びノード（Ｎ７）の間に
接続された３個のインバータを介して一定時間の間遅延
された信号がＮＡＮＤゲート（Ｇ３）に入力される。こ
のＮＡＮＤゲート（Ｇ３）は前記遅延信号及び入力端子
からのクロック信号をＮＡＮＤ演算する。前記ＮＡＮＤ
演算された値はインバータにより反転されるが、この反
転された値は制御信号(sigl)により動作する二つの伝達
トランジスタ（ＭＮ４，ＭＰ４又はＭＮ５，ＭＰ５）を
介して前記マルチプレクサ回路部(11)に出力される。
【０００５】前記マルチプレクサ回路部(11)は、外部か
ら入力されるアドレス信号(add ext) 及びアドレスカウ
ンタ（図示省略）で発生した内部アドレス信号(add in
t) をそれぞれ入力して内部回路部(12)に伝達する２個
の伝達トランジスタ（ＭＮ１，ＭＰ１又はＭＮ２，ＭＰ
２）で構成されており、この伝達トランジスタはそのゲ
ートにそれぞれ入力される前記マルチプレクサ制御部(1
4)からの出力信号によりその動作が制御される。
【０００６】若し、外部でアドレス信号がノード（Ｎ
１）に入力されると、前記マルチプレクサ制御部(14)は
前記出力ノード（Ｎ９）に前記伝達トランジスタ（ＭＮ
１，ＭＰ１）をターンオンさせる信号を発生して前記ノ
ード（Ｎ１）のアドレス信号がノード（Ｎ３）に伝達さ
れるが、内部から発生したアドレス信号を用いるバース
トモード動作では、前記伝達トランジスタ（ＭＮ２，Ｍ
Ｐ２）をターンオンさせる信号を発生して前記ノード
（Ｎ２）に入力される内部アドレス信号(add int)が前
記ノード（Ｎ３）に伝達される。この際、前記ノード
（Ｎ３）に伝達されたアドレス信号は前記内部回路部(1
2)を経てデータ出力バッファ部(13)に伝達される。
【０００７】前記データ出力バッファ部(13)は電源電圧
（Ｖｄｄ）及び出力ノード（Ｎ13）の間に接続されたプ
ルアップトランジスタ（ＭＰ３）と、前記出力ノード
（Ｎ13）及び接地電圧（Ｖｓｓ）の間に接続されたプル
ダウントランジスタ（ＭＮ３）とで構成されており、前
記内部回路部(12)からのアドレス信号を前記出力バッフ
ァ制御部(15)からのパルス信号により前記出力端子（Ｎ
13）にデータを出力することになる。前記データ出力バ
ッファ制御部(15)はクロック信号を入力して前記データ
出力バッファ部(13)の動作を制御するパルス信号をノー
ド（Ｎ６）に出力することになる。
【０００８】前記回路の動作で外部からアドレス信号が
入力される動作では、外部から入力されたアドレス信号
を用いて内部アドレス信号を生成し、内部で発生したア
ドレス信号を用いるバースト動作では内部アドレスカウ
ンタで発生したアドレス信号を用いて内部アドレス信号
を生成する。
【０００９】
【発明が解決しようとする課題】ところが、図１の回路
で、外部よりアドレス信号が入力される動作でのデータ
アクセス時間はアドレス信号の経路に該当する遅延時間
即ち、外部から入力されるアドレス信号がクロック信号
により内部アドレス信号に変わり、データ出力バッファ
を介してデータが出力されるまでの所要遅延時間である
が、次の動作、即ちバースト動作においても外部から入
力されるクロック信号により次の動作が始まるので、そ
の時間もまた外部からアドレス信号が入力される動作と
同様のデータ出力時間がかかることになる。
【００１０】これを図２に示した動作タイミング図を参
照してより詳細に説明する。前記図２でのｙａ信号は、
前記マルチプレクサ回路部(11)から出力されるアドレス
信号であり、クロック信号(clk) が印加された後、アド
レス信号が出力されるまで遅延された時間を現すディレ
イ(dly 1) は外部アドレス信号によりデータを出力する
のにかかる時間、ディレイ(dly 2) は内部アドレス信号
により動作するバースト動作でのアクセスタイムを現し
たものである。
【００１１】ここで、前記外部アドレス信号及び内部ア
ドレス信号がクロック信号により出力端子に出力される
までにかかる遅延時間が同じであることが分かる。即
ち、外部アドレス信号によりデータが出力される時間で
あるdly １や内部アドレス信号により動作するバースト
動作でのアクセスタイムであるdly ２は、クロック信号
がイネーブルされた時間から同じ時間の後にデータが出
力されることになる。
【００１２】このため、外部からアドレス信号が入力さ
れる動作ではない内部アドレスカウンタの信号を用いて
内部回路を動作させるバースト動作では、クロック信号
からデータが出力されるまでの遅延時間が大きいため動
作速度が遅く、また速い周期のクロック信号が入力され
る場合には長い遅延時間のため誤動作が生じる問題点が
あった。
【００１３】従って、本発明では外部からアドレス信号
が入力される動作では外部から入力されたアドレス信号
が経る時間を遅延時間としてデータ信号を出力するよう
にし、内部アドレスにより動作する時はクロック信号か
ら速い動作時間を有して動作できるようにした信号伝達
回路を提供することを目的とする。
【００１４】本発明のさらに他の目的は、クロック信号
の周期が速い場合に外部からアドレス信号が入力される
動作の時にのみクロック信号が遅延され、大部分の時間
を占めるバースト動作では速いクロック信号での動作を
可能にした信号伝達回路を提供することを目的とする。
【００１５】
【課題を解決するための手段】前記目的達成のための本
発明の同期式記憶装置の信号伝達回路は、セルアレイ及
び周辺回路等を含む同期式記憶装置において、クロック
信号を入力する入力端子と、内部アドレス信号を発生す
る内部アドレス発生手段と、半導体素子の外部から入力
する外部アドレス信号、及び前記内部アドレス発生手段
からの信号を選択的に出力するマルチプレクサ手段と、
前記入力端子からのクロック信号により、前記マルチプ
レクサの動作を制御するマルチプレクサ制御手段と、前
記マルチプレクサ手段から伝達されたアドレス信号を入
力してデータ出力バッファ手段でデータを発生させる内
部回路部と、前記内部回路部から発生されたデータ信号
をバッファリングして出力するためのデータ出力バッフ
ァ手段と、前記入力端子からのクロック信号により、前
記データ出力バッファ手段のバッファリング動作を制御
する出力バッファ制御手段と、前記内部回路部及びデー
タ出力バッファ手段の間に接続され、前記内部回路部か
らのデータ信号をスイッチングして前記データ出力バッ
ファ手段に伝達するためのスイッチング手段と、前記入
力端子からのクロック信号を入力して前記スイッチング
手段の動作を制御する信号を出力するスイッチング動作
制御手段とを備えることを特徴とする同期式記憶装置の
信号伝達回路にある。
【００１６】
【発明の実施の形態】上述した目的及びその他の目的と
本発明の特徴及び利点は、添付図面と関連した次の詳細
な説明を介して明らかになる。以下、添付図面を参照し
て本発明の実施の形態を詳細に説明する。図３は、本発
明の実施の形態による信号伝達回路の回路図で、特定動
作で入力されるクロック信号を一定時間の間遅延させて
出力するためのクロック信号遅延回路部(21)と、半導体
素子の外部から入力される外部アドレス信号、及び前記
内部カウンタ回路（図示せず）で生成された内部アドレ
ス信号を入力して第１の動作では前記外部アドレス信号
を出力し、第２の動作では前記内部アドレス信号を内部
回路部に出力するマルチプレクサ回路部(11)と、前記ク
ロック信号遅延回路部(21)からの信号を入力し、前記マ
ルチプレクサ回路部(11)の第１及び第２動作を制御する
信号を出力するマルチプレクサ制御部(14)と、前記マル
チプレクサ回路部(11)から伝達されたアドレス信号を入
力し、データ出力バッファ部(13)にデータを発生させる
内部回路部(12)と、前記内部回路部(12)から発生したデ
ータ信号をプルアップ又は、プルダウン素子によりバッ
ファリングした信号を出力するためのデータ出力バッフ
ァ部(13)と、前記クロック信号遅延回路部(21)からの信
号を入力し、前記データ出力バッファ部(13)のプルアッ
プ及びプルダウン素子の動作を制御するための信号を発
生させる出力バッファ制御部(15)と、前記内部回路部(1
2)及びデータ出力バッファ部(13)の間に接続され、前記
内部回路部(12)からのデータ信号をスイッチングして前
記データ出力バッファ部 (13)に伝達するためのスイッ
チ回路部(23)と、前記クロック信号遅延回路部(21)から
出力された信号を入力し、前記スイッチング動作を制御
する信号を出力するスイッチング動作制御部(22)とを具
備する。
【００１７】前記スイッチ回路部(23)は、ノード（Ｎ
４）及びノード（Ｎ16）の間にソースとドレインが互い
に連結されたＰＭＯＳトランジスタ（ＭＰ６）及びＮＭ
ＯＳトランジスタ（ＭＮ６）を含むが、前記ＰＭＯＳト
ランジスタ（ＭＰ６）のゲート端子にはノード（Ｎ15）
からの反転信号が入力され、前記ＮＭＯＳトランジスタ
（ＭＮ６）のゲート端子にはノード（Ｎ15）からの信号
が入力される。前記スイッチ回路部(23)は前記ノード
（Ｎ16）からのデータを維持することができるラッチを
さらに備える。
【００１８】前述した構成の信号伝達回路は、マルチプ
レクサ回路部(11)の動作を制御する信号を生成する方式
により種々な動作が可能となる。
【００１９】前述した構成でノード（Ｎ１）に外部から
アドレス信号が入力されるクロック周期での動作は、外
部から入力されるアドレス信号を半導体素子の内部に伝
達してデータ出力バッファ部(13)を介し出力し、一定し
た遅延時間の後にアドレスカウンタで生成したアドレス
信号を半導体素子の内部に伝達することになる。
【００２０】この際、次のクロック信号(clk) で前記ア
ドレスカウンタ（図示せず）から連続的に発生した内部
アドレス信号を用い、前記データ出力バッファ部(13)を
介してデータを出力する動作では二つの方式があり得る
が、一つは外部から入力されたクロック信号の遅延信号
により内部アドレス信号を出力するようにし、他の一つ
はクロック信号（遅延信号ではない）により前記アドレ
スカウンタで発生したアドレス信号を出力するようにす
る。
【００２１】このような二つの方式は、クロック信号が
入力される動作で次のアドレス信号を作る方式が決まる
ようになるが、図４及び図５はこの場合の例を示したも
のである。
【００２２】先ず、図４は図３に示したマルチプレクサ
制御部の一例を示した回路図で、外部から入力されるク
ロック信号の遅延信号により、アドレスカウンタで発生
する内部アドレス信号が前記内部回路部(12)に伝達され
るようにしたものである。
【００２３】その構成を考察してみれば、前記ノード
（Ｎ14）及びノード（Ｎ18）の間に直列接続された３個
のインバータはノード（Ｎ14）に入力されたクロック信
号(clki) を一定時間の間遅延させる。この遅延された
クロック信号はＮＡＮＤゲート（Ｇ４）で前記ノード
（Ｎ14）からのクロック信号とＮＡＮＤ演算され、イン
バータにより反転されてノード（Ｎ19）に出力される。
この出力されたノード（Ｎ19）のパルス信号は、前記ノ
ード（Ｎ19）及びノード（Ｎ９）の間にソースとドレイ
ンが互いに連結されたＰＭＯＳトランジスタ（ＭＰ７）
とＮＭＯＳトランジスタ（ＭＮ７）とで構成された伝達
トランジスタにより前記ノード（Ｎ９）に伝達される。
【００２４】また、前記ノード（Ｎ14）に入力されたク
ロック信号(clk i) は、前記ノード（Ｎ14）及びノード
（Ｎ20）の間に接続された遅延回路（ＤＬ）により一定
時間の間遅延され、この遅延された信号は前記ノード
（Ｎ20）及びノード（Ｎ21）の間に直列接続された３個
のインバータにより再び一定時間の間遅延された後にＮ
ＡＮＤゲート（Ｇ５）に入力される。前記ＮＡＮＤゲー
ト（Ｇ５）は前記ノード（Ｎ20）及びノード（Ｎ21）か
らそれぞれ遅延されたクロック信号を入力しＮＡＮＤ演
算して出力する。前記ＮＡＮＤ演算された値はインバー
タにより反転されノード（Ｎ22）に出力される。このノ
ード（Ｎ22）のパルス信号は前記ノード（Ｎ22）とノー
ド（Ｎ10）との間にソースとドレインが互いに連結され
たＰＭＯＳトランジスタ（ＭＰ８）及びＮＭＯＳトラン
ジスタ（ＭＮ８）で構成された伝達トランジスタにより
前記ノード（Ｎ10）に伝達される。
【００２５】前記伝達トランジスタ（ＭＰ７，ＭＮ７及
びＭＰ８，ＭＮ８）はノード（Ｎ17）に入力されるバー
スト動作制御信号(yburst)によりその動作がそれぞれ制
御される。
【００２６】前記マルチプレクサ制御部(14)は、外部か
らアドレス信号が入力される動作では前記ノード（Ｎ1
4）に入力されるクロック信号(clk i) により前記ノー
ド（Ｎ９，Ｎ10）とノード（Ｎ３）との間に接続された
伝達トランジスタ（ＭＮ１，ＭＰ１）をターンオンさせ
る信号(ext add strobe)を出力し、一定時間が経った後
に前記ノード（Ｎ２）及びノード（Ｎ３）の間に接続さ
れた伝達トランジスタ（ＭＮ２，ＭＰ２）をターンオン
させる信号(ext add strobe)を出力する。
【００２７】さらに、外部からアドレス信号が入力され
ない動作でマルチプレクサ制御部(14)は前記伝達トラン
ジスタ（ＭＮ２，ＭＰ２）だけをターンオンさせる信号
を出力する。この際、内部アドレスカウンタで発生した
内部アドレス信号は伝達トランジスタ（ＭＮ２，ＭＰ
２）により前記内部回路部(12)に伝達される。
【００２８】図５は、図３に示したマルチプレクサ制御
部14の他の例を示した回路図で、前記ノード（Ｎ14）及
びノード（Ｎ23）の間に直列接続された３個のインバー
タと、前記ノード（Ｎ14）及びノード（Ｎ23）の信号を
入力しＮＡＮＤ演算した値を出力するＮＡＮＤゲート
（Ｇ６）と、前記ＮＡＮＤゲート（Ｇ６）の出力信号を
反転してノード（Ｎ24）に出力するインバータと、前記
ノード（Ｎ14）及びノード（Ｎ25）の間に直列接続され
た３個のインバータと、前記ノード（Ｎ14）及びノード
（Ｎ25）の信号を入力してＮＡＮＤ演算した値を出力す
るＮＡＮＤゲート（Ｇ７）と、前記ＮＡＮＤゲート（Ｇ
７）の出力信号を反転してノード（Ｎ26）に出力するイ
ンバータと、前記ノード（Ｎ14）及びノード（Ｎ28）の
間に直列接続された３個のインバータと、前記ノード
（Ｎ14）及びノード（Ｎ28）の信号を入力してＮＡＮＤ
演算した値を出力するＮＡＮＤゲート（Ｇ８）と、前記
ＮＡＮＤゲート（Ｇ８）の出力信号を反転してノード
（Ｎ29）に出力するインバータと、前記ノード（Ｎ24）
及びノード（Ｎ９）の間にソースとドレインが互いに連
結されたＰＭＯＳトランジスタ（ＭＰ９）及びＮＭＯＳ
トランジスタ（ＭＮ９）と、前記ノード（Ｎ26）及びノ
ード（Ｎ27）の間にソースとドレインが互いに連結され
たＰＭＯＳトランジスタ（ＭＰ10）及びＮＭＯＳトラン
ジスタ（ＭＮ10）と、前記ノード（Ｎ27）及びノード
（Ｎ29）の信号を入力してＮＯＲ演算した値を出力する
ＮＯＲゲート（Ｇ９）と、前記ＮＯＲゲート（Ｇ９）か
ら出力された信号を反転してノード（Ｎ10）に出力する
インバータとで構成されており、前記ＮＭＯＳトランジ
スタ（ＭＮ９，ＭＮ10）のゲートにはバースト動作制御
信号(yburst)が入力され、前記ＰＭＯＳトランジスタ
（ＭＰ９，ＭＰ10）のゲート端子にはＮＭＯＳトランジ
スタ（ＭＮ９，ＭＮ10）のゲート端子に入力されるバー
ストモード動作制御信号の反転信号が入力される。
【００２９】その動作は前記図４の場合と同様なので、
その詳細な説明は省略し概略的に説明する。図５の構成
で外部からアドレス信号が入力される動作ではその状態
を感知する信号の遅延信号により次のアドレス信号が半
導体素子の内部に入力され、その次からは外部より入力
されるクロック信号(clk) により連続動作の場合には内
部アドレスカウンタで発生したアドレス信号が前記内部
回路部(12)に伝達される。
【００３０】このように内部回路部(12)に伝達されたア
ドレス信号は、アドレス信号が入力された後に前記内部
回路部(12)が動作することによりかかる一定な遅延時間
の後に出力される。
【００３１】外部から入力されたアドレス信号の場合に
クロック信号から内部回路部(12)を経てデータ信号が出
てくる時間をdly １とすると、アドレスカウンタで発生
したアドレス信号によりデータが出力される時間は前記
外部アドレス信号が出力された後の時間（dly 1)である
ので、前記内部アドレス信号がマルチプレクサ回路部(1
1)を介して前記内部回路部(12)に入力することによりか
かる遅延時間（dly 2)を加えたdly １＋dly ２以後の時
間にデータ信号が出力されることになる。
【００３２】図６乃至図８は、図３に示したスイッチン
グ動作制御部(22)を示した回路図で、入力されるクロッ
ク信号から一定な遅延時間以後に前記スイッチ回路部(2
3)の動作を制御する信号を生成する装置を示したもので
ある。
【００３３】前記図６のスイッチング動作制御部(22)
は、前記ノード（Ｎ14）及びノード（Ｎ30）の間に直列
接続された３個のインバータと、前記ノード（Ｎ14）及
びノード（Ｎ30）の信号を入力してＮＡＮＤ演算した値
をノード（Ｎ31）に出力するＮＡＮＤゲート（Ｇ10）
と、前記ノード（Ｎ14）及びノード（Ｎ32）の間に接続
された遅延回路（ＤＬ）と、前記ノード（Ｎ32）及びノ
ード（Ｎ33）の間に直列接続された３個のインバータ
と、前記ノード（Ｎ32）及びノード（Ｎ33）の信号を入
力してＮＡＮＤ演算した値をノード（Ｎ34）に出力する
ＮＡＮＤゲート（Ｇ12）と、前記ノード（Ｎ31，Ｎ34）
とノード（Ｎ15）の間に接続されＮＡＮＤゲート（Ｇ1
1，Ｇ13）で構成されたラッチ回路とを備える。
【００３４】前記スイッチング動作制御部は、前記ノー
ド（Ｎ11）に入力される内部クロック信号(clk i) が第
１状態から第２状態に転移される時、パルス信号を発生
させる装置（ノード（Ｎ14）とノード（Ｎ30）の間のイ
ンバータ及びＮＡＮＤゲート（Ｇ10））と、前記ノード
（Ｎ14）からのクロック信号を遅延させた信号が第１状
態から第２状態に変わる時に、パルス信号を発生させる
装置（ノード（Ｎ32）とノード（Ｎ33）の間のインバー
タ及びＮＡＮＤゲート（Ｇ12））とを具備し、該装置か
らの出力信号をラッチして前記スイッチ回路部(13)の動
作を制御する信号を出力することになる。
【００３５】若し、アドレスカウンタからのアドレス信
号が内部回路部(12)に伝達される時間が外部からアドレ
ス信号が入力される時間に比べ遅い場合に（この場合は
クロック信号の遅延信号によりバースト動作が次のアド
レス信号が入力される場合である）、外部からアドレス
信号が入力される動作では前記スイッチ動作制御部(22)
のクロック周期を正常な場合より長く動作するようクロ
ック信号を遅延させて出力し、内部で発生したアドレス
信号により動作する場合には前記スイッチ回路部(23)を
cas latencylで動作するようにしながら速いクロック周
期にも動作が可能になるようにした。
【００３６】即ち、前記スイッチ回路部(23)はdly １以
後とdly １＋dly ２の間にターンオンされるようにして
外部から入力されたアドレス信号により生成したデータ
信号を出力した後、次のクロック周期でアドレスカウン
タから発生した内部アドレス信号を出力するようにす
る。
【００３７】図７のスイッチング動作制御部はノード
（Ｎ14）及びノード（Ｎ36）の間に直列接続された３個
のインバータと、前記ノード（Ｎ14）及びノード（Ｎ3
6）の信号を入力してＮＡＮＤ演算した値をノード（Ｎ3
7）で出力するＮＡＮＤゲート（Ｇ14）と、前記ノード
（Ｎ37）及びノード（Ｎ38）の間に直列接続された２個
のインバータと、前記ノード（Ｎ37）及びノード（Ｎ3
8）の信号を入力してＮＡＮＤ演算した値をノード（Ｎ1
5）で出力するＮＡＮＤゲート（Ｇ15）により構成され
る。
【００３８】図７の構成のスイッチング動作制御部は、
前記ノード（Ｎ14）から入力されるクロック信号を反転
させ一定時間遅延させた後、前記入力されたクロック信
号が第１状態から第２状態に変わる時、前記遅延された
時間だけのパルス信号を前記ノード（Ｎ37）で発生さ
せ、このノード（Ｎ37）のパルス信号を再び遅延させ前
記ノード（Ｎ37）のパルス信号が第１状態から第２状態
に変わる時、遅延された時間だけのパルス信号を前記ス
イッチ回路部(23)に出力することになる。
【００３９】図８のスイッチング動作制御部は、ノード
（Ｎ14）及びノード（Ｎ39）の間に直列接続された３個
のインバータと、前記ノード（Ｎ14）及びノード（Ｎ3
9）の信号を入力してＮＡＮＤ演算した値をノード（Ｎ4
0）に出力するＮＡＮＤゲート（Ｇ16）と、前記ノード
（Ｎ40）及びノード（Ｎ41）の間に接続された遅延回路
（ＤＬ）と、前記ノード（Ｎ40）及びノード（Ｎ42）の
間に接続された遅延回路（ＤＬ）及び一つのインバータ
と、バースト動作制御信号(yburst)を入力するノード
（Ｎ17）と、前記ノード（Ｎ17）及びノード（Ｎ43）の
間に接続されたインバータと、前記ノード（Ｎ42）及び
ノード（Ｎ43）の信号を入力してＮＡＮＤ演算した値を
ノード（Ｎ44）に出力するＮＡＮＤゲート（Ｇ17）と、
前記ノード（Ｎ40，Ｎ41，Ｎ44）の信号を入力してＮＡ
ＮＤ演算した値をノード（Ｎ15）に出力するＮＡＮＤゲ
ート（Ｇ18）とで構成される。
【００４０】前記ノード（Ｎ14）で入力されたクロック
信号が第１状態から第２状態に変わる際に、前記インバ
ータにより遅延されたパルス信号と前記ノード（Ｎ14）
のパルス信号が重複したパルス幅だけのパルス信号を前
記ノード（Ｎ40）に出力することになる。
【００４１】前記ＮＡＮＤゲート（Ｇ18）は、前記ノー
ド（Ｎ40）のパルス信号を一つの入力とし、前記パルス
信号の遅延信号を他の一つの入力とし、外部でアドレス
信号が入力される動作にのみ動作する前記パルス信号
（Ｎ40）の遅延信号とyburst信号をＮＡＮＤ演算して出
力される信号をさらに他の一つの入力とし、パルス信号
のイネーブル区間で前記スイッチ回路部(23)をターンオ
ンさせる信号を発生させ、パルス信号のディスエーブル
区間では前記スイッチ回路部(23)をターンオフさせる信
号を前記ノード（Ｎ15）に発生させる。
【００４２】図９及び図10は、本発明の動作タイミング
図を示したもので、前記図９は図３のクロック信号遅延
回路部がない場合の動作タイミング図であり、前記図10
は図３のクロック信号遅延回路部がある場合の動作タイ
ミング図を示したものである。
【００４３】ここで、ｙａは前記マルチプレクサ回路部
(11)から前記ノード（Ｎ３）に出力された内部アドレス
信号を示したもので、ｄｏは本発明で添加されたスイッ
チ回路部(23)から出力されたデータのパルス信号を示し
たものである。
【００４４】前記動作タイミング図は、従来技術による
図２の動作タイミング図に比べクロック信号により外部
アドレス信号が出力された後、その次のクロック信号に
出力される内部アドレス信号のアクセスタイム(dly 3)
が非常に減少したことが分かる。
【００４５】即ち、入力された外部アドレス信号がクロ
ック信号の遅延信号により生成され、次のクロック周期
でアドレスカウンタから出力された内部アドレス信号が
伝達されることがクロック信号による場合には、外部よ
りアドレス信号が入力される動作では長い遅延時間以後
に前記スイッチ回路部(23)のスイッチ素子がターンオン
され、バースト動作でアドレスカウンタの出力アドレス
信号を用いて内部回路部(12)が駆動されるようにする場
合には、少ない遅延時間以後にスイッチ素子がターンオ
ンされるようにした。
【００４６】本発明の好ましい実施の形態等は例示の目
的のため開示されたものであり、当業者であれば添付さ
れた特許請求の範囲に開示された本発明の思想と範囲を
介し各種修正、変更、取替え及び付加が可能である。
【００４７】
【発明の効果】以上説明した本発明の同期式記憶装置の
信号伝達回路を半導体記憶装置の内部に設けることにな
れば、内部アドレス信号を用いて内部回路を動作させる
バースト動作でクロック信号からデータが出力されるま
でにかかる遅延時間を減らすことができるので速い動作
が可能であり、クロック周期が速い場合に外部よりアド
レス信号が入力される動作に限りクロック信号が遅延さ
れ、大部分の時間を占めるバースト動作では速いクロッ
ク周期での動作が可能となる効果がある。
【図面の簡単な説明】
【図１】図１は、従来の同期式記憶装置の信号伝達回路
を示した回路図である。
【図２】図２は、図１の動作タイミング図である。
【図３】図３は、本発明の実施の形態による同期式記憶
装置の信号伝達回路の回路図である。
【図４】図４は、図３に示したマルチプレクサ制御部の
一例を示した回路図である。
【図５】図５は、図３に示したマルチプレクサ制御部の
他の一例を示した回路図である。
【図６】図６は、図３に示したスイッチ動作制御部の一
例を示した回路図である。
【図７】図７は、図３に示したスイッチ動作制御部の他
の一例を示した回路図である。
【図８】図８は、図３に示したスイッチ動作制御部のさ
らに他の一例を示した回路図である。
【図９】図９は、図３の内部クロック信号発生部がない
場合の動作タイミング図である。
【図１０】図10は、図３の内部クロック信号発生部があ
る場合の動作タイミング図である。
【符号の説明】
１１ マルチプレクサ回路部 １２ 内部回路部 １３ データ出力バッファ部 １４ マルチプレクサ制御部 １５ 出力バッファ制御部 ２１ クロック信号遅延回路部 ２２ スイッチ動作制御部 ２３ スイッチ回路部

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 セルアレイ及び周辺回路等を含む同期式
    記憶装置において、 クロック信号を入力する入力端子と、 内部アドレス信号を発生する内部アドレス発生手段と、 半導体素子の外部から入力する外部アドレス信号、及び
    前記内部アドレス発生手段からの信号を選択的に出力す
    るマルチプレクサ手段と、 前記入力端子からのクロック信号により、前記マルチプ
    レクサの動作を制御するマルチプレクサ制御手段と、 前記マルチプレクサ手段から伝達されたアドレス信号を
    入力してデータ出力バッファ手段でデータを発生させる
    内部回路部と、 前記内部回路部から発生されたデータ信号をバッファリ
    ングして出力するためのデータ出力バッファ手段と、 前記入力端子からのクロック信号により、前記データ出
    力バッファ手段のバッファリング動作を制御する出力バ
    ッファ制御手段と、 前記内部回路部及びデータ出力バッファ手段の間に接続
    され、前記内部回路部からのデータ信号をスイッチング
    して前記データ出力バッファ手段に伝達するためのスイ
    ッチング手段と、 前記入力端子からのクロック信号を入力して前記スイッ
    チング手段の動作を制御する信号を出力するスイッチン
    グ動作制御手段とを備えることを特徴とする同期式記憶
    装置の信号伝達回路。
  2. 【請求項２】 前記入力端子に接続され、前記出力バッ
    ファ制御部、スイッチ動作制御部及びマルチプレクサ制
    御部に遅延されたクロック信号を供給するためのクロッ
    ク信号遅延手段を、さらに備えたことを特徴とする請求
    項１記載の同期式記憶装置の信号伝達回路。
  3. 【請求項３】 前記遅延されたクロック信号は半導体素
    子の外部からアドレス信号が入力された後、ｎ（ｎ＝
    １，２，３，----- ）クロックが遅延されたことを特徴
    とする請求項２記載の同期式記憶装置の信号伝達回路。
  4. 【請求項４】 前記クロック信号遅延手段は、 前記外部から入力されたアドレス信号によるデータ信号
    が前記データ出力バッファ手段に到達する前に次のクロ
    ック信号が発生した場合にのみ、前記クロック信号を遅
    延させることを特徴とする請求項２記載の同期式記憶装
    置の信号伝達回路。
  5. 【請求項５】 前記マルチプレクサ手段は、 前記外部アドレス信号を入力する入力端子及び前記内部
    回路部の間に接続された第１スイッチ素子と、 前記内部アドレス発生手段及び前記内部回路部の間に接
    続された第２スイッチ素子とで構成されたことを特徴と
    する請求項１記載の同期式記憶装置の信号伝達回路。
  6. 【請求項６】 前記第１スイッチ手段及び第２スイッチ
    手段は、それぞれソースとドレインが互いに接続された
    ＮＭＯＳ及びＰＭＯＳトランジスタで構成された伝達ト
    ランジスタであることを特徴とする請求項５記載の同期
    式記憶装置の信号伝達回路。
  7. 【請求項７】 前記マルチプレクサ制御手段は、 外部からアドレス信号が入力される動作では、前記クロ
    ック信号により前記第１スイッチ素子をターオンさせた
    後、一定時間が経った後に前記第２スイッチ素子をター
    ンオンさせ、 外部からアドレス信号が入力されない動作では、前記ク
    ロック信号の遅延信号により第２スイッチ素子だけをタ
    ーンオンさせることを特徴とする請求項１記載の同期式
    記憶装置の信号伝達回路。
  8. 【請求項８】 前記マルチプレクサ制御手段は、 前記クロック信号遅延手段からの出力信号を入力するノ
    ード（Ｎ14）と、前記ノード（Ｎ14）及びノード（Ｎ1
    8）の間に直列接続された奇数個のインバータと、前記
    ノード（Ｎ14）及びノード（Ｎ18）のパルス信号を入力
    としてＮＡＮＤ演算し出力するＮＡＮＤゲート（Ｇ４）
    と、前記ＮＡＮＤ演算された値を反転させるインバータ
    と、前記ノード（Ｎ14）及びノード（Ｎ20）の間に接続
    された遅延回路と、前記ノード（Ｎ20）及びノード（Ｎ
    21）の間に直列接続された奇数個のインバータと、前記
    ノード（Ｎ20）及びノード（Ｎ21）のパルス信号を入力
    にしてＮＡＮＤ演算し出力するＮＡＮＤゲート（Ｇ５）
    と、前記演算された値を反転させノード（Ｎ22）に出力
    するインバータと、前記ノード（Ｎ19）及びノード（Ｎ
    ９）の間に接続された伝達トランジスタ（ＭＰ７，ＭＮ
    ７）と、前記ノード（Ｎ22）及びノード（Ｎ10）の間に
    接続された伝達トランジスタ（ＭＰ８，ＭＮ８）と、前
    記伝達トランジスタの動作を制御する信号(yburst)を入
    力するノード（Ｎ17）とより成ることを特徴とする請求
    項１記載の同期式記憶装置の信号伝達回路。
  9. 【請求項９】 前記マルチプレクサ制御手段は、 前記ノード（Ｎ14）及びノード（Ｎ23）の間に直列接続
    された３個のインバータと、前記ノード（Ｎ14）及びノ
    ード（Ｎ23）の信号を入力にしてＮＡＮＤ演算した値を
    出力するＮＡＮＤゲート（Ｇ６）と、前記ＮＡＮＤゲー
    ト（Ｇ６）の出力信号を反転してノード（Ｎ24）に出力
    するインバータと、前記ノード（Ｎ14）及びノード（Ｎ
    25）の間に直列接続された奇数個のインバータと、前記
    ノード（Ｎ14）及びノード（Ｎ25）の信号を入力してＮ
    ＡＮＤ演算した値を出力するＮＡＮＤゲート（Ｇ７）
    と、前記ＮＡＮＤゲート（Ｇ７）の出力信号を反転して
    ノード（Ｎ26）に出力するインバータと、前記ノード
    （Ｎ14）及びノード（Ｎ28）の間に直列接続された奇数
    個のインバータと、前記ノード（Ｎ14）及びノード（Ｎ
    28）の信号を入力にしてＮＡＮＤ演算した値を出力する
    ＮＡＮＤゲート（Ｇ８）と、前記ＮＡＮＤゲート（Ｇ
    ８）の出力信号を反転してノード（Ｎ29）に出力するイ
    ンバータと、前記ノード（Ｎ24）及びノード（Ｎ９）の
    間にソースとドレインが互いに連結されたＰＭＯＳトラ
    ンジスタ（ＭＰ９）及びＮＭＯＳトランジスタ（ＭＮ
    ９）と、前記ノード（Ｎ26）及びノード（Ｎ27）の間に
    ソースとドレインが互いに連結されたＰＭＯＳトランジ
    スタ（ＭＰ10）及びＮＭＯＳトランジスタ（ＭＮ10）
    と、前記ノード（Ｎ27）及びノード（Ｎ29）の信号を入
    力してＮＯＲ演算した値を出力するＮＯＲゲート（Ｇ
    ９）と、前記ＮＯＲゲート（Ｇ９）から出力された信号
    を反転してノード（Ｎ10）に出力するインバータとで構
    成されたことを特徴とする請求項１記載の同期式記憶装
    置の信号伝達回路。
  10. 【請求項１０】 前記スイッチング手段は、ソースとド
    レイン端子が互いに接続されたＰＭＯＳトランジスタ及
    びＮＭＯＳトランジスタで構成された伝達トランジスタ
    であることを特徴とする請求項１記載の同期式記憶装置
    の信号伝達回路。
  11. 【請求項１１】 前記スイッチング手段は、前記伝達ト
    ランジスタの出力端から出力されるデータを維持するこ
    とができるラッチ回路を具備することを特徴とする請求
    項10記載の同期式記憶装置の信号伝達回路。
  12. 【請求項１２】 前記スイッチング動作制御手段は、 前記クロック信号遅延手段から出力される遅延されない
    信号が第１状態から第２状態に変わる時にパルス信号を
    発生させる第１エッジ検出手段と、 前記クロック信号遅延手段から出力される遅延したクロ
    ック信号が第１状態から第２状態に変わる時にパルス信
    号を発生させる第２エッジ検出手段と、 前記第１，第２エッジ検出手段からの出力信号をラッチ
    し、前記スイッチング手段の動作を制御する信号を出力
    することを特徴とする請求項４記載の同期式記憶装置の
    信号伝達回路。
  13. 【請求項１３】 前記第１エッジ検出手段及び第２エッ
    ジ検出手段は、入力信号を一定時間の間遅延させる遅延
    チェーン及び論理ゲートで構成されたことを特徴とする
    請求項12記載の同期式記憶装置の信号伝達回路。
  14. 【請求項１４】 前記スイッチング動作制御手段は、 前記クロック信号遅延手段から出力されるクロック信号
    が第１状態から第２状態に変わる時にパルス信号を発生
    させる第３エッジ検出手段と、 前記第３エッジ検出手段からのパルス信号を一つの入力
    とし、このパルス信号を一定時間の間遅延させたパルス
    信号を他の一つの入力として前記スイッチング手段の動
    作を制御する信号を出力する第４エッジ検出手段とで構
    成されたことを特徴とする請求項４記載の同期式記憶装
    置の信号伝達回路。
  15. 【請求項１５】 前記第３エッジ検出手段は、入力信号
    を一定時間の間遅延させたパルス信号を出力する遅延チ
    ェーン及び論理ゲートで構成されたことを特徴とする請
    求項14記載の同期式記憶装置の信号伝達回路。
  16. 【請求項１６】 前記第４エッジ検出手段は、前記第３
    エッジ検出手段からのパルス信号を一定時間の間遅延さ
    せたパルス信号を出力する遅延チェーン及び論理ゲート
    で構成されたことを特徴とする請求項14記載の同期式記
    憶装置の信号伝達回路。
  17. 【請求項１７】 前記スイッチング動作制御手段は、 前記クロック信号遅延手段からのクロック信号が第１状
    態から第２状態に変わる時にパルス信号を発生させる第
    ５エッジ検出手段と、 前記第５エッジ検出手段からのパルス信号を一つの入力
    とし、このパルス信号を一定時間の間遅延させたパルス
    信号を他の一つの入力とし、前記第５エッジ検出手段か
    らのパルス信号の遅延信号を反転して入力された信号と
    反転されたバースト動作制御信号とＮＡＮＤ演算して出
    力される信号を、さらに他の一つの入力として前記スイ
    ッチング手段の動作を制御する信号を出力する第６エッ
    ジ検出手段とで構成されたことを特徴とする請求項４記
    載の同期式記憶装置の信号伝達回路。
  18. 【請求項１８】 前記第５エッジ検出手段は、入力信号
    を一定時間の間遅延させたパルス信号を出力する遅延チ
    ェーン及び論理ゲートで構成されたことを特徴とする請
    求項17記載の同期式記憶装置の信号伝達回路。
JP8111477A 1995-05-02 1996-05-02 同期式記憶装置の信号伝達回路 Pending JPH08339683A (ja)

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