KR0120592B1 - 신호 변환 장치를 갖고 있는 어드레스 입력버퍼 - Google Patents

신호 변환 장치를 갖고 있는 어드레스 입력버퍼

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KR0120592B1 KR1019940022727A KR19940022727A KR0120592B1 KR 0120592 B1 KR0120592 B1 KR 0120592B1 KR 1019940022727 A KR1019940022727 A KR 1019940022727A KR 19940022727 A KR19940022727 A KR 19940022727A KR 0120592 B1 KR0120592 B1 KR 0120592B1
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Abstract

본 발명은 반도체 메모리 소자의 어드레스 입력버퍼에 관한 것으로 메모리 셀 어레이(memory cell array)의 전 영역을 골고루 사용하기 위하여 어드레스 핀(address pin)으로 입력되는 고전위의 외부신호를 내부에서는 특정한 신호를 이용하여 저전위로 인식하게 하고 또는 그 반대의 동작이 가능하도록 하는 어드레스 입력버퍼에 관한 것이다.

Description

신호 변환 장치를 갖고 있는 어드레스 입력버퍼
제1도는 종래의 메모리 셀 어레이의 구성도.
제2도는 종래기술의 어드레스 버퍼를 도시한 블럭도.
제3도는 종래기술의 어드레스 버퍼를 도시한 블럭도.
제4도는 종래기술의 ×1/×4 동작을 위한 어드레스 버퍼를 도시한 블럭도.
제5도는 본 발명의 제1실시예에 따른 어드레스 입력버퍼의 회로도.
제6도는 본 발명의 제2실시예에 따른 어드레스 입력버퍼의 회로도.
제7도는 본 발명의 제3실시예에 따른 어드레스 입력버퍼의 회로도.
제8도는 본 발명에 사용된 멀티플렉스 제어신호 발생부의 다른 실시예를 도시한 회로도.
* 도면의 주요부분에 대한 부호의 설명
11 : 어드레스 버퍼부 12 : 멀티플렉스회로부
13 : 멀티플렉스회로 제어신호 발생부 14 : 프리디코더부
15 : 프로그램회로부 16 : 초기 회로부
17 : 랫치회로부
본 발명은 반도체 메모리 소자의 어드레스 입력버퍼에 관한 것으로 특히, 멀티플렉스를 사용하여 두개 이상의 어드레스 입력신호를 상기 멀티플렉스 제어신호에 의해 선택된 모드를 통해 이에 각각 대응되는 내부 어드레스 신호로 출력하는 어드레스 입력버퍼에 관한 것이다.
본 발명은 디램(DRAM)뿐만 아니라 에스램(SRAM) 또는 롬(ROM)에서 활용이 가능하다.
제1도는 본 발명을 설명하기 위한 메모리 셀 어레이의 구상도를 나타낸 것으로, 어드레스를 중심으로 표현한 메모리 셀 어레이이다.
우선 외부에서 기억소자를 동작시키는 방법으로 어드레스 신호를 지정하게 되는데, 만약에 상기 어드레스 신호가 작은 것에서 부터 입력을 시킨다고 한다면, 한번의 동작에서 AA 영역은 다 사용할 것이지만 BB 영역은 사용할 수도 있고 사용하지 않을 수도 있다. 즉 기억시킬 데이타가 작은 경우라면 BB 영역은 비어 있는 채로 있을 것이다. 그리고 이 동작을 마치고 다시 동작을 시작하는 경우에도 어드레스를 작은 것에서 부터 배정을 한다면 AA 영역에 있는 기억소자들은 사용이 되지만 BB 영역의 셀들은 사용이 안될 수도 있다. 이런식으로 오랫동안 동작이 지속된다면 AA 영역의 셀들은 BB 영역의 셀들에 비하여 자주 액세스(access)되고 이 결과로 셀을 구성하는 트랜지스터의 손상을 보면(즉, 게이트 산화물에 전자가 쌓여서 문턱전압(VT)이 변한다거나 전류전달능력(trans conductance)이 변하는 것) AA 영역의 셀들이 다른 위치보다 불리하게 된다(상기의 동작은 디램(DRAM)의 리프레쉬(refresh) 동작에 있어서는 예외일수도 있으나 컬럼 어드레스 버퍼등은 관련이 있다).
상기 문제를 해결하기 위하여 본 발명에서는 외부에서 입력되는 어드레스 신호를 소자의 내부에서 바꾸는 자이로 구현하게 될 것이다. 즉 외부에서 일정한 순서로 어드레스 신호를 만들어서 입력시키는 경우에도 소자의 내부에서는 다른 방식으로 어드레스 신호를 만들어서 소자를 동작시키는 것이다. 즉 외부에서 어드레스가 적은 것에서 부터 큰 것으로 어드레스를 만드는 경우라면 소자의 내부에서는 어드레스가 큰 것에서 부터 작은 것으로 어드레스 신호를 만들도록 하는 것이다.
만약에 외부에서 입력되는 어드레스 신호가 작은 번호에서 부터 큰 번호로 입력되는 경우가 있다면 정확하게 그 반대의 어드레스 신호를 만들어 내는 방식은 어드레스 번호를 전체를 다 반대로 만들로 또 하이로 입려되는 신호는 로우로 인식되게 하고 로우로 입력되는 신호는 하이로 인식되게 만드는 방법이 있을 수 있는데 여기서는 어드레스를 바꾸는 방식과 어드레스의 극성(polarity)을 바꾸는 방식으로 나누어서 나타내 었다.
만약에 8개의 내부 어드레스에 대하여 A2, A1, A0 신호가 이들 신호를 만든다고 하면 외부에서 입력되는 신호 0, 1, 2, 3, 4, 5, 6, 7에 대하여 A2와 A0를 바꾸는 경우는 내부 신호로 000, 100, 010, 110, 001, 101, 011, 111를 만드는 것과 같으므로 0, 4, 2, 6, 1, 5, 3, 7등으로 신호를 만들어 낼 것이고, 만약에 A2의 극성을 바꾸는 경우는 4, 5, 6, 7, 0, 1, 2, 3 등의 순서로 어드레스 신호를 만들어 내는 것이다.
만약, 소자의 내부에 A0, A1의 기능이 예를 들어서 데스트 모드(test mode)를 수행하는데 제한할 펼요가 있는 어드레스인데 소자의 외부에서는 기존의 A9, A8이 이 동작에서 제한되는 어드레스라고 할 경우는 외부신호를 바꾸어야 제대로 동작을 할 것인데 여기서 말하는 기능을 가지고 있는 경우라면 간단히 외부신호를 그대로 두고 소자의 내부에서 A9, A8로 입력된 신호가 소자의 내부에서 A1, A0으로 입력되도록 하면 될 것이다. 이런 기능을 위해서라면 간단히 어드레스를 소자의 내부에서 치환하는 장치로 충분할 것이다.
제2도 및 제3도는 종래 기술의 어드레스 버퍼를 도시한 블럭도로써, 외부 입력 신호(Add)에 대하며 내부 신호(Aint,/Aint)가 정해져 있다. 즉 상기 외부 입력 신호(Add)가 일정한 경우에 상기 내부 입력신호(Aint,/Aint)도 일정하다.
제4도는 종래 기술의 ×1/×4 동작을 위한 어드레스 버퍼를 도시한 블럭도로써, 상기 ×1/×4 동작을 위한 어드레스 버퍼는 상기 동작과 약간의 관련성이 있어보이는 회로로 종래의 4M DRAM 등에서 사용되는 회로이다. 여기서는 하나의 핀(Pin)이 ×4 동작에서는 9번 핀으로 인식되고 ×l 동작에서는 10번 핀으로 인식되도륵 하는 방식인데 본 발명에서 말하는 회로와는 다른 것이다.
따라서 상기 종래의 어드레스 버퍼는 특정 어드레스 핀으로 입력되는 어드레스 신호가 소자의 내부에서 항상 일정한 기능을 한다.
이와같이 구현된 회로의 경우에 만약, 소자의 내부에서 두가지 종류의 어드레스가 각기 다른 역할을 하고 특별히 한 어드레스 신호가 빠른 동작이 수월하거나 또는 파워(power)를 적게 소모하는 기능이 있는 경우는 [그런 기능을 담당하는 어드레스가 최하위비트(least significant bit : LSB)라고 한다면] 이러한 소자를 동작시키는 외부 환경이 이와는 다르게 구현된 경우가 있을 수 있다. 즉 소자의 내부에서는 첫번째 어드레스가 자주 변하는 경우에 잘 동작하도륵 회로가 구현된 경우에 소자의 외부에서 소자에게 보내는 신호는 최상위비트(most significant bit : MSB) 어드레스가 자주 변하도록 동작하는 경우가 있다. 이런 경우에 특정한 어드레스의 동작에서 좋은 기능을 발휘하도록 내부 소자가 구현된 경우라 할지라도 그 기능이 제대로 발휘되지 못하는 경우가 생길 수 있다. 그리고 외부에서 일정하게 어드레스 신호를 입력하는 경우에 어떤 셀들은 빈번한 액세스(access)되는데 반하여 어떤 셀들은 아주 드물게 액세스될 수도 있다.
따라서 본 발명에서는 기억소자를 구성하는 셀들이 공평하게 액세스되도륵 회로를 구현하여 상기 종래 기술의 문제점을 해결하는데에 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명에서는 외부에서 입력시키는 어드레스 신호를 셀의 내부에서 어드레스 신호가 큰 것부터 액세스시키고 그 다음번에 작은 것을 액세스시키도록 회로를 구현하였다.
이하 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제5도는 본 발명의 제1실시예에 따른 어드레스 입력버퍼의 회로도로써, 외부입력신호(Add_i, Add_j)를 입력하는 어드레스 버퍼부(11)와, 상기 외부입력신호(Add_i, Add_j)를 받아들여서 내부신호(Aint_i,Aint_j 또는 Aint_j,Aint_i)를 만드는 멀티플렉스회로부(12)와, 상기 멀티플렉스회로의 동작을 제어하는 멀티플렉스제어신호 발생부(13)로 구성된다.
그 동작을 살펴보면, 멀티플렉스회로(12) 제어신호인 노드(N3)의 전위가 하이인 경우에는 상기 멀티플렉스(MUX)회로(12)의 트랜지스터(Q2,Q4)를 통하여 외부입력신호(Add_i,Add_j)는 내부신호(Add_i,Add_j)를 만들고, 멀티플렉스(MUX)회로(12) 제어신호인 노드(N3)의 전위가 로우인 경우에는 상기 멀티플렉스(MUX)회로(12)의 트랜지스터(Q1,Q3)를 통하여 외부입력신호(Add_i,Add_j)는 내부신호(Add_j,Add_i)를 만든다.
제6도는 본 발명의 제2실시예에 따른 어드레스 입력버퍼의 회로도로써, 하나의 어드레스 입력신호를 가지는 어드레스 입력버퍼부(11)와 상기 어드레스 입력버퍼부(11)의 출력단에 병렬로 인버터를 연결하여 어드레스 입력신호(Add_ibar)를 만들도록 구성하였다.
그 동작을 살펴보면, 멀티플렉스회로(12) 제어신호인 노드(N6)의 전위가 하이인 경우에는 상기 멀티플렉스(MUX)회로(12)의 트랜지스터(Q6,Q8)를 통하여 외부입력신호(Add_i)는 내부신호(Aint,Aint_bar)를 만들고, 멀티플렉스(MUX)회로(12) 제어신호인 노드(N6)의 전위가 로우인 경우에는 상기 멀티플렉스(MUX)회로(12)의 트랜지스터(Q5,Q7)를 통하여 외부입력신호(Add_i)는 내부신호(Aint_bar,Aint)를 만든다.
제7도는 본 발명의 제3실시예에 따른 어드레스 입력버퍼의 회로도로써, 어드레스 버퍼(11)가 아니더라도 내부에서 어드레스 관련 회로의 경우에 적용하는 방법을 나타낸 것이다.
그 동작을 살펴보면, 상기 노드(N12)의 전위가 하이일 경우 트랜지스터(Q10,Q12,Q14,Q16)가 턴온되어 노드(N8,N9,N10,N11)의 외부신호 전위가 내부신호[Aij(0),Aij(1),Aij(2),Aij(3)]로 바뀌고, 상기 노드(N12)의 전위가 로우일때 트랜지스터(Q9,Q11,Q13,Q15)가 턴온되어 노드(N8,N9,N10N11)의 외부신호 전위가 내부신호[Aij(3),Aij(0),Aij(1),Aij(2)]를 만든다.
제8도는 본 발명에 사용된 멀티플렉스(MUX)회로 제어신호 발생부(13)의 다른 실시예를 되한 회로도로써, 파워-업(powerup)신호에 의해 동작이 제어되고 멀티플렉스 제어신호를 출력하는 래치회로부(17)와, 상기 래치회로부(17)의 동작상태에 따라 출력신호가 결정되는 프로그램 회로부(15)와, 상기 프로그램 회로부(15)의 출력신호에 의해 동작상태가 결정되는 트랜지스터(Q21)에 의해 전위가 결정되는 초기 회로부(16)로 구성된다.
그 동작을 살펴보면, 상기 래치회로부(17)는 상기 파워-업(power-up)신호가 하이일때 트랜지스터(Q21)가 턴-온되어 노드(N15)의 전위를 노드(N18)로 전달해주고, 상기 파워-업(power-up)신호가 로우일때 트랜지스터(Q22)가 턴-온되어 노드(N19)의 전위를 피드백(feedback)시켜 노드(N18)로 전달해 주는 역할을 한다.
상기 프로그램 회로부(15)는 하나의 NOR 게이트(G5)로 구성되어 노드 A 및 B의 전위가 모두 로우일때만 하이를 출력하고 그외는 모두 로우를 출력하여 다음단의 트랜지스터(Q17)를 제어하게 된다.
상기 초기 회로부(16)는 상기 프로그램회로부(15)의 출력신호(N20)에 따라 동작이 결정되며, 트랜지스터(Q17)은 프로그램이 가능한 회로로 한번 동작에서 어드레스가 만들어지는 방식이 제1의 방식인 경우에 이 소자(Q17)가 한번 꺼지고, 그 다음 시작할때는 제2의 방식으로 어드레스를 만들도록 멀티플렉스 제어신호를 바꾸는 것이다. 즉, 파워-업 동작에서는 상기 트랜지스터(Q17)을 턴-온(turn-on)시키고, 다음번의 동작에서는 턴-오프(turn-off)시켜 이런 식으로 동작을 반복하게 된다.
이상에서 설명한 본 발명의 신호변환 장치를 갖고 있는 입력버퍼를 반도체 소자의 내부에 구현하게 되면 외부에서 입력시키는 어드레스 신호를 내부에서 다르게 동작시켜 소자의 내부에서 입력되는 어드레스 신호를 재배치함으로써, 기억소자를 구성하는 셀들이 공평하게 액세스되도록 하여 회로의 수명을 연장시켰다.

Claims (9)

  1. 반도체 기억소자에 있어서, 두개 이상의 어드레스 입력신호(A1,A2...)를 입력하는 어드레스 버퍼수단과, 상기 어드레스 버퍼수단으로 부터의 완충된 어드레스 신호(AI_1,AI_2...)를 출력하기 위한 적어도 두개 이상의 출력단자와, 상기 어드레스 버퍼수단 및 상기 적어도 두개 이상의 출력단자사이에 접속되어 상기 어드레스 버퍼수단으로부터의 완충된 어드레스 신호들이 경유할 상기 적어도 두개 이상의 출력단자를 서로 절환시키는 멀티플렉스 수단과, 상기 멀티플렉스의 절환 동작을 제어하기 위한 멀티플렉스 제어수단을 포함하는 것을 특징으로 하는 어드레스 입력버퍼.
  2. 제1항에 있어서, 상기 멀티플렉스 수단은, 두개 이상의 어드레스 입력신호(A1,A2...)와 이들에 각각 대응되는 내부 어드레스 신호(AI_1,AI_2...)에 대하여, 제1의 경우에는 A1은 AI_1에, A2은 AI_2에... 전달되고, 제2의 경우에는 A1은 AI_2에, A2은 AI_1에... 전달되도륵 하는 것을 특징으로 하는 어드레스 입력버퍼.
  3. 제1항에 있어서, 상기 멀티플렉스 수단은, 제1의 경우에 어드레스 입력신호(Ai)는 내부에서 로우 어드레스(row address_i) 및 컬럼 어드레스(col add_i)로 사용되고, 제2의 경우에는 어드레스 입력신호(Ai)는 내부에서 로우 어드레스(row address_j) 및 컬럼 어드레스(col add_k)로 사용되는 것을 특징으로 하는 어드레스 입력 버퍼(i,j,k...=1,2,3...).
  4. 제1항에 있어서, 상기 멀티플렉스 수단은, 제1의 경우에는 외부에서 입력된 어드레스 신호에 해당하는 내부 어드레스 신호를 만들어내고, 제2의 경우에는 입력 어드레스 신호의 반전 신호를 이용하여 내부 어드레스 신호를 만들어내는 것을 특징으로 하는 어드레스 입력버퍼.
  5. 제1항에 있어서, 상기 멀티플렉스 수단이 내부 어드레스 관련 회로에 사용된 것을 특징으로 하는 어드레스 입력버퍼.
  6. 제1항에 있어서, 상기 어드레스 버퍼수단은 두개 이상의 어드레스 신호를 입력으로 하여 각각 직렬로 연결된 두개의 인버터회로로 구성된 것을 특징으로 하는 어드레스 입력버퍼.
  7. 제1항에 있어서, 상기 어드레스 버퍼수단은 한개의 어드레스 신호를 입력으로 하고 직렬로 연결된 두개의 인버터회로의 출력단에 병렬로 하나의 인버터회로를 추가로 구성한 것을 특징으로 하는 어드레스 입력버퍼.
  8. 제1항에 있어서, 상기 멀티플렉스 제어수단은 외부에서 프로그램 가능한 모드 레지스터(mode register)를 포함하고 있어서, 어드레스의 변환이 외부에서 프로그램 가능한 것을 특징으로 하는 어드레스 입력버퍼.
  9. 제1항에 있어서, 상기 멀티플렉스 제어수단은 파워신호가 온(ON)되기 이전상태를 기억할 수 있는 소자를 포함하고 있어서 파워신호가 온(ON)되기 이전의 동작에서 진의 어드레스(truth address)를 이용하여 내부 어드레스 신호를 만들어내고 그 다음 동작에서 보수 어드레스를 이용하여 내부 어드레스 신호를 만들어 내는 것을 특징으로 하는 어드레스 입력버퍼.
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