KR102229942B1 - 멀티 다이들을 갖는 멀티 채널 반도체 장치의 동작 방법 및 그에 따른 반도체 장치 - Google Patents

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Abstract

멀티 채널 반도체 장치가 개시된다. 그러한 멀티 채널 반도체 장치는 제1 칩으로서 기능하기 위해 제1 채널을 가지는 제1 다이와 제2 칩으로서 기능하기 위해 상기 제1 채널과는 독립적인 제2 채널을 가지며, 저장 용량 및 사이즈가 상기 제1 다이와 동일한 제2 다이를 구비한다. 상기 제1 다이와 상기 제2 다이 간에는 서로 상대되는 칩들로 상기 제1,2 다이들의 내부 동작을 제어하기 위한 정보를 전달하기 위한 내부 인터페이스가 동일 패키지 내에서 배치된다. 본 발명에 따르면 내부 인터페이스를 통해 카운터파트 다이로 정보가 전달된다. 따라서, 제조 수율이 개선된다.

Description

멀티 다이들을 갖는 멀티 채널 반도체 장치의 동작 방법 및 그에 따른 반도체 장치{METHOD OF OPERATING MULTI CHANNEL SEMICONDUCTOR DEVICE HAVING MULTI DIES AND THEREFORE SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로 채널 독립적으로 억세스되는 반도체 장치에 관한 것이다.
프로세싱 시스템은 하나의 패키지 내에서 서로 다른 채널을 통해 독립적으로 동작되는 멀티 채널 메모리 장치를 억세스 할 수 있다.
디램(DRAM)등과 같은 휘발성 메모리로 구성 가능한 멀티 채널 반도체 장치는 하나의 다이(die)(또는 칩)를 이용하여 구현된 후 하나의 패키지로 패키징 될 수 있다. 멀티 채널 반도체 장치는 대응되는 프로세서와 연결되어 데이터 리드 및 데이터 라이트 동작을 각각의 채널을 통해 독립적으로 수행할 수 있다.
그러한 멀티 채널 반도체 장치가 모노 다이로 구현되는 경우에 2 채널 이상의 비교적 큰 다이 사이즈에 기인하여 웨이퍼 상에서의 덴시티의 저하나 엣지 다이 활용도가 저하될 수 있다.
본 발명이 해결하고자 하는 기술적 과제는, 서로의 카운터파트 다이들로 정보를 전달할 수 있는 반도체 장치의 동작방법을 제공함에 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 2개 이상의 다이들을 이용하여 멀티 채널 반도체 장치를 구현할 수 있는 방법 및 그에 따른 반도체 장치를 제공함에 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 개념의 일 양상(an aspect)에 따라,
저장 용량 및 사이즈가 서로 동일하며, 서로 독립적인 채널을 가지는 제1,2 다이들을 패키지 형태로 설치하고;
상기 제1,2 다이들의 내부 동작을 제어하기 위한 정보가 상기 제1 다이에 인가될 때, 상기 제1 다이는 내부 인터페이스를 통해 상기 정보를 상기 제2 다이로 전달하고;
상기 정보가 상기 제2 다이에 인가될 때, 상기 제2 다이는 상기 내부 인터페이스를 통해 상기 정보를 상기 제1 다이로 전달한다.
본 발명의 개념적 실시 예에 따라, 상기 제1,2 다이들은 모노 패키지에 함께 패키징될 수 있다.
본 발명의 개념적 실시 예에 따라, 상기 제1,2 다이들은 서로 다른 패키지에 각기 독립적으로 패키징될 수 있다.
본 발명의 개념적 실시 예에 따라, 상기 정보는 상기 제1,2 다이들의 동작을 리셋하기 위한 리셋 신호일 수 있다.
본 발명의 개념적 실시 예에 따라, 상기 정보는 상기 제1,2 다이들의 ZQ 캘리브레이션 동작을 제어하기 위한 ZQ 신호일 수 있다.
본 발명의 개념적 실시 예에 따라, 상기 내부 인터페이스는 상기 제1,2 다이들 간의 정보 인터페이싱을 위한 유선 인터페이스일 수 있다.
본 발명의 개념적 실시 예에 따라, 상기 유선 인터페이스는 인터포저, 와이어 본딩, 및 인쇄회로 기판 중 적어도 하나 이상일 수 있다.
본 발명의 개념적 실시 예에 따라, 상기 내부 인터페이스는 상기 제1,2 다이들 간의 정보 인터페이싱을 위한 무선 인터페이스일 수 있다.
본 발명의 개념적 실시 예에 따라, 상기 무선 인터페이스는 옵티컬 통신을 수행하는 인터페이스일 수 있다.
본 발명의 개념적 실시 예에 따라, 상기 제1,2 다이들은 함께, 2채널 모노 다이와 동일한 데이터 억세스 동작을 수행하는 DDR DRAM 일 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 개념의 또 다른 양상에 따라, 반도체 장치는,
제1 칩으로서 기능하기 위해 제1 채널을 가지는 제1 다이; 및
제2 칩으로서 기능하기 위해 상기 제1 채널과는 독립적인 제2 채널을 가지며, 저장 용량 및 사이즈가 상기 제1 다이와 동일한 제2 다이를 구비하며,
상기 제1 다이와 상기 제2 다이 간에는 서로 상대되는 칩들로 상기 제1,2 다이들의 내부 동작을 제어하기 위한 정보를 전달하는 내부 인터페이스가 배치된다.
본 발명의 개념적 실시 예에 따라, 상기 제1,2 다이들은 모노 패키지에 함께 패키징될 수 있다.
본 발명의 개념적 실시 예에 따라, 상기 제2 다이는 상기 제1 다이가 180도 회전되어 상기 하나의 패키지 내에 미러 다이 형태로 배치된 형태일 수 있다.
본 발명의 개념적 실시 예에 따라, 상기 제1,2 다이는 동일한 웨이퍼에서 제조될 수 있다.
본 발명의 개념적 실시 예에 따라, 상기 제1,2 다이는 서로 다른 웨이퍼에서 서로 다른 마스크를 사용하여 제조될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 개념의 또 다른 양상에 따라, 반도체 장치는,
제1 칩으로서 기능하기 위해 제1 채널을 가지며, 상기 제1 채널로 인가되는 리셋 신호를 수신하는 제1 리셋 버퍼와, ZQ 캘리브레이션 동작을 위한 제1 제어 로직을 포함하는 제1 다이; 및
제2 칩으로서 기능하기 위해 상기 제1 채널과는 독립적인 제2 채널을 가지며, 저장 용량 및 사이즈가 상기 제1 다이와 동일하며, 상기 제2 채널로 인가되는 리셋 신호를 수신하는 제2 리셋 버퍼와, ZQ 캘리브레이션 동작을 위한 제2 제어 로직을 포함하는 제2 다이를 구비하며,
상기 제1,2 다이는 하나의 패키지에 함께 패키징되며,
상기 제1 다이와 상기 제2 다이 간에는 서로 상대되는 칩들로 상기 리셋 신호 및 상기 ZQ 캘리브레이션 동작을 위한 정보를 전달하기 위한 내부 인터페이스가 배치된다.
본 발명의 개념적 실시 예에 따라, 상기 제1 칩으로 인가된 ZQ 신호는 상기 내부 인터페이스를 통해 상기 제2 칩으로 전송되거나, 상기 제2 칩으로 인가된 ZQ 신호는 상기 내부 인터페이스를 통해 상기 제1 칩으로 전송될 수 있다.
본 발명의 개념적 실시 예에 따라, 상기 제1 칩으로 인가된 상기 리셋 신호는 상기 내부 인터페이스를 통해 상기 제2 칩으로 전송되거나, 상기 제2 칩으로 인가된 상기 리셋 신호는 상기 내부 인터페이스를 통해 상기 제1 칩으로 전송될 수 있다.
본 발명의 개념적 실시 예에 따라, 상기 제1,2 채널은 각기, 어드레스, 커맨드, 및 데이터 버스 라인들일 수 있다.
본 발명의 개념적 실시 예에 따라,상기 제1,2 다이들은 상기 하나의 패키지 내에서 함께, 2채널 모노 다이 DRAM과 동일한 메모리 동작을 수행할 수 있다.
본 발명의 실시 예에 따르면, 내부 인터페이스를 통해 서로 카운터파트 다이들로 정보가 전달되므로 멀티 채널 반도체 장치가 2개 이상의 모노 다이들로 구현된다. 따라서, 하나의 모노 다이로 멀티 채널 반도체 장치를 구현하는 경우에 비해 제조 수율이 향상되어 제조 코스트가 다운된다.
도 1은 본 발명의 개념에 따른 반도체 장치의 구성 블록도이다.
도 2는 본 발명의 개념에 따른 반도체 장치의 또 다른 구성 블록도이다.
도 3은 도 2에 따른 컨트롤 로직들의 세부 구현 예시도이다.
도 4는 도 3에 따른 ZQ 엔진의 세부 구현 예시도이다.
도 5는 도 3에 따른 ZQ 캘리브레이션 제어의 플로우챠트이다.
도 6은 티에스브이(TSV)를 통해 적층되는 메모리 시스템에 적용된 본 발명의 응용 예를 나타내는 도면이다.
도 7은 전자 시스템에 적용된 본 발명의 응용 예를 나타낸 도면이다.
도 8은 컴퓨팅 디바이스에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 9는 스마트 폰에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 10은 모바일 기기에 적용된 본 발명의 응용 예를 도시한 블록도 이다.
도 11은 옵티컬 I/O 스키마에 적용된 본 발명의 응용 예를 도시한 블록도 이다.
도 12는 휴대용 멀티미디어 기기에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 13은 퍼스널 컴퓨터에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 14는 도 1중 반도체 장치의 변형 예를 도시한 블록도이다.
도 15는 도 14중 하나의 칩의 내부 구성을 보여주는 예시적 블록도이다.
위와 같은 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은, 이해의 편의를 제공할 의도 이외에는 다른 의도 없이, 개시된 내용이 보다 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 소자 또는 라인들이 대상 소자 블록에 연결된다 라고 언급된 경우에 그것은 직접적인 연결뿐만 아니라 어떤 다른 소자를 통해 대상 소자 블록에 간접적으로 연결된 의미까지도 포함한다.
또한, 각 도면에서 제시된 동일 또는 유사한 참조 부호는 동일 또는 유사한 구성 요소를 가급적 나타내고 있다. 일부 도면들에 있어서, 소자 및 라인들의 연결관계는 기술적 내용의 효과적인 설명을 위해 나타나 있을 뿐, 타의 소자나 회로블록들이 더 구비될 수 있다.
여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함될 수 있으며, DRAM에 대한 기본적 데이터 억세스 동작과 내부 기능회로에 관한 세부는 본 발명의 요지를 모호하지 않도록 하기 위해 상세히 설명되지 않음을 유의(note)하라.
도 1은 본 발명의 개념에 따른 반도체 장치의 구성 블록도이다.
도 1을 참조하면, 반도체 장치(300)는 제1 다이(100)와 제2 다이(200)를 적어도 포함한다. 상기 제1,2 다이들(100,200)은 모노(mono) 패키지 내에 함께 패키징될 수 있다.
상기 제1 다이(100)는 제1 칩으로서 기능하기 위해 제1 채널을 가지며, 상기 제2 다이(200)는 제2 칩으로서 기능하기 위해 상기 제1 채널과는 독립적인 제2 채널을 가진다. 상기 제2 다이(200)는 데이터를 저장하기 위한 저장 용량 및 다이의 사이즈가 상기 제1 다이(100)와 동일하다.
상기 제1 다이(100)와 상기 제2 다이(200) 간에는 서로 상대되는 칩들로 상기 제1,2 다이들(100,200)의 내부 동작을 제어하기 위한 정보를 전달하기 위한 내부 인터페이스가 배치된다. 여기서 내부 인터페이스는 제1,2 버퍼들(110,210) 및 제1,2 패드들(PA1,PA2)을 포함할 수 있다.
본 발명의 실시 예에서 다이는 웨이퍼 상에서 제조된 개별 칩을 의미한다. 웨이퍼 상에서 분리되기 이전의 복수의 다이들은 각기 하나의 개별 칩을 이루기 위해 다양한 반도체 제조 공정을 거쳐 한꺼번에 제조된다. 산화공정, 포토리소그래피 공정, 박막 형성 공정, 식각공정, 또는 CMP 공정은 다양한 반도체 제조 공정 중의 하나일 수 있다. 결국 하나의 다이는 하나의 칩이 되며, 2개 이상의 다이들이 모여서 하나의 멀티 채널 반도체 장치를 구성한다.
제1 채널(CH-A)은 제1 다이(100)의 전용 채널이고, 제2 채널(CH-B)은 제2 다이(200)의 전용 채널이다.
상기 제1,2 채널들(CH-A,CH-B)은 마이크로프로세서 등과 같은 호스트와 통신하는 메모리 컨트롤러와 연결될 수 있다. 메모리 컨트롤러는 호스트로부터 데이터 리드 요청이나 데이터 라이트 요청이 수신될 시, 상기 반도체 장치(300)로 리드 커맨드나 라이트 커맨드를 제1,2 채널들(CH-A,CH-B)을 통해 인가한다.
제1 다이(100)는 제1 채널(CH-A)을 통해 커맨드, 어드레스, 데이터를 수신한다. 또한, 제1 다이(100)는 상기 제1 채널(CH-A)을 통해 메모리 셀로부터 리드된 데이터를 출력한다.
제2 다이(200)은 제2 채널(CH-B)을 통해 커맨드, 어드레스, 데이터를 수신한다. 또한, 상기 제2 다이(200)은 상기 제2 채널(CH-B)을 통해 메모리 셀로부터 리드된 데이터를 출력한다.
상기 제1,2 다이들(100,200)은 동일 웨이퍼 상에서 제조되거나, 서로 다른 웨이퍼 상에서 제조될 수 있다.
반도체 장치(300)는 2개의 다이들을 가지지만 하나의 다이로 형성되는 2채널 반도체 메모리 장치로서 동작될 필요성이 있다. 그러한 경우에 제1,2 다이들(100,200)의 동작을 리셋하기 위한 리셋 신호나, 제1,2 다이들(100,200)의 ZQ 캘리브레이션 동작을 제어하기 위한 ZQ 신호는 제1,2 다이들(100,200)중 어느 하나의 다이에 공통으로 인가될 수 있다.
저장 용량 및 사이즈가 서로 동일하며, 서로 독립적인 채널을 가지는 제1,2 다이들(100,200)을 모노 패키지에 설치한 경우에, 상기 제1,2 다이들(100,200)의 내부 동작을 제어하기 위한 리셋 신호나 ZQ 신호와 같은 정보가 상기 제1 다이(100)에 인가될 때, 상기 제1 다이(100)는 내부 인터페이스를 통해 상기 정보를 상기 제2 다이(200)로 전달한다. 예를 들어, 제1 버퍼(110)에 인가되는 정보는 제1 패드(PA1)를 경유하여 제2 패드(PA2)로 전달된다. 상기 제1 패드(PA1)와 상기 제2 패드(PA2)는 유선 또는 무선을 통해 서로 접속되어 있으므로 상기 제2 패드(PA2)에 전달된 정보는 제2 다이(200)내의 제2 버퍼(210)에 제공된다. 따라서, 상기 정보가 리셋 신호인 경우에 상기 제2 다이(200)는 상기 제1 다이(100)로부터 전송된 정보에 응답하여 리셋된다. 또한, 상기 정보가 ZQ 신호인 경우에 상기 제2 다이(200)는 상기 제1 다이(100)로부터 전송된 정보에 응답하여 ZQ 캘리브레이션 동작을 수행한다.
한편, 상기 리셋 신호나 ZQ 신호와 같은 정보가 상기 제2 다이(200)에 인가될 때, 상기 제2 다이(200)는 상기 내부 인터페이스를 통해 상기 정보를 상기 제1 다이(100)로 전달한다. 예를 들어, 제2 버퍼(210)에 인가되는 정보는 제2 패드(PA2)를 경유하여 제1 패드(PA1)로 전달된다. 상기 제2 패드(PA2)와 상기 제1 패드(PA1)는 유선 또는 무선을 통해 서로 접속되어 있으므로 상기 제1 패드(PA1)에 전달된 정보는 제1 다이(100)내의 제1 버퍼(110)에 제공된다. 따라서, 상기 정보가 리셋 신호인 경우에 상기 제1 다이(100)는 상기 제2 다이(200)로부터 전송된 정보에 응답하여 리셋된다. 또한, 상기 정보가 ZQ 신호인 경우에 상기 제1 다이(100)는 상기 제2 다이(200)로부터 전송된 정보에 응답하여 ZQ 캘리브레이션 동작을 수행한다.
상기 내부 인터페이스는 제1,2 패드들(PA1,PA2) 간에 유선으로 연결되는 배선을 포함할 수 있다. 즉, 내부 인터페이스는 서로 상대되는 다이들로 정보를 전달하기 위한 기능 회로블록 및 유선이나 무선의 인터커넥션을 포함한다. 여기서, 인터커넥션은 다이들이 웨이퍼에서 커팅된 후에 패키징 단계에서 인터포저, 와이어 본딩, 및 인쇄회로 기판 중 적어도 하나를 통해 완전히 형성될 수 있다.
상기 정보는 제1,2 채널들(CH-A,CH-B)을 통해 상기 제1,2 다이들(100,200) 중 하나에 인가되거나 별도의 라인들을 통해 인가될 수 있다.
제1 다이(100)의 메모리 용량이 4 기가비트(Gbit)인 경우에 상기 제2 다이(200)의 메모리 용량도 4 기가비트(Gbit)이므로, 2 채널 반도체 장치는 8 기가비트의 메모리 용량을 갖는다.
결국, 8 기가비트의 메모리 용량을 갖는 2채널 반도체 장치를 1개의 다이로 구현하는 것에 비해 도 1과 같이 2개의 다이들로 구현하면, 웨이퍼 상에서의 덴시티의 저하가 방지되거나 엣지 다이 활용도가 높아질 수 있다. 결국, 수율 상승으로 인한 제조 원가 상승의 부담이 경감될 수 있다.
도면에서는 상기 제1,2 다이들(100,200)이 모노 패키지로 패키징되어 있으나, 이에 한정됨이 없이 모노 패키지 내에서는 4개 또는 8개의 칩들이 포함되어 4채널 또는 8채널 반도체 장치를 구성할 수 있다.
상기 제1,2 다이들(100,200)은 각기 하나의 억세스 트랜지스터와 하나의 스토리지 커패시터로 이루어진 메모리 셀을 복수로 갖는 DDR4 DRAM일 수 있다.
도 2는 본 발명의 개념에 따른 반도체 장치의 또 다른 구성 블록도이다.
도 2를 참조하면, 반도체 장치(300a)는 제1 다이(100a)와 제2 다이(200a)를 적어도 포함한다. 상기 제1,2 다이들(100a,200a)은 모노(mono) 패키지 내에 함께 패키징되거나 각각의 패키지로 독립적으로 패키징될 수 있다.
상기 제1,2 다이들(100a,200a)은 예를 들어, PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 패키지로서 패키지화될 수 있다.
상기 제1 다이(100a)는 제1 칩으로서 기능하기 위해 제1 채널을 가지며, 상기 제2 다이(200a)는 제2 칩으로서 기능하기 위해 상기 제1 채널과는 독립적인 제2 채널을 가진다. 상기 제2 다이(200a)는 데이터를 저장하기 위한 저장 용량 및 다이의 사이즈가 상기 제1 다이(100a)와 동일하다.
상기 제1 다이(100a)와 상기 제2 다이(200a) 간에는 서로 상대되는 다이(또는 칩)들로 상기 제1,2 다이들(100a,200a)의 내부 동작을 제어하기 위한 정보를 전달하기 위한 내부 인터페이스가 배치된다. 여기서 내부 인터페이스는 제1,2 버퍼들(111,211) 및 제1,2 패드들(PA1,PA2)을 포함할 수 있다. 또한, 내부 인터페이스는 드라이버로서 기능하는 인버터들(IN1,IN2,IN3,IN4,IN10,IN11,IN12,IN13), 복수의 패드들(PA10,PA11,PA20,PA21), 및 제1,2 컨트롤 로직들(121,221)을 포함할 수 있다.
예를 들어, 제1 버퍼(111)에 인가되는 리셋(RESET) 신호는 제1,2 패드들(PA1,PA2)를 경유하여 제2 다이(200a)내의 제2 버퍼(211)에 제공될 수 있다. 따라서, 상기 제1 다이(100a)가 리셋됨은 물론, 상기 제2 다이(200a)도 상기 제1 다이(100a)로부터 전송된 리셋 신호에 응답하여 리셋될 수 있다. 한편, 제2 버퍼(211)에 인가되는 리셋 신호는 제2,1 패드들(PA2,PA21)를 경유하여 제1 다이(100a)내의 제1 버퍼(111)에 제공될 수 있다. 따라서, 상기 제2 다이(200a)가 리셋됨은 물론, 상기 제1 다이(100a)도 상기 제2 다이(200a)로부터 전송된 리셋 신호에 응답하여 리셋될 수 있다.
ZQ 신호(또는 ZQ 커맨드)가 신호 S1으로서 제1 다이(100a)에 인가되면, 인버터들(IN1,IN2), 패드들(PA10,PA11), 및 인버터들(IN3,IN4)을 경유하여 제2 다이(200a)내의 제2 컨트롤 로직(221)에 제공될 수 있다. 따라서, 상기 제1 다이(100a)의 ZQ 캘리브레이션 동작이 수행됨은 물론, 상기 제2 다이(200a)도 상기 제1 다이(100a)로부터 전송된 ZQ 신호에 응답하여 ZQ 캘리브레이션 동작을 수행할 수 있다. ZQ 캘리브레이션 결과는 내부 제어신호(ICON)로서 생성되어, 제2 다이(200a)내에서 출력 드라이버의 온 저항 값 및 온 다이 터미네이션 값들을 조절하는데 사용될 수 있다.
ZQ 신호(또는 ZQ 커맨드)가 신호 S2로서 제2 다이(200a)에 인가되면, 인버터들(IN10,IN11), 패드들(PA21,PA20), 및 인버터들(IN12,IN13)을 경유하여 제1 다이(100a)내의 제1 컨트롤 로직(121)에 제공될 수 있다. 따라서, 상기 제2 다이(200a)의 ZQ 캘리브레이션 동작이 수행됨은 물론, 상기 제1 다이(100a)도 상기 제2 다이(200a)로부터 전송된 ZQ 신호에 응답하여 ZQ 캘리브레이션 동작을 수행할 수 있다. ZQ 캘리브레이션 결과는 내부 제어신호(ICON)로서 생성되어, 제1 다이(100a)내에서 출력 드라이버의 온 저항 값 및 온 다이 터미네이션 값들을 조절하는데 사용될 수 있다.
본 발명의 실시 예에서, ZQ 캘리브레이션(ZQ calibration)이란, PVT(Process, Voltage, Temperature: 프로세스, 전압. 온도)조건이 변함에 따라 변화하는 임피던스 코드를 생성하는 과정을 말한다. ZQ 캘리브레이션 결과로 생성된 코드를 이용하여 터미네이션 저항값이 조절될 수 있다. 일반적으로 캘리브레이션의 기준이 되는 외부 저항과 연결되는 패드를 ZQ 패드(ZQ PAD)라고 하는데, 이에 유래하여 ZQ 캘리브레이션이라는 용어가 본 분야에서 흔히 사용된다.
전기적 제품의 동작 스피드가 고속화됨에 따라 반도체장치들 간에 인터페이스되는 신호의 스윙(Swing) 폭은 점차로 줄어들고 있다. 그 이유는 신호전달에 걸리는 지연시간을 최소화하기 위해서이다. 그러나 신호의 스윙 폭이 줄어들수록 외부 노이즈에 대한 영향은 증가되고, 임피던스 미스매칭(Impedance Mismatching, '부정합'이라고도 함)에 따른 신호의 반사도 심각해진다. 임피던스 미스매칭은 외부 노이즈나 전원전압의 변동, 동작온도의 변화, 제조공정의 변화 등에 기인하여 발생한다. 임피던스 미스매칭이 발생되면 데이터의 고속 전송이 어렵게 되고 반도체 장치의 데이터 출력단으로부터 출력되는 출력데이터가 왜곡될 수 있다.
따라서 반도체 장치가 왜곡된 출력신호를 수신할 경우에 셋업/홀드 페일(Setup/Hold Fail)또는 입력레벨의 판단미스 등의 문제들이 야기될 수 있다.
PVT 조건이 변한 경우에도 ZQ 캘리브레이션의 수행에 따라 임피던스 매칭이 이루어지면 임피던스 미스매칭에 따른 각종 문제들은 해소된다.
도 3은 도 2에 따른 컨트롤 로직들의 세부 구현 예시도이다.
도 3을 참조하면, 제1 다이(100b)와 제2 다이(200b)는 하나의 패키지(310) 내에 함께 구현될 수 있다. 제1 다이(100b)와 제2 다이(200b)가 동일한 웨이퍼에서 제조된 경우에 상기 제2 다이(200b)는 상기 제1 다이(100b)가 180도 회전되어 상기 하나의 패키지(310) 내에 미러 다이 형태로 배치된 것일 수 있다.
또한, 제1 다이(100b)와 제2 다이(200b)는 서로 다른 패키지들(310a,310b)내에 각기 독립적으로 구현될 수 있다
제1 다이(100b)는 ZQ 캘리브레이션 동작을 수행하기 위해 ZQ 컨트롤러(130), ZQ 엔진(140), 및 ZQ 래치(150)를 포함한다.
제2 다이(200b)는 ZQ 캘리브레이션 동작을 수행하기 위해 ZQ 엔진(240), 및 ZQ 래치(250)를 포함한다. 비록 제2 다이(200b)에는 ZQ 컨트롤러(130)가 설치되어 있지 않으나 제1 다이(100b)에 ZQ 컨트롤러(130)가 미설치된 경우에 설치될 수 있다. 또한, 본 발명은 이에 한정됨이 없이 제1,2 다이들(100b,200b)모두에 ZQ 컨트롤러가 설치될 수도 있다.
ZQ 신호(ZQSA)가 제1 다이(100b)의 ZQ 컨트롤러(130)에 인가되면, ZQ 컨트롤러(130)는 ZQ 엔진(140)으로 ZQ 인에이블 신호(ZEN)를 인가한다. ZQ 엔진(140)은 ZQ 패드(PQ1)에 연결된 ZQ 저항(ER)에 대하여 ZQ 캘리브레이션을 수행하고 ZQ 캘리블레이션 코드를 ZQ 래치(150)로 인가한다. ZQ 래치(150)는 ZQ 래치 신호(ZLDATA)에 응답하여 ZQ 캘리브레이션 코드를 내부 래치소자에 래치한다.
제1 다이(100b)의 ZQ 캘리브레이션 동작이 완료되면 상기 ZQ 컨트롤러(130)는 ZQ 엔진(140)으로부터 캘리브레이션 종료 신호(END)를 수신한다. ZQ 컨트롤러(130)는 ZQ 신호(ZQSA)를 인버터(IN1)로 제공한다. 이에 따라 ZQ 캘리브레이션 동작의 시작을 가리키는 ZQ 신호(ZQSA)는 인버터(IN2), 패드들(PA10,PA11), 및 인버터들(IN3,IN4)을 차례로 경유하여 제2 다이(200b)내의 ZQ 엔진(240)에 제공된다.
ZQ 엔진(240)은 ZQ 패드(PQ2)에 연결된 ZQ 저항(ER)에 대하여 ZQ 캘리브레이션을 수행하고 제2 다이(200b)의 ZQ 캘리블레이션 코드를 ZQ 래치(250)로 인가한다. ZQ 래치(250)는 ZQ 래치 신호(ZLDATA)에 응답하여 ZQ 캘리브레이션 코드를 내부 래치소자에 래치한다.
따라서, 상기 제1 다이(100b)의 ZQ 캘리브레이션 동작이 수행됨은 물론, 상기 제2 다이(200b)도 상기 제1 다이(100b)로부터 전송된 ZQ 신호에 응답하여 ZQ 캘리브레이션 동작을 수행할 수 있다. ZQ 래치(250)에 래치된 ZQ 캘리브레이션 결과는 제2 다이(200b)내에서 출력 드라이버의 온 저항 값 및 온 다이 터미네이션 값들을 조절하는데 사용될 수 있다.
한편, ZQ 신호(ZQSB)가 제2 다이(200b)에 인가되면, 제1 다이(100b)내의 ZQ 컨트롤러(130)는 인버터들(IN10,IN11), 패드들(PA21,PA20), 및 인버터들(IN12,IN13)을 통해 ZQ 신호(ZQSB)를 수신할 수 있다. 이 경우에도 ZQ 컨트롤러(130)는 상술한 바와 같은 ZQ 컨트롤 동작을 수행할 수 있다. 상기 패드들(PA21,PA20)간을 연결하는 인터커넥션은 본딩 와이어(BW)일 수 있다. 상기 인터커넥션은 본딩 와이어 이외에도 광 전송, 무선 전송 채널이 될 수 있음은 물론이다.
도 4는 도 3에 따른 ZQ 엔진의 세부 구현 예시도이다.
도 4를 참조하면, ZQ 엔진은 풀업 레퍼런스 저항부(150), 더미 레퍼런스 저항부(160), 풀다운 레퍼런스 저항부(170), 비교부(142, 143), 카운팅 부(144, 145)를 포함하여 구성될 수 있다.
비교부(142)는 제1 캘리브레이션 노드인 패드(ZQ)의 전압과 기준전압(VREF, 일반적으로 VDD/2로 설정됨)을 비교한다. 비교부(142)의 출력단에는 상기 비교결과에 따른 업/다운 신호(UP/DN)가 생성된다. 여기서, 상기 패드(ZQ)의 전압은 캘리브레이션 패드(ZQ PAD)에 연결된 외부저항(ER, 예를 들어 240Ω이라고 가정)과 풀업 레퍼런스 저항부(150)의 전압분배에 의해 생성되는 전압이다.
카운팅 부(144)는 상기 업/다운 신호(UP/DN)에 응답하여 풀업 코드(PCODE<0:N>)를 생성한다. 풀업 코드(PCODE)에 의해 풀업 레퍼런스 저항부(150)내의 병렬 저항들(각각의 저항값은 Binary Weight에 맞게 설계됨)이 온/오프되어, 풀업 레퍼런스 저항부의 (150)의 저항값이 조절된다. 이와 같이 조절된 풀업 레퍼런스 저항부(150)의 저항값은 다시 제1 캘리브레이션 노드인 패드(ZQ)의 전압에 영향을 주게 되고 상기한 바와 같은 비교 및 카운팅 동작이 반복된다.
결과적으로, 풀업 레퍼런스 저항부(150)의 저항값이 외부 저항(ER)의 저항 값과 같아질 때까지 풀업 측의 캘리브레이션 동작이 반복된다.
위와 같은 풀업 캘리브레이션 동작에 의해 생성되는 풀업 코드(PCODE<0:N>)는 더미 레퍼런스 저항부(160)에 입력되어 더미 레퍼런스 저항부(160)의 전체 저항값을 결정하게 된다.
풀업 측의 캘리브레이션이 완료되면 풀다운 측의 캘리브레이션 동작이 시작된다. 풀다운 측의 캘리브레이션 동작도 풀업 측의 캘리브레이션의 동작과 유사 또는 동일하게, 비교부(143)와 카운팅 부(145)를 이용하여 풀다운 레퍼런스 저항부(170)에 대하여 수행된다. 결국, 제2 캘리브레이션 노드(A)의 전압이 기준전압(VREF)과 같아지도록, 즉 풀다운 레퍼런스 저항부(170) 전체 저항값이 더미 레퍼런스 저항부(160)의 저항값과 같아지도록 풀다운 캘리브레이션 된다.
상기 캘리브레이션 동작에 의해 생성된 코드는 출력 드라이버의 온 저항 값 이나 온 다이 터미네이션 값들을 조절하는데 사용될 수 있다.
도 5는 도 3에 따른 ZQ 캘리브레이션 제어의 플로우챠트이다.
도 5의 S410 단계에서 ZQ 캘리브레이션 동작을 시작할 것을 지시하는 신호 즉 ZQS 가 수신되면 S412 단계에서 제1 다이(100b)로부터 수신되었는 지의 유무가 체크된다. 상기 S412 단계는 예를 들어 도 3의 ZQ 컨트롤러(130)에 의해 수행될 수 있다.
S412 단계에서의 체크 결과로서, ZQS가 제1 다이(100b)로부터 수신된 경우에는 S414 단계를 통해 제1 다이(100b)에 대한 ZQ 캘리브레이션 동작이 제2 다이(200b)에 대한 ZQ 캘리브레이션 동작에 우선하여 수행된다.
S412 단계에서의 체크 결과로서, ZQS가 제1 다이(100b)로부터 수신되지 않은 경우에는 S422 단계에서 제2 다이(200b)로부터 수신되었는 지가 체크된다. ZQS가 제2 다이(200b)로부터 수신된 경우에는 S424 단계를 통해 제2 다이(200b)에 대한 ZQ 캘리브레이션 동작이 제1 다이(100b)에 대한 ZQ 캘리브레이션 동작에 우선하여 수행된다.
S416 단계에서 제1 다이(100b)에 대한 ZQ 캘리브레이션 동작이 완료되었는 지의 유무가 체크된다. ZQ 캘리브레이션 동작이 완료된 경우에 S418 단계에서 제2 다이(200b)에 대한 ZQ 캘리브레이션 동작이 시작된다. 결국, 제1 다이(100b)를 통해 수신된 ZQS가 제2 다이(200b)로 인터페이스를 통해 전달됨에 따라, 제2 다이(200b)에 대한 ZQ 캘리브레이션 동작이 전술한 도 3의 동작설명과 같이 수행된다.
S420 단계에서 제2 다이(200b)에 대한 ZQ 캘리브레이션 동작이 완료되었는 지의 유무가 체크된다. ZQ 캘리브레이션 동작이 완료되지 않은 경우에 S418 단계로 리턴되고, 완료된 경우에는 ZQ 캘리브레이션 동작이 종료된다.
S426 단계에서 제2 다이(200b)에 대한 ZQ 캘리브레이션 동작이 완료되었는 지의 유무가 체크된다. ZQ 캘리브레이션 동작이 완료된 경우에 S428 단계에서 제1 다이(100b)에 대한 ZQ 캘리브레이션 동작이 시작된다. 결국, 제2 다이(200b)를 통해 수신된 ZQS가 제1 다이(100b)로 인터페이스를 통해 전달됨에 따라, 제1 다이(100b)에 대한 ZQ 캘리브레이션 동작이 수행된다.
S430 단계에서 제1 다이(100b)에 대한 ZQ 캘리브레이션 동작이 완료되었는 지의 유무가 체크된다. ZQ 캘리브레이션 동작이 완료되지 않은 경우에 S428 단계로 리턴되고, 완료된 경우에는 ZQ 캘리브레이션 동작이 종료된다.
비록 도 5의 경우에는 제1 다이(100b)로 ZQS 가 수신되는 경우에는 제1 다이(100b)의 ZQ 캘리브레이션 동작이 먼저 수행되는 것으로 설명되었으나, 제2 다이(200b)의 ZQ 캘리브레이션 동작이 먼저 수행될 수도 있다.
또한, 제2 다이(200b)로 ZQS 가 수신되는 경우에 제2 다이(200b)의 ZQ 캘리브레이션 동작이 먼저 수행되는 것으로 설명되었으나, 제1 다이(100b)의 ZQ 캘리브레이션 동작이 먼저 수행될 수도 있다.
DDR DRAM의 경우에 ZQ 커맨드는 파워 업 초기 시퀀스 동안 초기캘리브레이션을 수행하기 위해 사용된다. ZQ 커맨드는 리셋 신호가 인가된 후에 제공될 수 있다.
도 6은 티에스브이(TSV)를 통해 적층되는 메모리 시스템에 적용된 본 발명의 응용 예를 나타내는 도면이다.
도 6을 참조하면, 최하위층에 인터페이스 칩(3010)이 위치하고 그 위로 메모리 칩들(3100, 3200, 3300, 3400)이 위치한다. 각 메모리 칩들은 (3100, 3200, 3300, 3400)은 도 1과 같이 복수의 다이들로 각기 구성될 수 있다. 칩과 칩사이는 마이크로 펌프 (μBump)를 통해 연결되고 칩들에 인가되는 신호들은 TSV (Through Silicon Via)(3500)를 통해 제공될 수 있다. 예컨대, 적층 칩의 개수는 2 또는 그 이상 일 수 있다.
도 6의 경우에 상기 메모리 칩들(3100, 3200, 3300, 3400)은 도 1과 같이 2개 이상의 다이들로 만들어진 멀티 채널 반도체 장치로 각기 구현될 수 있다. 하나의 다이를 통해 ZQ 신호나 리셋 신호 등과 같은 정보가 인가될 경우에 다른 하나의 다이는 내부 인터페이스를 통해 동작 제어신호를 공통으로 수신하므로, 정보가 인가된 다이와 함께 제어된다. 2개 이상의 다이들로 반도체 장치를 구현하는 경우에 하나의 다이에 형성되는 2 채널 반도체 장치에 비해 제조 수율이 개선된다.
도 7은 전자 시스템에 적용된 본 발명의 응용 예를 나타낸 도면이다.
도 7을 참조하면, 시스템 버스(3250)를 통해 DRAM(3500)과, 중앙처리장치(CPU:3150)와, 유저 인터페이스(3210)가 서로 연결된다.
전자 시스템이 휴대용 전자기기인 경우에 별도의 인터페이스를 외부의 통신 장치와 연결될 수 있다. 상기 통신 장치는 DVD(digital versatile disc) 플레이어, 컴퓨터, 셋 탑 박스(set top box, STB), 게임기, 디지털 캠코더 등일 수 있다.
상기 DRAM(3500)은 2개 이상의 다이들(3550,3551)을 하나의 패키지로 패키징한 구성일 수 있다.
따라서, DRAM(3500)내에서 하나의 다이를 통해 ZQ 신호나 리셋 신호 등과 같은 정보가 인가될 경우에 다른 하나의 다이는 내부 인터페이스를 통해 동작 제어신호를 공통으로 수신하므로, 정보가 인가된 다이와 함께 제어된다. 2개 이상의 다이들로 멀티 채널 반도체 장치를 구현하는 경우에 하나의 다이에 형성되는 2 채널 반도체 장치에 비해 제조 수율이 개선된다.
한편, 도 7에서 상기 버스(3250)에는 플래시 메모리가 더 채용될 수 있다. 그러나 이에 한정됨이 없이 다양한 종류의 불휘발성 스토리지가 사용될 수 있다.
상기 불휘발성 스토리지는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태들을 갖는 데이터 정보를 저장할 수 있다.
도 8은 컴퓨팅 디바이스에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 8을 참조하면, 컴퓨팅 디바이스는 DRAM(4520)과 메모리 컨트롤러(4510)를 구비하는 메모리 시스템(4500)을 포함할 수 있다. 컴퓨팅 디바이스는 정보처리 장치나 컴퓨터 등을 포함할 수 있다. 일 예로, 컴퓨팅 디바이스는 메모리 시스템(4500) 이외에, 시스템 버스(4250)에 각기 전기적으로 연결된 모뎀(MODEM:4400), CPU(4100), 램(4200), 유저 인터페이스(4300)를 포함할 수 있다. 메모리 시스템(4500)에는 CPU(4100)에 의해 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다.
상기 DRAM(4520)이 DDR4 DRAM 인 경우에 상기 DRAM(4520)은 도 2와 같이 내부 인터페이스를 구비하면서, 모노 패키지 내에서 2개 이상의 다이들로 만들어질 수 있다. 따라서, 제조 수율이 개선되어 컴퓨팅 디바이스의 제품 원가가 다운될 수 있다.
컴퓨팅 디바이스는 솔리드 스테이트 디스크(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)에도 적용될 수 있다. 일 예로, 메모리 시스템(4500)은 SSD로 구성될 수 있으며, 이 경우 컴퓨팅 디바이스는 대용량의 데이터를 메모리 시스템(4500)에 안정적으로 그리고 신뢰성 있게 저장할 수 있다.
상기 메모리 시스템(4500)은 도 2에서와 같은 DRAM(4520)을 구비할 수 있으므로, 컴퓨팅 디바이스의 퍼포먼스가 개선될 수 있다. 상기 메모리 컨트롤러(4510)는 멀티 채널 기능을 갖는 DRAM(4520)으로 코맨드, 어드레스, 데이터, 또는 기타 제어 신호를 채널 독립적으로 인가할 수 있다.
CPU(4100)는 호스트로서 기능하며 컴퓨팅 디바이스의 제반 동작을 제어한다.
상기 CPU(4100)과 상기 메모리 컨트롤러(4510)간의 호스트 인터페이스는 호스트와 메모리 컨트롤러(4500) 사이의 데이터 교환을 수행하기 위한 다양한 프로토콜들을 포함한다. 예시적으로, 메모리 컨트롤러(4510)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트나 외부와 통신하도록 구성될 수 있다.
도 8과 같은 디바이스는 컴퓨터, UMPC (Ultra Mobile PC), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로도 제공될 수도 있다.
도 9는 스마트 폰에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 9를 참조하면, 멀티 채널 DRAM(515)을 내장한 스마트 폰 등의 휴대 전화기의 블록도가 나타나 있다. 스마트 폰은 안테나(501:ATN), 아날로그 프론트 엔드 블럭 (503:AFE), 아날로그-디지탈 변조 회로(505: ADC1, 519:ADC2), 디지탈-아날로그 변조 회로(507: DAC1, 517: DAC2), 베이스 밴드 블럭(509: BBD), 스피커(521: SPK), 액정 모니터(523: LCD), 마이크(525: MIK), 및 입력 키(527: KEY)를 포함할 수 있다.
아날로그 프론트 엔드 블럭(503)은 안테나 스위치, 대역 통과 필터, 각종 증폭기, 파워 앰프, PLL(Phase-Locked Loop), 전압 제어 발진기(VCO), 직교 복조기, 및 직교 변조기 등으로 구성되어 전파의 송수신을 실행하는 회로 블럭이다. 또한, 베이스 밴드 블럭(509)은 신호 처리회로(511: SGC), 베이스 밴드 프로세서(513:BP), 및 멀티 채널 DRAM(515)을 포함할 수 있다.
도 9에 따른 스마트 폰의 동작을 설명한다. 음성 및 문자 정보 등을 포함하는 화상을 수신하는 경우, 안테나로부터 입력된 전파는, 아날로그 프론트 엔드 블럭(503: AFE)를 통해 아날로그-디지탈 변조 회로(505: ADC1)에 입력되고, 파형 등화 및 아날로그-디지털 신호로 변환된다. ADC1(505)의 출력 신호는, 베이스 밴드 블럭(509)내의 신호 처리 회로(511: SGC)에 입력되어 음성 및 화상 처리가 실시되고, 음성 신호는 디지탈-아날로그 변환 회로(517: DAC2)로부터 스피커(521)로, 화상 신호는 액정모니터(523)로 각각 전송된다.
또한, 음성 신호를 발신하는 경우, 마이크(525)로부터 입력된 신호는, 아날로그-디지탈 변환 회로(519:ADC2)를 통해 신호 처리 회로(511)에 입력되어, 음성 처리가 행하여진다. SGC(511)의 출력은 디지탈-아날로그 변환 회로(507: DAC1)로부터 아날로그 프론트 엔드 블럭(503)을 통해 안테나(501)로 전송된다. 또한, 문자 정보를 발신하는 경우, 입력 키(527)로부터 입력된 신호는, 베이스 밴드 블럭(509), 디지탈-아날로그 변환 회로(507), 및 AFE(503)를 차례로 통해, 안테나(501)로 전송된다.
도 9에서, 상기 멀티 채널 DRAM(515)은 도 2와 같이 제1,2 다이들을 갖는 멀티 채널 반도체 메모리 장치로 구현될 수 있다. 그러한 경우에 상기 멀티 채널 DRAM(515)은 제1 채널을 통해 상기 베이스 밴드 프로세서(513)에 의해 억세스됨은 물론, 제2 채널을 통해 도시되지 아니한 어플리케이션 프로세서에 의해 억세스될 수 있다. 결국, 하나의 메모리 칩이 두개의 프로세서에 의해 공유적으로 사용될 수 있다.
비록 도 9에서 상기 멀티 채널 DRAM(515)이 탑재되었으나, 사안이 다른 경우에 MRAM이 DRAM 대신에 탑재될 수 있다.
에스램(SRAM) 또는 디램(DRAM)과 같은 휘발성 반도체 메모리 장치는 전원이 중단될 때 저장된 데이터를 잃어버린다.
이와 대조적으로, 자기 랜덤 억세스 메모리(MRAM)와 같은 불휘발성 반도체 메모리 장치는 전원 공급이 중단된 후에도 저장된 데이터를 유지한다. 따라서, 전원 불량 또는 전원 차단에 의하여 데이터의 소실을 원하지 않는 경우에, 불휘발성 반도체 메모리 장치가 데이터를 저장하는데 선호적으로 사용된다.
STT-MRAM(Spin transfer torque magneto resistive random access memory)이 멀티 채널 메모리 장치를 구성하는 경우에 도 1이 갖는 장점에 더하여 MRAM이 갖는 장점이 부가될 수 있다.
STT-MRAM 셀은 MTJ(Magnetic Tunnel Junction) 소자와 선택 트랜지스터를 포함할 수 있다. 상기 MTJ 소자는 고정층(fixed layer)과 자유층(free layer) 및 이들 사이에 형성된 터널층을 기본적으로 포함할 수 있다. 상기 고정층의 자화 방향은 고정되어 있으며, 자유층의 자화 방향은 조건에 따라 고정층의 자화 방향과 같거나 역방향이 될 수 있다.
도 10은 모바일 기기에 적용된 본 발명의 응용 예를 도시한 블록도 이다.
도 10을 참조하면, 모바일 기기 예컨대 노트북이나 휴대용 전자기기는 마이크로 프로세싱 유닛(1100,MPU), 디스플레이(1400), 인터페이스 유닛(1300), DRAM(2000), 및 솔리드 스테이트 드라이브(3000)를 포함할 수 있다.
상기 MPU(1100), DRAM(2000), 및 SSD(3000)는 경우에 따라 하나의 칩으로 제조 또는 패키징될 수 있다. 결국, 상기 DRAM(2000) 및 플래시 메모리(3000)는 상기 모바일 기기에 임베디드될 수도 있다.
상기 DRAM(2000)은 도 1과 같이 2개 이상의 다이들로 구현된 메모리일 수 있다.
상기 모바일 기기가 휴대용 통신 디바이스인 경우에, 인터페이스 유닛(1300)에는 통신 데이터의 송수신 및 데이터 변복조 기능을 수행하는 모뎀 및 트랜시버가 연결될 수 있다.
상기 MPU(1100)는 미리 설정된 프로그램에 따라 상기 모바일 기기의 제반 동작을 제어한다.
상기 DRAM(2000)은 시스템 버스를 통해 상기 MPU(1100)와 연결되며, 상기 MPU(1100)의 버퍼 메모리 또는 메인 메모리로서 기능할 수 있다.
상기 플래시 메모리(3000)는 노아 타입 혹은 낸드 타입 플래시 메모리일 수 있다.
상기 디스플레이(1400)는 백라이트를 갖는 액정이나 LED 광원을 갖는 액정 또는 OLED 등의 소자로서 터치 스크린을 가질 수 있다. 상기 디스플레이(1400)은 문자,숫자,그림 등의 이미지를 컬러로 표시하는 출력 소자로서 기능한다.
상기 모바일 기기는 모바일 통신 장치의 위주로 설명되었으나, 필요한 경우에 구성 요소를 가감하여 스마트 카드로서 기능할 수 있다.
상기 모바일 기기는 별도의 인터페이스를 외부의 통신 장치와 연결될 수 있다. 상기 통신 장치는 DVD(digital versatile disc) 플레이어, 컴퓨터, 셋 탑 박스(set top box, STB), 게임기, 디지털 캠코더 등일 수 있다.
비록 도면에는 도시되지 않았지만, 상기 모바일 기기에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 가진 자에게 자명하다.
비록, 도 10에서 플래시 메모리가 채용되는 것을 예로 들었으나, 다양한 종류의 불휘발성 스토리지가 사용될 수 있다.
상기 불휘발성 스토리지는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태들을 갖는 데이터 정보를 저장할 수 있다.
도 11은 옵티컬 I/O 스키마에 적용된 본 발명의 응용 예를 도시한 블록도 이다.
도 11을 참조하면, 고속 옵틱 I/0를 채용한 메모리 시스템(30)은, PCB 기판(31)에 탑재된 컨트롤러로서의 칩셋(40)과 메모리 모듈들(50,60)을 포함할 수 있다. 상기 메모리 모듈들(50,60)은 상기 PCB 기판(31)상에 설치된 슬롯들(35_1,35_2)에 각기 삽입된다. 상기 메모리 모듈(50)은 커넥터(57), 멀티 채널 DRAM들(55_1-55_n), 옵티컬 I/O 입력부(51), 및 옵티컬 I/O 출력부(53)를 포함한다.
상기 옵티컬 I/O 입력부(51)는 인가되는 광신호를 전기신호로 변환하기 위한 광-전 변환 소자, 예컨대 포토다이오드(photodiode)를 포함할 수 있다. 따라서 상기 광-전 변환 소자로부터 출력된 전기신호는 메모리 모듈(50)로 수신된다. 상기 옵티컬 I/O 출력부(53)는 메모리 모듈(50)로부터 부터 출력된 전기신호를 광신호로 변환하기 위한 전-광 변환 소자, 예컨대 레이저 다이오드(laser diode)를 포함할 수 있다. 필요한 경우에 상기 옵티컬 I/O 출력부(53)는 광원으로부터 출력된 신호를 변조하기 위한 광변조기를 더 포함할 수 있다.
광 케이블(33)은 상기 메모리 모듈(50)의 상기 옵티컬 I/O 입력부(51)와 상기 칩셋(40)의 옵티컬 전송부(41_1)사이의 광통신을 담당한다. 상기 광통신은 초당 수십 기가비트 이상의 대역폭을 가질 수 있다. 상기 메모리 모듈(50)은 상기 칩셋(40)의 신호라인들(37,39)로부터 인가되는 신호들 또는 데이터를 상기 커넥터(57)를 통해 수신할 수 있으며, 상기 광 케이블(33)을 통해 상기 칩셋(40)과 고속 데이터 통신을 수행할 수 있다.한편, 미설명된 라인들(37,39)에 설치된 저항들(Rtm)은 터미네이션 저항들이다.
도 11과 같이 옵티컬 I/O 구조를 채용하는 메모리 시스템(30)의 경우에도 본 발명의 개념에 따른 멀티 채널 DRAM들(55_1-55_n)이 각기 하나의 패키지 내에서 구현될 수 있다.
따라서, 상기 칩셋(40)은 멀티 채널 DRAM들(55_1-55_n)을 통해 각 채널별로 데이터 리드 및 데이터 라이트 동작을 각기 독립적으로 수행할 수 있다. 이 경우에 리셋 신호나 ZQ 신호가 하나의 다이로 인가되면, 내부 인터페이스를 통해 다른 다이로 신호들이 인가된다. 따라서, 메모리 시스템(30)의 퍼포먼스 저하 없이 제조 원가가 다운된다.
도 11의 메모리 시스템이 SSD라고 할 경우에, 상기 멀티 채널 DRAM들(55_1-55_n)은 유저 데이터 버퍼로서 사용될 수 있다.
도 12는 휴대용 멀티미디어 기기에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 12를 참조하면, 휴대용 멀티미디어 기기(500)는 AP(510), 메모리 디바이스(520), 스토리지 디바이스(530), 통신 모듈(540), 카메라 모듈(550), 디스플레이 모듈(560), 터치 패널 모듈(570), 및 파워 모듈(580)을 포함할 수 있다.
상기 AP(510)는 데이터 프로세싱 기능을 수행할 수 있다.
도 12에서, 상기 메모리 디바이스(520)은 도 1에서와 같은 반도체 장치로 구성될 수 있다. 따라서, 휴대용 멀티미디어 기기의 제조 원가가 낮아질 수 있다.
상기 AP(510)에 연결된 통신 모듈(540)은 통신 데이터의 송수신 및 데이터 변복조 기능을 수행하는 모뎀으로서 기능할 수 있다. .
스토리지 디바이스(530)는 대용량의 정보 저장을 위해 노어 타입 혹은 낸드 타입 플래시 메모리로서 구현될 수 있다.
상기 디스플레이 모듈(560)는 백라이트를 갖는 액정이나 LED 광원을 갖는 액정 또는 OLED 등의 소자로서 구현될 수 있다. 상기 디스플레이 모듈(560)은 문자,숫자,그림 등의 이미지를 컬러로 표시하는 출력 소자로서 기능한다.
터치 패널 모듈(570)은 단독으로 혹은 상기 디스플레이 모듈(560) 상에서 터치 입력을 상기 AP(510)로 제공할 수 있다.
상기 휴대용 멀티미디어 기기는 모바일 통신 장치의 위주로 설명되었으나, 필요한 경우에 구성 요소를 가감하여 스마트 카드로서 기능할 수 있다.
상기 휴대용 멀티미디어 기기는 별도의 인터페이스를 외부의 통신 장치와 연결될 수 있다. 상기 통신 장치는 DVD(digital versatile disc) 플레이어, 컴퓨터, 셋 탑 박스(set top box, STB), 게임기, 디지털 캠코더 등일 수 있다.
상기 파워 모듈(580)은 휴대용 멀티미디어 기기의 파워 매니지먼트를 수행한다. 결국, 기기 내에 PMIC 스킴이 적용되는 경우에 휴대용 멀티미디어 기기의 파워 세이빙이 달성된다.
카메라 모듈(550)은 카메라 이미지 프로세서(Camera Image Processor: CIS)를 포함하며 상기 AP(510)와 연결된다.
비록 도면에는 도시되지 않았지만, 상기 휴대용 멀티미디어 기기에는 또 다른 응용 칩셋(Application chipset)이나 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 가진 자에게 자명하다.
도 13은 퍼스널 컴퓨터에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 13을 참조하면, 퍼스널 컴퓨터(700)는 프로세서(720), 칩셋(722), 데이터 네트워크(725), 브릿지(735), 디스플레이(740), 불휘발성 스토리지(760), DRAM(770), 키보드(736), 마이크로폰(737), 터치부(738), 및 포인팅 디바이스(739)를 포함할 수 있다.
도 13에서, DRAM(770)은 도 2에서와 같이 2개 이상의 다이들로 제조될 수 있다. 즉, 웨이퍼에 적어도 2개 이상의 다이들이 반도체 제조공정을 통해 동일하게 형성되면, 각기 독립적인 채널을 갖도록 형성된 제1,2 다이들은 상기 웨이퍼로부터 분리된다. 이후, 상기 제2 다이는 상기 제1 다이로부터 이격되어 미러 다이 형태로동일 패키지 내에 배치된다.
상기 제1 다이와 상기 제2 다이 간에 서로 상대되는 다이들로 신호를 전달하기 위한 내부 인터페이스가 형성된다. 내부 인터페이스를 통해 인터커넥션된 상기 제1,2 다이들은 하나의 패키지 내에 패키징될 수 있다.
상기 칩셋(722)은 DRAM(770)으로 코맨드, 어드레스, 데이터, 또는 기타 제어 신호를 인가할 수 있다.
프로세서(720)는 호스트로서 기능하며 컴퓨팅 디바이스(700)의 제반 동작을 제어한다.
상기 프로세서(720)과 상기 칩셋(722)간의 호스트 인터페이스는 데이터 통신을 수행하기 위한 다양한 프로토콜들을 포함한다.
상기 불휘발성 스토리지(760)는 예를 들면, EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), MRAM(Magnetic RAM), 스핀전달토크 MRAM (Spin-Transfer Torque MRAM), Conductive bridging RAM(CBRAM), FeRAM (Ferroelectric RAM), OUM(Ovonic Unified Memory)라고도 불리는 PRAM(Phase change RAM), 저항성 메모리 (Resistive RAM: RRAM 또는 ReRAM), 나노튜브 RRAM (Nanotube RRAM), 폴리머 RAM(Polymer RAM: PoRAM), 나노 부유 게이트 메모리(Nano Floating Gate Memory: NFGM), 홀로그래픽 메모리 (holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory Device), 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory)로 구현될 수 있다.
도 13과 같은 퍼스널 컴퓨터는 UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 로 변경 또는 확장될 수도 있다.
도 14는 도 1중 반도체 장치의 변형 예를 도시한 블록도이다.
도 14를 참조하면, 멀티 채널 반도체 장치(300a)는 4개의 다이들로 구성된 4개의 칩들(100,200,100-1,200-1)을 포함한다.
제1 칩(100)과 제2 칩(200) 사이에는 인터페이싱을 위한 인터커넥션이 형성되고, 제3 칩(100-1)과 제4 칩(200-1) 사이에는 인터페이싱을 위한 인터커넥션이 형성된다.
모노 패키지내에서 상기 멀티 채널 반도체 장치(300a)는 4 채널을 구비한다.
제1 칩(100)과 제2 칩(200)은 2개의 다이들로 구성되어 있지만, 모노 다이에서 제조된 2채널 반도체 메모리 장치와 동일한 데이터 입출력 동작을 수행한다.
제3 칩(100-1)과 제4 칩(200-1)도 2개의 다이들로 구성되어 있지만, 모노 다이에서 제조된 2채널 반도체 메모리 장치와 동일한 데이터 입출력 동작을 수행한다.
도 15는 도 14중 하나의 칩의 내부 구성을 보여주는 예시적 블록도이다.
도 15를 참조하면, 예를 들어 제1 칩(100)은 도 14에 도시된 바와 같은 회로 블록구성을 가질 수 있다.
제1 칩(100)은, 메모리 셀 어레이(160), 센스앰프 및 입출력 회로(158), I/O 버퍼(162), 버퍼(152), 로우 디코더(154), 컬럼 디코더(156), 및 제어 회로(151)를 포함할 수 있다.
상기 메모리 셀 어레이(160)는 하나의 억세스 트랜지스터와 하나의 스토리지 커패시터로 이루어진 DRAM 메모리 셀들로 구성될 수 있다. 메모리 셀들은 행과 열의 매트릭스 구조를 이루도록 배열될 수 있다. 도면에서, 상기 메모리 셀 어레이(160)는 4개의 뱅크들로 나뉘어져 있으나 이는 실시 예에 불과하며 1뱅크 이상으로 설계될 수 있다.
상기 제어 회로(151)는 인가되는 콘트롤 신호와 어드레스를 수신하여 설정된 동작 모드들을 제어하는 내부 제어 신호를 발생한다.
상기 버퍼(152)는 인가되는 어드레스를 수신하여 버퍼링을 수행한다. 상기 내부 제어 신호에 응답하여 상기 버퍼(152)는 메모리 셀 어레이의 행을 선택하는 로우 어드레스를 로우 디코더(154)로 제공하고, 메모리 셀 어레이의 열을 선택하는 컬럼 어드레스를 컬럼 디코더(156)로 제공한다.
상기 버퍼(152)는 인가되는 커맨드를 수신하여 버퍼링을 수행한다. 상기 커맨드는 상기 제어 회로(151)로 인가되어 디코딩된다.
상기 로우 디코더(154)는 상기 내부 제어 신호에 응답하여 상기 로우 어드레스를 디코딩한다. 로우 어드레스 디코딩의 결과가 메모리 셀 어레이(160)로 인가되면, 메모리 셀들과 연결된 복수의 워드 라인(word line)들 중 선택된 워드라인이 구동된다.
상기 컬럼 디코더(17)는 상기 내부 제어 신호에 응답하여 상기 컬럼 어드레스를 디코딩한다. 디코딩된 컬럼 어드레스에 따라 컬럼 게이팅이 수행된다. 상기 컬럼 게이팅 수행의 결과로서 메모리 셀들과 연결된 비트라인(Bit Line)들 중 선택된 비트라인이 구동된다.
상기 센스 앰프 및 입출력 회로(158)는 선택된 메모리 셀의 비트 라인에 나타나는 전위를 검출하여 선택된 메모리 셀에 저장된 데이터를 센싱한다.
상기 I/O 버퍼(162)는 입출력되는 데이터를 버퍼링한다. 리드 동작 모드에서 상기 I/O 버퍼(162)는 상기 센스 앰프 및 입출력 회로(158)로부터 리드 아웃된 데이터를 버퍼링하여 채널(CHi)로 출력한다.
이상에서와 같이 도면과 명세서를 통해 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.
예를 들어, 리셋 신호나 ZQ 신호들이 카운터파트 측 다이로 제공되는 것 위주로 설명되었으나, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이, 도면들의 회로 구성을 변경하거나 가감하여, 세부 구현을 다르게 할 수 있을 것이다. 또한, 본 발명의 개념에서는 DRAM 을 포함하는 반도체 장치를 위주로 하여 설명되었으나, 이에 한정됨이 없이 타의 반도체 메모리 장치에도 본 발명이 적용될 수 있을 것이다.
*도면의 주요 부분에 대한 부호의 설명*
100: 제1 다이
200: 제2 다이
300: 멀티 채널 반도체 장치

Claims (20)

  1. 기판;
    상기 기판 상에 각각 배치되는 제 1 다이 및 제 2 다이; 및
    상기 제 1 및 제 2 다이들을 연결하는 제 1 내부 인터페이스를 포함하되,
    상기 제 1 다이는 제 1 채널 및 상기 제 1 다이를 제어하기 위한 제 1 제어 신호를 수신하도록 구성되는 제 1 패드를 포함하고,
    상기 제 2 다이는 제 2 채널 및 상기 제 2 다이를 제어하기 위한 상기 제 1 제어 신호를 수신하도록 구성되는 제 2 패드를 포함하고,
    상기 제 1 제어 신호는 상기 제 1 다이 또는 상기 제 2 다이 중 어느 하나에 의해 수신되고, 상기 제 1 제어 신호가 상기 제 1 다이에 의해 수신되면, 제 1 제어 정보가 상기 수신된 제 1 제어 신호에 기초하여 상기 제 1 다이에서 생성되고, 그리고 상기 제 1 제어 신호가 상기 제 2 다이에 의해 수신되면, 상기 제 1 제어 정보는 상기 제 2 다이에서 생성되고, 그리고
    상기 제 1 제어 정보가 상기 제 1 다이에서 생성되면, 상기 제 1 제어 정보는 상기 제 2 다이를 제어하기 위해 상기 제 1 내부 인터페이스를 통해 상기 제 2 다이로 전송되고, 그리고 상기 제 1 제어 정보가 상기 제 2 다이에서 생성되면, 상기 제 1 제어 정보는 상기 제 1 다이를 제어하기 위해 상기 제 1 내부 인터페이스를 통해 상기 제 1 다이로 전송되고, 그리고
    상기 제 1 및 제 2 다이들은 저장 용량 및 사이즈가 서로 동일하고 그리고 상기 기판 상에 서로 미러 대칭인 형태로 배치되는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 다이들 각각은 컨트롤 로직을 더 포함하고, 그리고 상기 컨트롤 로직은 상기 제 1 제어 신호를 수신함에 따라 상기 제 1 제어 정보를 생성하도록 구성되는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 제 1 제어 신호는 ZQ 신호인 반도체 장치.
  4. 제 3 항에 있어서,
    상기 제 1 제어 정보는 출력 드라이버의 온 저항 값들 및 온 온 다이 터미네이션 값들을 조절하고, 그리고
    상기 컨트롤 로직은, 상기 ZQ 신호를 수신하는 상기 제 1 및 제 2 다이들 각각의 상기 출력 드라이버의 온 저항 값들 및 온 다이 터미네이션 값들을 조절하기 위한 상기 ZQ 신호를 수신함에 따라 상기 제 1 제어 정보에 대응하는 내부 제어 신호를 생성하도록 더 구성되는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 1 내부 인터페이스는 상기 제 1 및 제 2 다이들 간에 신호들을 전송하기 위한 무선 전송 채널을 포함하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 기판은 제 1 기판이고, 상기 제 1 다이는 제 2 기판 상의 제 1 패키지의 일부이고, 그리고 상기 제 2 다이는 제 3 기판 상의 제 2 패키지의 일부이어서, 상기 제 1 및 제 2 다이들 그리고 상기 제 1 기판 상에 실장된 각각의 제 2 및 제3 기판들은 상기 제 1 기판 상에 실장된 상기 제 1 및 제 2 패키지들을 포함하는 패키지를 형성하는 반도체 장치.
  7. 어플리케이션 프로세서; 및
    반도체 장치를 포함하되,
    상기 반도체 장치는:
    기판;
    상기 기판 상에 각각 배치되는 제 1 다이 및 제 2 다이; 및
    상기 제 1 및 제 2 다이들을 연결하는 제 1 내부 인터페이스를 포함하되,
    상기 제 1 다이는 제 1 채널 및 상기 제 1 다이를 제어하기 위한 제 1 제어 신호를 수신하도록 구성되는 제 1 패드를 포함하고,
    상기 제 2 다이는 제 2 채널 및 상기 제 2 다이를 제어하기 위한 상기 제 1 제어 신호를 수신하도록 구성되는 제 2 패드를 포함하고,
    상기 제 1 제어 신호는 상기 제 1 다이 또는 상기 제 2 다이 중 어느 하나에 의해 수신되고, 상기 제 1 제어 신호가 상기 제 1 다이에 의해 수신되면, 제 1 제어 정보가 상기 수신된 제 1 제어 신호에 기초하여 상기 제 1 다이에서 생성되고, 그리고 상기 제 1 제어 신호가 상기 제 2 다이에 의해 수신되면, 상기 제 1 제어 정보는 상기 제 2 다이에서 생성되고, 그리고
    상기 제 1 제어 정보가 상기 제 1 다이에서 생성되면, 상기 제 1 제어 정보는 상기 제 2 다이를 제어하기 위해 상기 제 1 내부 인터페이스를 통해 상기 제 2 다이로 전송되고, 그리고 상기 제 1 제어 정보가 상기 제 2 다이에서 생성되면, 상기 제 1 제어 정보는 상기 제 1 다이를 제어하기 위해 상기 제 1 내부 인터페이스를 통해 상기 제 1 다이로 전송되고, 그리고
    상기 어플리케이션 프로세서는 상기 반도체 장치의 상기 제 1 및 제 2 채널들 중 적어도 하나와 통신하고 그리고 상기 제 1 및 제 2 다이들은 상기 기판 상에 서로 미러 대칭인 형태로 배치되는 통신 시스템.
  8. 제 7 항에 있어서,
    상기 제 1 및 제 2 다이들은 저장 용량 및 사이즈가 서로 동일한 통신 시스템.
  9. 제 7 항에 있어서,
    상기 제 1 제어 신호는 ZQ 신호인 통신 시스템.
  10. 제 9 항에 있어서,
    상기 제 1 제어 정보는 출력 드라이버의 온 저항 값들 및 온 온 다이 터미네이션 값들을 조절하고, 그리고
    상기 제 1 및 제 2 다이들 각각의 컨트롤 로직은, 상기 제 1 및 제 2 다이들 각각의 상기 출력 드라이버의 온 저항 값들 및 온 다이 터미네이션 값들을 조절하기 위한 상기 ZQ 신호를 수신함에 따라 상기 제 1 제어 정보에 대응하는 내부 제어 신호를 생성하도록 구성되는 통신 시스템.
  11. 제 7 항에 있어서,
    상기 제 1 내부 인터페이스는 상기 제 1 및 제 2 다이들 간의 정보 인터페이싱을 위한 무선 인터페이스인 통신 시스템.
  12. 제 7 항에 있어서,
    상기 제 1 및 제 2 다이들은 상기 기판 상에 실장된 각각의 분리된 기판들 상에 실장되는 통신 시스템.
  13. 반도체 패키지의 기판 상에 배치되는 제 1 및 제 2 다이들을 제어하는 방법은:
    상기 제 1 다이에서 제 1 ZQ 캘리브레이션 동작의 시작을 지시하는 제 1 ZQ 신호를 수신하는 단계;
    상기 제 1 ZQ 신호에 응답하여, 상기 제 1 다이에 대한 상기 제 1 ZQ 캘리브레이션 동작을 수행하는 단계;
    상기 제 1 ZQ 신호를 상기 제 1 다이로부터 상기 제 2 다이로 전송하는 단계; 및
    상기 전송된 제 1 ZQ 신호에 기초하여, 상기 제 1 다이에 대한 상기 제 1 ZQ 캘리브레이션 동작의 수행이 완료된 이후에 상기 제 2 다이에 대한 제 1 ZQ 캘리브레이션 동작을 수행하는 단계;
    상기 제 2 다이에서 제 2 ZQ 캘리브레이션 동작의 시작을 지시하는 제 2 ZQ 신호를 수신하는 단계; 및
    상기 제 2 ZQ 신호에 응답하여, 상기 제 1 다이 및 상기 제 2 다이 각각에 대한 상기 제 2 ZQ 캘리브레이션 동작을 수행하는 단계를 포함하고,
    상기 제 2 다이에서 수신된 상기 제 2 ZQ 신호를 상기 제 2 다이로부터 상기 제 1 다이로 전송하는 단계; 및
    상기 전송된 제 2 ZQ 신호에 기초하여, 상기 제 1 다이에 대한 상기 제 2 ZQ 캘리브레이션 동작의 수행이 완료된 이후에, 상기 제 2 다이에 대한 상기 제 2 ZQ 캘리브레이션 동작을 수행하는 단계를 포함하는 방법.
  14. 제 13 항에 있어서,
    상기 제 1 다이에서 상기 제 1 ZQ 신호를 수신하는 단계는 상기 제 2 다이를 통과하지 않은 상기 제 1 ZQ 신호를 수신하는 단계를 포함하는 방법.
  15. 제 14 항에 있어서,
    상기 제 2 다이에서 제 2 ZQ 캘리브레이션 동작의 시작을 지시하는 제 2 ZQ 신호를 수신하는 단계;
    상기 제 2 ZQ 신호에 응답하여, 상기 제 2 다이에 대한 상기 제2 ZQ 캘리브레이션 동작을 수행하는 단계;
    상기 제 2 ZQ 신호를 상기 제 2 다이로부터 상기 제 1 다이로 전송하는 단계; 및
    상기 전송된 제 2 ZQ 신호에 기초하여, 상기 제 2 다이에 대한 상기 제 2 ZQ 캘리브레이션 동작의 수행이 완료된 이후에 상기 제 1 다이에 대한 제 2 ZQ 캘리브레이션 동작을 수행하는 단계를 더 포함하는 방법.
  16. 제 15 항에 있어서,
    상기 제 1 다이에서 상기 제 1 ZQ 신호를 수신하는 단계는 상기 제 2 다이를 통과하지 않은 상기 제 1 ZQ 신호를 수신하는 단계를 포함하고, 그리고
    상기 제 2 다이에서 상기 제 2 ZQ 신호를 수신하는 단계는 상기 제 1 다이를 통과하지 않은 상기 제 2 ZQ 신호를 수신하는 단계를 포함하는 방법.
  17. 제 15 항에 있어서,
    상기 제 1 ZQ 신호를 상기 제 1 다이로부터 상기 제 2 다이로 전송하는 단계는 상기 제 1 다이와 상기 제 2 다이를 연결하는 인터페이스를 통해 상기 제 1 ZQ 신호를 전송하는 단계를 포함하고, 그리고
    상기 제 2 ZQ 신호를 상기 제 2 다이로부터 상기 제 1 다이로 전송하는 단계는 상기 인터페이스를 통해 상기 제 2 ZQ 신호를 전송하는 단계를 포함하는 방법.
  18. 제 13 항에 있어서,
    상기 제 2 다이에서 제 2 ZQ 캘리브레이션 동작의 시작을 지시하는 제 2 ZQ 신호를 수신하는 단계; 및
    상기 제 2 ZQ 신호에 응답하여, 상기 제 1 다이 및 상기 제 2 다이 각각에 대한 상기 제 2 ZQ 캘리브레이션 동작을 수행하는 단계를 더 포함하고,
    상기 제 1 다이에서 상기 제 1 ZQ 신호를 수신하는 단계는 상기 제 2 다이를 통과하지 않은 상기 제 1 ZQ 신호를 수신하는 단계를 포함하고, 그리고
    상기 제 2 다이에서 상기 제 2 ZQ 신호를 수신하는 단계는 상기 제 1 다이를 통과하지 않은 상기 제 2 ZQ 신호를 수신하는 단계를 포함하는 방법.
  19. 삭제
  20. 제 18 항에 있어서,
    상기 제 2 다이에서 수신된 상기 제 2 ZQ 신호를 상기 제 2 다이로부터 상기 제 1 다이로 전송하는 단계; 및
    상기 전송된 제 2 ZQ 신호에 기초하여, 상기 제 2 다이에 대한 상기 제 2 ZQ 캘리브레이션의 수행이 완료된 이후에, 상기 제 1 다이에 대한 상기 제 2 ZQ 캘리브레이션 동작을 수행하는 단계를 더 포함하는 방법.
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