KR20140008550A - 멀티 칩 패키지 메모리 장치의 제어 방법 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 복수의 다이들을 포함하는 멀티 칩 패키지 메모리 장치의 제어 방법에 관한 것이다. 본 발명의 실시 예에 따른 상기 멀티 칩 패키지 메모리 장치의 제어 방법은, 복수의 메모리 다이들 각각의 적층 패드들에 적층 신호들을 인가하는 단계; 상기 복수의 메모리 다이들 각각의 리페어 패드에 리페어 신호를 인가하는 단계; 상기 메모리 다이들 각각에 인가된 상기 리페어 신호에 근거하여 상기 메모리 다이들 중에서 결함이 발생된 메모리 다이를 대체하기 위한 리페어 메모리 다이를 적어도 하나 설정하는 단계; 및 상기 메모리 다이들 각각에 인가된 적층 신호들에 근거하여 상기 리페어 메모리 다이를 제외한 나머지 메모리 다이들의 논리적인 액세스 순서를 나타내는 적층 상태를 설정하는 단계를 포함한다. 상기 메모리 다이들 중에서 결함이 발생된 경우, 결함이 발생된 결함 메모리 다이를 상기 리페어 메모리 다이로 대체하기 위한 대체 단계를 더 포함한다.

Description

멀티 칩 패키지 메모리 장치의 제어 방법{CONTROLL METHOD OF MULTI-CHIP PACKAGE MEMORY DEVICE}
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 복수의 다이들(dies)을 포함하는 멀티 칩 패키지 메모리 장치의 제어 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive, 이하, SSD라 칭함)를 포함한다.
휴대용 전자 장치에서 음악, 동영상 등과 같은 대용량 파일들이 재생됨에 따라 데이터 저장 장치 역시 큰 저장 용량을 갖도록 요구된다. 데이터 저장 장치는 저장 용량을 증가시키기 위해서 복수의 메모리 장치들을 포함한다. 뿐만 아니라, 복수의 메모리 장치들은 메모리 장치들 각각의 저장 용량을 증가시키기 위해서 복수의 메모리 칩들(chip)(또는 다이들(dies))을 포함한다. 복수의 메모리 칩들(또는 다이들)을 포함하는 메모리 장치는 내부적으로 몇 개의 칩들(또는 다이들)이 적층되더라도 외관상으로 하나의 메모리 장치로 보여지도록 패키지 된다.
본 발명의 목적은 결함이 발생된 메모리 칩을 대체할 수 있는 멀티 칩 패키지 메모리 장치의 제어 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 멀티 칩 패키지 메모리 장치의 제어 방법은, 복수의 메모리 다이들 각각의 적층 패드들에 적층 신호들을 인가하는 단계; 상기 복수의 메모리 다이들 각각의 리페어 패드에 리페어 신호를 인가하는 단계; 상기 메모리 다이들 각각에 인가된 상기 리페어 신호에 근거하여 상기 메모리 다이들 중에서 결함이 발생된 메모리 다이를 대체하기 위한 리페어 메모리 다이를 적어도 하나 설정하는 단계; 및 상기 메모리 다이들 각각에 인가된 적층 신호들에 근거하여 상기 리페어 메모리 다이를 제외한 나머지 메모리 다이들의 논리적인 액세스 순서를 나타내는 적층 상태를 설정하는 단계를 포함한다.
실시 예에 있어서, 상기 메모리 다이들 중에서 결함이 발생된 경우, 결함이 발생된 결함 메모리 다이를 상기 리페어 메모리 다이로 대체하기 위한 대체 단계를 더 포함한다.
실시 예에 있어서, 상기 대체 단계는, 상기 결함 메모리 다이에 제1 적층 정보를 저장하기 위한 제1 제어 명령과, 상기 제1 적층 정보가 저장될 적층 정보 영역의 어드레스를 제공하는 단계; 상기 결함 메모리 다이의 상기 적층 정보 영역에 결함을 나타내는 상기 제1 적층 정보를 저장하는 단계; 상기 결함 메모리 다이를 대체할 상기 리페어 메모리 다이에 제2 적층 정보를 저장하기 위한 제2 제어 명령과, 상기 제2 적층 정보가 저장될 적층 정보 영역의 어드레스를 제공하는 단계; 및 상기 리페어 메모리 다이의 상기 적층 정보 영역에 상기 결함 메모리 다이의 적층 상태를 나타내는 상기 제2 적층 정보를 저장하는 단계를 포함한다.
본 발명의 실시 예에 따르면, 멀티 칩 패키지 메모리 장치의 수율이 향상될 수 있고, 결함 발생율이 감소될 수 있다.
도 1은 본 발명의 실시 예에 따른 멀티 칩 패키지 메모리 장치에 포함된 메모리 칩들을 예시적으로 보여주는 사시도이다.
도 2는 본 발명의 실시 예에 따른 멀티 칩 패키지 메모리 장치에 포함된 메모리 칩들의 초기 상태를 예시적으로 설명하기 위한 도표이다.
도 3은 본 발명의 실시 예에 따른 멀티 칩 패키지 메모리 장치에 포함된 메모리 칩들 중에서 결함이 발생된 메모리 칩을 대체한 상태를 예시적으로 설명하기 위한 도표이다.
도 4는 본 발명의 실시 예에 따른 멀티 칩 패키지 메모리 장치에 포함된 리페어 메모리 칩의 리페어 패드 제어 유닛을 설명하기 위한 블럭도이다.
도 5는 본 발명의 실시 예에 따른 멀티 칩 패키지 메모리 장치의 제어 방법을 예시적으로 설명하기 위한 순서도이다.
도 6은 본 발명의 실시 예에 따른 멀티 칩 패키지 메모리 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다.
도 7은 본 발명의 실시 예에 따른 멀티 칩 패키지 메모리 장치를 포함하는 메모리 카드를 예시적으로 보여주는 도면이다.
도 8은 도 7에 도시된 메모리 카드의 내부 구성 및 호스트와의 연결 관계를 예시적으로 보여주는 블럭도이다.
도 9는 본 발명의 실시 예에 따른 멀티 칩 패키지 메모리 장치를 포함하는 솔리드 스테이트 드라이브(SSD)를 예시적으로 보여주는 블럭도이다.
도 10은 도 9에 도시된 SSD 컨트롤러를 예시적으로 보여주는 블록도이다.
도 11은 본 발명의 실시 예에 따른 멀티 칩 패키지 메모리 장치를 포함하는 데이터 저장 장치가 장착되는 컴퓨터 시스템을 예시적으로 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 본 명세서에서 특정한 용어들이 사용되었으나. 이는 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미 한정이나 특허 청구 범위에 기재된 본 발명의 권리 범위를 제한하기 위하여 사용된 것은 아니다.
본 명세서에서 ‘및/또는’이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, ‘연결되는/결합되는’이란 표현은 다른 구성요소와 직접적으로 연결되거나 다른 구성요소를 통해 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 ‘포함한다’ 또는 ‘포함하는’으로 언급된 구성요소, 단계, 동작 및 소자는 하나 이상의 다른 구성요소, 단계, 동작 및 소자의 존재 또는 추가를 의미한다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해서 상세히 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 멀티 칩 패키지 메모리 장치에 포함된 메모리 칩들을 예시적으로 보여주는 사시도이다. 도 1을 참조하면, 멀티 칩 패키지 메모리 장치(500)는 복수의 메모리 칩들(100, 200 및 300)을 포함한다. 이하에서, 메모리 칩들(100, 200 및 300)을 메모리 다이들(dies) 이라 칭할 것이다. 설명의 간략화를 위해서 3개의 메모리 다이들(100, 200 및 300)로 구성된 멀티 칩 패키지 메모리 장치(500)를 예시한다. 그러나, 멀티 칩 패키지 메모리 장치(500)에 포함되는 메모리 다이의 수는 멀티 칩 패키지 메모리 장치(500)의 저장 용량에 따라 달라질 수 있음은 잘 이해될 것이다.
본 발명의 실시 예에 따르면, 멀티 칩 패키지 메모리 장치(500)는 적어도 하나의 리페어 메모리 다이(300)를 포함한다. 리페어 메모리 다이(300)는 일반 메모리 다이들(100 및 200) 중에서 결함이 발생된 메모리 다이를 대체하기 위해서 사용된다. 따라서, 리페어 메모리 다이(300)는 일반 메모리 다이들(100 및 200)과는 다른 제어 신호들(예를 들면, 특정 명령, 리페어 신호 등)이 인가될 것이다. 이는 이후 상세히 설명될 것이다.
메모리 다이들(100, 200 및 300) 각각의 패드들은, 적층 신호를 인가하기 위한 적층 패드들(Stack Pads) 및 리페어 신호를 인가하기 위한 리페어 패드(Repair Pad)를 제외하고, 서로 연결된다. 예를 들면, 메모리 다이들(100, 200 및 300)의 제어 신호 패드들(Control Pads), 데이터 패드들(Data Pads) 및 전원 패드들(Vcc Pad 및 GND Pad)은 서로 연결된다.
이는, 멀티 칩 패키지 메모리 장치(500)가 외부 장치(예를 들면, 메모리 컨트롤러, 호스트 장치 등)로부터 제공되는 하나의 칩 활성화(chip enable: CE) 신호(또는, 칩 선택(chip selection: CS) 신호)에 의해서 활성화되는 1-CE(또는, 1-CS) 멀티 칩 패키지 메모리 장치인 것을 의미한다. 이러한 1-CE(또는 1-CS) 멀티 칩 패키지 메모리 장치(500)에 포함된 일반 메모리 다이들(100 및 200)은 어드레스에 의해서 액세스가 제어될 수 있다. 만약, 리페어 메모리 다이(300)가 결함이 발생된 메모리 다이(100 또는 200)를 대체한 경우, 리페어 메모리 다이(300)는 대체한 메모리 다이(100 또는 200)를 대신하여 어드레스를 수신할 것이다.
한편, 메모리 다이들(100, 200 및 300)에 제공되는 제어 신호는 명령 및 어드레스와 같이 메모리 다이들(100, 200 및 300)의 동작을 제어하기 위한 신호를 의미한다. 예시적으로, 제어 신호는 제어 신호 패드들을 통해 제공될 수 있다. 다른 예로서, 제어 신호는 입출력 멀티플렉싱(multiplexing) 방식으로 데이터 패드들을 통해 제공될 수 있다. 즉, 제어 신호는 데이터 패드들을 통해 제공되고, 제어 신호 패드들을 통해 제공되는 제어 신호에 따라 데이터 패드들을 통해 제공된 신호가 명령, 어드레스 또는 데이터인지 그 종류가 판별될 수 있다.
1-CE(또는 1-CS) 멀티 칩 패키지 메모리 장치(500)의 메모리 다이들(100, 200 및 300)은 리페어 패드를 통해 인가된 리페어 신호에 따라 리페어 메모리 다이인지의 여부가 결정된다. 또한, 1-CE(또는 1-CS) 멀티 칩 패키지 메모리 장치(500)의 일반 메모리 다이들(100 및 200)은 적층 패드들을 통해 인가된 적층 신호에 따라 적층 상태가 결정된다. 이는, 적층 신호에 따라 메모리 다이들(100 및 200)을 액세스하기 위한 어드레스가 결정됨을 의미한다. 메모리 다이들(100, 200 및 300)의 적층 상태와 리페어 메모리 다이를 결정하기 위한 방법이 도 2를 참조하여 상세히 설명될 것이다.
도 2는 본 발명의 실시 예에 따른 멀티 칩 패키지 메모리 장치에 포함된 메모리 칩들의 초기 상태를 예시적으로 설명하기 위한 도표이다. 도 2를 참조하면, 일반 메모리 다이들(100 및 200)과 리페어 메모리 다이(300)의 적층 패드들(ST<0> 및 ST<1>)에 인가된 적층 신호 및 리페어 패드(RP)에 인가된 리페어 신호가 도시되어 있다. 그리고 그러한 제어 신호들에 따라 결정된 메모리 다이들의 적층 상태와 리페어 메모리 다이 여부가 도시되어 있다.
도 2에 도시된, 적층 패드들(ST<0> 및 ST<1>) 및 리페어 패드(RP)에 인가된 제어 신호들은 예시적인 것이다. 적층 패드들(ST<0> 및 ST<1>) 및 리페어 패드(RP)에 인가되는 제어 신호들은 전원 전압(Vcc)과 접지 전압(GND)의 조합을 통해 필요에 따라 다르게 설정될 수 있다.
한편, 이하에서, 메모리 다이의 적층 상태는 메모리 다이의 논리적인 액세스 순서로 정의한다. 예를 들어, 적층 상태에 따라 하위 적층 상태와 상위 적층 상태를 갖는 메모리 다이들이 결정됨을 가정하자. 하위 적층 상태를 가진 메모리 다이의 어드레스와 상위 적층 상태를 가진 메모리 다이의 어드레스는 연속된다. 그리고 하위 적층 상태를 가진 메모리 다이의 어드레스는 상위 적층 상태를 가진 메모리 다이의 어드레스 보다 그 순서가 빠르다.
메모리 다이(100)의 적층 패드(ST<0>)와 적층 패드(ST<1>)에는 접지 전압(GND)이 인가되고, 리페어 패드(RP) 또한 접지 전압(GND)이 인가된다. 이 경우, 메모리 다이(100)는 제1 적층 상태를 갖는다. 즉, 메모리 다이(100)는 첫 번째 메모리 다이(Die 0)로 결정된다.
메모리 다이(200)의 적층 패드(ST<0>)에는 전원 전압(Vcc)이 인가되고, 적층 패드(ST<1>)에는 접지 전압(GND)이 인가되고, 리페어 패드(RP)에는 접지 전압(GND)이 인가된다. 이 경우, 메모리 다이(200)는 제2 적층 상태를 갖는다. 즉, 메모리 다이(200)는 두 번째 메모리 다이(Die 1)로 결정된다.
메모리 다이(300)의 적층 패드(ST<0>)와 적층 패드(ST<1>)에는 접지 전압(GND)이 인가되고, 리페어 패드(RP)에는 전원 전압(Vcc)이 인가된다. 이 경우, 메모리 다이(300)는 리페어 메모리 다이로 결정된다.
적층 정보(ST INFO)는 메모리 다이들(100, 200 및 300)의 특정 영역, 예를 들면, 사용자에게 제공되지 않는 감춰진 영역(hidden area)에 저장된다. 적층 정보(ST INFO)는 메모리 다이들(100, 200 및 300)의 적층 상태를 나타내는 정보로 구성된다. 적층 정보(ST INFO)는 메모리 다이들(100, 200 및 300)의 적층 패드들(ST<0> 및 ST<1>)에 인가된 적층 신호 및 리페어 패드(RP)에 인가된 리페어 신호보다 우선 순위를 갖는다. 만약, 적층 정보(ST INFO)가 없는 경우, 메모리 다이들(100, 200 및 300)의 적층 상태는 적층 패드들(ST<0> 및 ST<1>)에 인가된 적층 신호 및 리페어 패드(RP)에 인가된 리페어 신호에 따라 결정된다.
도 2에 예시된 적층 정보(ST INFO), 적층 신호 및 리페어 신호에 근거하여 메모리 다이들(100, 200 및 300) 각각은 자신의 적층 상태를 인식하고, 그에 해당하는 동작을 수행한다. 예를 들면, 메모리 다이(100)는 적층 패드들(ST<0> 및 ST<1>)과 리페어 패드(RP)에 인가된 제어 신호들을 확인하기에 앞서 적층 정보(ST INFO)를 확인한다. 메모리 다이(100)는, 적층 정보(ST INFO)가 저장되어 있지 않기 때문에, 적층 패드들(ST<0> 및 ST<1>)과 리페어 패드(RP)에 인가된 제어 신호들에 근거하여 자신을 첫 번째 메모리 다이(Die 0)로 인식하고, 그에 해당하는 동작을 수행할 것이다. 메모리 다이(200)는 적층 패드들(ST<0> 및 ST<1>)과 리페어 패드(RP)에 인가된 제어 신호들을 확인하기에 앞서 적층 정보(ST INFO)를 확인한다. 메모리 다이(200)는, 적층 정보(ST INFO)가 저장되어 있지 않기 때문에, 적층 패드들(ST<0> 및 ST<1>)과 리페어 패드(RP)에 인가된 제어 신호들에 근거하여 자신을 두 번째 메모리 다이(Die 1)로 인식하고, 그에 해당하는 동작을 수행할 것이다. 메모리 다이(300)는 적층 패드들(ST<0> 및 ST<1>)과 리페어 패드(RP)에 인가된 제어 신호들을 확인하기에 앞서 적층 정보(ST INFO)를 확인한다. 메모리 다이(300)는, 적층 정보(ST INFO)가 저장되어 있지 않기 때문에, 적층 패드들(ST<0> 및 ST<1>)과 리페어 패드(RP)에 인가된 제어 신호들에 근거하여 자신을 리페어 메모리 다이로 인식한다. 즉, 메모리 다이(300)는 제어 신호들 및 데이터가 제공되더라도 결함이 발생된 메모리 다이를 대체하기 전까지 동작하지 않을 것이다.
도 3은 본 발명의 실시 예에 따른 멀티 칩 패키지 메모리 장치에 포함된 메모리 칩들 중에서 결함이 발생된 메모리 칩을 대체한 상태를 예시적으로 설명하기 위한 도표이다. 멀티 칩 패키지 메모리 장치(도 1의 500)의 동작 중에 일반 메모리 다이(100 또는 200)가 정상적으로 동작하지 않는 결함이 발생될 수 있다. 도 3에서는 설명의 간략화를 위해서, 일반 메모리 다이(200)가 결함이 발생된 경우를 예시한다. 그러한 경우, 본 발명의 실시 예에 따르면, 결함이 발생된 메모리 다이(200)는 리페어 메모리 다이(300)로 대체될 수 있다. 즉, 리페어 메모리 다이(300)는 결함이 발생된 메모리 다이(200)의 적층 상태와 동일하게 명령과 어드레스를 수신하고, 그에 해당하는 동작을 수행한다.
결함이 발생된 메모리 다이(200)를 리페어 메모리 다이(300)로 대체하기 위해서, 일련의 절차들이 수행되어야 한다. 그러한 절차들은 결함이 발생된 메모리 다이(200)가 더이상 동작되지 못하도록 사용 금지시키는 절차와, 결함이 발생된 메모리 다이(200)를 대체하여 리페어 메모리 다이(300)가 동작되도록 활성화시키는 절차를 포함한다. 조금 더 구체적으로 설명하면 다음과 같다.
결함이 발생된 메모리 다이(200)가 동작되지 못하도록 사용 금지시키기 위해서, 결함이 발생된 메모리 다이(200)의 적층 정보 영역(예를 들면, 감춰진 영역)에 적층 정보(ST INFO)를 저장한다. 이를 위해서, 결함이 발생된 메모리 다이(200)에 결함 다이 제어 명령과, 적층 정보 영역을 액세스하기 위한 어드레스가 결함이 발생된 메모리 다이(200)로 제공된다. 결함이 발생된 메모리 다이(200)는 적층 정보(ST INFO)로서 결함 정보가 저장되면, 제어 신호들 및 데이터가 제공되더라도 더이상 동작하지 않는다.
결함이 발생된 메모리 다이(200)를 리페어 메모리 다이(200)로 대체하기 위해서, 리페어 메모리 다이(200)의 적층 정보 영역(예를 들면, 감춰진 영역)에 적층 정보(ST INFO)를 저장한다. 이를 위해서, 리페어 메모리 다이(300)에 리페어 다이 제어 명령과, 적층 정보 영역을 액세스하기 위한 어드레스가 리페어 메모리 다이(300)로 제공된다. 리페어 메모리 다이(300)는 적층 정보(ST INFO)로서 결함이 발생된 메모리 다이(200)의 적층 상태(즉, 두 번째 메모리 다이(Die 1)를 나타내는 정보)가 저장되면, 제공되는 제어 신호들 데이터에 따라 두 번째 메모리 다이(Die 1)로서 동작한다.
한편, 리페어 메모리 다이(300)의 리페어 패드(RP)에는 리페어 메모리 다이로 인식시키기 위한 접지 전압(Vcc)이 인가된다. 그러나, 리페어 메모리 다이(300)가 결함이 발생된 메모리 다이(200)를 대체하기 위해서는, 일반 메모리 다이(100)와 동일하게 리페어 메모리 다이(300)의 리페어 패드(RP)에 접지 전압(GND)이 인가되어야 한다. 즉, 리페어 메모리 다이(300)의 리페어 패드(RP)에 인가되는 리페어 신호가 변경되어야한다. 리페어 패드(RP)에 인가되는 신호는 물리적으로 변경 불가능하기 때문에, 리페어 패드(RP)에 인가된 리페어 신호를 변경하기 위한 회로가 필요하다. 이러한 회로를 리페어 패드 제어 유닛이라 정의하며, 도 4를 참조하여 설명될 것이다.
도 4는 본 발명의 실시 예에 따른 멀티 칩 패키지 메모리 장치에 포함된 리페어 메모리 칩의 리페어 패드 제어 유닛을 설명하기 위한 블럭도이다. 리페어 패드 제어 유닛(10)은 리페어 패드(RP)와 리페어 신호 입력단(RP_IN) 사이에 연결된다. 이러한 리페어 패드 제어 유닛(10)은 멀티 칩 패키지 메모리 장치(도 1의 500)의 메모리 다이들(100, 200 및 300) 모두에 포함될 수 있다.
리페어 패드 제어 유닛(10)은 적층 정보(ST INFO)에 따라 리페어 패드(RP)를 통해 제공되는 리페어 신호와 접지 전압(GND) 중 어느 하나를 리페어 신호 입력단(RP_IN)으로 출력하도록 구성된다. 예를 들면, 리페어 패드 제어 유닛(10)은 적층 정보(ST INFO)가 활성화되지 않는 경우, 리페어 패드(RP)를 통해 제공되는 전원 전압(Vcc)(즉, 리페어 메모리 다이(300)의 리페어 패드에 인가된 전원 전압(Vcc))을 리페어 신호 입력단(RP_IN)으로 출력한다. 다른 예로서, 리페어 패드 제어 유닛(10)은 적층 정보(ST INFO)가 활성화된 경우(즉, 결함된 메모리 다이(200)를 대체하기 위한 적층 상태에 대한 정보가 특정 영역에 저장된 경우), 접지 전압(GND)을 리페어 신호 입력단(RP_IN)으로 출력한다.
도 5는 본 발명의 실시 예에 따른 멀티 칩 패키지 메모리 장치의 제어 방법을 예시적으로 설명하기 위한 순서도이다.
S110 단계에서, 결함이 발생된 메모리 다이로 결함 다이 제어 명령과 적층 정보를 저장할 특정 영역을 액세스하기 위한 어드레스를 제공한다. S120 단계에서, 결함이 발생된 메모리 다이의 특정 영역, 즉, 적층 정보를 저장하기 위한 감춰진 영역에 적층 정보로서 결함 정보를 저장한다. S110 단계와 S120 단계를 통해서 결함이 발생된 메모리 다이는 더 이상 동작하지 못하도록 제어된다.
S130 단계에서, 결함이 발생된 메모리 다이를 대체하기 위한 리페어 메모리 다이로 리페어 다이 제어 명령과 적층 정보를 저장할 특정 영역을 액세스하기 위한 어드레스를 제공한다. S140 단계에서, 리페어 메모리 다이의 특정 영역, 즉, 적층 정보를 저장하기 위한 감춰진 영역에 적층 정보로서 결함이 발생된 메모리 다이의 적층 상태를 저장한다.
S150 단계에서, 적층 정보가 저장된 리페어 메모리 다이는 리페어 신호가 접지 전압 레벨인지의 여부를 판단한다. 예를 들면, 도 4를 통해서 설명된 바와 같이, 리페어 메모리 다이는 리페어 패드 제어 유닛(도 4의 10)을 통해 제공된 리페어 신호가 접지 전압 레벨인지의 여부를 판단한다. 만약, 리페어 신호가 접지 전압 레벨 이외의 레벨인 경우, 결함이 발생된 메모리 다이는 결함이 발생된 메모리 다이를 대체하여 사용될 수 없다. 리페어 신호가 접지 전압 레벨인 경우, 리페어 메모리 다이는 S130 단계, S140 단계 및 S150 단계를 통해서 결함이 발생된 메모리 다이를 대체하여 동작하도록 제어된다.
도 6은 본 발명의 실시 예에 따른 멀티 칩 패키지 메모리 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다. 도 6을 참조하면, 데이터 처리 시스템(1000)은 호스트 장치(1100)와 데이터 저장 장치(1200)를 포함한다. 데이터 저장 장치(1200)는 컨트롤러(1210) 및 데이터 저장 매체(1220)를 포함한다. 데이터 저장 장치(1200)는 데스크톱 컴퓨터, 노트북, 디지털 카메라, 휴대폰, MP3 플레이어, 게임기 등과 같은 호스트 장치(1100)에 접속되어 사용될 수 있다. 데이터 저장 장치(1200)는 메모리 시스템이라고도 불린다.
컨트롤러(1210)는 호스트 장치(1100) 및 데이터 저장 매체(1220)에 연결된다. 컨트롤러(1210)는 호스트 장치(1100)로부터의 요청에 응답하여 데이터 저장 매체(1220)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1210)는 데이터 저장 매체(1220)의 읽기, 프로그램 또는 소거 동작을 제어하도록 구성된다. 컨트롤러(1210)는 데이터 저장 매체(1220)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1210)는 호스트 인터페이스(1211), 중앙 처리 장치(1212), 메모리 인터페이스(1213), 램(1214) 및 에러 정정 코드 유닛(1215)과 같은 잘 알려진 구성 요소들을 포함할 수 있다.
중앙 처리 장치(1212)는 호스트 장치의 요청에 응답하여 컨트롤러(1210)의 제반 동작을 제어하도록 구성된다. 램(1214)은 중앙 처리 장치(1212)의 동작 메모리(working memory)로써 이용될 수 있다. 램(1214)은 데이터 저장 매체(1220)로부터 읽혀진 데이터 또는 호스트 장치(1100)로부터 제공된 데이터를 임시로 저장할 수 있다.
호스트 인터페이스(1211)는 호스트 장치(1100)와 컨트롤러(1210)를 인터페이싱하도록 구성된다. 예를 들면, 호스트 인터페이스(1211)는 USB(Universal Serial Bus) 프로토콜, MMC(Multimedia Card) 프로토콜, PCI(Peripheral Component Interconnection) 프로토콜, PCI-E(PCI-Express) 프로토콜, PATA(Parallel Advanced Technology Attachment) 프로토콜, SATA(Serial ATA) 프로토콜, SCSI(Small Computer System Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 호스트 장치(1100)와 통신하도록 구성될 수 있다.
메모리 인터페이스(1213)는 컨트롤러(1210)와 데이터 저장 매체(1220)를 인터페이싱하도록 구성된다. 메모리 인터페이스(1213)는 데이터 저장 매체(1220)에 커맨드 및 어드레스를 제공하도록 구성된다. 그리고 메모리 인터페이스(1213)는 데이터 저장 매체(1220)와 데이터를 주고 받도록 구성된다.
데이터 저장 매체(1220)는 복수의 불휘발성 메모리 장치들(NVM0~NVMk)을 포함할 수 있다. 불휘발성 메모리 장치들(NVM0~NVMk) 각각은 본 발명의 실시 예에 따른 멀티 칩 패키지 메모리 장치(도 1의 500)로 구성될 것이다. 불휘발성 메모리 장치들(NVM0~NVMk) 각각이 본 발명의 실시 예에 따른 멀티 칩 패키지 메모리 장치(도 1의 500)로 구성됨에 따라, 데이터 저장 장치(1200)의 결함 발생율은 감소될 수 있다.
에러 정정 코드 유닛(1215)은 데이터 저장 매체(1220)로부터 읽어진 데이터의 오류를 검출하도록 구성된다. 그리고 에러 정정 코드 유닛(1215)은 검출된 에러가 정정 범위 내이면, 검출된 오류를 정정하도록 구성된다. 한편, 에러 정정 코드 유닛(1215)은 메모리 시스템(1000)에 따라 컨트롤러(1210) 내에 구비되거나 밖에 구비될 수 있다.
컨트롤러(1210) 및 데이터 저장 매체(1220)는 솔리드 스테이트 드라이브(solid state drive: SSD)로 구성될 수 있다.
다른 예로서, 컨트롤러(1210) 및 데이터 저장 매체(1220)는 하나의 반도체 장치로 집적되어, 메모리 카드로 구성될 수 있다. 예를 들면, 컨트롤러(1210) 및 데이터 저장 매체(1220)는 하나의 반도체 장치로 집적되어 PCMCIA(personal computer memory card international association) 카드, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick), 멀티 미디어(multi media) 카드(MMC, RS-MMC, MMC-micro), SD(secure digital) 카드(SD, Mini-SD, Micro-SD), UFS(niversal flash storage) 등으로 구성될 수 있다.
다른 예로서, 컨트롤러(1210) 또는 데이터 저장 매체(1220)는 다양한 형태들의 패키지(package)로 실장될 수 있다. 예를 들면, 컨트롤러(1200) 또는 데이터 저장 매체(1900)는 POP(package on package), ball grid arrays(BGAs), chip scale packages(CSPs), plastic leaded chip carrier(PLCC), plastic dual in-line package(PDIP), die in waffle pack, die in wafer form, chip on board(COB), ceramic dual in-line package(CERDIP), plastic metric quad flat package(MQFP), thin quad flat package(TQFP), small outline IC(SOIC), shrink small outline package(SSOP), thin small outline package(TSOP), thin quad flat package(TQFP), system in package(SIP), multi chip package(MCP), wafer-level fabricated package(WFP), wafer-level processed stack package(WSP) 등과 같은 방식으로 패키지되어 실장될 수 있다.
도 7은 본 발명의 실시 예에 따른 멀티 칩 패키지 메모리 장치를 포함하는 메모리 카드를 예시적으로 보여주는 도면이다. 도 7은 메모리 카드 중에서 SD(secure digital) 카드의 외형을 보여준다.
도 7을 참조하면, SD 카드는 1개의 커맨드 핀(예를 들면, 2번 핀), 1개의 클럭 핀(예를 들면, 5번 핀), 4개의 데이터 핀(예를 들면, 1, 7, 8, 9번 핀), 그리고 3개의 전원 핀(예를 들면, 3, 4, 6번 핀)을 포함한다.
커맨드 핀(2번 핀)을 통해 커맨드 및 응답 신호(response signal)가 전달된다. 일반적으로, 커맨드는 호스트 장치로부터 SD 카드로 전송되고, 응답 신호는 SD 카드로부터 호스트 장치로 전송된다.
데이터 핀(1, 7, 8, 9번 핀)은 호스트 장치로부터 전송되는 데이터를 수신하기 위한 수신(Rx) 핀들과 호스트 장치로 데이터를 전송하기 위한 송신(Tx) 핀들로 구분된다. 수신(Rx) 핀들과 송신(Tx) 핀들 각각은 차동 신호를 전송하기 위해서 쌍으로 구비된다.
SD 카드는 본 발명의 실시 예에 따른 멀티 칩 패키지 메모리 장치(도 1의 500) 및 그러한 메모리 장치를 제어하기 위한 컨트롤러를 포함한다. SD 카드에 포함되는 컨트롤러는 도 6에서 설명된 컨트롤러(1210)와 구성 및 기능이 동일할 수 있다.
도 8은 도 7에 도시된 메모리 카드의 내부 구성 및 호스트와의 연결 관계를 예시적으로 보여주는 블럭도이다. 도 8을 참조하면, 데이터 처리 시스템(2000)은 호스트 장치(2100)와 메모리 카드(2200)를 포함한다. 호스트 장치(2100)는 호스트 컨트롤러(2110) 및 호스트 접속 유닛(2120)을 포함한다. 메모리 카드(2200)는 카드 접속 유닛(2210), 카드 컨트롤러(2220), 그리고 메모리 장치(2230)를 포함한다.
호스트 접속 유닛(2120) 및 카드 접속 유닛(2210)은 복수의 핀들로 구성된다. 이러한 핀들은 커맨드 핀, 클럭 핀, 데이터 핀, 전원 핀을 포함한다. 핀의 수는 메모리 카드(2200)의 종류에 따라 달라진다.
호스트 장치(2100)는 메모리 카드(2200)에 데이터를 저장하거나, 메모리 카드(2200)에 저장된 데이터를 읽는다.
호스트 컨트롤러(2110)는 쓰기 커맨드(CMD), 호스트 장치(2100) 내의 클럭 발생기(도시되지 않음)로부터 발생된 클럭 신호(CLK), 그리고 데이터(DATA)를 호스트 접속 유닛(2120)을 통해서 메모리 카드(2200)로 전송한다. 카드 컨트롤러(2220)는 카드 접속 유닛(2210)을 통해서 수신된 쓰기 커맨드에 응답하여 동작한다. 카드 컨트롤러(2220)는 수신된 클럭 신호(CLK)에 따라 카드 컨트롤러(2220) 내의 클럭 발생기(도시되지 않음)로부터 발생된 클럭 신호를 이용하여 수신된 데이터(DATA)를 메모리 장치(2230)에 저장한다.
호스트 컨트롤러(2110)는 읽기 커맨드(CMD), 호스트 장치(2100) 내의 클럭 발생기(도시되지 않음)로부터 발생된 클럭 신호(CLK)를 호스트 접속 유닛(2120)을 통해서 메모리 카드(2200)로 전송한다. 카드 컨트롤러(2220)는 카드 접속 유닛(2210)을 통해서 수신된 읽기 커맨드에 응답하여 동작한다. 카드 컨트롤러(2220)는 수신된 클럭 신호(CLK)에 따라 카드 컨트롤러(2220) 내의 클럭 발생기(도시되지 않음)로부터 발생된 클럭 신호를 이용하여 메모리 장치(2230)로부터 데이터를 읽고, 읽은 데이터를 호스트 컨트롤러(2110)로 전송한다.
도 9는 본 발명의 실시 예에 따른 멀티 칩 패키지 메모리 장치를 포함하는 솔리드 스테이트 드라이브(SSD)를 예시적으로 보여주는 블럭도이다. 도 9를 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 솔리드 스테이트 드라이브(solid state drive, 이하, SSD라 칭함, 3200)를 포함한다.
SSD(3200)는 SSD 컨트롤러(3210), 버퍼 메모리 장치(3220), 불휘발성 메모리 장치들(3231~323n), 전원 공급기(3240), 신호 커넥터(3250), 전원 커넥터(3260)를 포함한다.
SSD(3200)는 호스트 장치(3100)의 요청에 응답하여 동작한다. 즉, SSD 컨트롤러(3210)는 호스트 장치(3100)로부터의 요청에 응답하여 불휘발성 메모리 장치들(3231~323n)을 액세스하도록 구성된다. 예를 들면, SSD 컨트롤러(3210)는 불휘발성 메모리 장치들(3231~323n)의 읽기, 프로그램 그리고 소거 동작을 제어하도록 구성된다.
버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~323n)에 저장될 데이터를 임시 저장하도록 구성된다. 또한, 버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~323n)로부터 읽혀진 데이터를 임시 저장하도록 구성된다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 SSD 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 불휘발성 메모리 장치들(3231~323n)로 전송된다.
불휘발성 메모리 장치들(3231~323n)은 SSD(3200)의 저장 매체로써 사용된다. 불휘발성 메모리 장치들(3231~323n) 각각은 본 발명의 실시 예에 따른 멀티 칩 패키지 메모리 장치(도 1의 500)로 구성될 것이다. 따라서, SSD(3200)의 결함 발생율은 감소될 수 있다.
불휘발성 메모리 장치들(3231~323n) 각각은 복수의 채널들(CH1~CHn)을 통해 SSD 컨트롤러(3210)와 연결된다. 하나의 채널에는 하나 또는 그 이상의 불휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 불휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 것이다.
전원 공급기(3240)는 전원 커넥터(3260)를 통해 입력된 전원(PWR)을 SSD(3200) 내부에 제공하도록 구성된다. 전원 공급기(3240)는 보조 전원 공급기(3241)를 포함한다. 보조 전원 공급기(3241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(3200)가 정상적으로 종료될 수 있도록 전원을 공급하도록 구성된다. 보조 전원 공급기(3241)는 전원(PWR)을 충전할 수 있는 슈퍼 캐패시터들(super capacitors)을 포함할 수 있다.
SSD 컨트롤러(3210)는 신호 커넥터(3250)를 통해서 호스트 장치(3100)와 신호(SGL)를 주고 받는다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등이 포함될 것이다. 신호 커넥터(3250)는 호스트 장치(3100)와 SSD(3200)의 인터페이스 방식에 따라 PATA(Parallel Advanced Technology Attachment), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), SAS(Serial SCSI) 등의 커넥터로 구성될 수 있다.
도 10은 도 9에 도시된 SSD 컨트롤러를 예시적으로 보여주는 블록도이다. 도 9를 참조하면, SSD 컨트롤러(3210)는 메모리 인터페이스(3211), 호스트 인터페이스(3212), ECC 유닛(3213), 중앙 처리 장치(3214), 그리고 램(3215)을 포함한다.
메모리 인터페이스(3211)는 불휘발성 메모리 장치들(3231~323n)에 커맨드 및 어드레스를 제공하도록 구성된다. 그리고 메모리 인터페이스(3211)는 불휘발성 메모리 장치들(3231~323n)과 데이터를 주고 받도록 구성된다. 메모리 인터페이스(3211)는 중앙 처리 장치(3214)의 제어에 따라 버퍼 메모리 장치(3220)로부터 전달된 데이터를 각각의 채널들(CH1~CHn)로 스캐터링(Scattering)할 수 있다. 그리고 메모리 인터페이스(3211)는 중앙 처리 장치(3214)의 제어에 따라 불휘발성 메모리 장치들(3231~323n)로부터 읽혀진 데이터를 버퍼 메모리 장치(3220)로 전달한다.
호스트 인터페이스(3212)는 호스트 장치(3100)의 프로토콜에 대응하여 SSD(3200)와의 인터페이싱을 제공하도록 구성된다. 예를 들면, 호스트 인터페이스(3212)는 PATA(Parallel Advanced Technology Attachment), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), SAS(Serial SCSI) 프로토콜들 중 어느 하나를 통해 호스트 장치(3100)와 통신하도록 구성될 수 있다. 또한, 호스트 인터페이스(3212)는 호스트 장치(3100)가 SSD(3200)를 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(Disk Emulation) 기능을 수행할 수 있다.
ECC 유닛(3213)은 불휘발성 메모리 장치들(3231~323n)로 전송되는 데이터에 근거하여 패러티 비트를 생성하도록 구성된다. 생성된 패러티 비트는 불휘발성 메모리(3231~323n)의 스페어 영역(spare area)에 저장될 수 있다. ECC 유닛(3213)은 불휘발성 메모리 장치들(3231~323n)로부터 읽혀진 데이터의 에러를 검출하도록 구성된다. 만약, 검출된 에러가 정정 범위 내이면, 검출된 에러를 정정하도록 구성된다.
중앙 처리 장치(3214)는 호스트 장치(3100)로부터 입력된 신호(SGL)를 분석하고 처리하도록 구성된다. 중앙 처리 장치(3214)는 호스트 장치(3100)의 요청에 응답하여 SSD 컨트롤러(3210)의 제반 동작을 제어한다. 중앙 처리 장치(3214)는 SSD(3200)를 구동하기 위한 펌웨어에 따라서 버퍼 메모리 장치(3220) 및 불휘발성 메모리 장치들(3231~323n)의 동작을 제어한다. 램(3215)은 이러한 펌웨어를 구동하기 위한 동작 메모리 장치(working memory device)로써 사용된다.
도 11은 본 발명의 실시 예에 따른 멀티 칩 패키지 메모리 장치를 포함하는 데이터 저장 장치가 장착되는 컴퓨터 시스템을 예시적으로 보여주는 블럭도이다. 도 11을 참조하면, 컴퓨터 시스템(4000)은 시스템 버스(4700)에 전기적으로 연결되는 네트워크 어댑터(4100), 중앙 처리 장치(4200), 데이터 저장 장치(4300), 램(4400), 롬(4500) 그리고 사용자 인터페이스(4600)를 포함한다. 여기에서, 데이터 저장 장치(4300)는 도 6에 도시된 데이터 저장 장치(1200) 또는 도 9에 도시된 SSD(3200)로 구성될 수 있다.
네트워크 어댑터(4100)는 컴퓨터 시스템(4000)과 외부의 네트워크들 사이의 인터페이싱을 제공한다. 중앙 처리 장치(4200)는 램(4400)에 상주하는 운영 체제(Operating System)나 응용 프로그램(Application Program)을 구동하기 위한 제반 연산 처리를 수행한다.
데이터 저장 장치(4300)는 컴퓨터 시스템(4000)에서 필요한 제반 데이터를 저장한다. 예를 들면, 컴퓨터 시스템(4000)을 구동하기 위한 운영 체제(Operating System), 응용 프로그램(Application Program), 다양한 프로그램 모듈(Program Module), 프로그램 데이터(Program data), 그리고 유저 데이터(User data) 등이 데이터 저장 장치(4300)에 저장된다.
램(4400)은 컴퓨터 시스템(4000)의 동작 메모리 장치로 사용될 수 있다. 부팅 시에 램(4400)에는 데이터 저장 장치(4300)로부터 읽혀진 운영 체제(Operating System), 응용 프로그램(Application Program), 다양한 프로그램 모듈(Program Module)과 프로그램들의 구동에 소요되는 프로그램 데이터(Program data)가 로드된다. 롬(4500)에는 운영 체제(Operating System)가 구동되기 이전부터 활성화되는 기본적인 입출력 시스템인 바이오스(BIOS: Basic Input/Output System)가 저장된다. 유저 인터페이스(4600)를 통해서 컴퓨터 시스템(2000)과 사용자 사이의 정보 교환이 이루어진다.
비록 도면에는 도시되지 않았지만, 컴퓨터 시스템(4000)은 배터리(Battery), 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS) 등과 같은 장치들을 더 포함할 수 있음은 잘 이해될 것이다.
이상에서, 본 발명은 구체적인 실시 예를 통해 설명되고 있으나, 본 발명은 그 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있음은 잘 이해될 것이다. 그러므로, 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위 및 이와 균등한 것들에 의해 정해져야 한다. 본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 잘 이해될 것이다.
500 : 멀치 칩 패키지 메모리 장치
100 : 제1 메모리 다이
200 : 제2 메모리 다이
300 : 제3 메모리 다이

Claims (10)

  1. 멀티 칩 패키지 메모리 장치의 제어 방법에 있어서:
    복수의 메모리 다이들 각각의 적층 패드들에 적층 신호들을 인가하는 단계;
    상기 복수의 메모리 다이들 각각의 리페어 패드에 리페어 신호를 인가하는 단계;
    상기 메모리 다이들 각각에 인가된 상기 리페어 신호에 근거하여 상기 메모리 다이들 중에서 결함이 발생된 메모리 다이를 대체하기 위한 리페어 메모리 다이를 적어도 하나 설정하는 단계; 및
    상기 메모리 다이들 각각에 인가된 적층 신호들에 근거하여 상기 리페어 메모리 다이를 제외한 나머지 메모리 다이들의 논리적인 액세스 순서를 나타내는 적층 상태를 설정하는 단계를 포함하는 멀티 칩 패키지 메모리 장치의 제어 방법.
  2. 제 1 항에 있어서,
    상기 메모리 다이들 중에서 결함이 발생된 경우, 결함이 발생된 결함 메모리 다이를 상기 리페어 메모리 다이로 대체하기 위한 대체 단계를 더 포함하는 멀티 칩 패키지 메모리 장치의 제어 방법.
  3. 제 2 항에 있어서,
    상기 대체 단계는,
    상기 결함 메모리 다이에 제1 적층 정보를 저장하기 위한 제1 제어 명령과, 상기 제1 적층 정보가 저장될 적층 정보 영역의 어드레스를 제공하는 단계;
    상기 결함 메모리 다이의 상기 적층 정보 영역에 결함을 나타내는 상기 제1 적층 정보를 저장하는 단계;
    상기 결함 메모리 다이를 대체할 상기 리페어 메모리 다이에 제2 적층 정보를 저장하기 위한 제2 제어 명령과, 상기 제2 적층 정보가 저장될 적층 정보 영역의 어드레스를 제공하는 단계; 및
    상기 리페어 메모리 다이의 상기 적층 정보 영역에 상기 결함 메모리 다이의 적층 상태를 나타내는 상기 제2 적층 정보를 저장하는 단계를 포함하는 멀티 칩 패키지 메모리 장치의 제어 방법.
  4. 제 3 항에 있어서,
    상기 제1 적층 정보는 상기 결함 메모리 다이에 인가된 상기 적층 신호들에 의해서 설정된 적층 상태보다 높은 우선 순위를 갖되,
    상기 결함 메모리 다이는 상기 제1 적층 정보에 근거하여 동작되지 않는 멀티 칩 패키지 메모리 장치의 제어 방법.
  5. 제 3 항에 있어서,
    상기 제2 적층 정보는 상기 리페어 메모리 다이에 인가된 상기 적층 신호들에 의해서 설정된 적층 상태보다 높은 우선 순위를 갖되,
    상기 리페어 메모리 다이는 상기 제2 적층 정보에 근거하여 상기 결함 메모리 다이의 적층 상태에 따라 동작되는 멀티 칩 패키지 메모리 장치의 제어 방법.
  6. 제 5 항에 있어서,
    상기 리페어 메모리 다이의 리페어 패드에 인가된 리페어 신호를 상기 메모리 다이들 각각의 리페어 패드에 인가된 리페어 신호와 동일하게 변경하는 단계를 더 포함하는 멀티 칩 패키지 메모리 장치의 제어 방법.
  7. 제 1 항에 있어서,
    상기 메모리 다이들 각각에 인가되는 상기 적층 신호들은 전원 전압 레벨과 접지 전압 레벨의 조합으로 구분되는 멀티 칩 패키지 메모리 장치의 제어 방법.
  8. 제 1 항에 있어서,
    상기 리페어 메모리 다이의 리페어 패드에 상기 나머지 메모리 다이들 각각의 리페어 패드에 인가되는 리페어 신호와 서로 다른 전압 레벨을 갖는 리페어 신호를 인가하는 멀티 칩 패키지 메모리 장치의 제어 방법.
  9. 제 1 항에 있어서,
    상기 메모리 다이들 각각의 제어 신호 패드들과 데이터 패드들은 서로 연결되되,
    상기 메모리 다이들은 제어 신호들과 데이터를 서로 공유하는 멀티 칩 패키지 메모리 장치의 제어 방법.
  10. 제 9 항에 있어서,
    상기 메모리 다이들은 하나의 칩 활성화 신호와 서로 다른 어드레스에 의해서 선택적으로 활성화되는 멀티 칩 패키지 메모리 장치의 제어 방법.
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