KR20140090416A - 데이터 저장 장치의 동작 방법 - Google Patents

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Abstract

본 기술은 데이터 저장 장치에 관한 것으로, 더욱 상세하게는 데이터 저장 장치의 동작 속도를 향상시키기 위한 동작 방법에 관한 것이다. 제1 메모리 영역과 제2 메모리 영역을 포함하는 데이터 저장 장치의 동작 방법은, 입력된 데이터를 상기 제1 메모리 영역에 프로그램하기 위해서 상기 제1 메모리 영역에 대한 병합 동작이 필요한지를 판단하는 단계; 상기 제1 메모리 영역에 대한 병합 동작이 필요하다고 판단된 경우, 상기 제1 메모리 영역에 대한 병합 동작을 수행하는 데 소모되는 제1 비용과, 상기 입력된 데이터를 상기 제1 메모리 영역에 프로그램하는 데 소모되는 제2 비용을 계산하는 단계; 상기 제1 메모리 영역에 대한 병합 동작이 필요하다고 판단된 경우, 상기 입력된 데이터를 상기 제2 메모리 영역에 프로그램하는 데 소모되는 제3 비용을 계산하는 단계; 및 상기 제1 비용과 상기 제2 비용의 합과 상기 제3 비용을 비교한 결과에 따라 상기 입력된 데이터를 상기 제1 메모리 영역에 프로그램하거나 상기 제2 메모리 영역에 프로그램하는 단계를 포함한다.

Description

데이터 저장 장치의 동작 방법{OPERATING METHOD FOR DATA STORAGE DEVICE}
본 발명은 데이터 저장 장치에 관한 것으로, 더욱 상세하게는 데이터 저장 장치의 동작 속도를 향상시키기 위한 동작 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive, 이하, SSD라 칭함)를 포함한다.
휴대용 전자 장치에서 음악, 동영상 등과 같은 대용량 파일들이 재생됨에 따라 데이터 저장 장치 역시 큰 저장 용량을 갖도록 요구된다. 데이터 저장 장치는 저장 용량을 증가시키기 위해서 복수의 메모리 장치들을 포함한다. 복수의 메모리 장치들을 포함하는 데이터 저장 장치에 있어서, 큰 저장 용량뿐만 아니라 빠른 동작 속도는 데이터 저장 장치의 중요한 특성 중의 하나이다.
데이터 저장 장치는 큰 저장 용량을 확보하기 위해서 복수의 메모리 장치들을 포함할 수 있다. 데이터 저장 장치는 빠른 동작 속도를 확보하기 위해서 버퍼 프로그램 방식을 사용할 수 있다. 예를 들면, 데이터 저장 장치는 복수의 메모리 장치들의 저장 영역을 버퍼 영역(또는 로그 영역)과 메인 영역으로 구분할 수 있다. 그리고 데이터 저장 장치는 입력된 데이터를 버퍼 영역에 프로그램한 후, 유휴 시간에 버퍼 영역에 프로그램된 데이터를 메인 영역으로 프로그램할 수 있다.
본 발명의 실시 예는 데이터 저장 장치의 동작 속도를 향상시키기 위한 동작 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 제1 메모리 영역과 제2 메모리 영역을 포함하는 데이터 저장 장치의 동작 방법은, 입력된 데이터를 상기 제1 메모리 영역에 프로그램하기 위해서 상기 제1 메모리 영역에 대한 병합 동작이 필요한지를 판단하는 단계; 상기 제1 메모리 영역에 대한 병합 동작이 필요하다고 판단된 경우, 상기 제1 메모리 영역에 대한 병합 동작을 수행하는 데 소모되는 제1 비용과, 상기 입력된 데이터를 상기 제1 메모리 영역에 프로그램하는 데 소모되는 제2 비용을 계산하는 단계; 상기 제1 메모리 영역에 대한 병합 동작이 필요하다고 판단된 경우, 상기 입력된 데이터를 상기 제2 메모리 영역에 프로그램하는 데 소모되는 제3 비용을 계산하는 단계; 및 상기 제1 비용과 상기 제2 비용의 합과 상기 제3 비용을 비교한 결과에 따라 상기 입력된 데이터를 상기 제1 메모리 영역에 프로그램하거나 상기 제2 메모리 영역에 프로그램하는 단계를 포함한다.
본 발명의 다른 실시 예에 따른 제1 메모리 영역과 제2 메모리 영역을 포함하는 데이터 저장 장치의 동작 방법은, 입력된 데이터를 상기 제1 메모리 영역에 버퍼 프로그램하는 단계; 및 상기 제1 메모리 영역에 임시 프로그램된 데이터를 상기 제2 메모리 영역에 메인 프로그램하는 단계를 포함하되, 상기 제1 메모리 영역의 여유 공간에 따라 상기 버퍼 프로그램하는 단계를 선택적으로 수행한다.
본 발명의 실시 예에 따르면, 데이터 저장 장치의 동작 속도가 향상될 수 있다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다.
도 2는 도 1의 데이터 저장 장치 컨트롤러를 예시적으로 보여주는 블럭도이다.
도 3은 도 2의 동작 메모리 장치에서 구동되는 펌웨어를 예시적으로 설명하기 위한 도면이다.
도 4는 본 발명의 실시 예에 따른 데이터 저장 장치의 프로그램 방법을 예시적으로 설명하기 위한 순서도이다.
도 5은 본 발명의 다른 실시 예에 따른 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다.
도 6은 본 발명의 실시 예에 따른 메모리 카드를 예시적으로 보여주는 도면이다.
도 7은 도 6에 도시된 메모리 카드의 내부 구성 및 호스트 장치와의 연결 관계를 예시적으로 보여주는 블럭도이다.
도 8은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 예시적으로 보여주는 블럭도이다.
도 9는 도 8에 도시된 SSD 컨트롤러를 예시적으로 보여주는 블록도이다.
도 10은 본 발명의 실시 예에 따른 데이터 저장 장치가 장착되는 컴퓨터 시스템을 예시적으로 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 본 명세서에서 특정한 용어들이 사용되었으나. 이는 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미 한정이나 특허 청구 범위에 기재된 본 발명의 권리 범위를 제한하기 위하여 사용된 것은 아니다.
본 명세서에서 ‘및/또는’이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, ‘연결되는/결합되는’이란 표현은 다른 구성요소와 직접적으로 연결되거나 다른 구성요소를 통해서 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 ‘포함한다’ 또는 ‘포함하는’으로 언급된 구성요소, 단계, 동작 및 소자는 하나 이상의 다른 구성요소, 단계, 동작 및 소자의 존재 또는 추가를 의미한다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다. 도 1을 참조하면, 데이터 처리 시스템(100)은 호스트 장치(110) 및 데이터 저장 장치(120)를 포함한다.
예시적으로, 호스트 장치(110)는 휴대폰, MP3 플레이어 등과 같은 휴대용 전자 장치들 또는 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 빔 프로젝터 등과 같은 전자 장치들을 포함한다.
데이터 저장 장치(120)는 호스트 장치(110)의 요청에 응답하여 동작하도록 구성된다. 데이터 저장 장치(120)는 호스트 장치(110)에 의해서 액세스되는 데이터를 저장하도록 구성된다. 즉, 데이터 저장 장치(120)는 호스트 장치(110)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다.
데이터 저장 장치(120)는 컨트롤러(130) 및 불휘발성 메모리 장치(140)를 포함한다. 컨트롤러(130)와 데이터 저장 매체(140)는 다양한 인터페이스를 통해 호스트 장치(110)와 연결되는 메모리 장치로 구성될 수 있다. 또는 컨트롤러(130)와 데이터 저장 매체(140)는 솔리드 스테이트 드라이브(Solid State Drive: SSD)로 구성될 수 있다.
컨트롤러(130)는 호스트 장치(110)로부터의 요청에 응답하여 불휘발성 메모리 장치(140)를 제어하도록 구성된다. 예를 들면, 컨트롤러(130)는 불휘발성 메모리 장치(140)로부터 독출된 데이터를 호스트 장치(110)로 제공하도록 구성된다. 다른 예로서, 컨트롤러(130)는 호스트 장치(110)로부터 제공된 데이터를 불휘발성 메모리 장치(140)에 저장하도록 구성된다. 이러한 동작을 위해서, 컨트롤러(130)는 불휘발성 메모리 장치(140)의 읽기, 프로그램(또는, 쓰기) 및 소거 동작을 제어하도록 구성된다.
예시적으로, 불휘발성 메모리 장치(140)는 플래시 메모리 장치로 구성될 것이다. 불휘발성 메모리 장치(140)는 제1 영역(141)과 제2 영역(142)으로 구분된다. 제1 영역(141)과 제2 영역(142) 각각은 복수의 메모리 셀들을 포함한다. 이러한 메모리 셀들 각각은 셀당 1-비트의 데이터 또는 2-비트 이상의 데이터를 저장할 수 있다. 1-비트의 데이터를 저장할 수 있는 메모리 셀은 싱글 레벨 셀(single level cell: SLC)이라 불린다. 싱글 레벨 셀(SLC)은 소거 상태 및 하나의 프로그램 상태에 대응하는 문턱 전압을 갖도록 프로그램된다. 2-비트 이상의 데이터를 저장할 수 있는 메모리 셀은 멀티 레벨 셀(multi level cell: MLC)이라 불린다. 멀티 레벨 셀(MLC)은 소거 상태 및 복수의 프로그램 상태들 중 어느 하나에 대응하는 문턱 전압을 갖도록 프로그램된다.
제1 영역(141)에 포함된 메모리 셀들의 셀당 저장가능한 비트 수는 제 2 영역(142)에 속한 메모리 셀들의 셀당 저장가능한 비트 수보다 작을 것이다. 예를 들면, 제1 영역(141)에 포함된 메모리 셀들은 셀당 1-비트 데이터를 저장할 수 있고, 제2 영역(142)에 포함된 메모리 셀들은 셀당 2-비트 이상의 데이터를 저장할 수 있다. 다른 예로서, 제1 영역(141)에 포함된 메모리 셀들은 셀당 2-비트 데이터를 저장할 수 있고, 제2 영역(142)에 포함된 메모리 셀들은 셀당 3-비트 이상의 데이터를 저장할 수 있다.
제1 영역(141)과 제2 영역(142)에 포함된 메모리 셀들의 셀당 저장가능한 비트 수가 서로 다르기 때문에, 제1 영역(141)과 제2 영역(142)은 서로 다른 타입(type)의 메모리 장치로 구성될 수 있다. 예를 들면, 제1 영역(141)은 싱글 레벨 셀(SLC) 메모리 장치로 구성될 수 있다. 그리고 제2 영역(142)은 멀티 레벨 셀(MLC) 메모리 장치로 구성될 수 있다. 다른 예로서, 제1 영역(141)과 제2 영역(142)은 하이브리드 메모리 장치로 구성될 수 있다. 여기에서, 하이브리드 메모리 장치란 메모리 셀이 싱글 레벨 셀(SLC) 또는 멀티 레벨 셀(MLC) 중 어느 하나로 선택되어 사용될 수 있는 메모리 장치를 의미한다. 이러한 경우, 제1 영역(141)은 싱글 레벨 셀(SLC) 방식으로 사용되고, 제2 영역(142)은 멀티 레벨 셀(MLC) 방식으로 사용될 수 있다.
제1 영역(141)과 제2 영역(142)에 포함된 메모리 셀들의 셀당 저장가능한 비트 수가 서로 다르기 때문에, 제1 영역(141)에 포함된 메모리 셀들은 제2 영역(142)에 포함된 메모리 셀들과 서로 다른 방식으로 액세스된다. 예시적으로, 제1 영역(141)에 포함된 메모리 셀들이 셀당 1-비트 데이터를 저장하고, 제2 영역(142)에 속한 메모리 셀들이 셀당 2-비트 데이터를 저장하는 경우를 가정하자. 이 경우, 제1 영역(141)에 포함된 메모리 셀들은 싱글 레벨 셀(SLC) 방식으로 프로그램되고, 제2 영역(142)에 포함된 메모리 셀들은 멀티 레벨 셀(MLC) 방식으로 프로그램될 수 있다. 또한, 제1 영역(141)에 포함된 메모리 셀들은 싱글 레벨 셀(SLC) 방식으로 독출되고, 제2 영역(142)에 포함된 메모리 셀들은 멀티 레벨 셀(SLC) 방식으로 독출될 수 있다.
제1 영역(141)에 포함된 메모리 셀들의 셀당 저장 가능한 비트 수가 제2 영역(142)에 포함된 메모리 셀들의 셀당 저장 가능한 비트 수보다 작기 때문에, 제1 영역(141)에 포함된 메모리 셀들의 프로그램 속도는 제2 영역(142)에 포함된 메모리 셀들의 프로그램 속도보다 빠를 것이다.
이러한 특성을 이용하여, 컨트롤러(130)는 호스트 장치(110)로부터 제공된 데이터를 제1 영역(141)에 우선적으로 프로그램한다. 이를 버퍼 프로그래밍(BP)이라 정의한다. 경우에 따라서, 버퍼 프로그래밍(BP)에 사용되는 제1 영역(141)은 버퍼 영역 또는 로그 영역이라 불릴 수 있다. 컨트롤러(130)는 호스트 장치(110)로 쓰기 요청에 대한 응답을 전송한 이후에, 제1 영역(141)에 임시 저장된 데이터를 제2 영역(142)에 프로그램한다. 예를 들면, 컨트롤러(130)는 호스트 장치(110)의 요청이 없는 유휴 시간 동안 제1 영역(141)에 저장된 데이터를 제2 영역(142)에 프로그램한다. 이를 메인 프로그래밍(MP)이라 정의한다. 경우에 따라서, 메인 프로그래밍(MP)에 사용되는 제2 영역(142)은 데이터 영역이라 불릴 수 있다.
버퍼 프로그래밍(BP) 동작과 메인 프로그래밍(MP) 동작을 통해 호스트 장치(110)로터 제공된 데이터를 프로그램하면, 호스트 장치(110)의 쓰기 요청에 빠르게 응답할 수 있다. 따라서, 데이터 저장 장치(120)의 동작 속도는 빨라질 수 있다. 만약, 제1 영역(141)의 여유 공간이 버퍼 프로그래밍(BP) 동작을 수행하기에 충분하지 않다면, 제1 영역(141)의 여유 공간을 확보하고 버퍼 프로그래밍(BP) 동작을 수행해야한다. 즉, 제1 영역(141)의 여유 공간이 충분하지 못한 경우, 호스트 장치(110)의 쓰기 요청에 빠르게 응답할 수 없는 경우가 발생될 수 있다.
본 발명의 실시 예에 따른 버퍼 프로그램 동작에 따르면, 제1 영역(141)의 여유 공간에 따라 버퍼 프로그래밍(BP) 동작의 수행 여부가 결정된다. 예를 들면, 제1 영역(141)의 여유 공간이 충분한 경우, 쓰기 요청된 데이터는 버퍼 프로그래밍(BP)과 메인 프로그래밍(MP) 동작을 통해서 저장될 수 있다. 다른 예로서, 제1 영역(141)의 여유 공간이 충분하지 않은 경우, 쓰기 요청된 데이터는 제1 영역(141)의 여유 공간을 확보하는 데 소모되는 비용에 따라 메인 프로그래밍(MP) 동작만을 통해서 저장될 수 있다. 본 발명의 실시 예에 따른 선택적인 버퍼 프로그래밍(BP) 동작은 이하에서 상세히 설명될 것이다.
도 2는 도 1의 데이터 저장 장치 컨트롤러를 예시적으로 보여주는 블럭도이다. 도 2를 참조하면, 컨트롤러(130)는 마이크로 컨트롤러 유닛(Micro Controller Unit, 이하, "MCU"라 칭함, 131) 및 동작 메모리 장치(135)를 포함한다. 그러나 컨트롤러(130)의 구성 요소가 언급된 구성 요소들에 국한되지 않음은 잘 이해될 것이다. 예를 들면, 컨트롤러(130)는 호스트 인터페이스, 메모리 인터페이스, 에러 정정 코드 유닛(ECC unit) 등을 더 포함할 수 있다.
MCU(131)는 컨트롤러(130)의 제반 동작을 제어한다. MCU(131)는 컨트롤러(130)의 제반 동작을 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 이러한 펌웨어는 동작 메모리 장치(135)에 로딩되어 구동된다.
동작 메모리 장치(135)에는 컨트롤러(130)를 제어하기 위한 펌웨어 및 데이터가 저장된다. 동작 메모리 장치(135)는 캐시(cache), DRAM, SRAM, ROM, 노어 플래시 메모리 장치들 중 적어도 하나를 포함한다. 본 발명의 실시 예에 따르면, 동작 메모리 장치(135)에는 플래시 변환 계층(Flash Translation Layer: FTL)이 저장된다. 호스트 장치(도 1의 110 참조)로부터 어떠한 요청이 있을 때, 플래시 변환 계층(FTL)은 MCU(131)에 의해서 구동된다.
도 3은 도 2의 동작 메모리 장치에서 구동되는 펌웨어를 예시적으로 설명하기 위한 도면이다. 도 3의 설명에 있어서, 불휘발성 메모리 장치(도 1의 140)는 플래시 메모리 장치로 구성되는 것을 예시한다.
플래시 메모리 장치(140)는 구조적인 특징으로 인해서 페이지(page) 단위로 읽기 또는 프로그램 동작을 수행한다. 그리고 플래시 메모리 장치(140)는 구조적인 특징으로 인해서 블럭(block) 단위로 소거 동작을 수행한다. 또한, 플래시 메모리 장치(140)는 덮어쓰기(overwrite)가 불가능하다. 즉, 데이터가 저장된 플래시 메모리 장치(140)의 메모리 셀은 새로운 데이터를 저장하기 위해서 소거되어야 한다.
플래시 메모리 장치(140)의 이러한 특징들 때문에, 데이터 저장 매체로서 플래시 메모리 장치(140)를 포함하는 데이터 저장 장치(도 1의 120)는 호스트 장치(도 1의 110)와의 호환성을 보장하기 위해서 디스크 에뮬레이션 소프트웨어(disk emulation software)라 불리는 추가적인 소프트웨어를 필요로 한다. 즉, 플래시 메모리 장치(140)를 포함하는 데이터 저장 장치(120)는 호스트 장치(110)와의 호환성을 보장하기 위해서 플래시 변환 계층(FTL)과 같은 펌웨어를 운영한다.
플래시 변환 계층(FTL)은 호스트 장치(110)의 파일 시스템으로부터 요청되는 액세스(예를 들면, 읽기 및 쓰기 동작)에 응답하여 데이터 저장 장치(120)가 동작 될 수 있도록 플래시 메모리 장치의 읽기, 프로그램, 소거 동작 등을 관리한다. 이로 인해서, 호스트 장치(110)의 파일 시스템은 플래시 메모리 장치를 포함하는 데이터 저장 장치(120)를 일반적인 데이터 저장 장치로 인식할 수 있다.
도 3을 참조하면, 플래시 변환 계층(FTL)은 관리 데이터와 복수의 모듈들(mudules)을 포함한다. 예를 들면, 플래시 변환 계층(FTL)은 어드레스 맵핑 테이블(135_1), 가비지 컬렉션 모듈(135_2), 웨어-레벨링 모듈(135_3) 및 배드 블럭 관리 모듈(135_4)로 구성될 수 있다. 하지만, 플래시 변환 계층(FTL)의 구성이 앞서 언급된 모듈들에 국한되지 않음은 잘 이해될 것이다. 예를 들면, 플래시 변환 계층(FTL)은 복수의 플래시 메모리 장치들을 병렬적으로 동작시키기 위한 인터리빙 모듈, 예상치 못한 전원 차단에 대비하기 위한 서든 파워 오프 관리 모듈 등을 더 포함할 수 있다.
호스트 장치(110)가 데이터 저장 장치(120)를 액세스하는 경우(예를 들면, 읽기 또는 쓰기 동작을 요청하는 경우), 호스트 장치(110)는 논리 어드레스(logical address)를 데이터 저장 장치(120)로 제공한다. 플래시 변환 계층(FTL)은 제공된 논리 어드레스를 플래시 메모리 장치(140)의 물리 어드레스(physical address)로 변환하고, 변환된 물리 어드레스를 참조하여 요청된 동작을 수행한다. 플래시 변환 계층(FTL)은 이러한 어드레스 변환 동작을 위해서 어드레스 변환 데이터, 즉, 어드레스 맵핑 테이블(135_1)을 관리한다.
가비지 컬렉션 모듈(135_2)은 조각난 데이터들이 저장된 블럭들을 관리한다. 플래시 메모리 장치(140)는 덮어쓰기가 불가능하고, 프로그램 단위보다 소거 단위가 더 크다. 그러한 까닭에, 플래시 메모리 장치(140)는 저장 공간이 일정한 한계에 다다르면 임의의 빈 공간 이용하여 물리적으로 서로 상이한 위치에 분산되어 있는 유효 데이터를 동일한 어드레스 영역으로 모으는 작업을 필요로 한다. 가비지 컬렉션 모듈(135_4)은 복수의 쓰기 동작들과 복수의 소거 동작들을 수행하여 조각난 유효 데이터를 동일한 어드레스 영역으로 모으는 작업을 수행한다.
웨어-레벨링 모듈(135_3)은 플래시 메모리 장치(140)의 블럭들에 대한 마모도(wear-level)를 관리한다. 프로그램 그리고 소거 동작에 의해서 플래시 메모리 장치(140)의 메모리 셀들은 노화(aging)된다. 노화된 메모리 셀, 즉, 마모된 메모리 셀은 결함(예를 들면, 물리적 결함)을 야기할 것이다. 웨어-레벨링 모듈(135_3)은 플래시 메모리 장치(140)의 특정 블럭이 다른 블럭들보다 빨리 마모되는 것을 방지하기 위해서 블럭들 각각의 소거-쓰기 횟수(erase-write count)가 평준화 되도록 관리한다.
배드 블럭 관리 모듈(135_4)은 플래시 메모리 장치(140)의 블럭들 중 결함이 발생된 블럭을 관리한다. 앞서 설명된 바와 같이, 마모된 메모리 셀은 결함(예를 들면, 물리적 결함)이 발생될 수 있다. 결함이 발생된 메모리 셀에 저장된 데이터는 정상적으로 읽혀질 수 없다. 또한, 결함이 발생된 메모리 셀에는 데이터가 정상적으로 저장되지 않는다. 배드 블럭 관리 모듈(135_4)은 결함이 발생된 메모리 셀을 포함하는 블럭의 사용을 차단하도록 관리한다.
앞서 설명된 바와 같이, 플래시 메모리 장치(140)는 구조적인 특징으로 인해서 데이터 덮어쓰기(overwrite)를 지원하지 않는다. 즉, 프로그램된 상태의 메모리 셀의 데이터를 갱신하는 것이 불가능하다. 따라서, 플래시 메모리 장치(140)의 메모리 셀에 데이터를 프로그램하기 위해서는 소거 동작이 선행되어야 한다. 이를 프로그램 전 소거 동작(erase-before-program)이라 한다. 즉, 플래시 메모리 장치(140)의 프로그램된 상태의 메모리 셀은 데이터가 프로그램되기 전에, 초기 상태 또는 소거 상태로 되돌려져야 한다.
그러나 플래시 메모리 장치(140)의 소거 동작은 긴 시간을 필요로 한다. 그러한 까닭에, 데이터 저장 장치(120)의 컨트롤러(도 1의 130)는 프로그램된 상태의 메모리 셀을 소거한 후, 소거된 메모리 셀에 데이터를 다시 프로그램하지 않는다. 대신, 데이터 저장 장치(120)의 컨트롤러(130)는 프로그램된 상태의 메모리 셀에 쓰여질 데이터를 소거 상태로 되돌려진 메모리 셀에 프로그램한다.
데이터 저장 장치 컨트롤러의 이러한 동작으로 인해서, 플래시 메모리 장치의 메모리 셀들은 유효한 데이터와 무효한 데이터 모두를 저장하게 된다. 경우에 따라서, 데이터 저장 장치의 컨트롤러는 유효한 데이터들을 한 곳에 모으고, 무효한 데이터들을 소거하는 병합 동작을 수행한다. 이러한 병합 동작은, 가비지 컬렉션 동작, 웨어-레벨링 동작, 배드 블럭 처리 동작 중에 발생될 수 있다.
앞서 설명된 바와 같이, 불휘발성 메모리 장치(140)의 제1 영역(141)의 여유 공간이 버퍼 프로그래밍(BP) 동작을 수행하기에 충분하지 않다면, 제1 영역(141)의 여유 공간을 확보하고 버퍼 프로그래밍(BP) 동작을 수행해야 한다. 예를 들면, 제1 영역(141)의 여유 공간을 확보하기 위해서 제1 영역(141)에 대한 병합 동작을 수행한 후에, 버퍼 프로그램(BP) 동작을 수행해야 한다. 예시적으로, 병합 동작이 수행되면, 제1 영역(141)에 저장된 유효 데이터는 제2 영역(142)으로 복사되고, 제1 영역(141)은 소거될 수 있다.
제1 영역(141)의 여유 공간을 확보하기 위한 병합 동작으로 인해서 제1 비용(예를 들면, 제1 시간)이 소모되는 것을 가정하자. 제1 영역(141)의 확보된 여유 공간에 호스트 장치(110)로부터 제공된 데이터를 버퍼 프로그램(BP)하는 데 제2 비용(예를 들면, 제2 시간)이 소모되는 것을 가정하자. 그리고, 버퍼 프로그래밍(BP) 동작 없이 메인 프로그래밍(MP) 동작만을 수행하여 호스트 장치(110)로부터 제공된 데이터를 프로그램하는 데 제3 비용(예를 들면, 시간)이 소모되는 것을 가정하자. 제3 비용이 제1 비용과 제2 비용의 합보다 작다면, 버퍼 프로그램(BP) 동작 없이 메인 프로그램(MP) 동작을 직접 수행하는 것이 더 유리할 수 있다. 따라서, 본 발명의 실시 예에 따르면, 제1 영역(141)의 여유 공간을 확보하는 데 소모되는 비용에 따라 버퍼 프로그래밍(BP) 동작이 선택적으로 수행된다.
도 4는 본 발명의 실시 예에 따른 데이터 저장 장치의 프로그램 방법을 예시적으로 설명하기 위한 순서도이다. 제1 영역(도 1의 141)의 여유 공간에 따라 버퍼 프로그래밍(BP) 동작을 선택적으로 수행하는 컨트롤러(도 1의 130)의 제어 방법이도 4에 도시된다. 도 4를 설명함에 있어서, 제1 영역은 싱글 레벨 셀(SLC) 영역이고, 제2 영역은 멀티 레벨 셀(MLC) 영역인 것을 가정한다. 그러나, 제1 영역에 포함된 메모리 셀은 제2 영역에 포함된 메모리 셀보다 셀당 저장가능한 비트 수가 작거나, 프로그램 속도가 빠르거나, 또는 셀당 저장가능한 비트 수가 작고 프로그램 속도가 빠른 메모리 셀로 구성될 수 있다.
S110 단계에서, 컨트롤러(130)는 호스트 장치(도 1의 110)로부터 데이터를 수신한다.
S120 단계에서, 컨트롤러(130)는 수신된 데이터를 제1 영역에 프로그램하기 위해서 병합 동작이 필요한지를 판단한다. 즉, 컨트롤러(130)는 제1 영역의 여유 공간이 버퍼 프로그래밍(BP) 동작을 수행하기에 충분한지의 여부를 판단한다. 제1 영역에 병합 동작이 필요하지 않다고 판단된 경우(No), 절차는 S170 단계로 진행된다. 즉, 제1 영역의 여유 공간이 버퍼 프로그래밍(BP) 동작을 수행하기에 충분하다고 판단된 경우(No), 컨트롤러(130)는 수신된 데이터를 제1 영역에 프로그램한다. 반면, 제1 영역에 병합 동작이 필요하지 않다고 판단된 경우(Yes), 절차는 S130 단계로 진행된다.
S130 단계에서, 컨트롤러(130)는 제1 영역에 대한 병합 동작을 수행하는 데 소모되는 제1 비용과, 수신된 데이터를 제1 영역에 프로그램하는 데 소모되는 제2 비용을 계산한다.
S140 단계에서, 컨트롤러(140)는 수신된 데이터를 제2 영역에 프로그램하는 데 소모되는 제3 비용을 계산한다.
S150 단계에서, 컨트롤러(140)는 제3 비용이 제1 비용과 제2 비용의 합보다 큰지의 여부를 판단한다. 제3 비용이 제1 비용과 제2 비용의 합보다 크거나 같다고 판단된 경우(Yes), 절차는 S170 단계로 진행된다. 즉, 수신된 데이터를 버퍼 프로그래밍(BP) 없이 제2 영역에 곧바로 메인 프로그래밍(MP)하는 데 소모되는 비용이, 제1 영역에 대한 병합 동작을 수행하고, 여유 공간이 확보된 제1 영역에 수신된 데이터를 버퍼 프로그래밍(BP)하는 데 소모되는 비용보다 크거나 같다고 판단된 경우, 컨트롤러(130)는 수신된 데이터를 제1 영역에 버퍼 프로그램한다. 반면, 제3 비용이 제1 비용과 제2 비용의 합보다 작다고 판단된 경우(No), 절차는 S160 단계로 진행된다.
S160 단계에서, 컨트롤러(140)는 수신된 데이터를 제2 영역에 프로그램한다. 즉, 수신된 데이터를 버퍼 프로그래밍(BP) 없이 제2 영역에 곧바로 메인 프로그래밍(MP)하는 데 소모되는 비용이, 제1 영역에 대한 병합 동작을 수행하고, 여유 공간이 확보된 제1 영역에 수신된 데이터를 버퍼 프로그래밍(BP)하는 데 소모되는 비용보다 작다고 판단된 경우, 컨트롤러(130)는 수신된 데이터를 제2 영역에 메인 프로그램한다.
도 5는 본 발명의 다른 실시 예에 따른 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다. 도 5를 참조하면, 데이터 처리 시스템(1000)은 호스트 장치(1100)와 데이터 저장 장치(1200)를 포함한다. 데이터 저장 장치(1200)는 컨트롤러(1210) 및 불휘발성 메모리 장치(1220)를 포함한다. 데이터 저장 장치(1200)는 데스크톱 컴퓨터, 노트북, 디지털 카메라, 휴대폰, MP3 플레이어, 게임기 등과 같은 호스트 장치(1100)에 접속되어 사용될 수 있다. 데이터 저장 장치(1200)는 메모리 시스템이라고도 불린다.
데이터 저장 장치(1200)는 본 발명의 실시 예에 따른 프로그램 동작을 수행할 것이다. 따라서, 데이터 저장 장치(1200)의 성능이 향상될 수 있다.
컨트롤러(1210)는 호스트 장치(1100)로부터의 요청에 응답하여 불휘발성 메모리 장치(1220)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1210)는 불휘발성 메모리 장치(1220)의 읽기, 프로그램 또는 소거 동작을 제어하도록 구성된다. 컨트롤러(1210)는 불휘발성 메모리 장치(1220)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1210)는 호스트 인터페이스(1211), 중앙 처리 장치(1212), 메모리 인터페이스(1213), 램(1214) 및 에러 정정 코드 유닛(1215)과 같은 잘 알려진 구성 요소들을 포함할 수 있다.
중앙 처리 장치(1212)는 호스트 장치의 요청에 응답하여 컨트롤러(1210)의 제반 동작을 제어하도록 구성된다. 램(1214)은 중앙 처리 장치(1212)의 동작 메모리(working memory)로써 이용될 수 있다. 램(1214)은 불휘발성 메모리 장치(1220)로부터 읽혀진 데이터 또는 호스트 장치(1100)로부터 제공된 데이터를 임시로 저장할 수 있다.
호스트 인터페이스(1211)는 호스트 장치(1100)와 컨트롤러(1210)를 인터페이싱하도록 구성된다. 예를 들면, 호스트 인터페이스(1211)는 USB(Universal Serial Bus) 프로토콜, MMC(Multimedia Card) 프로토콜, PCI(Peripheral Component Interconnection) 프로토콜, PCI-E(PCI-Express) 프로토콜, PATA(Parallel Advanced Technology Attachment) 프로토콜, SATA(Serial ATA) 프로토콜, SCSI(Small Computer System Interface) 프로토콜, SAS(Serial SCSI) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 호스트 장치(1100)와 통신하도록 구성될 수 있다.
메모리 인터페이스(1213)는 컨트롤러(1210)와 불휘발성 메모리 장치(1220)를 인터페이싱하도록 구성된다. 메모리 인터페이스(1213)는 불휘발성 메모리 장치(1220)에 커맨드 및 어드레스를 제공하도록 구성된다. 그리고 메모리 인터페이스(1213)는 불휘발성 메모리 장치(1220)와 데이터를 주고 받도록 구성된다.
에러 정정 코드 유닛(1215)은 불휘발성 메모리 장치(1220)로부터 독출된 데이터의 오류를 검출하도록 구성된다. 그리고 에러 정정 코드 유닛(1215)은 검출된 에러가 정정 범위 내이면, 검출된 오류를 정정하도록 구성된다. 한편, 에러 정정 코드 유닛(1215)은 메모리 시스템(1000)에 따라 컨트롤러(1210) 내에 구비되거나 밖에 구비될 수 있다.
컨트롤러(1210) 및 불휘발성 메모리 장치(1220)는 솔리드 스테이트 드라이브(solid state drive: SSD)로 구성될 수 있다.
다른 예로서, 컨트롤러(1210) 및 불휘발성 메모리 장치(1220)는 하나의 반도체 장치로 집적되어, 메모리 장치로 구성될 수 있다. 예를 들면, 컨트롤러(1210) 및 데이터 저장 매체(1220)는 하나의 반도체 장치로 집적되어 PCMCIA(personal computer memory card international association) 카드, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick), 멀티 미디어(multi media) 카드(MMC, RS-MMC, MMC-micro), SD(secure digital) 카드(SD, Mini-SD, Micro-SD), UFS(niversal flash storage) 등으로 구성될 수 있다.
다른 예로서, 컨트롤러(1210) 또는 불휘발성 메모리 장치(1220)는 다양한 형태들의 패키지(package)로 실장될 수 있다. 예를 들면, 컨트롤러(1200) 또는 데이터 저장 매체(1900)는 POP(package on package), ball grid arrays(BGAs), chip scale packages(CSPs), plastic leaded chip carrier(PLCC), plastic dual in-line package(PDIP), die in waffle pack, die in wafer form, chip on board(COB), ceramic dual in-line package(CERDIP), plastic metric quad flat package(MQFP), thin quad flat package(TQFP), small outline IC(SOIC), shrink small outline package(SSOP), thin small outline package(TSOP), thin quad flat package(TQFP), system in package(SIP), multi chip package(MCP), wafer-level fabricated package(WFP), wafer-level processed stack package(WSP) 등과 같은 방식으로 패키지되어 실장될 수 있다.
도 6은 본 발명의 실시 예에 따른 메모리 카드를 예시적으로 보여주는 도면이다. 도 6은 메모리 카드 중에서 SD(secure digital) 카드의 외형을 보여준다.
도 6을 참조하면, SD 카드는 1개의 커맨드 핀(예를 들면, 2번 핀), 1개의 클럭 핀(예를 들면, 5번 핀), 4개의 데이터 핀(예를 들면, 1, 7, 8, 9번 핀), 그리고 3개의 전원 핀(예를 들면, 3, 4, 6번 핀)을 포함한다.
커맨드 핀(2번 핀)을 통해 커맨드 및 응답 신호(response signal)가 전달된다. 일반적으로, 커맨드는 호스트 장치로부터 SD 카드로 전송되고, 응답 신호는 SD 카드로부터 호스트 장치로 전송된다.
데이터 핀(1, 7, 8, 9번 핀)은 호스트 장치로부터 전송되는 데이터를 수신하기 위한 수신(Rx) 핀들과 호스트 장치로 데이터를 전송하기 위한 송신(Tx) 핀들로 구분된다. 수신(Rx) 핀들과 송신(Tx) 핀들 각각은 차동 신호를 전송하기 위해서 쌍으로 구비된다.
SD 카드는 본 발명의 실시 예에 따른 프로그램 동작을 수행할 것이다. 따라서, SD 카드의 성능이 향상될 수 있다.
도 7은 도 6에 도시된 메모리 카드의 내부 구성 및 호스트 장치와의 연결 관계를 예시적으로 보여주는 블럭도이다. 도 7을 참조하면, 데이터 처리 시스템(2000)은 호스트 장치(2100)와 메모리 카드(2200)를 포함한다. 호스트 장치(2100)는 호스트 컨트롤러(2110) 및 호스트 접속 유닛(2120)을 포함한다. 메모리 카드(2200)는 카드 접속 유닛(2210), 카드 컨트롤러(2220), 그리고 메모리 장치(2230)를 포함한다.
호스트 접속 유닛(2120) 및 카드 접속 유닛(2210)은 복수의 핀들로 구성된다. 이러한 핀들은 커맨드 핀, 클럭 핀, 데이터 핀, 전원 핀을 포함한다. 핀의 수는 메모리 카드(2200)의 종류에 따라 달라진다.
호스트 장치(2100)는 메모리 카드(2200)에 데이터를 저장하거나, 메모리 카드(2200)에 저장된 데이터를 읽는다.
호스트 컨트롤러(2110)는 쓰기 커맨드(CMD), 호스트 장치(2100) 내의 클럭 발생기(도시되지 않음)로부터 발생된 클럭 신호(CLK), 그리고 데이터(DATA)를 호스트 접속 유닛(2120)을 통해서 메모리 카드(2200)로 전송한다. 카드 컨트롤러(2220)는 카드 접속 유닛(2210)을 통해서 수신된 쓰기 커맨드에 응답하여 동작한다. 카드 컨트롤러(2220)는 수신된 클럭 신호(CLK)에 따라 카드 컨트롤러(2220) 내의 클럭 발생기(도시되지 않음)로부터 발생된 클럭 신호를 이용하여 수신된 데이터(DATA)를 메모리 장치(2230)에 저장한다.
호스트 컨트롤러(2110)는 읽기 커맨드(CMD), 호스트 장치(2100) 내의 클럭 발생기(도시되지 않음)로부터 발생된 클럭 신호(CLK)를 호스트 접속 유닛(2120)을 통해서 메모리 카드(2200)로 전송한다. 카드 컨트롤러(2220)는 카드 접속 유닛(2210)을 통해서 수신된 읽기 커맨드에 응답하여 동작한다. 카드 컨트롤러(2220)는 수신된 클럭 신호(CLK)에 따라 카드 컨트롤러(2220) 내의 클럭 발생기(도시되지 않음)로부터 발생된 클럭 신호를 이용하여 메모리 장치(2230)로부터 데이터를 읽고, 읽은 데이터를 호스트 컨트롤러(2110)로 전송한다.
도 8은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 예시적으로 보여주는 블럭도이다. 도 8을 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 솔리드 스테이트 드라이브(solid state drive, 이하, SSD라 칭함, 3200)를 포함한다.
SSD(3200)는 SSD 컨트롤러(3210), 버퍼 메모리 장치(3220), 불휘발성 메모리 장치들(3231~323n), 전원 공급기(3240), 신호 커넥터(3250), 전원 커넥터(3260)를 포함한다.
SSD(3200)는 호스트 장치(3100)의 요청에 응답하여 동작한다. 즉, SSD 컨트롤러(3210)는 호스트 장치(3100)로부터의 요청에 응답하여 불휘발성 메모리 장치들(3231~323n)을 액세스하도록 구성된다. 예를 들면, SSD 컨트롤러(3210)는 불휘발성 메모리 장치들(3231~323n)의 읽기, 프로그램 그리고 소거 동작을 제어하도록 구성된다. 또한, SSD 컨트롤러(3210)는 본 발명의 실시 예에 따른 프로그램 동작을 수행할 것이다. 따라서, SSD(3200)의 성능이 향상될 수 있다.
버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~323n)에 저장될 데이터를 임시 저장하도록 구성된다. 또한, 버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~323n)로부터 읽혀진 데이터를 임시 저장하도록 구성된다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 SSD 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 불휘발성 메모리 장치들(3231~323n)로 전송된다.
불휘발성 메모리 장치들(3231~323n)은 SSD(3200)의 저장 매체로써 사용된다. 불휘발성 메모리 장치들(3231~323n) 각각은 복수의 채널들(CH1~CHn)을 통해 SSD 컨트롤러(3210)와 연결된다. 하나의 채널에는 하나 또는 그 이상의 불휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 불휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 것이다.
전원 공급기(3240)는 전원 커넥터(3260)를 통해 입력된 전원(PWR)을 SSD(3200) 내부에 제공하도록 구성된다. 전원 공급기(3240)는 보조 전원 공급기(3241)를 포함한다. 보조 전원 공급기(3241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(3200)가 정상적으로 종료될 수 있도록 전원을 공급하도록 구성된다. 보조 전원 공급기(3241)는 전원(PWR)을 충전할 수 있는 슈퍼 캐패시터들(super capacitors)을 포함할 수 있다.
SSD 컨트롤러(3210)는 신호 커넥터(3250)를 통해서 호스트 장치(3100)와 신호(SGL)를 주고 받는다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등이 포함될 것이다. 신호 커넥터(3250)는 호스트 장치(3100)와 SSD(3200)의 인터페이스 방식에 따라 PATA(Parallel Advanced Technology Attachment), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), SAS(Serial SCSI) 등의 커넥터로 구성될 수 있다.
도 9는 도 8에 도시된 SSD 컨트롤러를 예시적으로 보여주는 블록도이다. 도 9를 참조하면, SSD 컨트롤러(3210)는 메모리 인터페이스(3211), 호스트 인터페이스(3212), ECC 유닛(3213), 중앙 처리 장치(3214), 그리고 램(3215)을 포함한다.
메모리 인터페이스(3211)는 불휘발성 메모리 장치들(3231~323n)에 커맨드 및 어드레스를 제공하도록 구성된다. 그리고 메모리 인터페이스(3211)는 불휘발성 메모리 장치들(3231~323n)과 데이터를 주고 받도록 구성된다. 메모리 인터페이스(3211)는 중앙 처리 장치(3214)의 제어에 따라 버퍼 메모리 장치(3220)로부터 전달된 데이터를 각각의 채널들(CH1~CHn)로 스캐터링(Scattering)할 수 있다. 그리고 메모리 인터페이스(3211)는 중앙 처리 장치(3214)의 제어에 따라 불휘발성 메모리 장치들(3231~323n)로부터 읽혀진 데이터를 버퍼 메모리 장치(3220)로 전달한다.
호스트 인터페이스(3212)는 호스트 장치(3100)의 프로토콜에 대응하여 SSD(3200)와의 인터페이싱을 제공하도록 구성된다. 예를 들면, 호스트 인터페이스(3212)는 PATA(Parallel Advanced Technology Attachment), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), SAS(Serial SCSI) 프로토콜들 중 어느 하나를 통해 호스트 장치(3100)와 통신하도록 구성될 수 있다. 또한, 호스트 인터페이스(3212)는 호스트 장치(3100)가 SSD(3200)를 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(Disk Emulation) 기능을 수행할 수 있다.
ECC 유닛(3213)은 불휘발성 메모리 장치들(3231~323n)로 전송되는 데이터에 근거하여 패러티 비트를 생성하도록 구성된다. 생성된 패러티 비트는 불휘발성 메모리(3231~323n)의 스페어 영역(spare area)에 저장될 수 있다. ECC 유닛(3213)은 불휘발성 메모리 장치들(3231~323n)로부터 읽혀진 데이터의 에러를 검출하도록 구성된다. 만약, 검출된 에러가 정정 범위 내이면, 검출된 에러를 정정하도록 구성된다.
중앙 처리 장치(3214)는 호스트 장치(3100)로부터 입력된 신호(SGL)를 분석하고 처리하도록 구성된다. 중앙 처리 장치(3214)는 호스트 장치(3100)의 요청에 응답하여 SSD 컨트롤러(3210)의 제반 동작을 제어한다. 중앙 처리 장치(3214)는 SSD(3200)를 구동하기 위한 펌웨어에 따라서 버퍼 메모리 장치(3220) 및 불휘발성 메모리 장치들(3231~323n)의 동작을 제어한다. 램(3215)은 이러한 펌웨어를 구동하기 위한 동작 메모리 장치(working memory device)로써 사용된다.
도 10은 본 발명의 실시 예에 따른 데이터 저장 장치가 장착되는 컴퓨터 시스템을 예시적으로 보여주는 블럭도이다. 도 10을 참조하면, 컴퓨터 시스템(4000)은 시스템 버스(4700)에 전기적으로 연결되는 네트워크 어댑터(4100), 중앙 처리 장치(4200), 데이터 저장 장치(4300), 램(4400), 롬(4500) 그리고 사용자 인터페이스(4600)를 포함한다. 여기에서, 데이터 저장 장치(4300)는 도 1에 도시된 데이터 저장 장치(120), 도 5에 도시된 데이터 저장 장치(1200) 또는 도 8에 도시된 SSD(3200)로 구성될 수 있다.
네트워크 어댑터(4100)는 컴퓨터 시스템(4000)과 외부의 네트워크들 사이의 인터페이싱을 제공한다. 중앙 처리 장치(4200)는 램(4400)에 상주하는 운영 체제(Operating System)나 응용 프로그램(Application Program)을 구동하기 위한 제반 연산 처리를 수행한다.
데이터 저장 장치(4300)는 컴퓨터 시스템(4000)에서 필요한 제반 데이터를 저장한다. 예를 들면, 컴퓨터 시스템(4000)을 구동하기 위한 운영 체제(Operating System), 응용 프로그램(Application Program), 다양한 프로그램 모듈(Program Module), 프로그램 데이터(Program data), 그리고 유저 데이터(User data) 등이 데이터 저장 장치(4300)에 저장된다.
램(4400)은 컴퓨터 시스템(4000)의 동작 메모리 장치로 사용될 수 있다. 부팅 시에 램(4400)에는 데이터 저장 장치(4300)로부터 읽혀진 운영 체제(Operating System), 응용 프로그램(Application Program), 다양한 프로그램 모듈(Program Module)과 프로그램들의 구동에 소요되는 프로그램 데이터(Program data)가 로드된다. 롬(4500)에는 운영 체제(Operating System)가 구동되기 이전부터 활성화되는 기본적인 입출력 시스템인 바이오스(BIOS: Basic Input/Output System)가 저장된다. 유저 인터페이스(4600)를 통해서 컴퓨터 시스템(2000)과 사용자 사이의 정보 교환이 이루어진다.
비록 도면에는 도시되지 않았지만, 컴퓨터 시스템(4000)은 배터리(Battery), 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS) 등과 같은 장치들을 더 포함할 수 있음은 잘 이해될 것이다.
이상에서, 본 발명은 구체적인 실시 예를 통해 설명되고 있으나, 본 발명은 그 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있음은 잘 이해될 것이다. 그러므로, 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위 및 이와 균등한 것들에 의해 정해져야 한다. 본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 잘 이해될 것이다.
100 : 데이터 처리 시스템
110 : 호스트 장치
120 : 데이터 저장 장치
130 : 컨트롤러
140 : 불휘발성 메모리 장치

Claims (17)

  1. 제1 메모리 영역과 제2 메모리 영역을 포함하는 데이터 저장 장치의 동작 방법에 있어서:
    입력된 데이터를 상기 제1 메모리 영역에 프로그램하기 위해서 상기 제1 메모리 영역에 대한 병합 동작이 필요한지를 판단하는 단계;
    상기 제1 메모리 영역에 대한 병합 동작이 필요하다고 판단된 경우, 상기 제1 메모리 영역에 대한 병합 동작을 수행하는 데 소모되는 제1 비용과, 상기 입력된 데이터를 상기 제1 메모리 영역에 프로그램하는 데 소모되는 제2 비용을 계산하는 단계;
    상기 제1 메모리 영역에 대한 병합 동작이 필요하다고 판단된 경우, 상기 입력된 데이터를 상기 제2 메모리 영역에 프로그램하는 데 소모되는 제3 비용을 계산하는 단계; 및
    상기 제1 비용과 상기 제2 비용의 합과 상기 제3 비용을 비교한 결과에 따라 상기 입력된 데이터를 상기 제1 메모리 영역에 프로그램하거나 상기 제2 메모리 영역에 프로그램하는 단계를 포함하는 데이터 저장 장치의 동작 방법.
  2. 제1항에 있어서,
    상기 제3 비용이 상기 제1 비용과 상기 제2 비용의 합보다 크거나 같다고 판단된 경우, 상기 입력된 데이터를 상기 제1 메모리 영역에 프로그램하는 데이터 저장 장치의 동작 방법.
  3. 제2항에 있어서,
    상기 데이터 저장 장치의 유휴 시간 동안, 상기 제1 메모리 영역에 프로그램된 데이터를 상기 제2 메모리 영역에 프로그램하는 데이터 저장 장치의 동작 방법.
  4. 제1항에 있어서,
    상기 제3 비용이 상기 제1 비용과 상기 제2 비용의 합보다 작다고 판단된 경우, 상기 입력된 데이터를 상기 제2 메모리 영역에 프로그램하는 데이터 저장 장치의 동작 방법.
  5. 제1항에 있어서,
    상기 제1 메모리 영역에 대한 병합 동작이 필요하지 않다고 판단된 경우, 상기 입력된 데이터를 상기 제1 메모리 영역에 프로그램하는 데이터 저장 장치의 동작 방법.
  6. 제5항에 있어서,
    상기 데이터 저장 장치의 유휴 시간 동안, 상기 제1 메모리 영역에 프로그램된 데이터를 상기 제2 메모리 영역에 프로그램하는 데이터 저장 장치의 동작 방법.
  7. 제1항에 있어서,
    상기 병합 동작은 상기 제1 메모리 영역에 저장된 유효 데이터를 상기 제2 메모리 영역으로 복사하고, 상기 제1 메모리 영역을 소거하는 동작을 포함하는 뎅이터 저장 장치의 동작 방법.
  8. 제1항에 있어서,
    상기 제1 메모리 영역은 상기 입력된 데이터를 임시로 저장하기 위한 버퍼 영역이고, 상기 제2 메모리 영역은 상기 제1 메모리 영역에 임시 저장된 데이터를 저장하기 위한 데이터 영역인 것을 특징으로 하는 데이터 저장 장치의 동작 방법.
  9. 제8항에 있어서,
    상기 제1 메모리 영역과 상기 제2 메모리 영역은 서로 상이한 기록 방식을 통해 제어되는 데이터 저장 장치의 동작 방법.
  10. 제8항에 있어서,
    상기 제1 메모리 영역에 포함된 메모리 셀은 상기 제2 메모리 영역에 포함된메모리 셀보다 셀당 저장 가능한 비트 수가 작거나, 프로그램 속도가 빠르거나, 또는 셀당 저장 가능한 비트 수가 작고 프로그램 속도가 빠른 것을 특징으로 하는 데이터 저장 장치의 동작 방법.
  11. 제1 메모리 영역과 제2 메모리 영역을 포함하는 데이터 저장 장치의 동작 방법에 있어서:
    입력된 데이터를 상기 제1 메모리 영역에 버퍼 프로그램하는 단계; 및
    상기 제1 메모리 영역에 임시 프로그램된 데이터를 상기 제2 메모리 영역에 메인 프로그램하는 단계를 포함하되,
    상기 제1 메모리 영역의 여유 공간에 따라 상기 버퍼 프로그램하는 단계를 선택적으로 수행하는 데이터 저장 장치의 동작 방법.
  12. 제11항에 있어서,
    상기 입력된 데이터를 프로그램할 수 있는 여유 공간이 상기 제1 메모리 영역에 존재하는 경우, 상기 입력된 데이터를 상기 제1 메모리 영역에 버퍼 프로그램하는 단계를 수행하는 데이터 저장 장치의 동작 방법.
  13. 제11항에 있어서,
    상기 입력된 데이터를 프로그램할 수 있는 여유 공간이 상기 제1 메모리 영역에 존재하지 않는 경우, 상기 입력된 데이터를 상기 제2 메모리 영역에 프로그램하는 데이터 저장 장치의 동작 방법.
  14. 제11항에 있어서,
    상기 버퍼 프로그램을 수행하기 위한 상기 제1 메모리 영역의 여유 공간을 판단하는 단계를 더 포함하는 데이터 저장 장치의 동작 방법.
  15. 제14항에 있어서,
    상기 제1 메모리 영역의 여유 공간을 판단하는 단계는,
    상기 제1 메모리 영역에 대한 병합 동작을 수행하는 데 소모되는 제1 시간과, 상기 입력된 데이터를 상기 제1 메모리 영역에 버퍼 프로그램하는 데 소모되는 제2 시간과, 상기 입력된 데이터를 상기 제2 메모리 영역에 직접 메인 프로그램하는 데 소모되는 제3 시간을 계산하는 단계; 및
    상기 제1 시간과 상기 제2 시간의 합과 상기 제3 시간을 비교한 결과에 따라 상기 제1 메모리 영역의 여유 공간을 판단하는 단계를 포함하는 데이터 저장 장치의 동작 방법.
  16. 제15항에 있어서,
    상기 제3 시간이 상기 제1 시간과 상기 제2 시간의 합보다 크거나 같은 경우, 상기 제1 메모리 영역의 여유 공간이 존재하는 것으로 판단하는 데이터 저장 장치의 동작 방법.
  17. 제15항에 있어서,
    상기 제3 시간이 상기 제1 시간과 상기 제2 시간의 합보다 작은 경우, 상기 제1 메모리 영역의 여유 공간이 존재하지 않는 것으로 판단하는 데이터 저장 장치의 동작 방법.
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KR20170099610A (ko) * 2016-02-24 2017-09-01 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법

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