JP5932267B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、ＴＳＶ構造を有する半導体装置及びその製造方法に関する。
LSI（Large Scale Integration）システムの超高密度化に伴い、複数の半導体チップ（例えばメモリチップ）をスタックすることで半導体装置を三次元的に構成することが行われている。このために、TSV（Through Silicon Via：シリコン貫通電極）構造、すなわち半導体チップを貫通するように貫通電極を形成し、この貫通電極の端部を他の半導体チップの電極に接続して三次元構造を形成する技術が採用されている。
TSV構造においては、複数の半導体チップをスタックさせた場合に、半導体チップ間の接続を、貫通電極を介して行うため、接続のためのボンディングパッドやインターポーザ層等が不要となり、半導体装置をより小型化することができる。
特開２０１１−０２９５３５号公報 特開２０１０−２８２５１１号公報 特開２０１０−２８２７０２号公報 特開２００７−０３６０５４号公報
TSV構造を採用した半導体装置、例えばDRAM（Dynamic Random Access Memory）の一例として、現在のワイドI/O DRAMの概略構成を図２に示す。チップの各TSVアレイ部には１２８個の入出力（DQ）回路（ピン）があり、コマンド／アドレス（CMD/ADD）等のための内部バスも１２８ビットで図２(ｃ)のようにSDRAM（Synchronous DRAM）インターフェースで動作する。
ところで、今後高速化が進み、例えば図３（ｃ）に示すようにDDR（Double Data Rate）インターフェースとなった場合、従来のようにDDR化した場合には図３（ａ）、（ｂ）のような２５６個の入出力（DQ）回路の構成が想定される。
しかし、図３の場合、内部バスは２５６×４で従来の倍の内部バス幅となり、かつ、入出力（DQ）回路もSDRAMインターフェースの倍の高速動作のため大きな回路となり、図２の構成に対してチップサイズが大きくなる。
そこで、本発明の課題は、TSV構造を採用し複数のチップをスタックした半導体装置を、改良された入出力形式で提供しようとするものである。
本発明は、複数のチップをスタックしてなり、隣り合うチップ間の接続を、貫通電極を介して行なうTSV構造を持つ半導体装置に適用される。
本発明の態様によれば、各チップは複数のチャンネルに対応した複数のTSVアレイ部を備え、前記複数のTSVアレイ部は、あらかじめ、スタックするチップの数に応じてデータの入出力に寄与するTSVアレイ部と入出力回路に接続されないパススルーのTSVアレイ部とに分けられている。そして、前記スタックするチップの数に応じて２段目以降のチップを面方向に回転させてスタックし、前記パススルーのTSVアレイ部を経由してデータの入出力を行なう構成とすることにより、前記データの入出力に寄与するTSVアレイ部にのみ入出力回路を備える構成とした。
本発明の別の態様によれば、複数のチップをスタックしてなり、隣り合うチップ間の接続を、貫通電極を介して行なうTSV構造を持つ半導体装置の製造方法が提供される。本製造方法においては、各チップには複数のチャンネルに対応した複数のTSVアレイ部を用意し、前記複数のTSVアレイ部を、スタックするチップの数に応じてデータの入出力に寄与するTSVアレイ部と入出力回路に接続されないパススルーのTSVアレイ部とに分け、前記スタックするチップの数に応じて２段目以降のチップを面方向に回転させてスタックし、前記パススルーのTSVアレイ部を経由してデータの入出力を行なうように構成することにより、前記データの入出力に寄与するTSVアレイ部にのみ共有の入出力回路を備えることを特徴とする。
本発明によれば、複数のチップのスタックにより半導体装置を構成する場合の入出力回路数を減らし、面積を縮小することができるという効果を奏する。
本発明が適用される半導体装置の一例を、TSV構造を採用した２つのメモリチップのスタック例により示した図である。 現在のワイドI/O DRAMの概略構成例を示した図である。 DDR化した場合のDRAMの構成例を示した図である。 図１で説明したようなメモリチップの２段スタックに適用した、本発明の第１の実施例を説明するための図である。 本発明の第２の実施例について説明するための図である。 本発明を４段スタックに適用した場合のCS制御について説明するための図である。
本発明の実施形態について説明する前に、図１を参照して、本発明が適用される半導体装置の一例を説明する。
図１は、説明を簡単にするために、２つのメモリチップ（以下、チップと略称する）をスタックした半導体装置の例を示している。勿論、これは一例にすぎない。図１（ａ）において、チップ１００Ａは、チャンネル０〜チャンネル３の４つのメモリエリアにそれぞれ、入出力（DQ）回路との接続のためのTSVアレイ部１００−０〜１００−３を備える。TSVアレイ部１００−０、１００−２はそれぞれ、チャンネル０のメモリエリアとチャンネル２のメモリエリアの互いに隣接する辺縁に沿って配置され、TSVアレイ部１００−１、１００−３はそれぞれ、チャンネル１のメモリエリアとチャンネル３のメモリエリアの互いに隣接する辺縁に沿って配置されている。
図１（ｂ）において、チップ１００Ａ、１００Ｂは、SOC（System on a Chip）２００上にスタックされ、樹脂でパッケージされている。チップ１００Ａ、１００Ｂ、SOC２００を貫通して上下方向に延びる線がTSVアレイ部を構成している複数の貫通電極であり、半導体装置底面に設けられた半田ボール２１０を通して外部と接続される。
以下に、本発明の実施形態を幾つかの実施例に基づいて説明する。
[第１の実施例]
図４は、本発明を、図１で説明したようなチップ（DRAMチップ）の２段スタックに適用した第１の実施例を示す。すなわち、図１で説明したように、チップ１００はチャンネル０〜３の４つのメモリエリアにそれぞれTSVアレイ部１００−０〜１００−３を備える。図中左側の２つのTSVアレイ部１００−０、１００−２はそれぞれ、互いに隣接するメモリエリアの辺縁に沿って配置され、図中右側の２つのTSVアレイ部１００−１、１００−３もそれぞれ、互いに隣接するメモリエリアの辺縁に沿って配置されている。
第１の実施例においては、図４（ａ）に示すように、チップ１００における上半分のメモリエリアに対応する２つのTSVアレイ部１００−０，１００−１をDRAMに入出力するためのTSVアレイ部とする一方、下半分のメモリエリアに対応する２つのTSVアレイ部１００−２，１００−３をパススルーのTSVアレイ部としている。この場合、DRAMに入出力するためのTSVアレイ部１００−０，１００−１側にのみ４チャンネルに対応した入出力（DQ）回路を設ける。そして、２段スタックの場合、図４（ｂ）に示すように、上段側となるチップ１００’は、面方向に沿って１８０度回転させて下側となるチップ１００にスタックさせ、下段側のチップ１００のパススルーのTSVアレイ部１００−２，１００−３を経由してデータを出力する構成としている。
図４（ｃ）はスタックした後の構成を示し、上半分の左右２つのTSVアレイ部は下段側のチップ（図４(a))のDRAMに対しての入出力（DQ）として、下半分の左右２つのTSVアレイ部は上段側のチップ（図４（ｂ））のDRAMの入出力（DQ）としてそれぞれ作用し、スタックした２つのチップで128DQ×4として動作する。すなわち、ここでは４つのチャンネルのうちの２つのチャンネルの入出力（DQ）回路を共通化（共有）することで、チップにおける入出力（DQ）回路の数を減らしている。
（第１の実施例の効果）
第１の実施例の構成の場合、内部バスは256×2 = 512となって図２に示した現在のワイドI/O DRAMと同じであり、かつ、入出力（DQ）回路はSDRAMインターフェースの倍の高速動作のため大きくなるが、回路数は半分で済むので、現在のワイドI/O DRAM以下の面積で済む。
[発明の他の実施例]
図５は、４枚のチップをスタックする場合に適用される、本発明の第２の実施例を説明するための図である。図５（ａ）において、第２の実施例では、チップ３００におけるチャンネル０〜３の４つのメモリエリアに対応するように、４つのTSVアレイ部３００−０〜３００−３を十字型に配置している。そして、ここではTSVアレイ部３００−０をDRAMに入出力するためのTSVアレイ部とし、残りのTSVアレイ部３００−１〜３００−３をパススルーのTSVアレイ部とするようにしている。これにより、４つのチャンネルのうちの３つのチャンネルの入出力（DQ）回路を共通化（共有）することで、チップにおける入出力（DQ）回路の数を１つに減らしている。すなわち、図５（ａ）では、DRAMに入出力するためのTSVアレイ部３００−０側にのみ入出力（DQ）回路を設けている。
このような十字型のTSVアレイ部の配置を持つチップ３００を４枚用い、図５（ｂ）に示すように、２枚目以降については面方向に沿って９０度ずつ順に回転させてスタックすることにより、４段スタックで４つの入出力（DQ）回路を実現し、128DQ×4の動作を実現することが可能となる。このような構成により、１チップあたりの内部バスは256ビットで現在のワイドI/O DRAMの半分、かつ入出力（DQ）回路の数も1/4となり、面識のより小さい半導体装置を実現することができる。
図６は、４段スタックの場合のCS（Chip Select）制御について説明するための図である。
図６（ａ）は、４段スタックの各々のスライス（チップ）に入出力回路を持つ例である。
図６（ｂ）は、４段スタックのうち、スタック方向に関して隣り合うペアの２枚のチップで入出力（DQ）回路を共用（共通化）したCS制御の例を示す。スライスからみたチップCS0とCS1（及びCS2とCS3）でORを取り、共用した入出力（DQ）回路をオン（活性化）にする。つまり、ペアとなる２枚のチップの入出力（DQ）回路が活性化された状態となる。
以上の説明で理解できるように、本発明では、２チップのスタック構造であれば、一方を他方に対して面方向に沿って１８０度回転させてスタックすることで下段側のチップと上段側のチップの入出力（DQ）回路自体は活性化し、チップセレクトCS信号によって選択されたチップが２つのチップの入出力（DQ）回路を介してデータを入出力する。
一方、４チップのスタックの場合は、２段目以降を９０度ずつ回転させてスタックし４つのチップの入出力（DQ）回路が常時活性化された状態になる。
以上、本発明について複数の実施例を挙げて説明したが、本発明は上記の実施例に限定されることなく、本発明の主旨を逸脱することなく種々の変更。変形が可能であることは言うまでもない。
本発明は、DRAM、例えばDIMM(Dual Inline Memory Module)方式のDRAMへの適用に適している。
１００、１００Ａ、１００Ｂ、３００ チップ
１００−０〜１００−３、３００−０〜３００−３ TSVアレイ部
２００ SOC
２１０ 半田ボール

Claims (4)

  1. 複数のチップをスタックしてなり、隣り合うチップ間の接続を、複数の貫通電極を介して行なうTSV構造を持つ半導体装置において、
    各チップは、少なくとも一つの入出力回路と、複数のチャンネルに対応し前記複数の貫通電極を備える複数のTSVアレイ部とを備え、
    前記複数のTSVアレイ部は、前記少なくとも一つの入出力回路に接続され、スタックするチップの数に応じてデータの入出力に寄与する第１のTSVアレイ部と、前記少なくとも一つの入出力回路に接続されないパススルーの第２のTSVアレイ部とに分けられており、
    前記スタックするチップの数に応じて２段目以降のチップを面方向に回転させてスタックし、前記パススルーのTSVアレイ部を経由してデータの入出力を行なう構成とすることにより、前記データの入出力に寄与するTSVアレイ部にのみ共有の入出力回路を備える構成とし、
    前記第１のTSVアレイ部及び前記第２のTSVアレイ部のそれぞれは、前記複数のチャンネルのうち対応するものにアクセスするためのコマンドを伝送するコマンド電極を有することを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    各チップは４つのチャンネルに対応した４つのTSVアレイ部を備え、
    チップのスタック数が２である場合、各チップにおける２つの前記TSVアレイ部を前記データの入出力に寄与するTSVアレイ部、残る２つのTSVアレイ部を前記パススルーのTSVアレイ部として、２段目のチップを１８０度回転させてスタックしたことを特徴とする半導体装置。
  3. 請求項１に記載の半導体装置において、
    各チップは４つのチャンネルに対応した４つのTSVアレイ部を備え、
    チップのスタック数が４である場合、各チップにおける１つの前記TSVアレイ部を前記データの入出力に寄与するTSVアレイ部、残る３つのTSVアレイ部を前記パススルーのTSVアレイ部として、２段目以降のチップを９０度ずつ回転させてスタックしたことを特徴とする半導体装置。
  4. 前記第１のTSVアレイ部及び前記第２のTSVアレイ部のそれぞれは、アドレス情報を伝送するためのアドレス電極を有することを特徴とする請求項１に記載の半導体装置。
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