KR102111742B1 - 적층 반도체 패키지 - Google Patents

적층 반도체 패키지 Download PDF

Info

Publication number
KR102111742B1
KR102111742B1 KR1020140004705A KR20140004705A KR102111742B1 KR 102111742 B1 KR102111742 B1 KR 102111742B1 KR 1020140004705 A KR1020140004705 A KR 1020140004705A KR 20140004705 A KR20140004705 A KR 20140004705A KR 102111742 B1 KR102111742 B1 KR 102111742B1
Authority
KR
South Korea
Prior art keywords
chip
length
active surface
lower chip
axis direction
Prior art date
Application number
KR1020140004705A
Other languages
English (en)
Other versions
KR20150084570A (ko
Inventor
최윤석
조차제
권혁만
조태제
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020140004705A priority Critical patent/KR102111742B1/ko
Priority to US14/597,183 priority patent/US9543231B2/en
Priority to CN201510018605.8A priority patent/CN104779215B/zh
Publication of KR20150084570A publication Critical patent/KR20150084570A/ko
Application granted granted Critical
Publication of KR102111742B1 publication Critical patent/KR102111742B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06136—Covering only the central area of the surface to be connected, i.e. central arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H01L2225/06544—Design considerations for via connections, e.g. geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/071—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/074—Stacked arrangements of non-apertured devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1432—Central processing unit [CPU]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1436—Dynamic random-access memory [DRAM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Abstract

적층되는 상부의 반도체 칩의 특성에 따라서 하부의 반도체 칩을 설계하는 데에 발생할 수 있는 제약을 최소화할 수 있는 적층 반도체 패키지를 제공한다. 본 발명에 따른 적층 반도체 패키지는 복수의 관통 전극이 배치되는 관통 전극 영역을 가지는 하부 칩 및 하부 칩 상에 적층되며 복수의 관통 전극과 각각 대응되는 복수의 패드가 배치되는 패드 영역을 가지는 적어도 하나의 상부 칩을 포함하며, 패드 영역은 상부 칩의 활성면을 양분하는 중심축을 따라서 배치되며, 상부 칩의 패드 영역이 배치되는 중심축은 하부 칩의 활성면의 장축 방향의 중심축으로부터 이동된 위치에 있다.

Description

적층 반도체 패키지{Stacked semiconductor package}
본 발명은 적층 반도체 패키지에 관한 것으로, 더욱 상세하게는 관통 전극을 이용하여 하부 칩 상에 상부 칩을 적층한 반도체 패키지에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화, 경량화 및 다기능화되고 있다. 이에 따라, 다양한 기능을 하나의 반도체 칩 내에서 구현하는 시스템 온 칩(SoC, System on Chip)와 하나의 반도체 패키지 내에 복수의 반도체 칩을 적층한 적층 반도체 패키지가 개발되고 있다. 또한 시스템 온 칩과 함께 다른 반도체 칩, 예를 들어 메모리 반도체 칩을 하나의 반도체 패키지에 포함시키기 위하여, 시스템 온 칩과 다른 종류의 반도체 칩을 적층한 적층 반도체 패키지도 개발되고 있다.
그러나 이종의 반도체 칩을 적층하여 적층 반도체 패키지를 구현하기 위해서는 각각의 반도체 칩이 가지는 특성을 모두 고려해야 하며, 적층되는 상부의 반도체 칩의 특성에 따라서 하부의 반도체 칩을 설계하는 데에 제약이 생길 수 있다.
본 발명의 기술적 과제는 상기 문제점을 해결하고자, 적층되는 상부의 반도체 칩의 특성에 따라서 하부의 반도체 칩을 설계하는 데에 발생할 수 있는 제약을 최소화할 수 있는 적층 반도체 패키지를 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 적층 반도체 패키지를 제공한다. 본 발명에 따른 적층 반도체 패키지는 복수의 관통 전극이 배치되는 관통 전극 영역을 가지는 하부 칩; 및 상기 하부 칩 상에 적층되며, 상기 복수의 관통 전극과 각각 대응되는 복수의 패드가 배치되는 패드 영역을 가지는 적어도 하나의 상부 칩;을 포함하며, 상기 패드 영역은 상기 상부 칩의 활성면을 양분하는 중심축을 따라서 배치되며, 상기 상부 칩의 상기 패드 영역이 배치되는 중심축은 상기 하부 칩의 활성면의 장축 방향의 중심축으로부터 이동된 위치에 있다.
상기 상부 칩의 상기 패드 영역이 배치되는 중심축과 상기 하부 칩의 활성면의 장축 방향의 중심축은 수직 교차할 수 있다.
상기 상부 칩의 상기 패드 영역이 배치되는 중심축과 상기 하부 칩의 활성면의 단축 방향의 중심축은 동일 선상에 정렬될 수 있다.
상기 상부 칩의 상기 패드 영역이 배치되는 중심축은 상기 하부 칩의 활성면의 단축 방향의 중심축으로부터 평행 이동될 수 있다.
상기 상부 칩의 상기 패드 영역이 배치되는 중심축은 상기 하부 칩의 활성면의 장축 방향의 중심축으로부터 평행 이동될 수 있다.
상기 적어도 하나의 상부 칩의 일부분은 상기 하부 칩의 가장자리로부터 외측으로 돌출할 수 있다.
상기 상부 칩의 활성면의 장축 방향의 서로 반대되는 양 가장자리는 상기 하부 칩의 가장자리로부터 외측으로 돌출할 수 있다.
상기 패드 영역은 상기 상부 칩의 활성면의 장축 방향의 중심축을 따라서 배치될 수 있다.
상기 하부 칩의 관통 전극 영역은 상기 하부 칩의 활성면의 단축 방향의 중심축을 따라서 배치될 수 있다.
상기 하부 칩의 관통 전극 영역은 상기 하부 칩의 활성면의 가장자리에 인접하도록 배치될 수 있다.
상기 하부 칩의 관통 전극 영역은 상기 하부 칩의 활성면의 서로 반대되는 양 가장자리에 각각 인접하도록 배치되는 2개의 영역으로 이루어지며, 상기 적어도 하나의 상부 칩은 상기 2개의 관통 전극 영역 상에 각각 적층되는 2개의 상부 칩을 포함할 수 있다.
상기 적어도 하나의 상부 칩의 활성면의 단축 방향의 하나의 가장자리는 상기 하부 칩의 가장자리로부터 외측으로 돌출할 수 있다.
상기 하부 칩은 상기 관통 전극 영역과 구분되는 기능 블록 영역을 포함하고, 상기 기능 블록 영역은 복수의 기능 블록이 배치되며, 상기 하부 칩의 활성면은 장축 방향의 길이인 제1 길이와 단축 방향의 길이인 제2 길이를 가지며, 상기 관통 전극 영역은 상기 하부 칩의 활성면의 장축 방향에서 제1 폭을 가지고 상기 하부 칩의 활성면의 단축 방향으로 연장되며, 상기 복수의 기능 블록 중 적어도 하나는, 각 변의 길이가 상기 제2 길이와 상기 제1 폭의 차이의 1/2보다 클 수 있다.
본 발명에 따른 적층 반도체 패키지는 복수의 관통 전극이 배치되는 관통 전극 영역 및 복수의 기능 블록이 배치되며 상기 관통 전극 영역과 구분되는 기능 블록 영역을 가지는 하부 칩; 및 상기 하부 칩 상에 적층되며, 상기 복수의 관통 전극과 각각 대응되는 복수의 패드가 배치되는 패드 영역을 가지는 적어도 하나의 상부 칩;을 포함하며, 상기 패드 영역은 상기 상부 칩의 활성면을 양분하는 중심축을 따라서 배치되며, 상기 하부 칩의 활성면은 장축 방향의 길이인 제1 길이와 단축 방향의 길이인 제2 길이를 가지며, 상기 관통 전극 영역은 상기 하부 칩의 활성면의 장축 방향에서 제1 폭을 가지고 상기 하부 칩의 활성면의 단축 방향으로 연장되며, 상기 기능 블록 영역은, 상기 제2 길이와 상기 제1 폭의 차이의 1/2보다 큰 변의 길이를 가지는 정사각형의 영역이 배치될 수 있다.
상기 제2 길이는 상기 제1 길이와 상기 제1 폭의 차이보다 작은 값을 가지며, 상기 기능 블록 영역은, 상기 제2 길이와 같거나 작은 변의 길이를 가지는 정사각형 영역이 배치될 수 있다.
상기 제2 길이는 상기 제1 길이와 상기 제1 폭의 차이보다 큰 값을 가지며, 상기 기능 블록 영역은, 상기 제1 길이와 상기 제1 폭의 차이와 같거나 작은 변의 길이를 가지는 정사각형 영역이 배치될 수 있다.
상기 하부 칩의 관통 전극 영역은 상기 하부 칩의 활성면의 서로 반대되는 양 가장자리에 각각 인접하도록 배치되는 서로 이격된 2개의 영역으로 이루어지며, 상기 적어도 하나의 상부 칩은 상기 2개의 관통 전극 영역 상에 각각 적층되는 적어도 2개일 수 있다.
상기 제1 길이에서 상기 제1 폭의 2배를 뺀 값은, 상기 제2 길이보다 큰 값을 가지며, 상기 기능 블록 영역은, 상기 제2 길이와 같거나 작은 변의 길이를 가지는 정사각형의 영역이 배치될 수 있다.
상기 제1 길이에서 상기 제1 폭의 2배를 뺀 값은, 상기 제2 길이보다 작은 값을 가지며, 상기 기능 블록 영역은, 상기 제1 길이에서 상기 제1 폭의 2배를 뺀 값과 같거나 작은 변의 길이를 가지는 정사각형의 영역이 배치될 수 있다.
본 발명에 따른 적층 반도체 패키지는 하부 칩; 및 상기 하부 칩 상에 적층되는 상부 칩;을 포함하며, 상기 하부 칩은, 복수의 관통 전극이 배치되도록 제1 폭을 가지며 상기 하부 칩의 활성면의 단축 방향의 중심축을 따라서 배치되는 관통 전극 영역 및 복수의 기능 블록이 배치되며 상기 관통 전극 영역과 구분되는 기능 블록 영역으로 이루어지며, 상기 상부 칩은 상기 상부 칩의 활성면의 장축 방향으로 상기 상부 칩의 활성면을 양분하는 중심축을 따라서 배치되며, 상기 복수의 관통 전극과 각각 대응되는 복수의 패드가 배치되는 패드 영역을 가지고, 상기 하부 칩의 활성면은 장축 방향의 길이인 제1 길이와 단축 방향의 길이인 제2 길이를 가지며, 상기 상부 칩의 활성면의 장축 방향의 길이는 상기 제2 길이보다 큰 제3 길이이다.
상기 기능 블록 영역은, 상기 제2 길이와 상기 제1 폭의 차이의 1/2보다 크고, 상기 제1 길이와 상기 제1 폭의 차이의 1/2보다 작거나 같은 변의 길이를 가지는 정사각형의 영역이 배치될 수 있다.
상기 제3 길이는 상기 제1 길이보다 작을 수 있다.
본 발명에 따른 적층 반도체 패키지는 패키지 베이스 기판; 상기 패키지 베이스 기판 상에 부착되는 하부 칩; 상기 하부 칩 상에 적층되는 상부 칩; 및 상기 패키지 베이스 기판 상에 형성되며 상기 하부 칩 및 상기 상부 칩을 감싸는 몰딩층;을 포함하며, 상기 하부 칩은, 복수의 관통 전극이 배치되도록 상기 하부 칩의 활성면의 장축 방향에서 제1 폭을 가지며 상기 하부 칩의 활성면의 단축 방향의 중심축을 따라서 배치되는 관통 전극 영역 및 복수의 기능 블록이 배치되며 상기 관통 전극 영역과 구분되는 기능 블록 영역으로 이루어지며, 상기 상부 칩은, 상기 상부 칩의 활성면의 장축 방향으로 상기 상부 칩의 활성면을 양분하는 중심축을 따라서 배치되며 상기 복수의 관통 전극과 각각 대응되는 복수의 패드가 배치되는 패드 영역을 가지고, 상기 하부 칩의 활성면은 장축 방향의 길이인 제1 길이와 단축 방향의 길이인 제2 길이를 가지며, 상기 복수의 기능 블록 중 적어도 하나는, 각 변의 길이가 상기 제2 길이와 상기 제1 폭의 차이의 1/2보다 큰 메인 기능 블록이다.
상기 메인 기능 블록은 중앙 처리 유닛 또는 그래픽 처리 유닛일 수 있다.
상기 상부 칩의 활성면의 장축 방향의 길이는 상기 제2 길이보다 크고 상기 제1 길이보다 작은 제3 길이이며, 상기 상부 칩의 일부분은 상기 하부 칩의 가장자리로부터 외측으로 돌출할 수 있다.
본 발명에 따른 적층 반도체 패키지는, 시스템 온 칩과 같은 하부 칩에 기능 블록을 배치할 때, 적층되는 상부 칩의 형상, 특히 패드 영역, 패드 부 및/또는 복수의 패드의 배치 등에 따른 제약이 최소화될 수 있어, 하부 칩에 상대적으로 고성능의 메인 기능 블록을 배치할 수 있다. 따라서 고성능을 가지는 적층 반도체 패키지를 형성할 수 있다.
또한 하부 칩을 설계할 때, 기능 블록의 배치(placement)가 용이해지므로, 하부 칩이 동일 면적을 가지면서도 상대적으로 고성능을 가질 수 있다. 따라서 적층 반도체 패키지의 크기를 최소화하면서도 상대적으로 고성능을 가지도록 할 수 있으며, 본 발명에 따른 적층 반도체 패키지를 포함하는 전자 시스템의 크기 또한 최소화하면서도 상대적으로 고성능을 가지도록 할 수 있다.
도 1 내지 도 7은 본 발명의 일 실시 예에 따른 적층 반도체 패키지가 포함하는 반도체 칩들의 배치 양상들을 나타내는 개략적인 레이아웃들이다.
도 8 내지 도 13은 본 발명의 일 실시 예에 따른 적층 반도체 패키지의 양상들을 나타내는 사시도들이다.
도 14 내지 도 20은 본 발명의 일 실시 예에 따른 적층 반도체 패키지가 포함하는 하부 칩을 개략적으로 나타내는 평면도들이다.
도 21은 본 발명의 일 실시 예에 따른 적층 반도체 패키지들의 요부를 나타내는 단면도이다.
도 22는 본 발명의 일 실시 예에 따른 적층 반도체 패키지가 포함하는 하부 칩의 구성을 개략적으로 나타내는 레이아웃이다.
도 23 내지 도 25는 본 발명의 일 실시 예에 따른 적층 반도체 패키지가 포함하는 상부 칩의 구성을 개략적으로 나타내는 레이아웃들이다.
도 26은 본 발명의 일 실시 예에 따른 적층 반도체 패키지의 구성을 개략적으로 나타내는 도면이다.
도 27은 본 발명의 일 실시 예에 따른 적층 반도체 패키지를 포함하는 전자 시스템을 나타내는 도면이다.
도 28은 본 발명의 실시 예에 따른 적층 반도체 패키지가 응용된 전자 장치를 개략적으로 보여주는 사시도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시 예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기를 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "접하여" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에" 있다거나 "직접 접하여" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "∼사이에"와 "직접 ∼사이에" 등도 마찬가지로 해석될 수 있다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다.
도 1 내지 도 7은 본 발명의 일 실시 예에 따른 적층 반도체 패키지가 포함하는 반도체 칩들의 배치 양상들을 나타내는 개략적인 레이아웃들이다. 도 2 내지 도 7에 대한 설명 중 도 1에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 1을 참조하면, 적층 반도체 패키지(1)는 제1 반도체 칩(100-1) 및 제2 반도체 칩(200-1)을 포함한다. 제2 반도체 칩(200-1)은 제1 반도체 칩(100-1) 상에 적층될 수 있는 바, 이하에서 제1 반도체 칩(100-1) 및 제2 반도체 칩(200-1)은 하부 칩(100-1) 및 상부 칩(200-1)으로 호칭할 수 있다.
하부 칩(100-1)은 복수의 관통 전극(미도시)이 배치되는 관통 전극 영역(120-1)을 가질 수 있다. 상부 칩(200-1)은 상기 복수의 관통 전극과 각각 대응되는 복수의 패드(미도시)가 배치되는 패드 영역(230-1)을 가질 수 있다. 관통 전극 영역(120-1) 중 상기 복수의 관통 전극이 형성된 부분과 패드 영역(230-1) 중 상기 복수의 패드가 형성된 부분은 서로 중첩될 수 있다. 예를 들면, 상기 복수의 관통 전극 및 상기 복수의 패드는 관통 전극 영역(120-1)과 패드 영역(230-1)이 중첩되는 부분에 모두 배치될 수 있다. 패드 영역(230-1)은 상부 칩(200-1)의 활성면을 양분하는 중심축을 따라서 배치될 수 있다.
이하에서, 반도체 칩의 중심축이라 함은, 특별히 언급되지 않는 한, 반도체 칩의 활성면을 양분하는 중심축을 의미한다. 즉, 반도체 칩의 활성면의 중심축은 크게 반도체 칩의 활성면에 수직인 중심축과 활성면을 따라서 연장되는 중심축이 있을 수 있으나, 특별히 언급하지 않는 한, 반도체 칩의 활성면을 따라서 연장되는 중심축을 의미한다. 반도체 칩의 중심축은 예를 들면, 반도체 칩의 활성면의 장축 방향의 중심축과 단축 방향의 중심축이 있을 수 있다. 또한 특별히 언급하지 않는 한, 장축 방향 및 단축 방향은 각각 활성면의 장축 방향 및 단축 방향을 의미한다.
관통 전극 영역과 패드 영역은 각각 반도체 칩 전체를 구분하는 영역일 수 있다. 관통 전극 영역과 패드 영역이 활성면을 양분하는 중심축을 따라서 배치된다는 것에서 "활성면"은 단순히 위치로의 기준을 나타내는 것일 수 있다. 따라서 관통 전극 영역 및 패드 영역은 반도체 칩의 활성면에만 위치하는 것이 아니라, 활성면으로부터 비활성면까지에 걸쳐서 두께를 가지는 영역일 수 있다.
실제 제조된 반도체 칩의 가장자리에는, 복수의 반도체 칩을 포함하는 웨이퍼로부터 개별 반도체를 분리하는 과정에서 잔류하는 스크라이브 레인(scribe lane) 영역의 일부분이 일부 존재할 수 있다. 스크라이브 레인 영역은 복수의 반도체 칩 사이의 공간으로 개별 반도체들을 분리하는 다이싱 공정에서 제거되나, 공정 마진 등을 고려하여 제거되지 않고 잔류되는 부분이 있을 수 있다. 따라서 특별한 언급이 없는 한, 본 발명에서 반도체 칩의 가장자리란 잔류하는 스크라이브 레인 영역을 제외하는 개별 반도체 칩의 유효 영역의 가장자리를 의미한다.
하부 칩(100-1)은 활성면이 직사각형 형상일 수 있다. 하부 칩(100-1)의 활성면은 장축 방향으로 제1 길이(L1)를 가지고, 단축 방향으로 제1 길이(L1)보다 작은 제2 길이(L2)를 가질 수 있다.
참고로, 도 1 내지 도 7에서 도시하고 설명하는 제1 길이(L1)와 제2 길이(L2)는 제1 길이(L1)와 제2 길이(L2)의 상대적인 크기를 비교하기 위하여 도 1 내지 도 7을 걸쳐서 동일한 부재 번호를 사용하고 있으나, 도 1 내지 도 7에서의 제1 길이(L1)와 제2 길이(L2) 각각이 동일한 값을 가지는 것을 의미하지는 않는다.
상부 칩(200-1)의 패드 영역(230-1)이 배치되는 중심축은 하부 칩(100-1)의 장축 방향의 중심축으로부터 이동된 위치에 있을 수 있다. 상부 칩(200-1)의 패드 영역(230-1)이 배치되는 중심축은 하부 칩(100-1)의 활성면의 장축 방향의 중심축으로부터 회전 이동된 위치에 배치될 수 있다. 예를 들면, 상부 칩(200-1)의 패드 영역(230-1)이 배치되는 중심축은 하부 칩(100-1)의 활성면의 장축 방향의 중심축으로부터 90도 회전 이동된 위치에 배치되어, 상부 칩(200-1)의 패드 영역(230-1)이 배치되는 중심축과 하부 칩(100-1)의 활성면의 장축 방향의 중심축은 수직 교차할 수 있다.
하부 칩(100-1)의 관통 전극 영역(120-1)은 하부 칩(100-1)의 활성면을 양분하는 단축 방향의 중심축을 따라서 배치될 수 있다. 상부 칩(200-1)의 패드 영역(230-1)이 하부 칩(100-1)의 단축 방향을 따라서 배치되도록, 상부 칩(200-1)은 하부 칩(100-1) 상에 적층될 수 있다. 평면 배치 상에서 하부 칩(100-1)의 관통 전극 영역(120-1)과 상부 칩(200-1)의 패드 영역(230-1)은 동일한 방향을 따라서 연장되며 중첩되도록 배치될 수 있다. 즉, 상부 칩(200-1)의 패드 영역(230-1)이 배치되는 중심축과 하부 칩(100-1)의 활성면의 단축 방향의 중심축은 동일 선상에 정렬될 수 있다. 따라서 하부 칩(100-1)의 관통 전극 영역(120-1)의 상기 복수의 관통 전극과 상부 칩(200-1)의 패드 영역(230-1)의 복수의 패드는 서로 대응될 수 있다.
상부 칩(200-1)의 패드 영역(230-1)은 상부 칩(200-1)의 활성면의 장축 방향의 중심축을 따라서 배치될 수 있으나 이에 한정되지 않는다. 예를 들면, 상부 칩(200-1)의 패드 영역(230-1)은 상부 칩(200-1)의 활성면의 단축 방향의 중심축을 따라서 배치될 수 있다.
상부 칩(200-1)은 활성면이 직사각형 형상일 수 있다. 상부 칩(200-1)의 활성면은 장축 방향으로 제3 길이(L3)를 가지고, 단축 방향으로 제3 길이(L3)보다 작은 제4 길이(L4)를 가질 수 있다. 상부 칩(200-1)의 활성면의 장축 방향의 길이인 제3 길이(L3)는 하부 칩(100-1)의 활성면의 단축 방향의 길이인 제2 길이(L2)보다 큰 값을 가질 수 있다.
상부 칩(200-1)의 활성면의 장축 방향의 길이인 제3 길이(L3)는 하부 칩(100-1)의 활성면의 장축 방향의 길이인 제1 길이(L1)보다 작은 값을 가질 수 있고, 상부 칩(200-1)의 활성면의 단축 방향의 길이인 제4 길이(L4)는 하부 칩(100-1)의 활성면의 단축 방향의 길이인 제2 길이(L2)보다 작은 값을 가질 수 있으나, 이에 한정되지 않는다.
상부 칩(200-1)의 일부분은 하부 칩(100-1)의 가장자리로부터 외측으로 돌출될 수 있다. 예를 들어, 제3 길이(L3)가 제2 길이(L2)보다 크고, 상부 칩(200-1)의 패드 영역(230-1)이 상부 칩(200-1)의 활성면의 장축 방향의 중심축을 따라서 배치되는 경우, 상부 칩(200-1)의 활성면의 장축 방향의 서로 반대되는 양 가장자리는 하부 칩(100-1)의 가장자리로부터 외측으로 돌출될 수 있다.
뒤에서 자세히 설명하겠지만, 하부 칩(100-1)에서 관통 전극 영역(120-1)과 구분되는 나머지 영역은 기능 블록 영역일 수 있으며, 상기 기능 블록 영역은 복수의 기능 블록이 배치될 수 있다. 예를 들면 하부 칩(100-1)은, 상기 기능 블록 영역에 중앙 처리 유닛 또는 그래픽 처리 유닛 등과 같은 기능 블록이 배치되는 시스템 온 칩(SoC, System-on-Chip)일 수 있다. 예를 들면, 하부 칩(100-1)은 AP(Application Processor)와 같은 시스템 온 칩일 수 있다. 하부 칩(100-1)에 배치되는 기능 블록들의 전부 또는 다수는 상기 기능 블록 영역에 배치될 수 있으나, 관통 전극 영역(120-1) 중 상기 관통 전극이 형성되지 않은 부분에도 일부 기능 블록이 배치되거나, 일부 기능 블록의 일부분이 배치될 수 있다.
상부 칩(200-1)은 예를 들면, 메모리 반도체 칩일 수 있다. 상부 칩(200-1)은 예를 들면, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 반도체 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(ResistiveRandom Access Memory)과 같은 비휘발성 메모리 반도체 칩일 수 있다.
도 2를 참조하면, 적층 반도체 패키지(2)는 하부 칩(100-2) 및 하부 칩(100-2) 상에 적층된 상부 칩(200-2)을 포함한다.
하부 칩(100-2)은 복수의 관통 전극(미도시)이 배치되는 관통 전극 영역(120-2)을 가질 수 있다. 상부 칩(200-2)은 상기 복수의 관통 전극과 각각 대응되는 복수의 패드(미도시)가 배치되는 패드 영역(230-2)을 가질 수 있다. 관통 전극 영역(120-2) 중 상기 복수의 관통 전극이 형성된 부분과 패드 영역(230-2) 중 상기 복수의 패드가 형성된 부분은 서로 중첩될 수 있다.
상부 칩(200-2)의 패드 영역(230-2)이 배치되는 중심축은 하부 칩(100-2)의 장축 방향의 중심축으로부터 이동된 위치에 있을 수 있다. 상부 칩(200-2)의 패드 영역(230-2)이 배치되는 중심축은 하부 칩(100-2)의 활성면의 장축 방향의 중심축으로부터 평행 이동된 위치에 배치될 수 있다. 예를 들면, 상부 칩(200-2)의 패드 영역(230-2)이 배치되는 중심축은 하부 칩(100-2)의 활성면의 장축 방향의 중심축으로부터 평행 이동된 위치에 배치되어, 상부 칩(200-2)의 패드 영역(230-2)이 배치되는 중심축은 하부 칩(100-2)의 활성면의 단축 방향의 가장 자리에 인접할 수 있다.
하부 칩(100-2)의 관통 전극 영역(120-2)은 하부 칩(100-2)의 활성면의 가장자리에 인접하도록 배치될 수 있다. 예를 들면, 하부 칩(100-2)의 관통 전극 영역(120-2)은 하부 칩(100-2)의 활성면의 단축 방향의 가장자리에 접하도록 배치될 수 있다. 상부 칩(200-2)의 패드 영역(230-2)이 하부 칩(100-2)의 장축 방향을 따라서 배치되도록 상부 칩(200-2)은 하부 칩(100-2) 상에 적층될 수 있다. 평면 배치 상에서 하부 칩(100-2)의 관통 전극 영역(120-2)과 상부 칩(200-2)의 패드 영역(230-2)은 동일한 방향을 따라서 중첩되도록 배치될 수 있다. 즉, 상부 칩(200-2)의 패드 영역(230-2)이 배치되는 중심축은 하부 칩(100-2)의 활성면의 단축 방향의 가장자리에 평행하게 인접하도록 정렬될 수 있다. 따라서 하부 칩(100-2)의 관통 전극 영역(120-2)의 상기 복수의 관통 전극과 상부 칩(200-2)의 패드 영역(230-2)의 복수의 패드는 서로 대응될 수 있다.
상부 칩(200-2)의 활성면의 장축 방향의 길이인 제3 길이(L3)는 하부 칩(100-2)의 활성면의 장축 방향의 길이인 제1 길이(L1)보다 작은 값을 가질 수 있으나, 이에 한정되지 않는다.
상부 칩(200-2)의 일부분은 하부 칩(100-2)의 가장자리로부터 외측으로 돌출될 수 있다. 예를 들어, 제1 길이(L1)가 제3 길이(L3)보다 크고, 상부 칩(200-2)의 패드 영역(230-2)이 상부 칩(200-2)의 활성면의 장축 방향의 중심축을 따라서 배치되는 경우, 상부 칩(200-2)의 활성면의 단축 방향의 하나의 가장자리는 하부 칩(100-2)의 가장자리로부터 외측으로 돌출될 수 있다. 또한 하부 칩(100-2)의 가장자리로부터 외측으로 돌출되는 상부 칩(200-2)의 활성면의 단축 방향의 하나의 가장자리와 접하는 상부 칩(200-2)의 활성면의 장축 방향의 가장자리의 일부분들 또한, 하부 칩(100-2)의 가장자리로부터 외측으로 함께 돌출될 수 있다. 하부 칩(100-2)의 가장자리로부터 외측으로 돌출되는 상부 칩(200-2)의 활성면의 단축 방향의 하나의 가장자리와 반대되는 상부 칩(200-2)의 활성면의 단축 방향의 다른 가장자리는 하부 칩(100-2)의 가장자리의 내측, 즉 하부 칩(100-2)의 활성면 상에 배치될 수 있다.
도 3을 참조하면, 적층 반도체 패키지(3)는 하부 칩(100-3) 및 하부 칩(100-3) 상에 각각 적층된 복수의 상부 칩(200-3)을 포함한다.
하부 칩(100-3)은 복수의 관통 전극(미도시)이 각각 배치되는 복수의 관통 전극 영역(120-3)을 가질 수 있다. 복수의 관통 전극 영역(120-3)은 하부 칩(100-3) 내에서 서로 이격되도록 배치될 수 있다. 예를 들면, 하부 칩(100-3)은 하부 칩(100-3)의 활성면의 서로 반대되는 양 가장자리에 각각 접하도록 배치되는 2개의 관통 전극 영역(120-3)을 가질 수 있다.
복수의 상부 칩(200-3)은 각각 하부 칩(100-3)의 서로 다른 관통 전극 영역(120-3)에 형성된 상기 복수의 관통 전극과 각각 대응되는 복수의 패드(미도시)가 배치되는 패드 영역(230-3)을 가질 수 있다. 하나의 관통 전극 영역(120-3) 중 상기 복수의 관통 전극이 형성된 부분과 이에 대응하는 하나의 상부 칩(200-3)의 패드 영역(230-3) 중 상기 복수의 패드가 형성된 부분은 서로 중첩될 수 있다.
예를 들면, 하부 칩(100-3) 상에는 2개의 상부 칩(200-3)이 적층될 수 있다. 즉, 하부 칩(100-3)의 2개의 관통 전극 영역(120-3) 상에는 각각 하나씩의 상부 칩(200-3)이 적층될 수 있다.
복수의 상부 칩(200-3) 각각의 패드 영역(230-3)이 배치되는 중심축은 각각 하부 칩(100-3)의 장축 방향의 중심축으로부터 이동된 위치에 있을 수 있다. 복수의 상부 칩(200-3) 각각의 패드 영역(230-3)이 배치되는 중심축은 하부 칩(100-3)의 활성면의 장축 방향의 중심축으로부터 평행 이동된 위치에 배치될 수 있다. 예를 들면, 2개의 상부 칩(200-3) 각각의 패드 영역(230-3)이 배치되는 중심축은 하부 칩(100-3)의 활성면의 장축 방향의 중심축으로부터 평행 이동된 위치에 배치되어, 각각 하부 칩(100-3)의 활성면의 단축 방향의 반대되는 양 가장 자리에 인접할 수 있다.
하부 칩(100-3)의 관통 전극 영역(120-3)은 하부 칩(100-3)의 활성면의 가장자리에 인접하도록 배치될 수 있다. 예를 들면, 하부 칩(100-3)의 2개의 관통 전극 영역(120-3)은 하부 칩(100-3)의 활성면의 단축 방향의 양 가장자리에 각각 접하도록 배치될 수 있다. 2개의 상부 칩(200-3) 각각의 패드 영역(230-3)이 하부 칩(100-3)의 장축 방향을 따라서 배치될 수 있도록, 2개의 상부 칩(200-3)은 각각 하부 칩(100-3) 상에 적층될 수 있다. 평면 배치 상에서 하부 칩(100-3)의 복수의 관통 전극 영역(120-3) 중 하나와 이에 대응하는 복수의 상부 칩(200-3) 중 하나의 패드 영역(230-3)은 동일한 방향을 따라서 중첩되도록 배치될 수 있다. 즉, 상부 칩(200-3) 중 하나의 패드 영역(230-3)이 배치되는 중심축은 하부 칩(100-3)의 활성면의 단축 방향의 하나의 가장자리에 평행하게 인접하도록 정렬될 수 있다. 예를 들면, 하부 칩(100-3)의 2개의 관통 전극 영역(120-3)의 상기 복수의 관통 전극과 2개의 상부 칩(200-3)의 패드 영역(230-3)의 복수의 패드와 각각 서로 대응될 수 있다.
상부 칩(200-3)의 활성면의 장축 방향의 길이인 제3 길이(L3)는 하부 칩(100-3)의 활성면의 장축 방향의 길이인 제1 길이(L1)보다 작은 값을 가질 수 있으나, 이에 한정되지 않는다.
복수의 상부 칩(200-3) 각각의 일부분은 하부 칩(100-3)의 가장자리로부터 외측으로 돌출될 수 있다. 예를 들어, 제1 길이(L1)가 제3 길이(L3)보다 크고, 상부 칩(200-3)의 패드 영역(230-3)이 상부 칩(200-3)의 활성면의 장축 방향의 중심축을 따라서 배치되는 경우, 복수의 상부 칩(200-3) 각각의 활성면의 단축 방향의 하나의 가장자리는 하부 칩(100-3)의 가장자리로부터 외측으로 돌출될 수 있다. 또한 하부 칩(100-3)의 가장자리로부터 외측으로 돌출되는 상부 칩(200-3) 각각의 활성면의 단축 방향의 하나의 가장자리와 접하는 상부 칩(200-3)의 활성면의 장축 방향의 가장자리 부분들 또한, 하부 칩(100-3)의 가장자리로부터 외측으로 함께 돌출될 수 있다. 하부 칩(100-3)의 가장자리로부터 외측으로 돌출되는 상부 칩(200-3) 각각의 활성면의 단축 방향의 하나의 가장자리와 반대되는 상부 칩(200-3) 각각의 활성면의 단축 방향의 다른 가장자리는 하부 칩(100-3)의 활성면 상에 배치될 수 있다.
예를 들면, 2개의 상부 칩(200-3) 각각의 활성면의 단축 방향의 양 가장자리 중 서로 대향하는 가장자리는 하부 칩(100-3)의 활성면 상에 배치될 수 있고, 서로 반대되는 가장자리는 하부 칩(100-3)의 가장자리의 외측에 배치될 수 있다.
도 4를 참조하면, 적층 반도체 패키지(4)는 하부 칩(100-4) 및 하부 칩(100-4) 상에 적층된 상부 칩(200-4)을 포함한다.
하부 칩(100-4)은 복수의 관통 전극(미도시)이 배치되는 관통 전극 영역(120-4)을 가질 수 있다. 상부 칩(200-4)은 상기 복수의 관통 전극과 각각 대응되는 복수의 패드(미도시)가 배치되는 패드 영역(230-4)을 가질 수 있다. 관통 전극 영역(120-4) 중 상기 복수의 관통 전극이 형성된 부분과 패드 영역(230-4) 중 상기 복수의 패드가 형성된 부분은 서로 중첩될 수 있다.
상부 칩(200-4)의 패드 영역(230-4)이 배치되는 중심축은 하부 칩(100-4)의 장축 방향의 중심축으로부터 이동된 위치에 있을 수 있다. 상부 칩(200-4)의 패드 영역(230-4)이 배치되는 중심축은 하부 칩(100-4)의 활성면의 장축 방향의 중심축으로부터 회전 이동 및 평행 이동된 위치에 배치될 수 있다. 또는 상부 칩(200-4)의 패드 영역(230-4)이 배치되는 중심축은 하부 칩(100-4)의 활성면의 단축 방향의 중심축으로부터 이동된 위치에 배치될 수 있다. 상부 칩(200-4)의 패드 영역(230-4)이 배치되는 중심축은 하부 칩(100-4)의 활성면의 단축 방향의 중심축으로부터 평행 이동된 위치에 배치될 수 있다. 예를 들면, 상부 칩(200-4)의 패드 영역(230-4)이 배치되는 중심축은 하부 칩(100-4)의 활성면의 장축 방향의 중심축으로부터 회전 이동 및 평행 이동된 위치, 즉 단축 방향의 중심축으로부터 평행 이동한 위치에 배치되어, 상부 칩(200-4)의 패드 영역(230-4)이 배치되는 중심축은 하부 칩(100-4)의 활성면의 장축 방향의 가장 자리에 인접할 수 있다.
하부 칩(100-4)의 관통 전극 영역(120-4)은 하부 칩(100-4)의 활성면의 가장자리에 인접하도록 배치될 수 있다. 예를 들면, 하부 칩(100-4)의 관통 전극 영역(120-4)은 하부 칩(100-4)의 활성면의 장축 방향의 가장자리에 접하도록 배치될 수 있다. 상부 칩(200-4)의 패드 영역(230-4)이 하부 칩(100-4)의 단축 방향을 따라서 배치될 수 있도록, 상부 칩(200-4)은 하부 칩(100-4) 상에 적층될 수 있다. 평면 배치 상에서 하부 칩(100-4)의 관통 전극 영역(120-4)과 상부 칩(200-4)의 패드 영역(230-4)은 동일한 방향을 따라서 중첩되도록 배치될 수 있다. 즉, 상부 칩(200-4)의 패드 영역(230-4)이 배치되는 중심축은 하부 칩(100-4)의 활성면의 장축 방향의 가장자리에 평행하게 인접하도록 정렬될 수 있다. 따라서 하부 칩(100-4)의 관통 전극 영역(120-4)의 상기 복수의 관통 전극과 상부 칩(200-4)의 패드 영역(230-4)의 복수의 패드는 서로 대응될 수 있다.
상부 칩(200-4)의 활성면의 장축 방향의 길이인 제3 길이(L3)는 하부 칩(100-4)의 활성면의 장축 방향의 길이인 제1 길이(L1)보다 작은 값을 가지고 단축 방향의 길이인 제2 길이(L2)보다 큰 값을 가질 수 있으나, 이에 한정되지 않는다.
상부 칩(200-4)의 일부분은 하부 칩(100-4)의 가장자리로부터 외측으로 돌출될 수 있다. 상부 칩(200-4)의 활성면의 단축 방향의 하나의 가장자리는 하부 칩(100-4)의 가장자리로부터 외측으로 돌출될 수 있다. 하부 칩(100-4)의 가장자리로부터 외측으로 돌출되는 상부 칩(200-4)의 활성면의 단축 방향의 하나의 가장자리와 반대되는 상부 칩(200-4)의 활성면의 단축 방향의 다른 가장자리의 전부 또는 일부는 하부 칩(100-4)의 활성면 상에 배치될 수 있다.
예를 들어, 제3 길이(L3)가 제2 길이(L2)보다 큰 경우, 하부 칩(100-4)의 가장자리로부터 외측으로 돌출되는 상부 칩(200-4)의 활성면의 단축 방향의 하나의 가장자리와 접하는 상부 칩(200-4)의 활성면의 장축 방향의 가장자리들은 하부 칩(100-4)의 가장자리로부터 외측으로 함께 돌출될 수 있다. 또한 하부 칩(100-4)의 가장자리로부터 외측으로 돌출되는 상부 칩(200-4)의 활성면의 단축 방향의 하나의 가장자리와 반대되는 상부 칩(200-4)의 활성면의 단축 방향의 다른 가장자리 중 상부 칩(200-4)의 활성면의 장축 방향의 가장자리들과 접하는 부분은 하부 칩(100-4)의 가장자리로부터 외측으로 돌출될 수 있다.
도 5를 참조하면, 적층 반도체 패키지(5)는 하부 칩(100-5) 및 하부 칩(100-5) 상에 적층된 상부 칩(200-5)을 포함한다. 도 5에 보인 적층 반도체 패키지(5)는 하부 칩(100-5) 및/또는 상부 칩(200-5)의 장/단축 방향의 길이의 비율이 도 4에 보인 하부 칩(100-4) 및/또는 상부 칩(200-4)의 장/단축 방향의 길이 비율과 다르다는 점을 제외하고는, 도 4에 보인 적층 반도체 패키지(4)와 동일한 바, 자세한 설명은 생략하도록 한다.
다만, 도시하지는 않았으나, 예를 들어, 제3 길이(L3)가 제2 길이(L2)보다 더 작은 경우, 하부 칩(100-5)의 가장자리로부터 외측으로 돌출되는 상부 칩(200-5)의 활성면의 단축 방향의 하나의 가장자리와 접하는 상부 칩(200-5)의 활성면의 장축 방향의 가장자리의 일부분들은 하부 칩(100-5)의 가장자리로부터 외측으로 함께 돌출될 수 있고, 하부 칩(100-5)의 가장자리로부터 외측으로 돌출되는 상부 칩(200-5)의 활성면의 단축 방향의 하나의 가장자리와 반대되는 상부 칩(200-5)의 활성면의 단축 방향의 다른 가장자리는 하부 칩(100-5)의 활성면 상에 배치될 수 있다.
도 6을 참조하면, 적층 반도체 패키지(6)는 하부 칩(100-6) 및 하부 칩(100-6) 상에 적층된 복수의 상부 칩(200-6)을 포함한다.
하부 칩(100-6)은 복수의 관통 전극(미도시)이 각각 배치되는 복수의 관통 전극 영역(120-6)을 가질 수 있다. 복수의 관통 전극 영역(120-6)은 하부 칩(100-6) 내에서 서로 이격되도록 배치될 수 있다. 예를 들면, 하부 칩(100-6)은 하부 칩(100-6)의 활성면의 서로 반대되는 양 가장자리에 각각 접하도록 배치되는 2개의 관통 전극 영역(120-6)을 가질 수 있다.
복수의 상부 칩(200-6)은 각각 하부 칩(100-6)의 서로 다른 관통 전극 영역(120-6)에 형성된 상기 복수의 관통 전극과 각각 대응되는 복수의 패드(미도시)가 배치되는 패드 영역(230-6)을 가질 수 있다. 하나의 관통 전극 영역(120-6) 중 상기 복수의 관통 전극이 형성된 부분과 이에 대응하는 하나의 상부 칩(200-6)의 패드 영역(230-6) 중 상기 복수의 패드가 형성된 부분은 서로 중첩될 수 있다.
예를 들면, 하부 칩(100-6) 상에는 2개의 상부 칩(200-6)이 적층될 수 있다. 즉, 하부 칩(100-6)의 2개의 관통 전극 영역(120-6) 상에는 각각 하나의 상부 칩(200-6)이 적층될 수 있다.
복수의 상부 칩(200-6)의 패드 영역(230-6)이 배치되는 중심축은 각각 하부 칩(100-6)의 장축 방향의 중심축으로부터 이동된 위치에 있을 수 있다. 복수의 상부 칩(200-6)의 패드 영역(230-6)이 배치되는 중심축은 각각 하부 칩(100-6)의 활성면의 장축 방향의 중심축으로부터 회전 이동 및 평행 이동된 위치에 배치될 수 있다. 또는 복수의 상부 칩(200-6)의 패드 영역(230-4)이 배치되는 중심축은 각각 하부 칩(100-6)의 활성면의 단축 방향의 중심축으로부터 이동된 위치에 배치될 수 있다. 예를 들면, 2개의 상부 칩(200-6)의 패드 영역(230-6)이 배치되는 2개의 중심축은 하부 칩(100-6)의 활성면의 장축 방향의 중심축으로부터 회전 이동 및 평행 이동된 위치, 즉 단축 방향의 중심축으로부터 평행 이동한 위치에 배치되어, 2개의 상부 칩(200-6)의 패드 영역(230-6)이 배치되는 2개의 중심축은 각각 하부 칩(100-6)의 활성면의 장축 방향의 반대되는 양 가장 자리에 인접할 수 있다.
하부 칩(100-6)의 관통 전극 영역(120-6)은 하부 칩(100-6)의 활성면의 가장자리에 인접하도록 배치될 수 있다. 예를 들면, 하부 칩(100-6)의 2개의 관통 전극 영역(120-6)은 하부 칩(100-6)의 활성면의 장축 방향의 양 가장자리에 각각 접하도록 배치될 수 있다. 2개의 상부 칩(200-6) 각각의 패드 영역(230-6)이 하부 칩(100-6)의 단축 방향을 따라서 배치될 수 있도록, 2개의 상부 칩(200-6)은 각각 하부 칩(100-6) 상에 적층될 수 있다. 평면 배치 상에서 하부 칩(100-6)의 복수의 관통 전극 영역(120-6) 중 하나와 이에 대응하는 복수의 상부 칩(200-6) 중 하나의 패드 영역(230-6)은 동일한 방향을 따라서 중첩되도록 배치될 수 있다. 즉, 상부 칩(200-6) 중 하나의 패드 영역(230-6)이 배치되는 중심축은 하부 칩(100-6)의 활성면의 장축 방향의 하나의 가장자리에 평행하게 인접하도록 정렬될 수 있다. 예를 들면, 하부 칩(100-6)의 2개의 관통 전극 영역(120-6)의 상기 복수의 관통 전극과 2개의 상부 칩(200-6)의 패드 영역(230-6)의 복수의 패드와 각각 서로 대응될 수 있다.
상부 칩(200-6)의 활성면의 장축 방향의 길이인 제3 길이(L3)는 하부 칩(100-6)의 활성면의 장축 방향의 길이인 제1 길이(L1)보다 작은 값을 가지고 단축 방향의 길이인 제2 길이(L2)보다 큰 값을 가질 수 있으나, 이에 한정되지 않는다.
복수의 상부 칩(200-6)의 각각의 일부분은 하부 칩(100-6)의 가장자리로부터 외측으로 돌출될 수 있다. 복수의 상부 칩(200-6)의 활성면의 단축 방향의 하나의 가장자리는 하부 칩(100-6)의 가장자리로부터 외측으로 돌출될 수 있다. 하부 칩(100-6)의 가장자리로부터 외측으로 돌출되는 상부 칩(200-6)의 활성면의 단축 방향의 하나의 가장자리와 반대되는 상부 칩(200-6)의 활성면의 단축 방향의 다른 가장자리의 전부 또는 일부는 하부 칩(100-6)의 활성면 상에 배치될 수 있다.
또한 하부 칩(100-6)의 가장자리로부터 외측으로 돌출되는 상부 칩(200-6) 각각의 활성면의 단축 방향의 하나의 가장자리와 접하는 상부 칩(200-6)의 활성면의 장축 방향의 가장자리 부분들 또한, 하부 칩(100-6)의 가장자리로부터 외측으로 함께 돌출될 수 있다.
예를 들면, 2개의 상부 칩(200-6) 각각의 활성면의 단축 방향의 양 가장자리 중 서로 대향하는 가장자리의 전부 또는 일부는 하부 칩(100-6)의 활성면 상에 배치될 수 있고, 서로 반대되는 가장자리는 하부 칩(100-6)의 가장자리의 외측에 배치될 수 있다.
도 7을 참조하면, 적층 반도체 패키지(7)는 하부 칩(100-7) 및 하부 칩(100-7) 상에 적층된 복수의 상부 칩(200-7)을 포함한다. 도 7에 보인 적층 반도체 패키지(7)는 하부 칩(100-7) 및/또는 복수의 상부 칩(200-7)의 장/단축의 가장자리의 길이 비율이 도 6에 보인 하부 칩(100-6) 및/또는 복수의 상부 칩(200-6)의 장/단축의 가장자리의 길이 비율과 다르다는 점을 제외하고는, 도 6에 보인 적층 반도체 패키지(6)와 동일한 바, 자세한 설명은 생략하도록 한다.
다만, 도시하지는 않았으나, 예를 들어, 제3 길이(L3)가 제2 길이(L2)보다 더 작은 경우, 하부 칩(100-7)의 가장자리로부터 외측으로 돌출되는 복수의 상부 칩(200-7) 각각의 활성면의 단축 방향의 하나의 가장자리와 접하는 각각의 상부 칩(200-7)의 활성면의 장축 방향의 가장자리의 일부분들은 하부 칩(100-7)의 가장자리로부터 외측으로 함께 돌출될 수 있고, 2개의 상부 칩(200-7) 각각의 활성면의 단축 방향의 양 가장자리 중 서로 대향하는 가장자리는 하부 칩(100-7)의 활성면 상에 배치될 수 있고, 서로 반대되는 가장자리는 하부 칩(100-7)의 가장자리의 외측에 배치될 수 있다.
도 1 내지 도 7에서, 하부 칩(100-1∼100-7) 각각에 대하여 수직 방향으로는 하나의 상부 칩(200-1∼200-7)이 적층된 것으로 도시되었으나, 하나의 상부 칩(200-1∼200-7)은 복수의 메모리 반도체 칩의 스택(Stack : All memory chips in the memory system taken together in one assembly, JEDEC Standard Definition)일 수 있다. 즉, 도 1 내지 도 7에 보인 상부 칩(200-1∼200-7)들은 각각 복수의 슬라이스(Slice : One memory chip in the stack of memory chips, JEDEC Standard Definition)로 이루어질 수 있다. 이에 대한 구체적인 내용은, 도 13을 통하여 설명하도록 한다.
도 8 내지 도 13은 본 발명의 일 실시 예에 따른 적층 반도체 패키지의 양상들을 나타내는 사시도들이다. 구체적으로 도 8 및 도 13은 도 1에 보인 적층 반도체 패키지의 레이아웃에 대응되는 적층 반도체 패키지의 사시도들이고, 도 9, 도 10, 도 11, 도 12는 각각 도 2, 도 3, 도 4 및 도 5, 도 6 및 도 7에서 보인 적층 반도체 패키지의 레이아웃에 대응되는 적층 반도체 패키지의 사시도들이다. 도 8 내지 도 13에 대한 설명 중 도 1 내지 도 7에 대한 설명과 중복되는 내용은 생략될 수 있다. 또한 도 9 내지 도 13에 대한 설명 중 도 8에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 8을 참조하면, 적층 반도체 패키지(1)는 패키지 베이스 기판(10), 하부 칩(100-1) 및 상부 칩(200-1)을 포함한다. 하부 칩(100-1)은 패키지 베이스 기판(10) 상에 부착되고, 상부 칩(200-1)은 하부 칩(100-1) 상에 적층될 수 있다.
패키지 베이스 기판(10) 상에는 하부 칩(100-1) 및 상부 칩(200-1)을 감싸는 몰딩층(500)이 형성될 수 있다. 몰딩층(500)은 패키지 베이스 기판(10)의 상면을 모두 덮을 수 있으나, 이에 한정되지 않으며, 패키지 베이스 기판(10)의 상면의 일부분을 노출시킬 수도 있다. 몰딩층(500)은 상부 칩(200-1)의 상면을 덮을 수 있으나, 이에 한정되지 않는다. 몰딩층(500)은 상부 칩(200-1)의 측면은 감싸고, 상부 칩(200-1)의 상면은 노출시킬 수 있다. 상부 칩(200-1)의 상면이 몰딩층(500)에 의하여 노출되는 경우, 상부 칩(200-1)의 상면은 적층 반도체 패키지(1) 내에서 발생되는 열이 방출되는 경로로 사용될 수 있으며, 선택적으로 상부 칩(200-1)의 상면 상에는 히트 싱크(미도시)가 부착될 수 있다.
적층 반도체 패키지(1)와 외부 장치 사이의 신호 전달 및/또는 적층 반도체 패키지(1)로의 전력 공급을 위하여, 패키지 베이스 기판(10)의 하면에는 외부 연결 단자(18)가 부착될 수 있다.
상부 칩(200-1)과 하부 칩(100-1)은 각각의 장축 방향의 중심축이 수직 교차할 수 있다. 상부 칩(200-1)의 일부분은 하부 칩(100-1)의 가장자리로부터 외측으로 돌출될 수 있다. 상부 칩(200-1)의 활성면의 장축 방향의 서로 반대되는 양 가장자리는 하부 칩(100-1)의 가장자리로부터 외측으로 돌출될 수 있다.
도 9를 참조하면, 적층 반도체 패키지(2)는 패키지 베이스 기판(10), 하부 칩(100-2) 및 상부 칩(200-2)을 포함한다. 하부 칩(100-2)은 패키지 베이스 기판(10) 상에 부착되고, 상부 칩(200-2)은 하부 칩(100-2) 상에 적층될 수 있다. 패키지 베이스 기판(10) 상에는 하부 칩(100-2) 및 상부 칩(200-2)을 감싸는 몰딩층(500)이 형성될 수 있다. 패키지 베이스 기판(10)의 하면에는 외부 연결 단자(18)가 부착될 수 있다.
상부 칩(200-2)의 장축 방향의 중심축은 하부 칩(100-2)의 장축 방향의 중심축으로부터 평행 이동된 위치에 배치될 수 있다. 상부 칩(200-2)의 일부분은 하부 칩(100-2)의 가장자리로부터 외측으로 돌출될 수 있다. 상부 칩(200-2)의 활성면의 단축 방향의 하나의 가장자리는 하부 칩(100-1)의 가장자리로부터 외측으로 돌출될 수 있고, 이에 반대되는 단축 방향의 다른 가장자리는 하부 칩(100-2)의 활성면 상에 배치될 수 있다.
도 10을 참조하면, 적층 반도체 패키지(3)는 패키지 베이스 기판(10), 하부 칩(100-3) 및 복수의 상부 칩(200-3)을 포함한다. 하부 칩(100-3)은 패키지 베이스 기판(10) 상에 부착되고, 복수의 상부 칩(200-3)은 각각 하부 칩(100-3) 상에 적층될 수 있다. 패키지 베이스 기판(10) 상에는 하부 칩(100-3) 및 복수의 상부 칩(200-3)을 감싸는 몰딩층(500)이 형성될 수 있다. 패키지 베이스 기판(10)의 하면에는 외부 연결 단자(18)가 부착될 수 있다.
복수의 상부 칩(200-3) 각각의 장축 방향의 중심축은 각각 하부 칩(100-3)의 장축 방향의 중심축으로부터 평행 이동된 위치에 배치될 수 있다. 예를 들면, 2개의 상부 칩(200-3) 각각의 장축 방향의 중심축은 하부 칩(100-3)의 활성면의 장축 방향의 중심축으로부터 평행 이동된 위치에 배치되어, 각각 하부 칩(100-3)의 활성면의 단축 방향의 반대되는 양 가장 자리에 인접할 수 있다.
복수의 상부 칩(200-3) 각각의 일부분은 하부 칩(100-2)의 가장자리로부터 외측으로 돌출될 수 있다. 상부 칩(200-3)의 활성면의 단축 방향의 하나의 가장자리는 하부 칩(100-1)의 가장자리로부터 외측으로 돌출될 수 있고, 이에 반대되는 단축 방향의 다른 가장자리는 하부 칩(100-2)의 활성면 상에 배치될 수 있다. 예를 들면, 2개의 상부 칩(200-3) 각각의 단축 방향의 양 가장자리 중 서로 대향하는 가장자리는 하부 칩(100-3)의 활성면 상에 배치될 수 있고, 서로 반대되는 가장자리는 하부 칩(100-3)의 가장자리의 외측에 배치될 수 있다.
도 11을 참조하면, 적층 반도체 패키지(4)는 패키지 베이스 기판(10), 하부 칩(100-4) 및 상부 칩(200-4)을 포함한다. 도 5에 보인 적층 반도체 패키지(5)의 형상은 하부 칩(100-5) 및/또는 상부 칩(200-5)의 장/단축 방향의 길이의 비율이 도 4에 보인 적층 반도체 패키지(4)의 하부 칩(100-4) 및/또는 상부 칩(200-4)의 장/단축 방향의 길이의 비율과 다르다는 점을 제외하고는 동일한 바, 별도의 사시도는 생략하도록 한다.
하부 칩(100-4)은 패키지 베이스 기판(10) 상에 부착되고, 상부 칩(200-4)은 하부 칩(100-4) 상에 적층될 수 있다. 패키지 베이스 기판(10) 상에는 하부 칩(100-4) 및 상부 칩(200-4)을 감싸는 몰딩층(500)이 형성될 수 있다. 패키지 베이스 기판(10)의 하면에는 외부 연결 단자(18)가 부착될 수 있다.
상부 칩(200-4)의 장축 방향의 중심축은 하부 칩(100-4)의 단축 방향의 중심축으로부터 평행 이동된 위치에 배치될 수 있다. 상부 칩(200-4)의 일부분은 하부 칩(100-4)의 가장자리로부터 외측으로 돌출될 수 있다. 상부 칩(200-4)의 활성면의 단축 방향의 하나의 가장자리는 하부 칩(100-4)의 가장자리로부터 외측으로 돌출될 수 있고, 이에 반대되는 단축 방향의 다른 가장자리의 전부 또는 일부는 하부 칩(100-4)의 활성면 상에 배치될 수 있다.
상부 칩(200-4)의 장축 방향의 길이가 하부 칩(100-4)의 단축 방향의 길이보다 큰 경우, 상부 칩(200-4)의 활성면의 단축 방향의 하나의 가장자리와 함께 상부 칩(200-4)의 활성면의 장축 방향의 가장자리들도 하부 칩(100-4)의 가장자리로부터 외측으로 돌출될 수 있다.
도 12를 참조하면, 적층 반도체 패키지(6)는 패키지 베이스 기판(10), 하부 칩(100-6) 및 복수의 상부 칩(200-6)을 포함한다. 도 7에 보인 적층 반도체 패키지(7)의 형상은 하부 칩(100-7) 및/또는 상부 칩(200-7)의 장/단축 방향의 길이의 비율이 도 6에 보인 적층 반도체 패키지(6)의 하부 칩(100-6) 및/또는 상부 칩(200-6)의 장/단축 방향의 길이의 비율과 다르다는 점을 제외하고는 동일한 바, 별도의 사시도는 생략하도록 한다.
하부 칩(100-6)은 패키지 베이스 기판(10) 상에 부착되고, 복수의 상부 칩(200-6)은 각각 하부 칩(100-6) 상에 적층될 수 있다. 패키지 베이스 기판(10) 상에는 하부 칩(100-6) 및 복수의 상부 칩(200-6)을 감싸는 몰딩층(500)이 형성될 수 있다. 패키지 베이스 기판(10)의 하면에는 외부 연결 단자(18)가 부착될 수 있다.
복수의 상부 칩(200-6)의 장축 방향의 중심축은 각각 하부 칩(100-6)의 단축 방향의 중심축으로부터 평행 이동된 위치에 배치될 수 있다. 예를 들면, 2개의 상부 칩(200-6) 각각의 장축 방향의 중심축은 하부 칩(100-6)의 활성면의 단축 방향의 중심축으로부터 평행 이동된 위치에 배치되어, 각각 하부 칩(100-6)의 활성면의 장축 방향의 반대되는 양 가장 자리에 인접할 수 있다.
복수의 상부 칩(200-6) 각각의 일부분은 하부 칩(100-6)의 가장자리로부터 외측으로 돌출될 수 있다. 상부 칩(200-6)의 활성면의 단축 방향의 하나의 가장자리는 하부 칩(100-6)의 가장자리로부터 외측으로 돌출될 수 있고, 이에 반대되는 단축 방향의 다른 가장자리의 전부 또는 일부는 하부 칩(100-6)의 활성면 상에 배치될 수 있다. 예를 들면, 2개의 상부 칩(200-6) 각각의 단축 방향의 양 가장자리 중 서로 대향하는 가장자리의 전부 또는 일부는 하부 칩(100-6)의 활성면 상에 배치될 수 있고, 서로 반대되는 가장자리는 하부 칩(100-6)의 가장자리의 외측에 배치될 수 있다.
상부 칩(200-6)의 장축 방향의 길이가 하부 칩(100-6)의 단축 방향의 길이보다 큰 경우, 상부 칩(200-6)의 활성면의 단축 방향의 하나의 가장자리와 함께 상부 칩(200-6)의 활성면의 장축 방향의 가장자리들도 하부 칩(100-6)의 가장자리로부터 외측으로 돌출될 수 있다.
도 13을 참조하면, 적층 반도체 패키지(1a)는 패키지 베이스 기판(10), 하부 칩(100-1) 및 상부 칩(200-1)을 포함한다. 하부 칩(100-1)은 패키지 베이스 기판(10) 상에 부착되고, 상부 칩(200-1)은 하부 칩(100-1) 상에 적층될 수 있다.
상부 칩(200-1)은 복수의 슬라이스(200-1a 내지 200-1d)가 적층된 복수의 메모리 반도체 칩의 스택일 수 있다. 즉, 상부 칩(200-1)은 한 개의 반도체 칩이 아니고, TSV(Through-Silicon Via)와 같은 관통 전극에 의하여 연결되며 적층된 복수의 메모리 반도체 칩으로 이루어질 수 있다. 또한 상부 칩(200-1)은 4개의 슬라이스(200-1a 내지 200-1d)가 적층된 것으로 도시되었으나, 이에 한정되지 않으며, 2개, 3개 또는 5개 이상의 슬라이스가 적층되는 것 또한 가능하다.
이와 같이 상부 칩(200-1)으로 복수의 슬라이스(200-1a 내지 200-1d)가 적층된 복수의 메모리 반도체 칩의 스택을 사용하는 것은 도 9 내지 도 13에 보인 적층 반도체 패키지(2∼7)의 상부 칩(200-2 내지 200-7)에도 적용 가능하다.
도 14 내지 도 20은 본 발명의 일 실시 예에 따른 적층 반도체 패키지가 포함하는 하부 칩을 개략적으로 나타내는 평면도들이다. 도 14 내지 도 20은 각각 도 1 내지 도 7에 보인 적층 반도체 패키지의 레이아웃에 포함되는 하부 칩에 대응되는 평면도들이다. 도 14 내지 도 20에 대한 설명 중 도 1 내지 도 13에 대한 설명과 중복되는 내용은 생략될 수 있다. 또한 도 15 내지 도 20에 대한 설명 중 도 14에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 14을 참조하면, 하부 칩(100-1)은 관통 전극 영역(120-1) 및 관통 전극 영역(120-1)과 구분되는 기능 블록 영역(140-1)을 포함한다. 기능 블록 영역(140-1)에는 복수의 기능 블록(미도시)이 배치될 수 있다. 하부 칩(100-1)은 장축 방향의 길이인 제1 길이(X1)와 제1 길이(X1)보다 작은 단축 방향의 길이인 제2 길이(Y1)를 가질 수 있다. 관통 전극 영역(120-1)은 하부 칩(100-1)의 활성면의 장축 방향에서 제1 폭(W1)을 가지면서, 하부 칩(100-1)의 활성면의 단축 방향으로 연장된다. 관통 전극 영역(120-1)은 하부 칩(100-1)의 활성면의 단축 방향의 중심축을 따라서 배치될 수 있다.
만일, 하부 칩(100-1)이, 활성면의 장축 방향으로 연장되며 장축 방향의 중심축을 따라서 배치되는 가상의 관통 전극 영역(120X-1)을 가지는 경우, 기능 블록 영역(140-1)에 배치될 수 있는 가장 큰 면적을 가지는 가상의 정사각형 영역(140A-1)의 각 변의 길이는 제1 변의 길이(A1)일 수 있다. 즉, 제1 변의 길이(A1)는 제2 길이(Y1)와 제1 폭(W1)의 차이의 1/2일 수 있다(A1 = (Y1-W1)/2). 이 경우, 각 변의 길이가 모두 제2 길이(Y1)와 제1 폭(W1)의 차이의 1/2(A1 = (Y1-W1)/2)보다 큰 직사각형 영역을 요구하는 기능 블록을 기능 블록 영역(140-1)에 배치하는 것은 불가능하다.
도 14에 보인 것과 같이 관통 전극 영역(120-1)이 하부 칩(100-1)의 활성면의 단축 방향으로 연장되며, 단축 방향의 중심축을 따라서 배치되는 경우에는, 기능 블록 영역(140-1)에 배치될 수 있는 가장 큰 면적을 가지는 가상의 최대 정사각형 영역(140B-1)의 각 변의 길이는 제2 변의 길이(B1)일 수 있다. 즉, 제2 변의 길이(B1)는 제1 길이(X1)와 제1 폭(W1)의 차이의 1/2일 수 있다(B1 = (X1-W1)/2).
하부 칩(100-1)의 기능 블록 영역(140-1)에는 각 변의 길이가 모두 제2 길이(Y1)와 제1 폭(W1)의 차이의 1/2(A1 = (Y1-W1)/2)보다 큰 직사각형 영역을 요구하는 기능 블록이 배치될 수 있다.
즉, 관통 전극 영역(120-1)이 하부 칩(100-1)의 활성면의 단축 방향으로 연장되며, 단축 방향의 중심축을 따라서 배치되는 경우, 각 변의 길이가 모두 제2 길이(Y1)와 제1 폭(W1)의 차이의 1/2인 제1 변의 길이(A1)보다 크고, 제1 길이(X1)와 제1 폭(W1)의 차이의 1/2(B1)과 제2 길이(Y1)의 곱(B1*Y1)과 같거나 작은 면적을 가지는 직사각형 영역을 요구하는 기능 블록을 기능 블록 영역(140-1)에 배치할 수 있다.
기능 블록 영역(140-1)에는 제2 길이(Y1)와 제1 폭(W1)의 차이의 1/2(A1= (Y1-W1)/2)보다 큰 변의 길이를 가지는 정사각형의 영역이 배치될 수 있다. 또한 기능 블록 영역(140-1)에는 제2 길이(Y1)와 상기 제1 폭(W1)의 차이의 1/2(A1 = (Y1-W1)/2)보다 크고, 제1 길이(X1)와 제1 폭(W1)의 차이의 1/2(B1 = (X1-W1)/2)보다 작거나 같은 변의 길이를 가지는 정사각형의 영역이 배치될 수 있다. 여기에서 말하는 정사각형의 영역은 실제 구성 요소를 의미할 수도 있으나, 기능 블록 영역(140-1)의 면적을 설명하기 위한 가상의 영역일 수 있다.
도 15를 참조하면, 하부 칩(100-2)은 관통 전극 영역(120-2) 및 관통 전극 영역(120-2)과 구분되는 기능 블록 영역(140-2)을 포함한다. 기능 블록 영역(140-2)에는 복수의 기능 블록(미도시)이 배치될 수 있다. 하부 칩(100-2)은 장축 방향의 길이인 제1 길이(X2)와 제1 길이(X2)보다 작은 단축 방향의 길이인 제2 길이(Y2)를 가질 수 있다. 관통 전극 영역(120-2)은 하부 칩(100-2)의 활성면의 단축 방향에서 제1 폭(W2)을 가지면서, 하부 칩(100-2)의 활성면의 장축 방향으로 연장된다. 관통 전극 영역(120-2)은 하부 칩(100-2)의 활성면의 단축 방향의 가장자리에 접하도록 배치될 수 있다.
만일, 하부 칩(100-2)이, 활성면의 장축 방향으로 연장되며 장축 방향의 중심축을 따라서 배치되는 가상의 관통 전극 영역(120X-2)을 가지는 경우, 기능 블록 영역(140-2)에 배치될 수 있는 가장 큰 면적을 가지는 가상의 정사각형 영역(140A-2)의 각 변의 길이는 제1 변의 길이(A2)일 수 있다. 즉, 제1 변의 길이(A2)는 제2 길이(Y2)와 제1 폭(W2)의 차이의 1/2일 수 있다(A2 = (Y2-W2)/2). 이 경우, 각 변의 길이가 모두 제2 길이(Y2)와 제1 폭(W2)의 차이의 1/2(A2 = (Y2-W2)/2)보다 큰 직사각형 영역을 요구하는 기능 블록을 기능 블록 영역(140-2)에 배치하는 것을 불가능하다.
도 15에 보인 것과 같이 관통 전극 영역(120-2)이 하부 칩(100-2)의 활성면의 장축 방향으로 연장되며, 단축 방향의 가장자리에 접하도록 배치되는 경우에는, 기능 블록 영역(140-2)에 배치될 수 있는 가장 큰 면적을 가지는 가상의 최대 정사각형 영역(140B-2)의 각 변의 길이는 제2 변의 길이(B2)일 수 있다. 즉, 제2 변의 길이(B2)는 제2 길이(Y2)와 제1 폭(W2)의 차이일 수 있다(B2 = Y2-W2).
하부 칩(100-2)의 기능 블록 영역(140-2)에는 각 변의 길이가 모두 제2 길이(Y2)와 제1 폭(W2)의 차이의 1/2(A2 = (Y2-W2)/2)보다 큰 직사각형 영역을 요구하는 기능 블록이 배치될 수 있다.
즉, 관통 전극 영역(120-2)이 하부 칩(100-2)의 활성면의 장축 방향으로 연장되며, 단축 방향의 가장자리에 접하도록 배치되는 경우, 각 변의 길이가 모두 제2 길이(Y2)와 제1 폭(W2)의 차이의 1/2인 제1 변의 길이(A2)보다 크고, 제2 길이(Y2)와 제1 폭(W2)의 차이((B2 = Y2-W2)와 제1 길이(X2)의 곱(B2*X2)과 같거나 작은 면적을 가지는 직사각형 영역을 요구하는 기능 블록을 기능 블록 영역(140-2)에 배치할 수 있다.
기능 블록 영역(140-2)에는 제2 길이(Y2)와 제1 폭(W2)의 차이의 1/2(A2 = (Y2-W2)/2)보다 큰 변의 길이를 가지는 정사각형의 영역이 배치될 수 있다. 또한 기능 블록 영역(140-2)에는 제2 길이(Y2)와 제1 폭(W2)의 차이의 1/2(A2 = (Y2-W2)/2)보다 크고, 제2 길이(Y2)와 제1 폭(W2)의 차이(B2 = Y2-W2)보다 작거나 같은 변의 길이를 가지는 정사각형의 영역이 배치될 수 있다.
도 16을 참조하면, 하부 칩(100-3)은 복수의 관통 전극 영역(120-3) 및 복수의 관통 전극 영역(120-3)과 구분되는 기능 블록 영역(140-3)을 포함한다. 기능 블록 영역(140-3)에는 복수의 기능 블록(미도시)이 배치될 수 있다. 하부 칩(100-3)은 장축 방향의 길이인 제1 길이(X3)와 제1 길이(X3)보다 작은 단축 방향의 길이인 제2 길이(Y3)를 가질 수 있다. 복수의 관통 전극 영역(120-3) 각각은 하부 칩(100-3)의 활성면의 단축 방향에서 제1 폭(W3)을 가지면서, 하부 칩(100-3)의 활성면의 장축 방향으로 연장된다. 복수의 관통 전극 영역(120-3) 각각은 하부 칩(100-3)의 활성면의 단축 방향의 양 가장자리에 접하도록 배치될 수 있다.
만일, 하부 칩(100-3)이, 활성면의 장축 방향으로 연장되며 장축 방향의 중심축을 따라서 배치되는 가상의 관통 전극 영역(120X-3)을 가지는 경우, 기능 블록 영역(140-3)에 배치될 수 있는 가장 큰 면적을 가지는 가상의 정사각형 영역(140A-3)의 각 변의 길이는 제1 변의 길이(A3)일 수 있다. 즉, 제1 변의 길이(A3)는 제2 길이(Y3)와 제1 폭(W3)의 차이의 1/2일 수 있다(A3 = (Y3-W3)/2). 이 경우, 각 변의 길이가 모두 제2 길이(Y3)와 제1 폭(W3)의 차이의 1/2(A3 = (Y3-W3)/2)보다 큰 직사각형 영역을 요구하는 기능 블록을 기능 블록 영역(140-3)에 배치하는 것을 불가능하다.
그러나 하부 칩(100-3)의 기능 블록 영역(140-3)에 배치될 수 있는 가장 큰 면적을 가지는 가상의 최대 정사각형 영역(140B-3)의 각 변의 길이는 제2 변의 길이(B3)일 수 있다. 즉, 제2 변의 길이(B3)는 제2 길이(Y3)와 2배의 제1 폭(W3)의 차이일 수 있다(B3 = Y3 - 2*W3).
하부 칩(100-3)의 기능 블록 영역(140-3)에는 각 변의 길이가 모두 제2 길이(Y3)와 제1 폭(W3)의 차이의 1/2(A3 = (Y3-W3)/2)보다 큰 직사각형 영역을 요구하는 기능 블록이 배치될 수 있다.
하부 칩(100-3)의 기능 블록 영역(140-3)에는 각 변의 길이가 모두 제2 길이(Y3)와 제1 폭(W3)의 차이의 1/2인 제1 변의 길이(A3 = (Y3-W3)/2)보다 크고, 제2 길이(Y3)와 2배의 제1 폭(W3)의 차이(B3 = Y3 - 2*W3)와 제1 길이(X3)의 곱(B3*X3)과 같거나 작은 면적을 가지는 직사각형 영역을 요구하는 기능 블록을 배치할 수 있다.
기능 블록 영역(140-3)에는 제2 길이(Y3)와 제1 폭(W3)의 차이의 1/2(A3 = (Y3-W3)/2)보다 큰 변의 길이를 가지는 정사각형의 영역이 배치될 수 있다. 또한 기능 블록 영역(140-3)에는 제2 길이(Y3)와 제1 폭(W3)의 차이의 1/2(A3 = (Y3-W3)/2)보다 크고, 제2 길이(Y3)와 2배의 제1 폭(W3)의 차이(B3 = Y3 - 2*W3)보다 작거나 같은 변의 길이를 가지는 정사각형의 영역이 배치될 수 있다.
도 17을 참조하면, 하부 칩(100-4)은 관통 전극 영역(120-4) 및 관통 전극 영역(120-4)과 구분되는 기능 블록 영역(140-4)을 포함한다. 기능 블록 영역(140-4)에는 복수의 기능 블록(미도시)이 배치될 수 있다. 하부 칩(100-4)은 장축 방향의 길이인 제1 길이(X4)와 제1 길이(X4)보다 작은 단축 방향의 길이인 제2 길이(Y4)를 가질 수 있다. 관통 전극 영역(120-4)은 하부 칩(100-4)의 활성면의 장축 방향에서 제1 폭(W4)을 가지면서, 하부 칩(100-4)의 활성면의 단축 방향으로 연장된다. 관통 전극 영역(120-4)은 하부 칩(100-4)의 활성면의 단축 방향의 가장자리에 접하도록 배치될 수 있다. 제2 길이(Y4)는 제1 길이(X4)와 제1 폭(W4)의 차이보다 작은 값을 가질 수 있다(Y4 < X4-W4).
만일, 하부 칩(100-4)이, 활성면의 장축 방향으로 연장되며 장축 방향의 중심축을 따라서 배치되는 가상의 관통 전극 영역(120X-4)을 가지는 경우, 기능 블록 영역(140-4)에 배치될 수 있는 가장 큰 면적을 가지는 가상의 정사각형 영역(140A-4)의 각 변의 길이는 제1 변의 길이(A4)일 수 있다. 즉, 제1 변의 길이(A4)는 제2 길이(Y4)와 제1 폭(W4)의 차이의 1/2일 수 있다(A4 = (Y4-W4)/2). 이 경우, 각 변의 길이가 모두 제2 길이(Y4)와 제1 폭(W4)의 차이의 1/2(A4 = (Y4-W4)/2)보다 큰 직사각형 영역을 요구하는 기능 블록을 기능 블록 영역(140-4)에 배치하는 것을 불가능하다.
그러나 하부 칩(100-4)의 기능 블록 영역(140-4)에 배치될 수 있는 가장 큰 면적을 가지는 가상의 최대 정사각형 영역(140B-4)의 각 변의 길이는 제2 변의 길이(B4)일 수 있다. 즉, 제2 변의 길이(B4)는 제2 길이(Y4)일 수 있다(B4 = Y4).
하부 칩(100-4)의 기능 블록 영역(140-4)에는 각 변의 길이가 모두 제2 길이(Y4)와 제1 폭(W4)의 차이의 1/2(A4 = (Y4-W4)/2)보다 큰 직사각형 영역을 요구하는 기능 블록이 배치될 수 있다.
하부 칩(100-4)의 기능 블록 영역(140-4)에는 각 변의 길이가 모두 제2 길이(Y4)와 제1 폭(W4)의 차이의 1/2인 제1 변의 길이(A4 = (Y4-W4)/2)보다 크고, 제1 길이(X4)와 제1 폭(W4)의 차이(X4-W4)와 제2 길이(Y4)의 곱((X4-W4)*Y4)과 같거나 작은 면적을 가지는 직사각형 영역을 요구하는 기능 블록을 배치할 수 있다.
기능 블록 영역(140-4)에는 제2 길이(Y4)와 제1 폭(W4)의 차이의 1/2(A4 = (Y4-W4)/2)보다 큰 변의 길이를 가지는 정사각형의 영역이 배치될 수 있다. 또한 기능 블록 영역(140-4)에는 제2 길이(Y4)와 같거나 작은 변의 길이를 가지는 정사각형의 영역이 배치될 수 있다.
도 18을 참조하면, 하부 칩(100-5)은 관통 전극 영역(120-5) 및 관통 전극 영역(120-5)과 구분되는 기능 블록 영역(140-5)을 포함한다. 기능 블록 영역(140-5)에는 복수의 기능 블록(미도시)이 배치될 수 있다. 하부 칩(100-5)은 장축 방향의 길이인 제1 길이(X5)와 제1 길이(X5)보다 작은 단축 방향의 길이인 제2 길이(Y5)를 가질 수 있다. 관통 전극 영역(120-5)은 하부 칩(100-5)의 활성면의 장축 방향에서 제1 폭(W5)을 가지면서, 하부 칩(100-5)의 활성면의 단축 방향으로 연장된다. 관통 전극 영역(120-5)은 하부 칩(100-5)의 활성면의 단축 방향의 가장자리에 접하도록 배치될 수 있다. 제2 길이(Y5)는 제1 길이(X5)와 제1 폭(W5)의 차이보다 큰 값을 가질 수 있다(Y5 > X5-W5).
만일, 하부 칩(100-5)이, 활성면의 장축 방향으로 연장되며 장축 방향의 중심축을 따라서 배치되는 가상의 관통 전극 영역(120X-5)을 가지는 경우, 기능 블록 영역(140-5)에 배치될 수 있는 가장 큰 면적을 가지는 가상의 정사각형 영역(140A-5)의 각 변의 길이는 제1 변의 길이(A5)일 수 있다. 즉, 제1 변의 길이(A5)는 제2 길이(Y5)와 제1 폭(W5)의 차이의 1/2일 수 있다(A5 = (Y5-W5)/2). 이 경우, 각 변의 길이가 모두 제2 길이(Y5)와 제1 폭(W5)의 차이의 1/2(A5 = (Y5-W5)/2)보다 큰 직사각형 영역을 요구하는 기능 블록을 기능 블록 영역(140-5)에 배치하는 것을 불가능하다.
그러나 하부 칩(100-5)의 기능 블록 영역(140-5)에 배치될 수 있는 가장 큰 면적을 가지는 가상의 최대 정사각형 영역(140B-5)의 각 변의 길이는 제2 변의 길이(B5)일 수 있다. 즉, 제2 변의 길이(B5)는 제1 길이(X5)와 제1 폭(W5)의 차이일 수 있다(B4 = X5-W5).
하부 칩(100-5)의 기능 블록 영역(140-5)에는 각 변의 길이가 모두 제2 길이(Y5)와 제1 폭(W5)의 차이의 1/2(A5 = (Y5-W5)/2)보다 큰 직사각형 영역을 요구하는 기능 블록이 배치될 수 있다.
하부 칩(100-5)의 기능 블록 영역(140-5)에는 각 변의 길이가 모두 제2 길이(Y5)와 제1 폭(W5)의 차이의 1/2인 제1 변의 길이(A5 = (Y5-W5)/2)보다 크고, 제1 길이(X5)와 제1 폭(W5)의 차이(X5-W5)와 제2 길이(Y5)의 곱((X5-W5)*Y5)과 같거나 작은 면적을 가지는 직사각형 영역을 요구하는 기능 블록을 배치할 수 있다.
기능 블록 영역(140-5)에는 제2 길이(Y5)와 제1 폭(W5)의 차이의 1/2(A5 = (Y5-W5)/2)보다 큰 변의 길이를 가지는 정사각형의 영역이 배치될 수 있다. 또한 기능 블록 영역(140-5)에는 제2 길이(Y5)와 제1 폭(W5)의 차이의 1/2(A5 = (Y5-W5)/2)보다 크고, 제1 길이(X5)와 제1 폭(W5)의 차이(B5 = X5-W5)보다 작거나 같은 변의 길이를 가지는 정사각형의 영역이 배치될 수 있다.
도 19를 참조하면, 하부 칩(100-6)은 복수의 관통 전극 영역(120-6) 및 복수의 관통 전극 영역(120-6)과 구분되는 기능 블록 영역(140-6)을 포함한다. 기능 블록 영역(140-6)에는 복수의 기능 블록(미도시)이 배치될 수 있다. 하부 칩(100-6)은 장축 방향의 길이인 제1 길이(X6)와 제1 길이(X6)보다 작은 단축 방향의 길이인 제2 길이(Y6)를 가질 수 있다. 복수의 관통 전극 영역(120-6) 각각은 하부 칩(100-6)의 활성면의 장축 방향에서 제1 폭(W6)을 가지면서, 하부 칩(100-6)의 활성면의 단축 방향으로 연장된다. 복수의 관통 전극 영역(120-6) 각각은 하부 칩(100-6)의 활성면의 단축 방향의 양 가장자리에 접하도록 배치될 수 있다. 제2 길이(Y6)는 제1 길이(X6)와 2배의 제1 폭(W6)의 차이보다 작은 값을 가질 수 있다(Y6 < X6 - 2*W6).
만일, 하부 칩(100-6)이, 활성면의 장축 방향으로 연장되며 장축 방향의 중심축을 따라서 배치되는 가상의 관통 전극 영역(120X-6)을 가지는 경우, 기능 블록 영역(140-6)에 배치될 수 있는 가장 큰 면적을 가지는 가상의 정사각형 영역(140A-6)의 각 변의 길이는 제1 변의 길이(A6)일 수 있다. 즉, 제1 변의 길이(A6)는 제2 길이(Y6)와 제1 폭(W6)의 차이의 1/2일 수 있다(A6 = (Y6-W6)/2). 이 경우, 각 변의 길이가 모두 제2 길이(Y6)와 제1 폭(W6)의 차이의 1/2(A6 = (Y6-W6)/2)보다 큰 직사각형 영역을 요구하는 기능 블록을 기능 블록 영역(140-6)에 배치하는 것을 불가능하다.
그러나 하부 칩(100-6)의 기능 블록 영역(140-6)에 배치될 수 있는 가장 큰 면적을 가지는 가상의 최대 정사각형 영역(140B-6)의 각 변의 길이는 제2 변의 길이(B6)일 수 있다. 즉, 제2 변의 길이(B6)는 제2 길이(Y6)일 수 있다(B6 = Y6).
하부 칩(100-6)의 기능 블록 영역(140-6)에는 각 변의 길이가 모두 제2 길이(Y6)와 제1 폭(W6)의 차이의 1/2(A6 = (Y6-W6)/2)보다 큰 직사각형 영역을 요구하는 기능 블록이 배치될 수 있다.
하부 칩(100-6)의 기능 블록 영역(140-6)에는 각 변의 길이가 모두 제2 길이(Y6)와 제1 폭(W6)의 차이의 1/2인 제1 변의 길이(A6 = (Y6-W6)/2)보다 크고, 제1 길이(X6)와 2배의 제1 폭(W6)의 차이(X6-2*W6)와 제2 길이(Y6)의 곱((X6-2*W6)*Y6)과 같거나 작은 면적을 가지는 직사각형 영역을 요구하는 기능 블록을 배치할 수 있다.
기능 블록 영역(140-6)에는 제2 길이(Y6)와 제1 폭(W6)의 차이의 1/2(A6 = (Y6-W6)/2)보다 큰 변의 길이를 가지는 정사각형의 영역이 배치될 수 있다. 또한 기능 블록 영역(140-6)에는 제2 길이(Y6)와 제1 폭(W6)의 차이의 1/2(A6 = (Y6-W6)/2)보다 크고, 제2 길이(Y6=B6)보다 작거나 같은 변의 길이를 가지는 정사각형의 영역이 배치될 수 있다.
도 20을 참조하면, 하부 칩(100-7)은 복수의 관통 전극 영역(120-7) 및 복수의 관통 전극 영역(120-7)과 구분되는 기능 블록 영역(140-7)을 포함한다. 기능 블록 영역(140-7)에는 복수의 기능 블록(미도시)이 배치될 수 있다. 하부 칩(100-7)은 장축 방향의 길이인 제1 길이(X7)와 제1 길이(X7)보다 작은 단축 방향의 길이인 제2 길이(Y7)를 가질 수 있다. 복수의 관통 전극 영역(120-7) 각각은 하부 칩(100-7)의 활성면의 장축 방향에서 제1 폭(W7)을 가지면서, 하부 칩(100-7)의 활성면의 단축 방향으로 연장된다. 복수의 관통 전극 영역(120-7) 각각은 하부 칩(100-7)의 활성면의 단축 방향의 양 가장자리에 접하도록 배치될 수 있다. 제2 길이(Y7)는 제1 길이(X7)와 2배의 제1 폭(W7)의 차이보다 큰 값을 가질 수 있다(Y7 > X7 - 2*W7).
만일, 하부 칩(100-7)이, 활성면의 장축 방향으로 연장되며 장축 방향의 중심축을 따라서 배치되는 가상의 관통 전극 영역(120X-7)을 가지는 경우, 기능 블록 영역(140-7)에 배치될 수 있는 가장 큰 면적을 가지는 가상의 정사각형 영역(140A-7)의 각 변의 길이는 제1 변의 길이(A7)일 수 있다. 즉, 제1 변의 길이(A7)는 제2 길이(Y7)와 제1 폭(W7)의 차이의 1/2일 수 있다(A7 = (Y7-W7)/2). 이 경우, 각 변의 길이가 모두 제2 길이(Y7)와 제1 폭(W7)의 차이의 1/2(A7 = (Y7-W7)/2)보다 큰 직사각형 영역을 요구하는 기능 블록을 기능 블록 영역(140-7)에 배치하는 것을 불가능하다.
그러나 하부 칩(100-7)의 기능 블록 영역(140-7)에 배치될 수 있는 가장 큰 면적을 가지는 가상의 최대 정사각형 영역(140B-7)의 각 변의 길이는 제2 변의 길이(B7)일 수 있다. 즉, 제2 변의 길이(B7)는 제1 길이(X7)와 2배의 제1 폭(W7)의 차이일 수 있다(B7 = X7-2*W7).
하부 칩(100-7)의 기능 블록 영역(140-7)에는 각 변의 길이가 모두 제2 길이(Y6)와 제1 폭(W6)의 차이의 1/2(A6 = (Y6-W6)/2)보다 큰 직사각형 영역을 요구하는 기능 블록이 배치될 수 있다.
하부 칩(100-7)의 기능 블록 영역(140-7)에는 각 변의 길이가 모두 제2 길이(Y7)와 제1 폭(W7)의 차이의 1/2인 제1 변의 길이(A7 = (Y7-W7)/2)보다 크고, 제1 길이(X7)와 2배의 제1 폭(W7)의 차이(B7 = X7-2*W7)와 제2 길이(Y7)의 곱((X7-2*W7)*Y7)과 같거나 작은 면적을 가지는 직사각형 영역을 요구하는 기능 블록을 배치할 수 있다.
기능 블록 영역(140-7)에는 제2 길이(Y7)와 제1 폭(W7)의 차이의 1/2(A7 = (Y7-W7)/2)보다 큰 변의 길이를 가지는 정사각형의 영역이 배치될 수 있다. 또한 기능 블록 영역(140-7)에는 제2 길이(Y7)와 제1 폭(W7)의 차이의 1/2(A7 = (Y7-W7)/2)보다 크고, 제1 길이(X7)와 2배의 제1 폭(W7)의 차이(B7 = X7-2*W7)보다 작거나 같은 변의 길이를 가지는 정사각형의 영역이 배치될 수 있다.
도 21은 본 발명의 일 실시 예에 따른 적층 반도체 패키지들의 요부를 나타내는 단면도이다.
도 21을 참조하면, 적층 반도체 패키지(1∼7)는 패키지 베이스 기판(10), 패키지 베이스 기판(10) 상에 부착된 하부 칩(100) 및 하부 칩(100)에 적층된 상부 칩(200)을 포함한다.
도 21에는 도 1에 보인 적층 반도체 패키지(1)와 같이, 하부 칩(100)의 관통 전극 영역(120)의 양측에 기능 블록 영역(140)이 배치되는 것으로 도시되었으나, 하부 칩(100)의 관통 전극 영역(120)의 일측에만 기능 블록 영역(140)이 배치되는 경우, 도 2 내지 도 7에 보인 적층 반도체 패키지(2∼7)와도 동일하게 적용가능한 바, 별도의 도시는 생략하도록 한다.
패키지 베이스 기판(10)은 예를 들면, 인쇄회로기판, 세라믹 기판 또는 리드 프레임일 수 있다. 패키지 베이스 기판(10)이 인쇄회로기판인 경우, 패키지 베이스 기판(10)은 기판 베이스(12), 그리고 상면 및 하면에 각각 형성된 상면 패드(14) 및 하면 패드(16)를 포함할 수 있다. 상면 패드(14) 및 하면 패드(16)는 각각 기판 베이스(12)의 상면 및 하면을 덮는 솔더레지스트층(미도시)에 의하여 노출될 수 있다.
기판 베이스(12)는 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들면, 기판 베이스(12)는 FR4, 사관능성 에폭시(Tetrafunctional epoxy), 폴레페닐렌 에테르(Polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(Epoxy/polyphenylene oxide), BT(Bismaleimide triazine), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 폴리이미드(Polyimide) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
상면 패드(14) 및 하면 패드(16)는 구리, 니켈, 스테인레스 스틸 또는 베릴륨구리(beryllium copper)로 이루어질 수 있다. 기판 베이스(12) 내에는 상면 패드(14)와 하면 패드(16)를 전기적으로 연결되는 내부 배선(미도시)이 형성될 수 있다. 상면 패드(14) 및 하면 패드(16)는 기판 베이스(12)의 상면 및 하면에 동박(Cu foil)을 입힌 후 패터닝된 회로 배선 중 각각 솔더레지스트층(미도시)에 의하여 노출된 부분일 수 있다. 패키지 베이스 기판(10)의 하면에 형성된 하면 패드(16) 상에는 외부 연결 단자(18)가 부착될 수 있다. 외부 연결 단자(18)는 예를 들면, 솔더볼, 범프 등일 수 있다. 외부 연결 단자(18)는 반도체 패키지(1)와 외부 장치 사이를 전기적으로 연결할 수 있다.
하부 칩(100)은 패키지 베이스 기판(10)의 상면에 부착되어 패키지 베이스 기판(10)과 전기적으로 연결될 수 있다. 하부 칩(100)은 반도체 기판에 제1 반도체 소자(110)가 형성된다. 하부 칩(100)은 제1 반도체 소자(110)가 형성된 활성면(102) 및 활성면(102)에 반대되는 비활성면(104)을 가질 수 있다. 하부 칩(100)은 활성면(102)이 패키지 베이스 기판(10)을 향하도록, 패키지 베이스 기판(10)의 상면에 부착될 수 있다.
하부 칩(100)을 이루는 반도체 기판은 예를 들면, 실리콘(Si, silicon)을 포함할 수 있다. 또는 하부 칩(100)을 이루는 반도체 기판은 게르마늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 또는 하부 칩(100)을 이루는 반도체 기판은 SOI (silicon on insulator) 구조를 가질 수 있다. 예를 들면, 하부 칩(100)을 이루는 반도체 기판은 BOX 층(buried oxide layer)을 포함할 수 있다. 하부 칩(100)을 이루는 반도체 기판은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 하부 칩(100)을 이루는 반도체 기판은 STI (shallow trench isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다.
제1 반도체 소자(110)는 다양한 종류의 복수의 개별 소자 (individual devices)를 포함할 수 있다. 상기 복수의 개별 소자 다양한 미세 전자 소자 (microelectronic devices), 예를 들면 CMOS 트랜지스터 (complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다. 상기 복수의 개별 소자는 하부 칩(100)을 이루는 반도체 기판의 상기 도전 영역에 전기적으로 연결될 수 있다. 제1 반도체 소자(110)는 상기 복수의 개별 소자 중 적어도 2개, 또는 상기 복수의 개별 소자와 하부 칩(100)을 이루는 반도체 기판의 상기 도전 영역을 전기적으로 연결하는 도전성 배선 또는 도전성 플러그를 더 포함할 수 있다. 또한, 상기 복수의 개별 소자는 각각 절연막들에 의하여 이웃하는 다른 개별 소자들과 전기적으로 분리될 수 있다.
제1 반도체 소자(110)는 상기 복수의 개별 소자들을 제1 전면 패드(132)와 연결시키기 위한 배선 구조들을 포함할 수 있다. 상기 배선 구조는 금속 배선층 및 비어 플러그를 포함할 수 있다. 상기 금속 배선층 및 상기 비어 플러그는 배선용 배리어막 및 배선용 금속층으로 이루어질 수 있다. 상기 배선용 배리어막은 Ti, TiN, Ta, 또는 TaN 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 상기 배선용 금속층은 W, Al, 또는 Cu 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 금속 배선층 및 상기 비어 플러그는 서로 동일한 재료로 구성될 수 있다. 또는 상기 금속 배선층 및 상기 비어 플러그 중 적어도 일부가 서로 다른 재료를 포함하도록 구성될 수도 있다. 상기 금속 배선층 및/또는 상기 비어 플러그는 복수개가 다층 구조를 이룰 수 있다. 즉, 상기 배선 구조는 2개 이상의 상기 금속 배선층 또는 2개 이상의 상기 비어 플러그가 번갈아서 적층되는 다층 구조일 수 있다. 하부 칩(100)의 제1 반도체 소자(110) 상에는 제1 반도체 소자(110)를 외부 충격이나 습기로부터 보호하기 위한 전면 보호층(미도시)이 형성될 수 있으며, 제1 전면 패드(132)는 상기 전면 보호층에 의하여 하부 칩(100)의 활성면(102) 상에 노출될 수 있다. 하부 칩(100)의 비활성면(104)에는 제1 후면 패드(134)가 형성될 수 있다.
하부 칩(100)에는 제1 전면 패드(132)와 제1 후면 패드(134)를 전기적으로 연결하며, 하부 칩(100)을 이루는 반도체 기판을 관통하는 관통 전극(130)이 형성될 수 있다. 관통 전극(130)은 하부 칩(100)을 이루는 반도체 기판을 관통하는 기둥 형상일 수 있다.
관통 전극(130)은 TSV(Through Silicon Via)로 형성될 수 있다. 관통 전극(130)은 배선 금속층(미도시) 및 이를 둘러싸는 장벽 금속층(미도시)을 포함할 수 있다. 상기 배선 금속층은 Cu 또는 W을 포함할 수 있다. 예를 들면, 상기 배선 금속층은 Cu, CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, CuRe, CuW, W, 또는 W 합금으로 이루어질 수 있으나, 이에 제한되는 것은 아니다. 예컨대, 상기 배선 금속층은 Al, Au, Be, Bi, Co, Cu, Hf, In, Mn, Mo, Ni, Pb, Pd, Pt, Rh, Re, Ru, Ta, Te, Ti, W, Zn, Zr 중의 하나 또는 그 이상을 포함할 수 있고, 하나 또는 둘 이상의 적층 구조를 포함할 수 있다. 상기 장벽 금속층은 W, WN, WC, Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni, 또는 NiB 중에서 선택되는 적어도 하나의 물질을 포함할 수 있고 단일층 또는 다중층으로 이루어질 수 있다. 그러나 관통 전극(130)의 재질이 상기의 물질에 한정되는 것은 아니다. 상기 장벽 금속층 및 배선 금속층은 PVD(physical vapor deposition) 공정 또는 CVD(chemical vapor deposition) 공정에 의해 형성될 수 있으나, 이에 한정되는 것은 아니다. 관통 전극(130)과 하부 칩(100)을 이루는 반도체 기판 사이에는 스페이서 절연층(미도시)이 개재될 수 있다. 상기 스페이서 절연층은 제1 반도체 소자(110)와 관통 전극(135)이 직접 접촉되는 것을 막아줄 수 있다. 상기 스페이서 절연층은 산화막, 질화막, 탄화막, 폴리머, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 스페이서 절연층을 형성하기 위하여 CVD 공정을 이용할 수 있다. 상기 스페이서 절연층은 저압 CVD(sub-atmospheric CVD) 공정에 의해 형성된 O3/TEOS(ozone/tetra-ethyl ortho-silicate) 기반의 HARP(high aspect ratio process) 산화막으로 이루어질 수 있다.
관통 전극(130)은 제1 전면 패드(132)와 제1 후면 패드(134) 사이를 직접 연결하는 것으로 개시되었으나, 이에 한정되지 않으며, 비아-퍼스트(Via-first), 비아-미들(Via-middle) 또는 비아-라스트(Via-last) 구조 중 어느 하나로 형성될 수 있음은 물론이다. 비아-퍼스트, 비아-미들, 또는 비아-라스트 구조 및 제조 방법에 대해서는 Springer에서 2011년 출간된 Three Dimensional System Integration, CRC Press에서 2012년 출간된 3D Integration for VLSI Systems, Springer에서 2013년 출간된 Designing TSVs for 3D Integrated Circuits 등의 도서를 비롯한 다수의 문헌에 개시된 바, 자세한 설명은 생략하도록 한다.
제1 전면 패드(132)는 관통 전극(130) 상에 형성되어, 관통 전극(130)과 전기적으로 연결될 수 있으나, 제1 전면 패드(132)는 관통 전극(130) 상으로부터 이격된 위치에 형성되어, 재배선층(132a)을 통하여 관통 전극(130)과 전기적으로 연결될 수도 있다.
제1 연결 범프(150)은 하부 칩(100)의 제1 전면 패드(132)와 패키지 베이스 기판(10)의 상면 패드(14) 사이에 배치되어, 제1 전면 패드(132)와 상면 패드(14)를 전기적으로 연결할 수 있다. 제1 연결 범프(150)와 상면 패드(14)는 열 압착 본딩(Thermo Compression Bonding) 또는 리플로우 본딩(Reflow Bonding)에 의하여 연결될 수 있다. 하부 칩(100)은 제1 연결 범프(150)를 통하여 패키지 베이스 기판(10)과 전기적으로 연결될 수 있다.
하부 칩(100)은 관통 전극 영역(120) 및 관통 전극 영역(120)과 구분되는 기능 블록 영역(140)을 포함한다. 관통 전극 영역(120)에는 복수의 관통 전극(130)이 배치될 수 있다. 관통 전극 영역(120)에는 하부 칩(100)을 관통하는 복수의 관통 전극(130)이 형성되는 바, 제1 반도체 소자(110)는 관통 전극 영역(120)에 형성되기 않을 수 있다. 따라서 제1 반도체 소자(110)의 대부분은 기능 블록 영역(140)에 형성될 수 있다. 그러나 이에 한정되는 것은 아니다. 관통 전극(130)이 형성된 부분에는 일부 수동 소자를 제외한 제1 반도체 소자(110), 특히 기능 블록(도 22의 142, 142M, 142X, 142Y)이 형성될 수 없으나, 본 발명의 명세서에서 관통 전극 영역(120)은 복수의 관통 전극(130)이 형성되는 영역으로, 일정한 폭을 가지고 일정한 방향으로 연장되는 영역을 의미한다. 따라서 관통 전극 영역(120) 중, 관통 전극(130)이 형성되지 않은 부분이 일부 있을 수 있으며, 이러한 곳에는 제1 반도체 소자(110)의 일부분, 특히 작은 기능 블록(도 22의 142X, 142Y)도 형성될 수 있다. 이에 대해서는 도 22를 통하여 다시 설명하도록 한다.
상부 칩(200)은 반도체 기판에 제2 반도체 소자(210)가 형성된다. 상부 칩(200)은 제2 반도체 소자(210)가 형성된 활성면(202) 및 활성면(202)에 반대되는 비활성면(204)을 가질 수 있다. 상부 칩(200)은 활성면(202)이 하부 칩(100)을 향하도록, 하부 칩(100) 상에 적층될 수 있다. 상부 칩(200)을 이루는 반도체 기판 및 제2 반도체 소자(210)에 대한 설명은, 하부 칩(100)을 이루는 반도체 기판 및 제1 반도체 소자(110)에 대한 설명을 참조하도록 한다.
상부 칩(200)의 활성면(202) 상에는 패드(232)가 형성된다. 제2 연결 범프(250)는 상부 칩(200)의 패드(232)와 하부 칩(100)의 제1 후면 패드(134) 사이에 배치되어, 패드(232)와 제1 후면 패드(134)를 전기적으로 연결할 수 있다. 따라서 상부 칩(200)은 제1 후면 패드(134) 및 관통 전극(130)을 통하여 패키지 베이스 기판(10)과 전기적으로 연결될 수 있다.
상부 칩(200)의 패드(232)는 패드 영역(230)에 형성될 수 있다. 패드(232)는 상부 칩(200)의 활성면(202) 상에 형성되는 바, 제2 반도체 소자(210)는 패드 영역(230)을 포함하는 상부 칩(200)의 활성면(202)에 모두 형성될 수 있다.
몰드층(500)은 하부 칩(100) 및 상부 칩(200)을 감쌀 수 있다. 몰드층(500)은 예를 들면, EMC(Epoxy Mold Compound)로 이루어질 수 있다. 또한 도 21에는 몰드층(500)이 상부 칩(200)의 비활성면(204)을 덮고 있는 것으로 도시되었으나, 이에 한정되지 않는다. 적층 반도체 패키지(1∼7) 내에서 발생되는 열을 방출하는 경로로 사용하기 위하여, 몰드층(500)은 상부 칩(200)의 비활성면(204)을 노출시킬 수 있다.
패키지 베이스 기판(10)과 하부 칩(100) 사이 및/또는 하부 칩(100)과 상부 칩(200) 사이에는 공간이 존재하는 것으로 도시되었으나, 이제 한정되지 않는다. 적층 반도체 패키지(1∼7)는 패키지 베이스 기판(10)과 하부 칩(100) 사이 및/또는 하부 칩(100)과 상부 칩(200) 사이를 채우는 언더필층(미도시)을 더 포함할 수 있다. 상기 언더필층은 모세관 언더필 방법에 의하여 형성하거나, 비전도성 필름을 부착하여 형성하거나, 몰드층(500)을 형성할 때 MUF(Molded Underfill) 공정을 통하여 함께 형성할 수도 있다.
도 22는 본 발명의 일 실시 예에 따른 적층 반도체 패키지가 포함하는 하부 칩(100)의 구성을 개략적으로 나타내는 레이아웃이다. 도 22는 도 1에 보인 하부 칩(100-1)과 유사한 레이아웃을 나타냈으나, 관통 전극 영역(120)의 위치를 제외하고는 도 2 내지 도 7에 보인 하부 칩(100-2∼100-7)도 유사한 레이아웃을 가질 수 있다.
도 22를 참조하면, 하부 칩(100)은 관통 전극 영역(120) 및 관통 전극 영역(120)과 구분되는 기능 블록 영역(140)을 포함한다. 관통 전극 영역(120)은 제1 폭(W)을 가지면서 하부 칩(100)의 반대되는 양 가장자리들 사이에서 연장될 수 있다. 예를 들면 제1 폭(W)은 수백 ㎛일 수 있다.
관통 전극 영역(120)에는 복수의 관통 전극(130)이 배치되는 관통 전극 부(130P)가 배치된다. 관통 전극 부(130P)에는 복수의 관통 전극(130)이 열과 행을 가지는 매트릭스를 이루며 형성될 수 있다. 관통 전극 부(130P)의 폭은 제1 폭(W)과 동일하거나 약간 작은 값을 가질 수 있다. 관통 전극 영역(120)은 관통 전극(130)이 형성된 부분, 즉 관통 전극 부(130P)를 기준으로 제1 폭(W) 내에 기능 블록(142)이 배치되지 않으면서, 제1 폭(W)을 가지며 연장되는 영역을 의미한다.
관통 전극 영역(120)에는 수백 내지 수천개의 관통 전극(130)이 형성될 수 있으며, 수백 내지 수천개의 관통 전극(130)은 하나 또는 복수개의 관통 전극 부(130P) 각각에 매트릭스를 이루며 배치될 수 있다. 복수의 관통 전극(130) 상에는 각각 제1 후면 패드(134)가 형성될 수 있으며, 도 22에서는 설명의 편리성을 위하여 관통 전극(130)과 제1 후면 패드(134)를 구분하지 않고 도시하였다.
관통 전극 부(130P) 내에서 복수의 관통 전극(130) 또는 복수의 제1 후면 패드(134)들은 열 방향(제1 폭(W) 방향)으로 수십 ㎛의 일정한 피치를 가지고, 행 방향으로 수십 ㎛의 일정한 피치를 가지면서 매트릭스를 이룰 수 있다. 예를 들면, 관통 전극 부(130P) 내에서 복수의 관통 전극(130)들은 열 방향으로 40 ㎛의 피치를 가지고, 행 방향으로 50 ㎛의 피치를 가질 수 있다.
기능 블록 영역(140)에는 복수의 기능 블록(142)들이 배치될 수 있다. 복수의 기능 블록(142)들 각각은 정사각형 또는 직사각형의 영역을 가질 수 있다.
여기에서 기능 블록이라 함은 IP(Intellectual Property)라고도 호칭되며, 하부 칩(100)이 시스템 온 칩(SoC)인 경우에, 실제로 개발될 수 있는 기능 단위로 분할되어 있는 단위 블록을 의미한다. 시스템 온 칩(SoC)은 기능 블록 별로 설계를 한 후에, 이들 기능 블록을 배치 및 조합하여 형성할 수 있다.
기능 블록(142) 중 일부는 상대적으로 큰 면적을 필요로 할 수 있다. 기능 블록 영역(140)에 배치된 기능 블록 중 가상의 정사각형 영역(140A)보다 큰 면적을 필요로 하는 것을 메인 기능 블록(142M)이라 호칭할 수 있다. 가상의 정사각형 영역(140A)은 도 14 내지 도 20에 보인 가상의 정사각형 영역(140A-1∼140A-7)에 해당한다. 메인 기능 블록(142M)은 예를 들면, 중앙 처리 유닛(CPU) 또는 그래픽 처리 유닛(GPU)일 수 있다. 메인 기능 블록(142M)은 각 변의 길이가 하부 칩(100)의 단축 방향의 길이와 제1 폭(W)의 차이의 1/2보다 클 수 있다.
기능 블록(142) 중 일부, 특히 상대적으로 큰 면적을 필요로 하는 메인 기능 블록(142M)은 정사각형에 가까운 영역이 요구될 수 있다. 기능 블록(142)은 하부 칩(100)의 일부분이나 시스템 온 칩(SoC)이 이루는 시스템의 하나의 구성 요소로서 개별적으로 기능이 수행될 수 있다. 메인 기능 블록(142M)은 상대적으로 큰 면적을 필요로 하면서 또한 상대적으로 고성능을 요구하는 구성 요소이기 때문에, 그 내부에서 전기적인 경로를 최소화하도록 설계가 될 수 있다. 따라서 메인 기능 블록(142M)은 가로(장축)/세로(단축) 비율이 큰 직사각형보다 상대적으로 가로/세로 비율이 1에 가까운 정사각형 영역을 가지도록 설계될 수 있다. 예를 들어, 동일한 면적을 가지는 메인 기능 블록(142M) 중 가로/세로 비율이 1에 가까운 것이 가로/세로 비율이 상대적으로 큰 것에 비해서 고성능을 가질 수 있다.
하부 칩(100)의 기능 블록 영역(140) 전체의 면적의 크기보다도 기능 블록 영역(140)에 배치될 수 있는 정사각형 영역의 면적의 크기에 의하여, 하부 칩(100)에 배치될 수 있는 메인 기능 블록(142M)이 결정될 수 있다. 따라서 하부 칩(100)의 기능 블록 영역(140)에 배치될 수 있는 정사각형 영역의 면적의 크기가 클수록, 상대적으로 큰 면적을 필요로 하면서 또한 상대적으로 고성능을 요구하는 메인 기능 블록(142M)이 사용될 수 있다.
하부 칩(100)에 배치될 수 있는 기능 블록(142), 특히 메인 기능 블록(142M)의 면적은 도 14 내지 도 20을 통하여 설명한 정사각형 영역 또는 직사각형 영역의 면적들의 범위에 해당할 수 있다.
관통 전극(130)의 배치는 후술할 상부 칩의 패드의 배치를 따라가기 때문에, 관통 전극 영역(120)의 일부분에는 관통 전극(130)이 배치되지 않을 수 있다. 즉, 관통 전극 영역(120) 중 관통 전극 부(130P) 이외의 부분에는 관통 전극(130)이 배치되지 않을 수 있다. 이와 같이 관통 전극 영역(120) 중 관통 전극(130)이 배치되지 않은 부분에는 상대적으로 작은 기능 블록(142X, 142Y) 또는 그 일부가 배치될 수도 있다.
도 22에는 관통 전극 영역(120)에 2개의 이격되는 관통 전극 부(130P)가 있는 것으로 도시되었으나, 이에 한정되지 않는다. 관통 전극 부(130P)는 1개 또는 4개 이상의 이격되는 짝수개일 수 있다.
관통 전극 부(130P)는 후술할 상부 칩의 패드 부와 대응하는 형상을 가진다. 관통 전극 영역(120)의 관통 전극 부(130P)의 배치와 형상은 도 24 및 도 25에서 개시되는 상부 칩의 패드 부의 배치와 형상에 대응할 수 있는 바, 도 24 및 도 25에 개시되는 상부 칩의 패드 부의 배치와 형상에 대응하는 관통 전극 부(130P)의 배치와 형상에 관한 도시는 생략하도록 한다.
도 23 내지 도 25는 본 발명의 일 실시 예에 따른 적층 반도체 패키지가 포함하는 상부 칩의 구성을 개략적으로 나타내는 레이아웃들이다. 도 24 및 도 25에 대한 설명 중 도 23에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 23을 참조하면, 상부 칩(200A)은 상부 칩(200A)을 양분하는 중심축을 따라서 배치되는 패드 영역(230)을 가진다. 패드 영역(230)은 도 22에서 보인 관통 전극 영역(120)의 제1 폭(W)과 동일 또는 유사한 폭을 가지며, 상부 칩(200A)의 반대되는 양 가장자리 사이에서 연장될 수 있다. 패드 영역(230)은 상부 칩(200A)의 장축 방향의 중심축을 따라서 배치될 수 있다.
패드 영역(230)에는 복수의 패드(232)가 배치되는 패드 부(230R)가 배치된다. 패드 영역(230)에는 2개의 이격되는 패드 부(230R)가 있을 수 있으나, 이에 한정되지는 않는다. 패드 부(230R)에는 복수의 패드(130)가 열과 행을 가지는 매트릭스를 이루며 형성될 수 있다. 패드 부(230R)의 폭은 패드 영역(230)의 폭과 동일하거나 약간 작은 값을 가질 수 있다.
패드 영역(230)에는 수백 내지 수천개의 패드(232)가 형성될 수 있으며, 수백 내지 수천개의 패드(230)는 하나 또는 복수개의 패드 부(230R)에서 매트릭스를 이루며 배치될 수 있다. 패드 부(230R) 내에서 복수의 패드(230)는 열 방향(패드 영역(230)의 폭 방향)으로 수십 ㎛의 일정한 피치를 가지고, 행 방향으로 수십 ㎛의 일정한 피치를 가지면서 매트릭스를 이룰 수 있다. 예를 들면, 패드 부(230R) 내에서 복수의 패드(230)들은 열 방향으로 40 ㎛의 피치를 가지고, 행 방향으로 50 ㎛의 피치를 가질 수 있다. 즉, 복수의 패드(230)는 도 22에 보인 복수의 관통 전극(130)과 대응되도록 배치될 수 있다.
도 24를 참조하면, 상부 칩(200B)은 상부 칩(200B)을 양분하는 중심축을 따라서 배치되는 패드 영역(230)을 가진다. 패드 영역(230)은 도 22에서 보인 관통 전극 영역(120)의 제1 폭(W)과 동일 또는 유사한 폭을 가지며, 상부 칩(200B)의 반대되는 양 가장자리 사이에서 연장될 수 있다. 패드 영역(230)은 상부 칩(200B)의 장축 방향의 중심축을 따라서 배치될 수 있다.
패드 영역(230)에는 복수의 패드(도 21의 232)가 배치되는 패드 부(230R)가 배치된다. 패드 영역(230)에는 1개의 패드 부(230R)가 배치될 수 있다. 패드 부(230R)에는 상기 복수의 패드가 열과 행을 가지는 매트릭스를 이루며 형성될 수 있다.
도 25를 참조하면, 상부 칩(200C)은 상부 칩(200C)을 양분하는 중심축을 따라서 배치되는 패드 영역(230)을 가진다. 패드 영역(230)은 도 22에서 보인 관통 전극 영역(120)의 제1 폭(W)과 동일 또는 유사한 폭을 가지며, 상부 칩(200C)의 반대되는 양 가장자리 사이에서 연장될 수 있다. 패드 영역(230)은 상부 칩(200C)의 장축 방향의 중심축을 따라서 배치될 수 있다.
패드 영역(230)에는 복수의 패드(도 21의 232)가 배치되는 복수의 패드 부(230R)가 배치된다. 패드 영역(230)에는 예를 들면, 4개의 패드 부(230R)가 배치될 수 있다. 예를 들면, 4개의 패드 부(230R)는 패드 영역(230) 내에서 각각 열/행 방향으로 2개씩이 이격되어 배치될 수 있다. 복수의 패드 부(230R)에는 각각 상기 복수의 패드가 열과 행을 가지는 매트릭스를 이루며 형성될 수 있다.
도 23 내지 도 25에 보인 상부 칩(200A, 200B, 200C)은 예를 들면, 메모리 반도체 칩일 수 있다. 상부 칩(200A, 200B, 200C)의 패드 영역(230), 패드 영역(230) 내의 패드 부(230R) 및/또는 패드 부(230R) 내의 복수의 패드(232) 등의 배치는 예를 들면, JEDEC Standard 등과 같은 표준 규약에 의하여 정의될 수 있다.
본 발명의 실시 예에 따른 적층 반도체 패키지는, 표준 규약에 의하여 상부 칩의 형상, 특히 패드 영역, 패드 부 및/또는 복수의 패드의 배치가 정의된 경우에, 패드 영역, 패드 부 및 복수의 패드에 대응되는 하부 칩의 형상, 특히 관통 전극 영역의 배치 방법을 결정하여, 하부 칩에 상대적으로 고성능의 메인 기능 블록을 배치할 수 있다. 따라서 고성능을 가지는 적층 반도체 패키지를 형성할 수 있다.
또한 상대적으로 큰 면적을 가지는 메인 기능 블록을 배치할 수 있기 때문에, 시스템 온 칩과 같은 반도체 칩(예를 들면 본 발명의 실시 예에 따른 하부 칩)을 설계할 때, 기능 블록의 배치(placement)가 용이해질 수 있다.
도 26은 본 발명의 일 실시 예에 따른 적층 반도체 패키지의 구성을 개략적으로 나타내는 도면이다.
도 26을 참조하면, 적층 반도체 패키지(1100)는 시스템 온 칩(SoC)을 포함할 수 있다. 적층 반도체 패키지(1100)는 중앙 처리 유닛(1110), 메모리(1120), 인터페이스(1130), 그래픽 처리 유닛(1140), 기능 블록들(1150) 및 이를 연결하는 버스(1160)을 포함할 수 있다. 중앙 처리 유닛(1110)은 시스템 온 칩(SoC)의 동작을 제어할 수 있다. 중앙 처리 유닛(1110)은 코어(core) 및 L2 캐시(cache)를 포함할 수 있다. 예를 들어, 중앙 처리 유닛(1110)은 멀티-코어를 포함할 수 있다. 멀티-코어의 각 코어는 성능이 서로 동일하거나 상이할 수 있다. 또한 멀티-코어의 각 코어는 동시에 활성화되거나 서로 활성화되는 시점을 달리할 수 있다. 메모리(1120)는 중앙 처리 유닛(1110)의 제어에 의해 기능 블록들(1150)에서 처리한 결과 등 저장할 수 있다. 예를 들어, 중앙 처리 유닛(1110)의 L2 캐시에 저장된 내용이 플러시(flush)됨에 따라 메모리(1120)에 저장될 수 있다. 인터페이스(1130)는 외부의 장치들과의 인터페이스를 수행할 수 있다. 예를 들어, 인터페이스(1130)는 카메라, LCD 및 스피커 등과의 인터페이스를 수행할 수 있다.
그래픽 처리 유닛(1140)은 시스템 온 칩(SoC)에 요구되는 그래픽 기능들을 수행할 수 있다. 예를 들면, 그래픽 처리 유닛(1140)은 비디오 코덱을 수행하거나, 3D 그래픽을 처리할 수 있다.
기능 블록들(1150)은 SoC에 요구되는 다양한 기능들을 수행할 수 있다. 예를 들어, 적층 반도체 패키지(1100)가 모바일 장치에 사용되는 AP인 경우, 기능 블록들(1150) 중 일부는 통신 기능을 수행할 수 있다.
적층 반도체 패키지(1100)는 도 1 내지 도 25에 예시한 적층 반도체 패키지(1, 2, 3, 4, 5, 6, 7, 1a)일 수 있다. 중앙 처리 유닛(1110) 및/또는 그래픽 처리 유닛(1140)은 도 22에 예시한 메인 기능 블록(142M) 또는 기능 블록(142)일 수 있다. 메모리(1120)는 도 1 내지 도 25에서 예시한 상부 칩(200, 200-1, 200-2, 200-3, 200-4, 200-5, 200-6, 200-7)을 포함하거나, 하부 칩(100, 100-1, 100-2, 100-3, 100-4, 100-5, 100-6, 100-7)의 기능 블록(142) 중 적어도 하나를 포함할 수 있다. 인터페이스(1130) 및 기능 블록들(1150)은 도 22에 예시한 기능 블록(142)일 수 있다.
적층 반도체 패키지(1100)은 상대적으로 고성능의 메인 기능 블록을 배치할 수 있는 바, 예를 들면 상대적으로 고성능의 중앙 처리 유닛(1110) 및/또는 그래픽 처리 유닛(1140)을 배치할 수 있는 바, 동일 면적을 가지면서도 상대적으로 고성능을 가질 수 있다.
도 27은 본 발명의 일 실시 예에 따른 적층 반도체 패키지를 포함하는 전자 시스템을 나타내는 도면이다.
도 27을 참조하면, 전자 시스템(1200)은 시스템 온 칩(SoC, 1210)가 장착될 수 있다. 전자 시스템(1200)은 예를 들면, 모바일 기기, 데스크 탑 컴퓨터 또는 서버일 수 있다. 또한, 전자 시스템(1200)은 메모리 장치(1220), 입출력 장치(1230), 디스플레이 장치(1240)을 더 포함할 수 있으며, 이들 구성요소들은 각각 버스(1250)에 전기적으로 연결될 수 있다. 시스템 온 칩(1210)은 도 1 내지 도 25에 예시한 적층 반도체 패키지(1, 2, 3, 4, 5, 6, 7, 1a)이거나, 도 1 내지 도 25에서 예시한 하부 칩(100, 100-1, 100-2, 100-3, 100-4, 100-5, 100-6, 100-7)일 수 있다. 메모리 장치(1220)는 도 1 내지 도 25에서 예시한 상부 칩(200, 200-1, 200-2, 200-3, 200-4, 200-5, 200-6, 200-7)을 포함하거나 하부 칩(100, 100-1, 100-2, 100-3, 100-4, 100-5, 100-6, 100-7)의 기능 블록(142) 중 적어도 하나를 포함할 수 있다.
전자 시스템(1200)은 상대적으로 고성능의 메인 기능 블록을 배치할 수 있는 시스템 온 칩(1210)이 작창될 수 있는 바, 상대적으로 고성능을 가질 수 있다.
도 28은 본 발명의 실시 예에 따른 적층 반도체 패키지가 응용된 전자 장치를 개략적으로 보여주는 사시도이다.
도 28은 도 27의 전자 시스템(1200)이 모바일 폰(1300)에 적용되는 예를 보여주고 있다. 모바일 폰(1300)은 시스템 온 칩(1310)을 포함할 수 있다. 시스템 온 칩(1310)은 도 1 내지 도 25에 예시한 적층 반도체 패키지(1, 2, 3, 4, 5, 6, 7, 1a)일 수 있다.
모바일 폰(1300)은 상대적으로 고성능의 메인 기능 블록을 배치할 수 있는 시스템 온 칩(1310)이 포함될 수 있는 바, 상대적으로 고성능을 가질 수 있다. 또한 시스템 온 칩(1310)이 동일 면적을 가지면서도 상대적으로 고성능을 가질 수 있기 때문에, 모바일 폰(1300)의 크기를 최소화하면서도 상대적으로 고성능을 가지도록 할 수 있다.
그밖에 전자시스템(1200)은 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 고상 디스크(Solid state disk; SSD), 자동차 또는 가전제품(Household appliances)에 적용될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
1 : 적층 반도체 패키지, 10 : 패키지 베이스 기판, 100 : 하부 칩(제1 반도체 칩), 120 : 관통 전극 영역, 130 : 관통 전극, 140 : 기능 블록 영역, 200 : 상부 칩(제2 반도체 칩), 230 : 패드 영역, 232 : 패드, 500 : 몰딩층

Claims (20)

  1. 복수의 관통 전극이 배치되는 관통 전극 영역을 가지는 하부 칩; 및
    상기 하부 칩 상에 적층되며, 상기 복수의 관통 전극과 각각 대응되는 복수의 패드가 배치되는 패드 영역을 가지는 적어도 하나의 상부 칩;을 포함하며,
    상기 패드 영역은 상기 상부 칩의 활성면을 양분하는 중심축을 따라서 배치되며,
    상기 상부 칩의 상기 패드 영역이 배치되는 중심축은 상기 하부 칩의 활성면의 장축 방향의 중심축으로부터 이동된 위치에 있고,
    상기 패드 영역은 상기 상부 칩의 활성면의 장축 방향의 중심축을 따라서 배치되는 것을 특징으로 하는 적층 반도체 패키지.
  2. 제1 항에 있어서,
    상기 상부 칩의 상기 패드 영역이 배치되는 중심축과 상기 하부 칩의 활성면의 장축 방향의 중심축은 수직 교차하는 것을 특징으로 하는 적층 반도체 패키지.
  3. 제2 항에 있어서,
    상기 상부 칩의 상기 패드 영역이 배치되는 중심축과 상기 하부 칩의 활성면의 단축 방향의 중심축은 동일 선상에 정렬되는 것을 특징으로 하는 적층 반도체 패키지.
  4. 제2 항에 있어서,
    상기 상부 칩의 상기 패드 영역이 배치되는 중심축은 상기 하부 칩의 활성면의 단축 방향의 중심축으로부터 평행 이동된 것을 특징으로 하는 적층 반도체 패키지.
  5. 제1 항에 있어서,
    상기 상부 칩의 상기 패드 영역이 배치되는 중심축은 상기 하부 칩의 활성면의 장축 방향의 중심축으로부터 평행 이동된 것을 특징으로 하는 적층 반도체 패키지.
  6. 제1 항에 있어서,
    상기 적어도 하나의 상부 칩의 일부분은 상기 하부 칩의 가장자리로부터 외측으로 돌출하는 것을 특징으로 하는 적층 반도체 패키지.
  7. 제6 항에 있어서,
    상기 상부 칩의 활성면의 장축 방향의 서로 반대되는 양 가장자리는 상기 하부 칩의 가장자리로부터 외측으로 돌출하는 것을 특징으로 하는 적층 반도체 패키지.
  8. 삭제
  9. 제1 항에 있어서,
    상기 하부 칩의 관통 전극 영역은 상기 하부 칩의 활성면의 단축 방향의 중심축을 따라서 배치되는 것을 특징으로 하는 적층 반도체 패키지.
  10. 제1 항에 있어서,
    상기 하부 칩의 관통 전극 영역은 상기 하부 칩의 활성면의 가장자리에 인접하도록 배치되는 것을 특징으로 하는 적층 반도체 패키지.
  11. 제10 항에 있어서,
    상기 하부 칩의 관통 전극 영역은 상기 하부 칩의 활성면의 서로 반대되는 양 가장자리에 각각 인접하도록 배치되는 2개의 영역으로 이루어지며,
    상기 적어도 하나의 상부 칩은 상기 2개의 관통 전극 영역 상에 각각 적층되는 2개의 상부 칩을 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  12. 제10 항에 있어서,
    상기 적어도 하나의 상부 칩의 활성면의 단축 방향의 하나의 가장자리는 상기 하부 칩의 가장자리로부터 외측으로 돌출하는 것을 특징으로 하는 적층 반도체 패키지.
  13. 복수의 관통 전극이 배치되는 관통 전극 영역을 가지는 하부 칩; 및
    상기 하부 칩 상에 적층되며, 상기 복수의 관통 전극과 각각 대응되는 복수의 패드가 배치되는 패드 영역을 가지는 적어도 하나의 상부 칩;을 포함하며,
    상기 패드 영역은 상기 상부 칩의 활성면을 양분하는 중심축을 따라서 배치되며,
    상기 상부 칩의 상기 패드 영역이 배치되는 중심축은 상기 하부 칩의 활성면의 장축 방향의 중심축으로부터 이동된 위치에 있고,
    상기 하부 칩은 상기 관통 전극 영역과 구분되는 기능 블록 영역을 포함하고, 상기 기능 블록 영역은 복수의 기능 블록이 배치되며,
    상기 하부 칩의 활성면은 장축 방향의 길이인 제1 길이와 단축 방향의 길이인 제2 길이를 가지며, 상기 관통 전극 영역은 상기 하부 칩의 활성면의 장축 방향에서 제1 폭을 가지고 상기 하부 칩의 활성면의 단축 방향으로 연장되며,
    상기 복수의 기능 블록 중 적어도 하나는, 각 변의 길이가 상기 제2 길이와 상기 제1 폭의 차이의 1/2보다 큰 것을 특징으로 하는 적층 반도체 패키지.
  14. 복수의 관통 전극이 배치되는 관통 전극 영역 및 복수의 기능 블록이 배치되며 상기 관통 전극 영역과 구분되는 기능 블록 영역을 가지는 하부 칩; 및
    상기 하부 칩 상에 적층되며, 상기 복수의 관통 전극과 각각 대응되는 복수의 패드가 배치되는 패드 영역을 가지는 적어도 하나의 상부 칩;을 포함하며,
    상기 패드 영역은 상기 상부 칩의 활성면을 양분하는 중심축을 따라서 배치되며,
    상기 하부 칩의 활성면은 장축 방향의 길이인 제1 길이와 단축 방향의 길이인 제2 길이를 가지며, 상기 관통 전극 영역은 상기 하부 칩의 활성면의 장축 방향에서 제1 폭을 가지고 상기 하부 칩의 활성면의 단축 방향으로 연장되며,
    상기 기능 블록 영역은, 상기 제2 길이와 상기 제1 폭의 차이의 1/2보다 큰 변의 길이를 가지는 정사각형의 영역이 배치되는 것을 특징으로 하는 적층 반도체 패키지.
  15. 하부 칩; 및 상기 하부 칩 상에 적층되는 상부 칩;을 포함하며,
    상기 하부 칩은, 복수의 관통 전극이 배치되도록 제1 폭을 가지며 상기 하부 칩의 활성면의 단축 방향의 중심축을 따라서 배치되는 관통 전극 영역 및 복수의 기능 블록이 배치되며 상기 관통 전극 영역과 구분되는 기능 블록 영역으로 이루어지며,
    상기 상부 칩은 상기 상부 칩의 활성면의 장축 방향으로 상기 상부 칩의 활성면을 양분하는 중심축을 따라서 배치되며, 상기 복수의 관통 전극과 각각 대응되는 복수의 패드가 배치되는 패드 영역을 가지고,
    상기 하부 칩의 활성면은 장축 방향의 길이인 제1 길이와 단축 방향의 길이인 제2 길이를 가지며,
    상기 상부 칩의 활성면의 장축 방향의 길이는 상기 제2 길이보다 큰 제3 길이인 것을 특징으로 하는 적층 반도체 패키지.
  16. 제15 항에 있어서,
    상기 기능 블록 영역은, 상기 제2 길이와 상기 제1 폭의 차이의 1/2보다 크고, 상기 제1 길이와 상기 제1 폭의 차이의 1/2보다 작거나 같은 변의 길이를 가지는 정사각형의 영역이 배치되는 것을 특징으로 하는 적층 반도체 패키지.
  17. 제15 항에 있어서,
    상기 제3 길이는 상기 제1 길이보다 작은 것을 특징으로 하는 적층 반도체 패키지.
  18. 패키지 베이스 기판;
    상기 패키지 베이스 기판 상에 부착되는 하부 칩;
    상기 하부 칩 상에 적층되는 상부 칩; 및
    상기 패키지 베이스 기판 상에 형성되며 상기 하부 칩 및 상기 상부 칩을 감싸는 몰딩층;을 포함하며,
    상기 하부 칩은, 복수의 관통 전극이 배치되도록 상기 하부 칩의 활성면의 장축 방향에서 제1 폭을 가지며 상기 하부 칩의 활성면의 단축 방향의 중심축을 따라서 배치되는 관통 전극 영역 및 복수의 기능 블록이 배치되며 상기 관통 전극 영역과 구분되는 기능 블록 영역으로 이루어지며,
    상기 상부 칩은, 상기 상부 칩의 활성면의 장축 방향으로 상기 상부 칩의 활성면을 양분하는 중심축을 따라서 배치되며 상기 복수의 관통 전극과 각각 대응되는 복수의 패드가 배치되는 패드 영역을 가지고,
    상기 하부 칩의 활성면은 장축 방향의 길이인 제1 길이와 단축 방향의 길이인 제2 길이를 가지며,
    상기 복수의 기능 블록 중 적어도 하나는, 각 변의 길이가 상기 제2 길이와 상기 제1 폭의 차이의 1/2보다 큰 메인 기능 블록인 것을 특징으로 하는 적층 반도체 패키지.
  19. 제18 항에 있어서,
    상기 메인 기능 블록은 중앙 처리 유닛 또는 그래픽 처리 유닛인 것을 특징으로 하는 적층 반도체 패키지.
  20. 제18 항에 있어서,
    상기 상부 칩의 활성면의 장축 방향의 길이는 상기 제2 길이보다 크고 상기 제1 길이보다 작은 제3 길이이며,
    상기 상부 칩의 일부분은 상기 하부 칩의 가장자리로부터 외측으로 돌출하는 것을 특징으로 하는 적층 반도체 패키지.
KR1020140004705A 2014-01-14 2014-01-14 적층 반도체 패키지 KR102111742B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020140004705A KR102111742B1 (ko) 2014-01-14 2014-01-14 적층 반도체 패키지
US14/597,183 US9543231B2 (en) 2014-01-14 2015-01-14 Stacked semiconductor package
CN201510018605.8A CN104779215B (zh) 2014-01-14 2015-01-14 堆叠式半导体封装件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140004705A KR102111742B1 (ko) 2014-01-14 2014-01-14 적층 반도체 패키지

Publications (2)

Publication Number Publication Date
KR20150084570A KR20150084570A (ko) 2015-07-22
KR102111742B1 true KR102111742B1 (ko) 2020-05-15

Family

ID=53521981

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140004705A KR102111742B1 (ko) 2014-01-14 2014-01-14 적층 반도체 패키지

Country Status (3)

Country Link
US (1) US9543231B2 (ko)
KR (1) KR102111742B1 (ko)
CN (1) CN104779215B (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9396300B2 (en) * 2014-01-16 2016-07-19 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods for semiconductor devices, packaged semiconductor devices, and design methods thereof
CN106449566B (zh) * 2016-11-26 2018-12-28 亚太星原农牧科技海安有限公司 一种冷却器的制造方法
EP3376539A1 (en) * 2017-03-14 2018-09-19 HS Elektronik Systeme GmbH Stackable power module
US10573630B2 (en) 2018-04-20 2020-02-25 Advanced Micro Devices, Inc. Offset-aligned three-dimensional integrated circuit
CN112018093A (zh) * 2019-05-31 2020-12-01 西部数据技术公司 具有定位成减少模片开裂的顶部模片的半导体器件

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070023887A1 (en) * 2005-07-29 2007-02-01 Nec Electronics Corporation Multi-chip semiconductor package featuring wiring chip incorporated therein, and method for manufacturing such multi-chip semiconductor package

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6376914B2 (en) * 1999-12-09 2002-04-23 Atmel Corporation Dual-die integrated circuit package
KR100871381B1 (ko) * 2007-06-20 2008-12-02 주식회사 하이닉스반도체 관통 실리콘 비아 칩 스택 패키지
US8059443B2 (en) 2007-10-23 2011-11-15 Hewlett-Packard Development Company, L.P. Three-dimensional memory module architectures
KR20090044496A (ko) * 2007-10-31 2009-05-07 주식회사 하이닉스반도체 스택 패키지
JP5372382B2 (ja) 2008-01-09 2013-12-18 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
US8283771B2 (en) * 2008-06-30 2012-10-09 Intel Corporation Multi-die integrated circuit device and method
KR101495635B1 (ko) 2008-07-25 2015-02-26 삼성전자주식회사 스택 메모리 장치, 이를 포함하는 메모리 시스템, 및 스택메모리 장치의 제어 방법
US8242589B2 (en) 2009-02-27 2012-08-14 Hitachi, Ltd. Semiconductor device
US9123552B2 (en) * 2010-03-30 2015-09-01 Micron Technology, Inc. Apparatuses enabling concurrent communication between an interface die and a plurality of dice stacks, interleaved conductive paths in stacked devices, and methods for forming and operating the same
KR101728068B1 (ko) 2010-06-01 2017-04-19 삼성전자 주식회사 적층 반도체 메모리 장치, 이를 포함하는 메모리 시스템, 및 관통전극 결함리페어 방법
US20120043664A1 (en) * 2010-08-23 2012-02-23 International Business Machines Corporation Implementing multiple different types of dies for memory stacking
KR20120019882A (ko) 2010-08-27 2012-03-07 주식회사 하이닉스반도체 반도체 집적회로
KR101817156B1 (ko) 2010-12-28 2018-01-10 삼성전자 주식회사 관통 전극을 갖는 적층 구조의 반도체 장치, 반도체 메모리 장치, 반도체 메모리 시스템 및 그 동작방법
JP5932267B2 (ja) 2011-08-31 2016-06-08 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070023887A1 (en) * 2005-07-29 2007-02-01 Nec Electronics Corporation Multi-chip semiconductor package featuring wiring chip incorporated therein, and method for manufacturing such multi-chip semiconductor package

Also Published As

Publication number Publication date
CN104779215B (zh) 2019-07-05
US20150200154A1 (en) 2015-07-16
KR20150084570A (ko) 2015-07-22
US9543231B2 (en) 2017-01-10
CN104779215A (zh) 2015-07-15

Similar Documents

Publication Publication Date Title
JP6584258B2 (ja) 半導体パッケージ
TWI672787B (zh) 具有中介層的半導體封裝及其製造方法
KR102007259B1 (ko) 반도체 패키지 및 그 제조 방법
US9875992B2 (en) Semiconductor package having stacked chips and a heat dissipation part and method of fabricating the same
US10134702B2 (en) Semiconductor chip, semiconductor package including the same, and method of manufacturing semiconductor chip
US20170025384A1 (en) Semiconductor chip and semiconductor package having the same
KR20170098586A (ko) 반도체 패키지
KR102111742B1 (ko) 적층 반도체 패키지
US11769742B2 (en) Semiconductor chip and semiconductor package including the same
US20230170304A1 (en) Semiconductor package
US20220051970A1 (en) Interposer and semiconductor package having the same
CN115101493A (zh) 半导体封装体
US20230138813A1 (en) Semiconductor package
US20230060360A1 (en) Semiconductor package and method of fabricating the same
US20230282528A1 (en) Semiconductor package
KR20240007571A (ko) 반도체 패키지 및 이의 제조 방법
KR20240039241A (ko) 반도체 패키지
TW202306038A (zh) 半導體裝置
KR20170109328A (ko) 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant