KR101817156B1 - 관통 전극을 갖는 적층 구조의 반도체 장치, 반도체 메모리 장치, 반도체 메모리 시스템 및 그 동작방법 - Google Patents

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Abstract

복수의 반도체 레이어 사이에서 전송되는 정보의 충돌을 방지하는 구조를 갖는 반도체 장치가 개시된다. 본 발명의 일실시예에 따른 적층 구조의 반도체 장치는, 복수의 반도체 레이어와, 상기 복수의 반도체 레이어를 전기적으로 연결하는 관통 전극과, 상기 복수의 반도체 레이어 각각에 배치되며, 해당 반도체 레이어의 온도와 관련된 제1 정보를 발생하고, 상기 제1 정보를 상기 관통 전극을 포함하는 공통한 경로로 출력하는 온도 센서회로 및 상기 복수의 반도체 레이어 각각에 배치되며, 제1 신호에 응답하여 로직 동작을 수행하여 상기 제1 정보의 출력을 제어하는 제어 회로를 구비하며, 상기 제1 신호에 따라 상기 복수의 반도체 레이어 중 선택된 하나의 반도체 레이어로부터의 제1 정보가 상기 공통한 경로를 통해 출력되는 것을 특징으로 한다.

Description

관통 전극을 갖는 적층 구조의 반도체 장치, 반도체 메모리 장치, 반도체 메모리 시스템 및 그 동작방법{Semiconductor device of stacked structure having through electrode, semiconductor memory device, semiconductor memory system and operating method thereof}
본 발명은 관통 전극을 갖는 적층 구조의 반도체 장치에 관한 것으로서, 자세하게는 복수의 반도체 레이어 사이에서 전송되는 정보의 충돌을 방지하는 구조를 갖는 반도체 장치에 관한 것이다.
반도체 장치, 예컨대 반도체 메모리 장치 등이 점점 고집적화 됨에 따라 통상적인 2차원 구조의 고집적화는 거의 한계에 다다르고 있다. 이러한 2차원 구조를 넘어서는 3차원 구조를 가지는 반도체 메모리 장치를 구현하여야 하는 과제가 남아 있고, 이를 구현하고자 하는 연구가 시도되고 있다.
3차원 구조를 가지는 반도체 장치는 다수의 반도체 레이어들을 포함하고, 반도체 레이어들 사이에서 각종 데이터, 커맨드, 어드레스 등의 신호들이 전달된다. 반도체 레이어들 사이의 신호를 전달하기 위하여 실리콘 관통 비아(TSV)가 반도체 장치에 배치될 수 있으며, 상기 신호들 일부 또는 전체는 실리콘 관통 비아(TSV)를 통해 전달된다.
다수의 반도체 레이어들의 신호가 실리콘 관통 비아(TSV)를 통하여 전달되며, 상기 다수의 반도체 레이어들의 일부의 신호들은 서로 공통한 실리콘 관통 비아(TSV)를 통해 전달된다. 이에 따라, 다수의 반도체 레이어들의 신호를 전달하는 경우 충돌이 발생할 수 있으며, 이 경우 신호의 정확한 값을 전달할 수 없게 되어 반도체 장치나 상기 장치를 사용하는 반도체 시스템의 성능이 저하되는 문제가 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 다수의 반도체 레이어들의 신호를 안정적으로 전달하는 적층 구조의 반도체 장치, 반도체 메모리 장치 및 그 동작방법을 제공하는 것을 목적으로 한다.
본 발명의 다른 목적은, 신호를 안정적으로 전달하는 적층 구조의 반도체 메모리 장치가 적용된 반도체 메모리 시스템을 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일실시예에 따른 적층 구조의 반도체 장치는, 복수의 반도체 레이어와, 상기 복수의 반도체 레이어를 전기적으로 연결하는 관통 전극과, 상기 복수의 반도체 레이어 각각에 배치되며, 해당 반도체 레이어의 온도와 관련된 제1 정보를 발생하고, 상기 제1 정보를 상기 관통 전극을 포함하는 공통한 경로로 출력하는 온도 센서회로 및 상기 복수의 반도체 레이어 각각에 배치되며, 제1 신호에 응답하여 로직 동작을 수행하여 상기 제1 정보의 출력을 제어하는 제어 회로를 구비하며, 상기 제1 신호에 따라 상기 복수의 반도체 레이어 중 선택된 하나의 반도체 레이어로부터의 제1 정보가 상기 공통한 경로를 통해 출력되는 것을 특징으로 한다.
한편, 본 발명의 일실시예에 따른 적층 구조의 반도체 메모리 장치는, 복수의 반도체 레이어 및 상기 복수의 반도체 레이어를 전기적으로 연결하는 관통 전극을 구비하고, 상기 복수의 반도체 레이어 각각은, 메모리 셀이 배치되는 메모리 영역과, 상기 메모리 영역을 구동하는 로직 회로 및 상기 반도체 레이어 내부의 온도를 검출하여 온도 정보를 발생하는 온도 센서회로가 배치되는 로직 영역을 구비하며, 외부로부터의 다수의 커맨드에 응답하여 상기 복수의 반도체 레이어에 대해 메모리 동작이 수행되며, 상기 다수의 커맨드 중 어느 하나에 응답하여 상기 반도체 레이어 중 선택된 어느 하나의 반도체 레이어의 온도 센서회로로부터의 온도 정보가 외부로 제공되는 것을 특징으로 한다.
한편, 본 발명의 다른 실시예에 따른 적층 구조의 반도체 장치는, 패키지 기판 및 상기 패키지 기판에 적층된 복수의 반도체 레이어를 구비하며, 상기 복수의 반도체 레이어는 제1 반도체 레이어를 포함하고, 상기 제1 반도체 레이어는 상기 패키지 기판으로 신호를 전달하기 위한 복수의 관통 전극을 포함하며, 상기 제1 반도체 레이어는 상기 패키지 기판에 전기적으로 연결되는 온도 센서회로를 포함하며, 상기 온도 센서회로로부터의 온도 정보는 상기 관통 전극과 전기적으로 절연되어 상기 패키지 기판으로 전달되는 것을 특징으로 한다.
한편, 본 발명의 다른 실시예에 따른 적층 구조의 반도체 메모리 장치는, 제1 반도체 레이어를 포함하는 복수의 반도체 레이어 및 상기 복수의 반도체 레이어를 전기적으로 연결하는 관통 전극을 구비하고, 상기 제1 반도체 레이어는, 내부의 온도를 검출하여 온도 정보를 발생하는 온도 센서회로와, 상기 관통 전극과 전기적으로 절연되며 상기 온도 센서회로로부터의 온도 정보를 수신하는 제1 출력 노드 및 상기 관통 전극과 전기적으로 연결되는 제2 출력 노드를 포함하는 것을 특징으로 한다.
한편, 본 발명의 또 다른 실시예에 따른 적층 구조의 반도체 장치는, 복수의 반도체 레이어와, 상기 복수의 반도체 레이어를 전기적으로 연결하는 관통 전극과, 상기 복수의 반도체 레이어 각각에 배치되며, 해당 반도체 레이어의 온도에 관련된 제1 정보를 발생하는 온도 센서회로 및 상기 온도 센서회로에 대응하여 배치되며, 적어도 두 개의 반도체 레이어의 제1 정보를 수신하고, 수신된 제1 정보를 서로 연산하여 하나의 연산 결과를 발생하는 연산 회로를 구비하고, 상기 복수의 반도체 레이어 중 어느 하나의 반도체 레이어의 연산 결과가 상기 반도체 장치의 외부로 전달되는 것을 특징으로 한다.
한편, 본 발명의 일실시예에 따른 적층 구조의 복수의 반도체 레이어와 상기 복수의 반도체 레이어를 전기적으로 연결하는 관통 전극을 구비하는 반도체 메모리 장치의 동작방법은, 외부로부터 제1 신호를 수신하는 단계와, 상기 제1 신호에 응답하여, 상기 복수의 반도체 레이어 중 선택된 제1 반도체 레이어의 온도에 관계된 제1 정보의 출력을 제어하는 단계 및 상기 제1 정보를 상기 관통 전극을 포함하는 공통한 경로 및 상기 반도체 메모리 장치의 외면에 배치된 출력 단자를 통하여 외부로 제공하는 단계를 구비하는 것을 특징으로 한다.
한편, 본 발명의 일실시예에 따른 메모리 시스템은, 메모리 콘트롤러 및 적층 구조의 복수의 반도체 레이어를 갖는 반도체 메모리 장치를 구비하고, 상기 반도체 메모리 장치는, 상기 복수의 반도체 레이어를 전기적으로 연결하는 관통 전극과, 상기 복수의 반도체 레이어 각각에 배치되며, 해당 반도체 레이어의 온도 정보를 발생하고, 상기 온도 정보를 상기 관통 전극을 포함하는 공통한 경로로 출력하는 온도 센서회로 및 상기 복수의 반도체 레이어 각각에 배치되며, 제1 신호에 응답하여 로직 동작을 수행하여 상기 온도 정보의 출력을 제어하는 제어 회로를 구비하며, 상기 제1 신호에 따라 상기 복수의 반도체 레이어 중 선택된 하나의 반도체 레이어로부터의 온도 정보가 상기 공통한 경로를 통해 출력되는 것을 특징으로 한다.
상기와 같은 본 발명의 반도체 장치, 반도체 메모리 장치 및 반도체 메모리 시스템 및 그 동작방법에 따르면, 다수의 반도체 레이어들의 신호를 전송함에 있어서 그 신호 전송의 안정성을 향상함과 함께, 반도체 장치 및 상기 장치가 적용되는 시스템의 성능을 향상할 수 있는 효과가 있다.
도 1은 복수의 반도체 레이어를 구비하는 적층 구조의 반도체 장치의 구조의 일예를 도시한 개략도이다..
도 2는 도 1의 반도체 장치의 실리콘 관통 비아(TSV)를 통한 정보 전송의 일예를 나타내는 도면이다.
도 3A,B,C는 도 1의 반도체 장치의 일 구현예를 나타내는 구조도, 블록도 및 회로도이다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 적층 구조의 반도체 장치를 나타내는 도면이다.
도 6은 본 발명의 다른 실시예에 따른 적층 구조의 반도체 장치를 나타내는 도면이다.
도 7은 퓨즈 유닛을 이용한 본 발명의 일실시예에 따른 반도체 장치를 나타내는 구조도이다.
도 8은 도 7의 반도체 장치의 로직 영역의 일부의 구성을 나타내는 블록도이다.
도 9는 도 7의 반도체 장치의 온도 정보 출력 상태의 일예를 나타내는 도면이다.
도 10은 퓨즈 유닛을 이용한 본 발명의 다른 실시예에 따른 반도체 장치를 나타내는 구조도이다.
도 11은 도 10의 반도체 장치의 온도 정보 출력 상태의 일예를 나타내는 도면이다.
도 12는 커맨드 신호를 이용한 본 발명의 일실시예에 따른 반도체 장치를 나타내는 구조도이다.
도 13 및 도 14는 도 12의 반도체 장치의 커맨드 신호 및 온도 정보의 전달 경로의 일예를 나타내는 블록도이다.
도 15는 도 12의 반도체 장치에서 온도 정보 발생 및 리프레쉬 주기 제어동작의 일예를 나타내기 위한 블록도이다.
도 16은 연산 유닛을 이용한 본 발명의 일실시예에 따른 반도체 장치를 나타내는 구조도이다.
도 17 및 도 18는 도 16의 연산 유닛을 구현하는 일예를 나타내는 블록도이다.
도 19는 도 16의 반도체 장치의 온도 정보 출력 상태의 일예를 나타내는 도면이다.
도 20은 클록 신호를 이용한 본 발명의 일실시예에 따른 반도체 장치를 나타내는 구조도이다.
도 21은 도 20의 반도체 장치의 로직 회로의 구현 예 및 신호의 파형을 나타내는 도면이다.
도 22는 도 20의 반도체 장치의 온도 정보 출력 상태의 일예를 나타내는 도면이다.
도 23은 본 발명의 일실시예에 따른 반도체 메모리 모듈 및 반도체 메모리 시스템을 나타내는 블록도이다.
도 24는 본 발명의 적층 구조의 반도체 메모리 장치를 구비하는 단일 칩 마이크로 컴퓨터의 응용예를 도시한 블록도이다.
도 25는 본 발명의 일실시예에 따른 반도체 메모리 시스템에서 메모리 콘트롤러와 메모리 장치의 신호 전송 예를 나타내는 도면이다.
도 26은 적층 구조의 반도체 메모리 장치를 구비하는 전자 시스템의 응용예를 도시한 블록도이다.
이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다.
반도체 장치로서 메모리 장치는 DRAM(Dynamic Random Access Memory)과 SRAM(Static Random Access Memory) 등의 휘발성(Volatile) 메모리와 PRAM(Phase change Random Access Memory)과 전이금속산화물(Complex Metal Oxides) 등의 가변저항 특성 물질을 이용한 RRAM(Resistive Random Access Memory)과 강자성체 물질을 이용한 MRAM(Magnetic Random Access Memory) 등의 이상적으로는 리프레쉬(Refresh)가 필요 없는 비휘발성(Non-volatile) 메모리 등을 포함한다. 최근에는 비휘발성 메모리에도 리프레쉬 동작을 적용하는 경향이 있다.
전술한 메모리뿐만 아니라 모든 반도체 장치의 경우 3차원 구조의 개념이 채용되고 있다. 물론, 3차원 구조의 개념은 이미 패키징 분야에서 이용되어 왔지만, 기존의 방식은 각종 단자가 반도체 칩의 한쪽 면에만 배치되고 와이어 본딩(Wire Bonding)을 이용하여 복수의 칩들의 신호 단자를 전기적으로 연결해주어야 하기 때문에 칩의 크기, 배선의 복잡성 및 전력소모 등에 있어서 문제점이 발생한다.
이러한 문제점들을 극복하기 위해서 반도체 기판 재료인 실리콘에 수직으로 관통하는 전극을 형성하여 신호 전달 경로를 제공하는 관통 전극 기술이 제안되었다. 관통 전극은 일반적인 콘택 플러그(Contact Plug)와는 달리 실리콘 기판을 관통하여 형성하므로, 상기 관통 전극은 실리콘 관통 비아(Through Silicon Via, TSV)으로 지칭될 수 있다.
이러한 실리콘 관통 비아(TSV) 기술은 회로의 집적도, 동작 속도, 전력소모 및 제조 비용 등에 있어서 매우 큰 개선 효과가 기대되어, 다중 프로세서 코어를 가진 칩 개발에 적용하고 있으며, NAND 플래시 메모리 분야 및 DRAM 등과 같은 메모리와 이들이 복합된 하이브리드(Hybrid) 구조 등에서 개발경쟁이 치열하다.
도 1은 다수의 반도체 레이어를 구비하는 적층 구조의 반도체 장치의 구조의 일예를 도시한 개략도이다. 도 1에 도시된 바와 같이, 반도체 장치(100)는 다수의 반도체 레이어들(LA1 내지 LAn)을 구비하며, 반도체 장치(100) 내에는 반도체 레이어들(LA1 내지 LAn) 사이의 신호를 전달하기 위한 실리콘 관통 비아(TSV)가 형성된다. 반도체 레이어들(LA1 내지 LAn) 각각은 반도체 장치(100)의 기능을 구현하기 위한 회로블록을 포함한다.
반도체 장치(100)의 일예로서 메모리 셀을 포함하는 반도체 메모리 장치가 적용될 수 있다. 도 1의 반도체 장치(100)가 반도체 메모리 장치인 경우 반도체 레이어들(LA1 내지 LAn)에 배치되는 회로블록은 메모리 영역을 포함하는 메모리 블록일 수 있다. 또한, 반도체 장치(100)의 반도체 레이어들(LA1 내지 LAn)은 모두 메모리 블록을 포함하거나, 또는 일부의 반도체 레이어들만이 메모리 블록을 포함할 수 있다.
예컨데, 수직하게 적층된 반도체 레이어들(LA1 내지 LAn)에 각각 구비되는 회로블록(110, 120)은 모두 메모리 블록일 수 있다. 반면에, 반도체 장치(100)의 다수의 반도체 레이어들(LA1 내지 LAn) 중 어느 하나 또는 그 이상의 레이어(예컨데, 제1 반도체 레이어, LA1)는 마스터로 동작하며, 나머지 반도체 레이어들(예컨데, 제2 내지 제n 반도체 레이어, LA2 내지 LAn)은 슬레이브로 동작할 수 있다. 이 경우, 상기 제1 반도체 레이어(LA1)는 메모리 블록을 포함하지 않을 수도 있으며, 제1 반도체 레이어(LA1)의 회로블록(110)은 다른 레이어(제2 내지 제n 반도체 레이어, LA2 내지 LAn)의 메모리 블록을 구동하기 위한 로직회로들을 포함할 수 있다.
반도체 레이어들(LA1 내지 LAn)은 실리콘 관통 비아(TSV)를 통하여 서로 신호를 송수신한다. 또한, 반도체 장치(100)는 외부의 콘트롤러(미도시)와 인터페이스를 수행하는데, 반도체 장치(100)를 패키지하는 경우 반도체 장치(100)가 기판(패키지 기판) 상에 적층되며, 기판에 형성된 회로 패턴 및 기판의 외면에 형성된 도전 수단(예컨데, 리드, 솔더볼 등의 도전 수단)을 통하여 반도체 장치(100)와 외부의 콘트롤러(미도시) 사이에 인터페이스가 수행된다. 만약, 어느 하나의 반도체 레이어, 예컨데 제1 반도체 레이어(LA1)가 기판에 직접 연결된 경우, 제n 반도체 레이어(LAn)는 신호를 실리콘 관통 비아(TSV)를 통하여 제1 반도체 레이어(LA1)로 전달하며, 상기 신호는 기판을 통하여 외부로 제공된다.
반도체 장치(100)의 반도체 레이어들(LA1 내지 LAn)은 실리콘 관통 비아(TSV)를 통하여 각종 신호들을 외부로 제공하거나 외부로부터의 신호들을 수신한다. 예컨데, 반도체 장치(100)의 메모리 동작과 관련하여, 데이터 독출 동작시 데이터 및 데이터 스트로브 신호가 실리콘 관통 비아(TSV)를 통해 외부로 제공될 수 있다. 또한, 상기 메모리 동작에 따른 신호 외에 기타 각종 정보들이 실리콘 관통 비아(TSV)를 통해 외부로 제공될 수 있다. 상기 각종 정보들로서, 반도체 레이어들(LA1 내지 LAn) 내부의 온도를 검출하여 발생된 온도 정보나, 메모리의 용량에 관계된 정보나, 리프레쉬 주기에 관계된 정보 등 반도체 레이어 각각의 정보가 실리콘 관통 비아(TSV)를 통해 외부로 제공될 수 있다.
반도체 레이어들(LA1 내지 LAn) 각각은 상기 데이터, 데이터 스트로브 신호 및 각종 정보 등을 서로 동일한 경로(실리콘 관통 비아(TSV)를 포함하는 출력 경로)를 통해 전달할 수 있다. 레이어 적층시, 반도체 레이어들(LA1 내지 LAn) 각각에 형성된 실리콘 관통 비아(TSV)는 서로 얼라인되며, 반도체 레이어들(LA1 내지 LAn)로부터의 정보(예컨데, 온도 정보)는 각각 동일한 위치에 형성되는 실리콘 관통 비아(TSV)로 전달된다. 상기와 같이, 신호의 출력 경로가 서로 공유되는 경우, 상기 데이터(DQ)나 데이터 스트로브 신호(DQS)는 외부의 커맨드에 응답하여 발생되므로 신호 출력에 있어서 충돌 발생 가능성은 적다. 그러나, 상기 온도 정보나 상태 정보 등은 커맨드와는 무관하게 반도체 레이어들(LA1 내지 LAn) 각각에서 수시로, 또는 일정 주기로 발생하므로, 정보 전송시 충돌 발생 가능성이 존재하게 된다.
도 2는 도 1의 반도체 장치의 실리콘 관통 비아(TSV)를 통한 정보 전송의 일예를 나타내는 도면이다. 도 2의 반도체 장치(100)는 4 개의 반도체 레이어를 구비하며, 각각의 반도체 레이어가 별도의 칩으로 구현되어 4 개의 반도체 칩(Chip1 내지 Chip4)이 반도체 장치(100)에 구비되는 예를 나타낸다. 한편, 도 2에는 상기 반도체 장치(100)가 장착된 기판(SUB)이 더 도시되며, 상기 기판(SUB)을 통하여 반도체 장치(100)는 외부의 콘트롤러(미도시)와 통신한다.
도 2의 (a)는 반도체 칩들(Chip1 내지 Chip4) 각각에 실리콘 관통 비아(TSV)가 형성되고, 어느 하나의 칩의 정보는 실리콘 관통 비아(TSV) 및 칩의 외면에 형성된 도전 수단(예컨데, 솔더볼)을 통하여 다른 칩으로 전송되는 예를 나타낸다. 상기 실리콘 관통 비아(TSV)를 통한 정보 전송의 경우 다양한 형태로 구현될 수 있다. 예컨데, 제1 반도체 칩(Chip1) 내부에서 발생된 정보(Info1)는 해당 칩 내부의 실리콘 관통 비아(112A)를 통해 도전 수단(111A)에 전기적으로 연결될 수 있으며, 또는 상기 정보(Info1)를 발생하는 회로(미도시)가 도면상에서 제1 반도체 칩(Chip1)의 하부 표면 영역에 배치되는 경우, 상기 정보(Info1)는 도전 수단(111A)에 직접 연결될 수 있다. 한편, 도 2의 (b)는 반도체 칩들(Chip1 내지 Chip4)이 적층된 후 실리콘 관통 비아(TSV)를 형성한 예를 나타낸다.
도 2에 도시된 정보들(Info1, Info2)은 반도체 칩들(Chip1 내지 Chip4) 각각의 온도 정보나 상태 정보를 포함하며, 또한 장치 외부로의 정보 전송을 위한 출력 경로를 공유한다. 상기 정보들(Info1, Info2)은 메모리 동작시 칩 선택 여부에 관계없이 상시적으로 또는 주기적으로 발생되는 정보이다.
도 3A,B,C는 도 1의 반도체 장치의 일 구현예를 나타내는 구조도, 블록도 및 회로도이다. 도 3A은 반도체 장치(100)로서 메모리 셀을 포함하는 반도체 메모리 장치를 나타내며, 상기 반도체 장치(100)는 다수의 반도체 레이어들(LA1 내지 LAn)을 포함한다. 또한, 상기 반도체 장치(100)는 마스터 칩과 슬레이브 칩을 포함할 수 있으며, 제1 반도체 레이어(LA1)는 마스터 칩이고 이외의 반도체 레이어들(LA2 내지 LAn)은 슬레이브 칩일 수 있다.
제1 반도체 레이어(LA1)는 메모리를 구동하기 위한 각종 로직 회로를 구비한다. 예컨데, 도 3A에 도시된 바와 같이, 제1 반도체 레이어(LA1)는 메모리의 워드라인을 구동하기 위한 X-드라이버(111)와, 메모리의 비트라인을 구동하기 위한 Y-드라이버(112)와, 데이터의 입출력을 제어하기 위한 데이터 입출력부(113), 외부로부터 커맨드(Command)를 입력받아 버퍼링 및 디코딩하는 커맨드 버퍼(114)와, 외부로부터 어드레스를 입력받아 버퍼링하는 어드레스 버퍼(115)와, 전압 생성회로 등 기타 로직 회로가 배치된 주변회로(116)를 구비한다. 도시되지는 않았으나, 제1 반도체 레이어(LA1)에도 메모리 셀 영역이 배치될 수 있으며, 또한 주변회로(116)는 제1 반도체 레이어(LA1) 내의 온도를 감지하여 온도 정보를 발생하는 온도 센서회로를 포함할 수 있다.
한편, 슬레이브 칩, 예컨데 제n 반도체 레이어(LAn)는 메모리 영역(120)과 로직 영역(130)을 구비한다. 메모리 영역(120)은 다수의 메모리 셀과 메모리 억세스를 위한 워드라인 및 비트라인을 포함하며, 로직 영역(130)은 메모리 구동을 위한 회로와 레이어에 관계된 정보를 발생하는 회로 등을 포함한다. 도 3B에 도시된 바와 같이, 로직 영역(130)은 기록 데이터(WD)를 메모리 영역(120)으로 전달하기 위한 입출력 드라이버(131), 독출 데이터(RD)를 증폭하여 출력하는 입출력 센스앰프(132) 및 내부 온도(Temp)를 감지하여 온도 정보(TQ)를 발생하는 온도 센서회로(133)를 포함할 수 있다. 상기 기록/독출 데이터는 실리콘 관통 비아(TSV)를 통하여 반도체 장치(100) 외부로 제공되거나 반도체 장치(100) 내부로 전달되며, 온도 정보(TQ)는 다른 실리콘 관통 비아(TSV)를 통하여 반도체 장치(100) 외부로 전달된다.
도 3C 도 2의 온도 센서회로(133)의 일 구현예를 나타내는 회로도이다. 도 3C에 도시된 바와 같이, 상기 온도 센서회로(133)는 전원전압(VDD)에 연결된 PMOS 트랜지스터들(MP1 내지 MP3)와, 상기 PMOS 트랜지스터들(MP1 내지 MP3)과 접지전압 사이에 연결된 다이오드들(D1, D2) 및 저항들(R1, R2)을 구비한다. 또한, 상기 온도 센서회로(133)는 제1 및 제2 PMOS 트랜지스터들(MP1, MP2)의 노드 사이의 전압을 차동 증폭하는 제1 증폭기(AMP1), 제2 및 제3 PMOS 트랜지스터들(MP2, MP3)의 노드 사이의 전압을 차동 증폭하는 제2 증폭기(AMP2)와, 상기 제1 및 제2 증폭기(AMP1, AMP2)의 출력 전압을 비교하여 그 비교결과를 출력하는 비교기들(CP1, CP2)을 구비한다.
도 3C의 온도 센서회로(133)는 밴드갭(bandgap) 기준전압 발생회로를 이용한 온도 센서로서, 제1 다이오드(D1)을 통해 흐르는 전류(I2)와 제2 다이오드(D2)을 통해 흐르는 전류(I1)를 이용하여 기준 전류를 생성한다. 상기 기준전류는 제1 증폭기(AMP1)의 출력에 대응하는 전류로서, 제1 다이오드(D1)와 제2 다이오드(D2)의 비율이 1:n인 경우, 기준전류는 I=kT/q*ln(n)/R2 의 값을 갖는다. K는 볼쯔만 상수, T는 절대 온도, q는 전하량을 나타내며, 이에 따라 기준전류의 크기는 절대 온도(T)에 비례하여 증가하는 값을 갖는다.
한편, 제1 저항(R1)을 통해 흐르는 전류(Ix)는 Ix=V12/R1에 해당하며, 상기 V12는 제1 다이오드(D1) 양단에 인가되는 전압이다. 상기 전류(Ix)는 절대 온도(T)에 반비례하는 크기를 갖는다. 비교기들(CP1, CP2)은 제1 및 제2 증폭기(AMP1, AMP2)의 출력 전압을 비교하여, 해당 반도체 레이어의 온도가 소정의 기준온도 이상인지 또는 이하인지를 나타내는 온도정보(TQ)를 발생한다.
이하에서는 본 발명의 적층 구조의 반도체 장치에서 반도체 레이어 각각의 정보 출력시 그 충돌을 방지하기 위한 구조의 실시예들을 설명하며, 상기 정보로서 반도체 레이어의 온도를 감지하여 발생된 온도 정보의 출력을 예로 들어 설명한다. 그러나, 상술하였던 바와 같이 본 발명은 상기 온도 정보에 국한되는 것이 아니라, 커맨드 또는 칩 선택 신호와는 무관하게 상시로 또는 주기적으로 발생되는 정보(예컨데 칩 상태 정보)에 적용될 수 있다. 또한, 본 발명에 적용되는 실리콘 관통 비아(TSV)의 구조는 이하에 도시된 구조에 의해 한정되지 않으며, 앞선 도 2에 도시된 구조를 포함하여 기타 다른 구조를 갖는 실리콘 관통 비아(TSV) 전체에 적용될 수 있다.
도 4 및 도 5는 본 발명의 적층 구조의 반도체 장치의 일실시예를 나타내는 도면이다. 도 4에 도시된 바와 같이 상기 반도체 장치(200A)는 복수의 반도체 레이어를 구비하며, 그 일예로서 반도체 장치(200A)가 두 개의 반도체 레이어(LA1, LA2)를 포함하는 예가 도 4에 도시된다. 제1 및 제2 반도체 레이어(LA1, LA2) 각각은 메모리 영역 및/또는 로직 영역을 구비하며, 상기 로직 영역은 각각의 반도체 레이어 내의 온도를 감지하여 온도 정보(TQ)를 발생하는 온도 센서회로(211A, 221A)를 포함한다.
또한, 제1 및 제2 반도체 레이어(LA1, LA2) 각각에는 다수 개의 실리콘 관통 비아(TSV)가 형성된다. 제1 및 제2 반도체 레이어(LA1, LA2) 각각의 일면에는 도전 수단(예컨데, 솔더볼)이 배치되며, 제1 반도체 레이어(LA1)에 배치된 도전 수단이 기판에 연결된다. 반도체 장치(200A)는 제1 반도체 레이어(LA1)의 도전 수단 및 기판을 통하여 외부의 콘트롤러(미도시)와 통신을 수행한다.
온도 센서회로(211A, 221A)에서 발생된 온도 정보(TQ)를 반도체 장치(200A) 외부로 제공하기 위하여, 상기 온도 센서회로(211A, 221A)에 대응하여 공통한 출력 노드가 배치된다. 일예로서, 제1 반도체 레이어(LA1)의 솔더볼(212)이 다수의 온도 센서회로(211A, 221A)에 대응하여 공통한 출력 노드로서 배치된다. 본 발명의 일실시예에 따르면, 다수의 온도 센서회로(211A, 221A)로부터의 온도 정보(TQ)가 서로 충돌하지 않도록, 상기 솔더볼(212)은 온도 센서회로(211A, 221A) 중 어느 하나의 출력에 고정하게 연결된다.
이를 위하여, 제1 및 제2 반도체 레이어(LA1, LA2)의 출력 신호, 예컨데 데이터 신호나 데이터 스트로브 신호는 실리콘 관통 비아(TSV)를 통하여 전송되는 반면에, 상기 온도 정보(TQ)를 발생하는 온도 센서회로(211A, 221A)는 실리콘 관통 비아(TSV)와 전기적으로 절연된다. 제2 온도 센서회로(221A)는 제2 반도체 레이어(LA2)의 도전 수단(222)과 내부 배선을 통해 전기적으로 연결되며, 또한 제1 온도 센서회로(211A)는 제1 반도체 레이어(LA1)의 도전 수단(212)과 내부 배선을 통해 전기적으로 연결된다. 온도 센서회로(211A, 221A)는 실리콘 관통 비아(TSV)에 전기적으로 절연되므로, 제2 온도 센서회로(221A)로부터의 온도 정보(TQ)는 제1 반도체 레이어(LA1)로 전달되지 않으며, 이에 따라 제1 온도 센서회로(211A)로부터의 온도 정보(TQ)만이 출력 노드(예컨데, 제1 반도체 레이어(LA1)의 도전 수단(212))에 고정하게 연결된다.
상기한 본 발명의 일실시예에 따르면, 반도체 장치(200A)에 구비되는 다수의 반도체 레이어들(LA1, LA2) 중 하나의 반도체 레이어의 온도 정보(TQ)만이 외부로 제공된다. 이에 따라, 반도체 레이어들간 온도 정보(TQ)의 충돌로 인한 신호 특성의 저하가 발생하는 것을 방지하게 된다. 외부의 콘트롤러(미도시)는 상기 온도 정보(TQ)를 수신하고, 상기 온도 정보(TQ)가 반도체 장치(200A) 내부의 온도인 것으로 판단한다. 콘트롤러는 상기 판단 결과에 따라 반도체 장치(200A)를 제어할 수 있으며, 예컨데 반도체 장치(200A)가 DRAM인 경우 상기 온도 정보를 참조하여 DRAM의 메모리 영역에 대한 리프레쉬 동작의 주기 등을 제어한다.
도 5는 도 4의 다른 실시예를 나타내는 도면으로서, 반도체 장치(200B)가 4 개의 반도체 레이어들(LA1 내지 LA4)을 구비하는 실시예를 나타낸다. 도 5에 도시된 바와 같이, 상기 반도체 레이어들(LA1 내지 LA4)은 각각의 반도체 레이어 내의 온도를 감지하여 온도 정보(TQ)를 발생하는 온도 센서회로(211B 내지 241B)를 구비한다. 반도체 레이어들(LA1 내지 LA4)에는 실리콘 관통 비아(TSV)가 형성되어 반도체 레어어들 사이에서 신호를 전송한다. 반면에, 상기 온도 센서회로(211B 내지 241B)는 실리콘 관통 비아(TSV)와 전기적으로 절연되므로, 온도 정보(TQ)는 반도체 레이어들(LA1 내지 LA4) 사이에서 전달되지 않는다. 이에 따라, 기판의 일면에 부착된 반도체 레이어(LA1)의 온도 센서회로(211B)로부터의 온도 정보(TQ)가 내부 배선, 도전 수단 및 기판을 통하여 외부의 콘트롤러(미도시)로 제공된다.
도 6은 본 발명의 다른 실시예에 따른 반도체 장치를 나타내는 도면이다. 도 6에 도시된 바와 같이 반도체 장치(200C)는 복수의 반도체 레이어들(LA1, LA2)을 구비하며, 일예로서 두 개의 반도체 레이어들(LA1, LA2)을 구비한다. 반도체 레이어들(LA1, LA2)에는 실리콘 관통 비아(TSV)가 형성되며, 또한 반도체 레이어들(LA1, LA2)은 각각 온도 센서회로(211C, 221C)를 구비한다.
반도체 장치(200C)는 온도 정보(TQ)를 외부로 전달하기 위한 복수의 출력 경로를 구비하며, 온도 센서회로(211C, 221C)의 출력은 각각 서로 다른 출력 경로에 연결된다. 예컨데, 두 개의 온도 센서회로(211C, 221C)의 출력이 서로 충돌하는 것을 방지하기 위하여, 제1 온도 센서회로(211C)는 실리콘 관통 비아(TSV)와 전기적으로 절연되며, 내부 배선을 통하여 제1 반도체 레이어(LA1) 외면의 출력 노드(212C)에 연결된다. 반면에, 제2 온도 센서회로(221C)는 실리콘 관통 비아(TSV)와 전기적으로 연결되어, 상기 실리콘 관통 비아(TSV)를 통하여 제1 반도체 레이어(LA1) 외면의 다른 출력 노드(213C)에 연결된다. 반도체 장치(200C)로부터 발생되는 제1 및 제2 온도정보(TQ1, TQ2)는 외부의 콘트롤러(미도시)로 제공되며, 외부의 콘트롤러는 상기 제1 및 제2 온도정보(TQ1, TQ2)를 참조하여 반도체 장치(200C)에 대한 제어동작을 수행한다.
본 발명의 또 다른 실시예에 따른 반도체 장치를 도 7 내지 도 9를 참조하여 설명하면 다음과 같다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 장치를 나타내는 구조도이다. 도 7에 도시된 바와 같이, 상기 반도체 장치(300)는 복수 개의 반도체 레이어들(LA1 내지 LAn)을 구비한다. 도 7의 실시예를 설명함에 있어서, 상기 반도체 레이어들(LA1 내지 LAn)은 모두 메모리 칩이며 서로 동일하게 구현되는 것으로 가정한다. 그러나, 복수 개의 반도체 레이어들(LA1 내지 LAn)은 마스터 칩 및 슬레이브 칩으로 이루어질 수도 있으며, 만약 제1 반도체 레이어(LA1)가 마스터 칩인 경우, 상기 제1 반도체 레이어(LA1)에는 외부와의 인터페이스를 위한 회로 및 메모리 동작을 제어하기 위한 각종 로직 회로가 배치될 수 있다.
반도체 레이어들(LA1 내지 LAn)은 각각 메모리 영역과 로직 영역을 구비한다. 예컨데, 가장 하부의 제1 반도체 레이어(LA1)는 메모리 영역(310)과 로직 영역(320)을 포함하며, 가장 상부의 제n 반도체 레이어(LAn)는 메모리 영역(330)과 로직 영역(340)을 포함한다. 또한 반도체 레이어들(LA1 내지 LAn)은 서로 실리콘 관통 비아(TSV)를 통해 신호를 송수신한다.
도 7의 실시예의 경우, 반도체 레이어들(LA1 내지 LAn) 각각의 로직 영역(320, 340)은 온도 센서회로(미도시)를 구비하며, 온도 센서회로로부터의 온도 정보는 공통한 출력 경로를 통해 전달된다. 예컨데, 온도 정보는 제1 실리콘 관통 비아(TSV1)를 포함하는 출력 경로를 통해 전달된다. 상기 제1 실리콘 관통 비아(TSV1)는 반도체 레이어들(LA1 내지 LAn) 각각에 형성되며 서로 동일한 위치로 얼라인되는 비아일 수 있다. 제1 반도체 레이어(LA1)가 기판(미도시)에 장착된 경우, 다른 반도체 레이어들(LA2 내지 LAn)로부터의 온도 정보는 상기 실리콘 관통 비아(TSV1)를 통하여 제1 반도체 레이어(LA1)로 전달되며, 또한 제1 반도체 레이어(LA1)로 전달된 온도 정보는 제1 반도체 레이어(LA1) 외면에 배치되는 출력 노드를 통해 외부로 제공된다.
도 8은 도 7의 반도체 장치(300)의 로직 영역(340)의 일부의 구성을 나타내는 블록도이다. 도 8에는 도 7의 제n 반도체 레이어(LAn)의 로직 영역(340)의 일부의 구성을 나타내었으나, 기타 다른 반도체 레이어의 로직 영역 또한 도 8에 도시된 바와 동일하게 구현될 수 있다.
도 8의 (a)에 도시된 바와 같이, 로직 영역(340)은 제n 반도체 레이어(LAn) 내부의 온도를 감지하여 온도 정보(TQ)를 발생하는 온도 센서회로(341)를 구비한다. 온도 센서회로(341)는 버퍼 등의 출력 수단을 통하여 실리콘 관통 비아(TSV1)로 온도 정보(TQ)를 전달한다. 온도 센서회로(341)의 출력이 제n 반도체 레이어(LAn) 내의 실리콘 관통 비아에 연결되어 전송되는 경우, 도 8의 (a)의 실리콘 관통 비아(TSV1)는 제n 반도체 레이어(LAn)에 형성된 비아일 수 있다. 한편, 실리콘 관통 비아의 다른 구조로서, 온도 센서회로(341)의 출력이 제n 반도체 레이어(LAn) 외면의 도전 수단을 통하여 아래에 인접한 제n-1 반도체 레이어에 전기적으로 연결되는 경우, 상기 실리콘 관통 비아(TSV1)는 제n-1 반도체 레이어에 형성된 비아일 수 있다.
실리콘 관통 비아(TSV1)로 전달된 온도 정보(TQ)는 하부의 다른 반도체 레이어들을 거쳐 반도체 장치(300) 외부로 제공된다. 또한, 로직 영역(340)은 상기 온도 정보(TQ)의 출력 여부를 제어하기 위한 제어 수단, 예컨데 퓨즈 유닛(342)을 더 구비하며, 퓨즈 유닛(342)은 출력 버퍼를 제어하기 위한 신호를 발생한다. 일반적으로 퓨즈들은 전기적 신호에 의하여 그 연결이 끊어지는 전기 퓨즈나, 반도체 장치의 제조시 웨이퍼 레벨에서 레이저 조사에 의하여 그 연결이 끊어지는 레이저 퓨즈를 포함할 수 있다. 도 8의 실시예에서는 퓨즈 유닛(342)이 레이저 조사에 의하여 그 연결이 끊어지는 레이저 퓨즈이다.
반도체 장치(300) 제조시, 다수의 반도체 레이어들(LA1 내지 LAn) 각각의 웨이퍼 단계에서 상기 퓨즈 유닛(342)에 레이저를 조사하여 퓨즈의 연결 상태를 설정한다. 바람직하게는, 두 개 이상의 반도체 레이어로부터의 온도 정보(TQ)가 공통한 출력 경로에서 충돌하는 것을 방지하기 위하여, 어느 하나의 반도체 레이어에 구비되는 퓨즈 유닛(342)에 레이저를 조사하여 상기 퓨즈 유닛(342)의 연결 상태를 제1 상태로 설정한다. 반면에, 나머지 반도체 레이어에 구비되는 퓨즈 유닛(342)에 레이저를 조사하여 상기 퓨즈 유닛(342)의 연결 상태를 제2 상태로 설정한다. 제1 상태에서 퓨즈 유닛(342)는 출력 버퍼를 인에이블하기 위한 신호를 발생하며, 제2 상태에서 퓨즈 유닛(342)는 출력 버퍼를 디스에이블하기 위한 신호를 발생한다. 이에 따라, 다수의 반도체 레이어들(LA1 내지 LAn) 중 어느 하나의 반도체 레이어의 온도 센서회로(341)의 출력이 활성화되어 실리콘 관통 비아(TSV1)에 고정하게 연결되며, 실리콘 관통 비아(TSV1)로 전달된 온도 정보(TQ)가 외부로 제공된다. 반면에, 나머지 반도체 레이어의 온도 센서회로의 출력은 비활성화된다.
도 8의 (b)는 반도체 장치(300)의 회로 영역(340)의 일부의 구성을 달리 구현한 예를 나타내는 블록도이다. 도 8의 (b)에 도시된 바와 같이, 회로 영역(340)은 온도 센서회로(341), 상기 온도 센서회로(341)의 인에이블을 제어하기 위한 센서 제어부(343) 및 상기 센서 제어부(343)를 제어하기 위한 신호를 발생하는 퓨즈 유닛(342)을 구비한다. 도 8의 (a)와는 달리, 도 8의 (b)에서는 온도 정보(TQ)를 출력하는 출력 버퍼의 인에이블을 제어하는 것이 아니라 온도 센서회로(341)의 동작 자체를 인에이블 시키거나 디스에이블 시킴으로써 다수의 반도체 레이어들(LA1 내지 LAn)로부터의 온도 정보(TQ)의 충돌을 방지한다.
다수의 반도체 레이어들(LA1 내지 LAn) 각각의 웨이퍼 레벨에서, 퓨즈 유닛(342)에 레이저를 조사하여 상기 퓨즈 유닛(342)의 연결 상태를 제1 상태로 설정하거나 제2 상태로 설정한다. 예컨데, 다수의 반도체 레이어들(LA1 내지 LAn) 중 어느 하나의 레이어의 퓨즈 유닛(342)의 연결상태는 제1 상태로 설정하며, 나머지 레이어의 퓨즈 유닛(342)의 연결상태는 제2 상태로 설정한다.
상기 제1 상태의 퓨즈 유닛(342)의 제어하에서, 인에이블 제어회로(343)는 온도 센서회로(341)를 인에이블하기 위한 인에이블 신호(EN)를 발생하여 온도 센서회로(341)로 제공한다. 반면에, 제2 상태의 퓨즈 유닛(342)의 제어하에서, 인에이블 제어회로(343)는 온도 센서회로(341)를 디스에이블하기 위한 디스에이블 신호를 발생하여 온도 센서회로(341)로 제공한다. 이에 따라, 다수의 반도체 레이어들(LA1 내지 LAn) 중 어느 하나의 반도체 레이어의 온도 센서회로(341)의 출력이 활성화되어 실리콘 관통 비아(TSV1)에 고정하게 연결되며, 실리콘 관통 비아(TSV1)로 전달된 온도 정보(TQ)가 외부로 제공된다.
도 9는 도 7의 반도체 장치의 온도 정보 출력 상태의 일예를 나타내는 도면이다. 도 9에 도시된 바와 같이, 반도체 장치(300)는 복수의 반도체 레이어들(LA1 내지 LA4)을 구비하며, 복수의 반도체 레이어들(LA1 내지 LA4) 각각은 온도 센서회로(321, 341, 351, 361)와 퓨즈 유닛(322, 342, 352, 362)을 구비한다. 상기 퓨즈 유닛(322, 342, 352, 362)은 반도체 레이어들(LA1 내지 LA4) 각각의 웨이퍼 레벨에서 레이저 조사에 의하여 그 연결상태가 제1 상태나 제2 상태로 각각 설정된다.
도 9의 예에서는, 제2 반도체 레이어(LA2)에 구비되는 온도 센서회로(351)의 출력이 실리콘 관통 비아(TSV1)에 고정하게 연결되는 예를 나타낸다. 이를 위하여, 제2 반도체 레이어(LA2)에 구비되는 퓨즈 유닛(352)은 제1 상태로 설정되며, 나머지 반도체 레이어(LA1, LA3, LA4)에 구비되는 퓨즈 유닛(322, 342, 362)은 제2 상태로 설정된다. 제2 반도체 레이어(LA2)에 구비되는 온도 센서회로(351)의 출력(온도 정보, TQ2)이 실리콘 관통 비아(TSV1) 및 제1 반도체 레이어(LA1)의 외면에 형성된 출력 노드(323)을 통하여 외부로 제공된다.
본 발명의 또 다른 실시예에 따른 반도체 장치를 도 10 및 도 11을 참조하여 설명하면 다음과 같다.
도 10에 도시된 바와 같이, 상기 반도체 장치(400)는 복수의 반도체 레이어들(LA1 내지 LAn)을 포함한다. 도 7에 도시된 반도체 장치(300)와 동일하게, 상기 도 10의 반도체 장치(400)에 포함되는 복수의 반도체 레이어들(LA1 내지 LAn)은 모두 메모리 영역을 포함하며 동일하게 구현되는 메모리 칩인 것으로 가정한다. 반도체 레이어들(LA1 내지 LAn) 각각은 메모리 영역(410, 430)과 로직 영역(420, 440)을 포함한다.
도 10의 반도체 장치(400)는, 온도 센서회로의 동작이 전기적 퓨즈 및 커맨드의 일종으로서 MRS 코드에 의해 제어되는 실시예를 나타낸다. 제1 반도체 레이어(LA1)의 로직 영역(420)은, 반도체 장치(400) 초기 동작시 MRS 코드를 발생하여 장치의 동작 환경을 설정하는 MRS(421), MRS 코드를 수신하여 전기적 퓨즈의 프로그램을 제어하는 퓨즈 프로그램부(422), 하나 이상의 전기적 퓨즈를 포함하는 퓨즈 유닛(423), 센서 제어부(424), 및 온도 센서회로(425)를 구비할 수 있다. 제n 반도체 레이어(LAn) 또한, MRS(441), 퓨즈 프로그램부(442), 퓨즈 유닛(443), 센서 제어부(444), 및 온도 센서회로(445)를 구비할 수 있다. 제1 반도체 레이어(LA1)를 참조하여 온도 정보 출력에 관계된 동작을 설명하면 다음과 같다.
MRS(421)에는 온도 정보 출력과 관계된 코드들이 기 설정되어 저장되며, 반도체 장치(400)의 초기 동작시 MRS(421)로부터 발생하는 MRS 코드(MRS code)는 퓨즈 프로그램부(422)로 제공된다. 퓨즈 프로그램부(422)는 수신된 MRS 코드(MRS code)에 응답하여 전기적 퓨즈의 연결 상태를 제어하기 위한 제어신호를 발생한다. 상기 퓨즈 유닛(423)은 제어신호에 응답하여 그 연결상태가 제1 상태나 제2 상태로 설정된다.
반도체 레이어들(LA1 내지 LAn) 각각의 MRS 코드(MRS code)에 의하여, 반도체 레이어들(LA1 내지 LAn) 중 어느 하나의 레이어의 퓨즈 유닛의 연결상태가 제1 상태로 설정되고, 나머지 레이어들의 퓨즈 유닛의 연결상태가 제2 상태로 설정되도록 한다. 예컨데, 제n 반도체 레이어(LAn)의 퓨즈 유닛(443)의 연결 상태가 제1 상태로 설정된 경우, 상기 연결 상태에 따른 신호를 센서 제어부(444)로 제공한다. 센서 제어부(444)는 상기 신호에 응답하여 인에이블 신호를 발생하여 온도 센서회로(445)로 제공하며, 온도 센서회로(445)는 온도 정보(TQn)를 발생하여 이를 실리콘 관통 비아들(TSV1_1, TSV1_2)을 통해 외부로 전달한다. 반도체 장치(400)의 동작 동안 제n 반도체 레이어(LAn)로부터의 온도 정보(TQn)가 실리콘 관통 비아들(TSV1_1, TSV1_2)을 포함하는 출력 경로에 고정하게 연결되며, 나머지 반도체 레이어들의 온도 정보는 비활성화된다.
본 실시예에서는, 반도체 장치(400)의 동작 동안 하나의 반도체 레이어로부터의 온도 정보만이 고정하게 외부로 제공되나, 온도 정보를 제공하는 반도체 레이어의 선택이 가능하다. 예컨데, 상기 MRS(421, 441)의 레지스터 상태는 달리 설정될 수 있으며, 만약 제1 반도체 레이어(LA1)의 내부 온도가 가장 높아서 리프레쉬 주기가 제1 반도체 레이어(LA1)의 내부 온도를 기준으로 수행되어야 하는 경우, 상기 MRS(421, 441)의 레지스터 상태를 달리 설정함으로써 제1 반도체 레이어(LA1)로부터의 온도 정보가 외부로 제공되도록 할 수 있다.
도 11은 도 10의 반도체 장치의 온도 정보 출력 상태의 일예를 나타내는 도면이다. 도 11은 4 개의 반도체 레이어들(LA1 내지 LA4)이 반도체 장치(400)에 구비되는 예를 나타내며, 도 11에 도시된 바와 같이, 반도체 레이어들(LA1 내지 LA4) 각각은 MRS(421, 441, 451, 461)와 온도 센서회로(425, 445, 455, 465)를 포함한다.
도 11을 참조하면, 반도체 장치(400)의 초기 동작시 반도체 레이어들(LA1 내지 LA4) 각각의 MRS(421, 441, 451, 461)는 해당 레이어의 동작 환경을 설정하기 위한 MRS 코드(MRS code)를 발생하며, MRS 코드(MRS code)에는 각 반도체 레이어의 온도 정보 출력과 관계된 코드들이 기 설정되어 저장된다. 도 11에서는 그 일예로서, 상기 MRS 코드(MRS code)에 응답하여 제2 반도체 레이어(LA2)의 온도 정보(TQ2)가 반도체 장치(400) 외부로 제공되며, 나머지 반도체 레이어(LA1, LA3 내지 LAn)의 온도 정보의 출력은 비활성화된다.
한편, 본 발명의 또 다른 실시예에 따른 반도체 장치를 도 12 내지 도 16을 참조하여 설명하면 다음과 같다.
도 12는 본 발명의 또 다른 실시예에 따른 반도체 장치를 나타내는 구조도이다. 도 12에 도시된 바와 같이, 상기 반도체 장치(500A)는 복수 개의 반도체 레이어들(LA1 내지 LAn)을 구비한다. 도 12의 실시예를 설명함에 있어서, 상기 반도체 레이어들(LA1 내지 LAn)은 모두 메모리 칩이며 서로 동일하게 구현되는 것으로 가정한다.
도 12의 실시예의 경우, 반도체 레이어들(LA1 내지 LAn) 각각의 로직 영역(520A, 540A)은 온도 센서회로(522A, 542A)를 구비하며, 온도 센서회로(522A, 542A)로부터의 온도 정보(TQ1, TQn)는 공통한 출력 경로를 통해 전달된다. 예컨데, 반도체 장치(500A) 내의 공통한 실리콘 관통 비아(TSV1)를 통해 반도체 레이어들(LA1 내지 LAn)의 온도 정보(TQ1, TQn)가 전달된다.
본 실시예에서는, 어느 하나의 반도체 레이어의 온도 센서회로의 출력이 출력 경로에 고정하게 연결되는 것이 아니라, 반도체 장치(500A)의 동작 중 반도체 레이어들(LA1 내지 LAn) 각각의 온도 센서회로(522A, 542A)의 출력이 출력 경로에 교번하게 연결된다. 또한, 온도 센서회로(522A, 542A)의 출력이 출력 경로에 교번하게 연결되도록 하기 위한 일 방안으로서, 상기 온도 센서회로(522A, 542A)가 커맨드(CMD) 및/또는 어드레스(ADD)에 연동하여 동작하도록 한다.
도 12에 도시된 바와 같이, 제1 반도체 레이어(LA1)의 로직 영역(520A)은 MRS(521A), 온도 센서회로(522A), 레지스터(523A) 및 온도 정보 출력부(524A)를 포함할 수 있다. 또한, 다른 반도체 레이어, 예컨데 제n 반도체 레이어(LAn) 또한 MRS(541A), 온도 센서회로(542A), 레지스터(543A) 및 온도 정보 출력부(544A)를 포함할 수 있다. 상기 온도 정보 출력부(524A, 544A)는 소정의 제어신호에 의해 그 출력이 제어될 수 있으며, 예컨데 스위치나 삼상 버퍼등이 상기 온도 정보 출력부(524A, 544A)에 구비될 수 있다. 상기 반도체 장치(500A)의 동작을 제n 반도체 레이어(LAn)를 참조하여 설명하면 다음과 같다.
제n 반도체 레이어(LAn)로는 칩 선택을 위한 칩 선택 신호(CSB_n) 및 커맨드/어드레스(CMD/ADD) 등이 제공된다. 칩 선택 신호(CSB_n)에 의해 제n 반도체 레이어(LAn)가 선택되고, MRS(541A)는 커맨드(CMD) 및/또는 어드레스(ADD)를 수신하고 이에 대응하는 제어신호(예컨데 MRS 신호)를 발생한다. 온도 정보의 독출을 위한 코드들이 MRS(541A)에 기 설정되어 저장되며, 외부의 콘트롤러(미도시)는 온도 정보의 독출을 위한 칩 선택 신호(CSB_n), 커맨드(CMD) 및/또는 어드레스(ADD)를 반도체 장치(500A)로 제공한다.
온도 정보 독출 명령이 외부로부터 수신되면, MRS(541A)는 이에 대응하는 제어신호를 온도 정보 출력부(544A)로 제공한다. 온도 센서회로(542A)로부터의 온도 정보(TQn)는 레지스터(543A)에 일시 저장되며, 온도 정보 출력부(544A)의 스위칭 동작에 기반하여 상기 온도 정보(TQn)가 실리콘 관통 비아(TSV1)를 통해 외부로 제공된다. 도 12에서는 MRS(541A)로부터의 제어신호가 온도 정보 출력부(544A)를 제어하는 것으로 설명되었으나, 앞선 실시예에서 설명된 바와 같이 온도 센서회로(542A)의 활성화를 제어하기 위한 센서 제어부(미도시)가 제n 반도체 레이어(LAn)에 더 구비될 수 있다. 또한, MRS(541A)로부터의 제어신호는 상기 센서 제어부(미도시)로 제공될 수 있다.
반도체 장치(500A)의 온도 정보 독출을 위한 커맨드(CMD) 및/또는 어드레스(ADD)의 조합은 임의적으로 설정이 가능하다. 예컨데, MRS(521A, 541A)에 온도 정보 출력부(524A, 544A)를 제어하기 위한 코드들이 설정되고, 외부의 커맨드(CMD)에 응답하여 MRS(521A, 541A)는 온도 정보 출력부(524A, 544A)를 제어하기 위한 제어신호를 발생한다. 상기 커맨드(CMD)는 각종 신호들(예컨데, RAS, CAS, WE 등의 명령 신호)의 조합 중 어느 하나가 이용될 수 있으며, 온도 정보의 출력을 위하여 데이터 독출을 위한 일반적인 독출 커맨드가 이용될 수 있다. 온도 정보 독출시, 외부로부터의 칩 선택 신호(CSB_1, CSB_n)에 의하여 어느 하나의 반도체 레이어가 선택되고, 상기 선택된 반도체 레이어의 MRS는 독출 커맨드에 응답하여 온도 정보 출력부를 제어하기 위한 제어신호를 발생한다. 칩 선택 신호(CSB_1, CSB_n)의 상태에 따라, 제1 내지 제n 반도체 레이어(LA1~LAn) 중 어느 하나의 반도체 레이어로부터의 온도 정보가 외부로 제공된다.
도 13은 도 12의 반도체 장치(500A)의 커맨드 및 온도 정보의 전달 경로의 일예를 나타내는 블록도이다.
제1 내지 제n 반도체 레이어(LA1~LAn)들 각각은 MRS(521A, 541A, 551A), 온도 센서회로(522A, 542A, 552A), 레지스터(523A, 543A, 553A) 및 온도 정보 출력부(524A, 544A, 554A)를 포함한다. 또한, 도 13에 도시된 바와 같이, 제1 내지 제n 반도체 레이어(LA1~LAn)들 각각은 출력 버퍼(525A, 545A, 555A)를 더 포함할 수 있다. 또한, 도 13에서는, 제1 내지 제n 반도체 레이어(LA1~LAn)들 각각의 데이터(DQ)와 온도 정보(TQ)가 공통한 경로(예컨데, 공통한 TSV)를 통해 외부로 제공되는 실시예가 도시된다. 도 13의 반도체 장치(500A)의 동작을 제n 반도체 레이어(LAn)를 참조하여 설명하면 다음과 같다.
칩 선택 신호(CSB_1, CSB_2, CSB_n)는 반도체 레이어별로 별도의 경로를 통해 제공될 수 있다. 예컨데, 칩 선택 신호(CSB_1, CSB_2, CSB_n)에 의해 제n 반도체 레이어(LAn)가 선택되면, 제n 반도체 레이어(LAn)의 MRS(541A)는 외부로부터의 커맨드(CMD) 및/또는 어드레스(ADD)에 응답하여 온도 정보 출력부(544A)를 제어하기 위한 제어신호(CONn)를 발생한다. 온도 센서회로(542A)로부터의 온도 정보(TQ)는 레지스터(543A)를 통해 온도 정보 출력부(544A)로 제공되고, 상기 온도 정보 출력부(544A)는 제어신호(CONn)에 응답하여 온도 정보(TQ)를 출력 버퍼(545A)로 제공한다. 또한, 온도 정보(TQ)는 출력 버퍼(545A) 및 실리콘 관통 비아(TSV)를 통해 외부로 제공된다.
온도 정보(TQ)와 데이터(DQ)가 출력 경로를 공유하는 경우, 출력 버퍼(545A)는 상기 온도 정보(TQ) 이외에도 제n 반도체 레이어(LAn) 내의 데이터(예컨데, 출력 데이터 DQ)를 더 수신한다. 온도 정보(TQ)가 외부로 제공되기 전에, MRS(541A)는 커맨드(CMD) 및/또는 어드레스(ADD)에 응답하여 데이터(DQ)의 전달 경로(미도시)를 차단하기 위한 MRS 코드를 발생할 수 있다. 상기 MRS 코드의 제어하에서, 데이터(DQ)가 출력 버퍼(545A)로 제공되지 않도록 한다. 데이터(DQ)의 전달 경로(미도시)를 차단하기 위한 커맨드(CMD) 및/또는 어드레스(ADD)는 제1 조합을 가지며, 또한 온도 정보 출력부(544A)를 제어하기 위한 커맨드(CMD) 및/또는 어드레스(ADD)는 제2 조합을 가질 수 있다.
도 14는 도 12의 반도체 장치의 온도 정보 출력 상태의 다른 일예를 나타내는 도면이다. 도 14에서는 온도 정보(TQ)와 데이터(DQ)가 서로 다른 경로를 통해 출력되는 예를 나타낸다.
도 14에 도시된 바와 같이, 상기 반도체 장치(500B)는 제1 내지 제n 반도체 레이어(LA1~LAn)들을 포함하고, 제1 내지 제n 반도체 레이어(LA1~LAn)들 각각은 MRS(521B, 541B, 551B), 온도 센서회로(522B, 542B, 552B), 레지스터(523B, 543B, 553B) 및 온도 정보 출력부(524B, 544B, 554B)를 포함한다. 온도 정보(TQ)와 데이터(DQ)가 서로 다른 경로를 통해 출력되므로, 온도 센서회로(522B, 542B, 552B)로부터의 온도 정보(TQ)는 온도 정보 출력부(524B, 544B, 554B)를 통해 실리콘 관통 비아(TSV)로 전달될 수 있다.
칩 선택 신호(CSB_1, CSB_2, CSB_n)에 의해 제n 반도체 레이어(LAn)가 선택되는 경우, 제n 반도체 레이어(LAn)의 MRS(541B)는 외부로부터의 커맨드(CMD) 및/또는 어드레스(ADD)에 응답하여 스위치부(544B)를 제어하기 위한 제어신호(CONn)를 발생한다. 또한, 온도 센서회로(542B)로부터의 온도 정보(TQ)는 레지스터(543B)를 통해 온도 정보 출력부(544B)로 제공되고, 또한 실리콘 관통 비아(TSV)를 통해 외부로 제공된다. 본 실시예의 경우, 데이터의 독출이나 기록 동작을 위하여 하나의 반도체 레이어가 선택되면 해당 반도체 레이어의 온도 정보(TQ)가 외부로 제공되며, 또한 데이터 독출 동작시 데이터와 온도 정보(TQ)가 별도의 경로를 통해 외부로 제공된다.
도 15는 도 12의 반도체 장치에서 온도 정보 발생 및 리프레쉬 주기 제어동작의 일예를 나타내기 위한 블록도이다. 도 15에 도시된 바와 같이 반도체 장치(500C)는 다수의 반도체 레이어들을 포함하며, 설명의 편의상 제1 및 제n 반도체 레이어들(LA1, LAn) 만을 예로 들어 설명한다. 또한, 상기 반도체 장치(500C)에서 제1 반도체 레이어(LA1)와 제n 반도체 레이어(LAn)가 동일하게 구현되는 것으로 가정한다.
제1 반도체 레이어(LA1)는 메모리 영역(510C)과 다수의 회로들을 포함한다. 예컨데, 제1 반도체 레이어(LA1)는, 온도 정보(TQ) 독출과 관련하여 MRS(521C), 온도 센서회로(522C), 레지스터(523C) 및 온도 정보 출력부(524C)를 포함하고, 또한 리프레쉬 동작과 관련하여 리프레쉬 제어부(526C) 및 주기 제어부(527C)를 포함할 수 있다. 메모리 영역(510C)은 셀 어레이, 로우 디코더, 칼럼 디코더 및 센스 앰프 등을 포함할 수 있다. 제n 반도체 레이어(LAn) 또한 메모리 영역(530C)과 MRS(541C), 온도 센서회로(542C), 레지스터(543C), 온도 정보 출력부(544C), 리프레쉬 제어부(546C) 및 주기 제어부(547C) 등의 회로를 포함한다.
제n 반도체 레이어(LAn)가 선택되는 경우, 온도 정보(TQ) 독출을 위한 커맨드(CMD_Read)에 응답하여 제n 반도체 레이어(LAn)의 온도 센서회로(542C)로부터의 온도 정보(TQn)가 제1 실리콘 관통 비아들(TSV1_1, TSV1_2)을 통해 외부로 제공된다. 이후, 외부의 콘트롤러(미도시)로부터 리프레쉬 동작 수행이나 리프레쉬 주기 설정과 관련된 커맨드(CMD_Ref)가 수신되고, 리프레쉬 커맨드(CMD_Ref)에 응답하여 리프레쉬 동작 및 리프레쉬 주기의 제어 동작이 수행된다. 예컨데, 제n 반도체 레이어(LAn)의 리프레쉬 제어부(546C)는 리프레쉬 커맨드(CMD_Ref)응답하여 리프레쉬 신호를 발생하고 이를 메모리 영역(530C)으로 제공한다. 또한, 주기 제어부(547C)는 상기 리프레쉬 커맨드(CMD_Ref)에 응답하여 주기 제어신호를 발생하고 이를 리프레쉬 제어부(546C)로 제공한다. 상술하였던 바와 같이, 복수의 반도체 레이어들(LA1 내지 LAn) 각각의 온도 정보가 외부로 제공되므로, 외부의 콘트롤러(미도시)는 상기 온도 정보를 참조하여 반도체 레이어들(LA1 내지 LAn) 각각이 서로 다른 리프레쉬 주기를 갖도록 제어할 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 장치를 도 16 내지 도 19를 참조하여 설명하면 다음과 같다.
도 16에 도시된 바와 같이, 상기 반도체 장치(600)는 복수의 반도체 레이어들(LA1 내지 LAn)을 포함한다. 상기 복수의 반도체 레이어들(LA1 내지 LAn)은 모두 메모리 영역을 포함하며 동일하게 구현되는 메모리 칩인 것으로 가정한다. 반도체 레이어들(LA1 내지 LAn) 각각은 메모리 영역과 로직 영역을 포함하며, 예컨데 제1 및 제2 반도체 레이어(LA1, LA2) 각각은 메모리 영역(610, 630)과 로직 영역(620, 640)을 포함한다.
도 16의 실시예에서는, 복수의 반도체 레이어들(LA1 내지 LAn)로부터의 온도 정보가 공통한 출력 경로 내에서 충돌하는 것을 방지하기 위하여 레이어들의 온도 정보를 서로 연산하는 방식을 적용한다. 이를 위하여, 반도체 레이어들(LA1 내지 LAn) 각각은 온도 센서회로(621, 641)와 연산 유닛(622, 642)를 포함한다. 예컨데, 제n 반도체 레이어(LAn)로부터의 제n 온도 정보는 반도체 장치(600) 내부의 실리콘 관통 비아(TSV)를 통하여 곧바로 외부로 제공되는 것이 아니라, 제n 온도 정보가 제n-1 반도체 레이어(LAn-1) 내부로 전달되고, 상기 제n 온도 정보와 제n-1 반도체 레이어(LAn-1) 내에서 발생된 제n-1 온도 정보와의 연산 동작이 수행된다. 상기 연산 동작에 따른 결과는 제n-2 반도체 레이어(LAn-2)로 전달되고, 상기 연산 동작과 유사하게 제n-2 반도체 레이어(LAn-2) 내에서 온도 정보에 대한 연산 동작이 수행된다.
도 16에 도시된 바와 같이, 실리콘 관통 비아(TSV1_1)를 통해 제2 반도체 레이어(LA2)로 전달되는 온도 정보(TQ3')는 제3 반도체 레이어(LA3) 내에서의 온도 정보에 대한 연산 결과이다. 온도 센서회로(641)는 제2 반도체 레이어(LA2) 내부의 온도 정보(TQ2)를 발생하고, 연산 유닛(642)은 상기 온도 정보(TQ2)와 제2 반도체 레이어(LA2)로 전달된 정보(TQ3')에 대해 연산 동작을 수행한다. 그 연산 결과(TQ2')는 실리콘 관통 비아(TSV1_2)를 통해 제1 반도체 레이어(LA1)로 전달된다. 제1 반도체 레이어(LA1)의 연산 유닛(622)은, 실리콘 관통 비아(TSV1_2)를 통해 수신된 연산 결과(TQ2')와 온도 센서회로(621)로부터의 온도 정보(TQ1)를 서로 연산하고 그 연산 결과(TQ)를 반도체 장치(600)의 최종 온도 정보로서 반도체 장치(600) 외부로 제공한다.
도 17은 도 16의 연산 유닛을 구현하는 일예를 나타내는 도면으로서, 도 17의 (a)는 상기 연산 유닛을 논리 합 연산기(OR)로 구현한 예를 나타내며, 도 17의 (b)는 상기 연산 유닛을 멀티플렉서(MUX)로 구현한 예를 나타낸다. 설명의 편의상, 도 17에 도시되는 로직 영역(620A, 620B)은 제1 반도체 레이어(LA1)의 로직 영역인 것으로 한다. 나머지 반도체 레이어의 로직 영역 또한 도 17과 동일 또는 유사하게 구현될 수 있다.
도 17의 (a)에 도시된 바와 같이, 제1 반도체 레이어(LA1)의 연산 유닛(622A)은 온도 센서회로(621)로부터의 제1 온도 정보(TQ1)와 실리콘 관통 비아(TSV)를 통해 수신한 제2 반도체 레이어(LA2)로부터의 연산 결과(TQ2')를 수신하고, 이에 대해 연산 동작을 수행한다. 연산 동작의 일예로서, 연산 유닛(622A)은 논리 합 연산기(OR)로 구현되고, 이에 따라 제1 온도 정보(TQ1)와 연산 결과(TQ2')에 대한 논리 합 연산이 수행된다. 그 연산 결과는 최종 온도 정보(TQ)로서 제공된다.
반도체 레이어 내의 온도가 소정의 기준값을 초과하는 경우 "1"에 해당하는 온도 정보를 발생한다면, 상기 논리 합 연산기(OR)를 이용하는 경우 복수의 반도체 레이어 중 하나의 레이어의 온도가 기준값을 초과하더라도 최종 온도 정보(TQ)는 "1"의 값으로서 발생한다. 외부의 콘트롤러(미도시)는 상기 최종 온도 정보(TQ)를 참조하여 반도체 장치를 제어(예컨데 리프레쉬 동작의 주기 제어)를 수행할 수 있다.
상기 논리 합 연산기(OR) 이외에도 다른 연산 회로가 이용될 수 있다. 예컨데, 연산 유닛(622A)은 논리 곱 연산기(AND)로 구현되어도 무방하다. 만약, 반도체 레이어 내의 온도가 소정의 기준값을 초과하는 경우 "0"에 해당하는 온도 정보를 발생한다면, 논리 곱 연산기(AND)를 이용하여 최종 온도 정보(TQ)가 "0"의 값으로 발생한다면 하나 이상의 반도체 레이어의 온도가 기준값을 초과한 것으로 판단할 수 있다.
한편, 온도 정보(TQ)가 다수의 비트로 이루어지더라도 적절한 연산 동작을 통하여 반도체 레이어의 기준 온도 초과 여부에 대한 판단을 할 수 있다. 예컨데, 제1 반도체 레이어(LA1)의 온도 정보(TQ1)와 2 반도체 레이어(LA2)로부터의 연산 결과(TQ2')에 대하여 비교 동작 또는 평균 동작을 수행하여 그 연산 결과를 발생할 수 있다. 비교 동작의 경우, 연산 유닛(622A)은 비교기로 구현될 수 있으며, 온도 정보(TQ1)와 연산 결과(TQ2')의 크기를 비교하여 그 중 큰 값을 갖는 정보 또는 작은 값을 갖는 정보를 연산 결과로서 발생한다. 또는, 연산 유닛(622A)이 평균 산출기로 구현되어, 상기 온도 정보(TQ1)와 연산 결과(TQ2')의 크기를 평균한 값을 연산 결과로서 발생할 수 있다.
도 17의 (b)는 연산 유닛(622B)이 멀티플렉서(MUX)로 구현된 일예를 나타낸다. 멀티플렉서(MUX)는 온도 정보(TQ1)와 연산 결과(TQ2')를 수신하고 그 중 어느 하나를 선택적으로 출력한다. 멀티플렉서의 출력을 제어하기 위한 수단으로서는 다양한 방식이 적용될 수 있다. 예컨데, 반도체 장치(600) 초기 동작시 동작 환경을 설정하기 위한 MRS 코드를 이용하여 멀티플렉서의 출력이 제어될 수 있다. 상기 멀티플렉서(MUX)의 출력을 설정함으로써, 반도체 장치(600)에 구비되는 복수의 반도체 레이어들(LA1 내지 LAn) 중 어느 하나의 반도체 레이어의 온도 정보가 외부로 제공된다.
도 18은 도 16의 로직 영역을 구현하는 다른 일예를 나타내는 도면이다. 도 16 및 도 18을 참조하면, 상부에 위치한 제n 반도체 레이어(LAn)는 실리콘 관통 비아(TSV)를 통해 연산 결과가 제공되지 않으며, 이에 따라 연산 유닛(642)의 일 입력단은 플로팅 상태가 된다. 이에 따라, 상기 연산 유닛(642)의 일 입력단은 플로팅 상태가 되는 것을 방지하기 위하여, 도 18의 실시예에 따르면 로직 영역(640)은 온도 센서회로(641), 연산 유닛(642) 외에 플로팅 방지 수단을 더 구비한다. 상기 플로팅 방지 수단의 일예로서 큰 저항값을 갖는 저항부(643)가 로직 영역(640)에 구비된다. 저항부(643)의 일단은 접지전압에 연결될 수 있다. 또한, 도 18에서는 제n 반도체 레이어(LAn)의 로직 영역(640)만이 도시되었으나, 다른 반도체 레이어의 로직 영역 또한 동일 또는 유사하게 구현될 수 있다.
연산 유닛(642)은 해당 반도체 레이어의 온도 정보(TQm)와 상부의 반도체 레이어로부터 전달된 연산 결과(TQ(m-1)')를 수신하고 연산 동작을 수행한다. 만약, 해당 반도체 레이어가 최상단의 레이어인 경우 연산 결과(TQ(m-1)')가 제공되지 않는다. 그러나, 연산 유닛(642)의 일입력단이 저항부(643)를 통하여 접지전압에 연결되므로, 상기 연산 유닛(642)의 일입력단은 플로팅 상태가 아니라 접지전압에 대응하는 레벨을 갖는다. 반면에, 해당 반도체 레이어가 중간 또는 하부에 위치하는 경우, 상부의 반도체 레이어로부터 전달된 연산 결과(TQ(m-1)')는 연산 유닛(642)의 일입력단으로 제공된다. 연산 유닛(642)의 일입력단에 연결된 저항부(643)는 큰 저항값을 가지므로, 연산 결과(TQ(m-1)')는 상기 접지전압에 의한 영향을 크게 받지 않고 연산 유닛(642)의 일입력단으로 적절하게 제공 가능하다.
도 19는 도 16의 반도체 장치의 온도 정보 출력 상태의 일예를 나타내는 도면이다. 도 19에 도시된 바와 같이, 반도체 장치(600)는 복수의 반도체 레이어들(LA1 내지 LA4)을 구비하며, 반도체 레이어들(LA1 내지 LA4) 각각은 온도 정보에 대한 연산 동작을 수행하는 연산 유닛들(622, 642, 652, 662)을 구비한다.
상부의 반도체 레이어, 예컨데 제4 반도체 레이어(LA4)의 연산 유닛(662)의 제1 연산 결과는 실리콘 관통 비아(TSV)를 통해 제3 반도체 레이어(LA3)로 제공된다. 도 19의 실시예에서는, 상기 실리콘 관통 비아(TSV)는 반도체 레이어 외부의 도전수단(예컨데, 솔더볼)과 직접 연결되는 것이 아니라 연산 유닛(662)의 입력단이 실리콘 관통 비아(TSV)에 연결되고 출력단이 반도체 레이어 외부의 도전수단에 연결된다. 이에 따라, 상기 제1 연산 결과는 제3 반도체 레이어(LA3)의 연산 유닛(652)으로 제공되며, 연산 유닛(652)은 상기 제1 연산 결과와 제3 반도체 레이어(LA3)의 온도 정보를 연산하여 제2 연산 결과를 발생하고, 제2 연산 결과는 실리콘 관통 비아(TSV)를 통해 제2 반도체 레이어(LA2)로 제공된다. 상기와 같은 연산 과정을 통해, 제1 반도체 레이어(LA1)의 연산 유닛(622)의 연산 결과가 최종 온도 정보(TQ)로서 반도체 장치(600)의 외부로 제공된다.
본 발명의 또 다른 실시예에 따른 반도체 장치를 도 20 내지 도 22를 참조하여 설명하면 다음과 같다.
도 20에 도시된 바와 같이, 상기 반도체 장치(700)는 복수의 반도체 레이어들(LA1 내지 LAn)을 포함한다. 상기 복수의 반도체 레이어들(LA1 내지 LAn)은 모두 메모리 영역을 포함하며 동일하게 구현되는 메모리 칩인 것으로 가정한다. 반도체 레이어들(LA1 내지 LAn) 각각은 메모리 영역과 로직 영역을 포함하며, 예컨데 제1 및 제n 반도체 레이어(LA1, LAn) 각각은 메모리 영역(710, 730)과 로직 영역(720, 740)을 포함한다.
도 20의 실시예에서는, 복수의 반도체 레이어들(LA1 내지 LAn)로부터의 온도 정보가 공통한 출력 경로 내에서 충돌하는 것을 방지하기 위하여, 외부로부터의 클록신호(CLK)를 이용하여 반도체 레이어들(LA1 내지 LAn)각각의 온도 정보의 출력 타이밍을 제어하는 방식을 적용한다. 도 20에 도시된 바와 같이, 로직 영역(720, 740)은 각각 클록신호(CLK)에 응답하여 제어클록을 발생하는 로직 회로가 구비되며, 상기 로직 회로로서 카운터(721, 741) 및 제어클록 발생부(722, 742)가 구비될 수 있다. 상기와 같은 실시예에 따른 동작을 도 20 및 도 21를 참조하여 설명하면 다음과 같다.
카운터(721, 741)는 클록신호(CLK)를 이용하여 서로 다른 주기를 갖는 복수 개의 클록 신호들(미도시)을 발생하며, 제어클록 발생부(722, 742)는 상기 복수 개의 클록 신호들을 이용하여 서로 다른 활성화 구간을 갖는 다수 개의 제어클록들(CTRL 1 내지 CTRLn)을 발생한다. 도 21의 (b)에 도시된 바와 같이, 상기 제어클록들(CTRL 1 내지 CTRLn)은 서로 중첩되는 구간 없이 순차적으로 활성화된다. 제어클록 발생부(722, 742)는 상기 발생된 제어클록들(CTRL 1 내지 CTRLn) 중 어느 하나를 선택적으로 온도 정보 출력부(724, 744)로 제공한다. 상기 온도 정보 출력부(724, 744)는 출력 버퍼를 구비하며, 바람직하게는 상기 출력 버퍼는 삼 상태 버퍼(Tri-state Buffer)로 구현될 수 있다.
공통한 출력 경로 내에서 온도 정보의 충돌을 방지하기 위하여, 반도체 레이어들(LA1 내지 LAn)마다 서로 다른 제어클록에 의하여 온도 정보 출력부(724, 744)가 제어되도록 한다. 예컨데, 제n 반도체 레이어(LAn)에서는 제n 제어클록(CTRLn)에 의하여 온도 정보 출력부(744)가 동작하며, 제1 반도체 레이어(LA1)에서는 제1 제어클록(CTRL1)에 의하여 온도 정보 출력부(724)가 동작한다. 상기 제어클록들(CTRL 1 내지 CTRLn)에 대한 선택 동작은 소정의 선택 제어신호(CON)에 의하여 설정 가능하다. 상기 선택 제어신호(CON)는 앞서 설명하였던 각종 실시예를 참조하여 용이하게 구현될 수 있으며, 예컨데 반도체 장치(700) 초기 동작시 발생되는 MRS 코드를 상기 선택 제어신호(CON)로서 이용할 수 있다.
상기 실시예에서, 반도체 장치(700)는 반도체 레이어들(LA1 내지 LAn) 각각의 온도 정보를 순차적으로 외부로 제공한다. 예컨데, 먼저 제n 반도체 레이어(LAn)의 온도 센서회로(743)으로부터의 온도 정보(TQn)가 제n 제어클록(CTRLn)에 응답하여 외부로 제공되며, 이후 제n-1 반도체 레이어(LAn-1)로부터 제1 반도체 레이어(LA1)의 온도 정보(TQ1 내지 TQn-1)가 순차적으로 외부로 제공된다.
도 22는 도 20의 반도체 장치에 의한 온도 정보의 제공 동작을 나타내는 도면으로서, 복수의 반도체 레이어들, 예컨데 제1 내지 제4 반도체 레이어(LA1 내지 LA4)는 각각 온도 센서회로(723, 743, 753, 763) 및 삼 상태 버퍼(724, 744, 754, 764)를 구비한다. 외부로부터의 클록신호(CLK)는 실리콘 관통 비아(TSV)를 통하여 반도체 레이어들(LA1 내지 LA4) 각각으로 제공되며, 반도체 레이어들(LA1 내지 LA4)은 상기 클록신호(CLK)를 이용하여 도 25에 도시된 바와 같은 제어클록(CTRL)을 발생한다. 도 22에서는, 제어클록(CTRL)에 의하여 제2 반도체 레이어(LA2)의 온도 정보(TQ2)가 삼 상태 버퍼(764)를 통하여 반도체 장치(700) 외부로 제공되며, 나머지 반도체 레이어(LA1, LA3, LA4)는 삼 상태 버퍼(724, 744, 754)의 출력이 Hi-Z 상태인 예를 나타낸다.
도 23은 본 발명의 일실시예에 따른 반도체 메모리 모듈 및 반도체 메모리 시스템을 나타내는 블록도이다. 도 23에 도시된 바와 같이, 상기 반도체 메모리 모듈(1110)은 모듈 보드(Module Board) 상에 장착된 하나 이상의 반도체 메모리 장치(1111, 1112)를 구비한다. 도 23에는 반도체 메모리 장치(1111, 1112)가 DRAM으로 구현된 실시예가 도시되며, 반도체 메모리 장치(1111, 1112) 각각은 출력 노드(미도시)를 통하여 데이터(DQ), 데이터 스트로브 신호(DQS) 및 장치에 관계된 각종 정보(Info)를 외부로 제공한다. 또한, 반도체 메모리 장치(1111, 1112) 각각은 복수의 반도체 레이어들 또는 복수의 반도체 칩들을 구비하며, 반도체 메모리 장치(1111, 1112)를 구현함에 있어서 앞선 실시예들 중 어느 하나가 적용되어도 무방하다.
한편, 본 발명의 일실시예에 따른 반도체 메모리 시스템(1100)은 상기 반도체 메모리 모듈(1110) 및 메모리 콘트롤러(1120)를 포함한다. 메모리 콘트롤러(1120)는 다수의 시스템 버스를 통해 반도체 메모리 모듈(1110)과 각종 신호를 송수신하며, 또한 반도체 메모리 모듈(1110)로부터 제공되는 정보(Info)를 수신하고, 이를 참조하여 반도체 메모리 모듈(1110)을 제어할 수 있다.
도 24는 본 발명의 적층 구조의 반도체 메모리 장치를 구비하는 단일 칩 마이크로 컴퓨터의 응용예를 도시한 블록도이다.
도 24를 참조하면, 회로 모듈(Circuit module) 형태인 마이크로 컴퓨터(1200)는, 중앙 처리 장치(1290, Central Processing Unit; 이하 CPU라 함)와, CPU(12909)의 작업 영역(Work area)으로 사용되는 적층 구조의 메모리 장치(RAM, 1280)와, 버스 콘트롤러(1270, Bus controller)와, 오실레이터(1220, Oscillator)와, 주파수 분배기(1230, Frequency divider)와, 플래쉬 메모리(1240, Flash memory)와, 전원 회로(1250, Power circuit)와, 입출력 포트(1260, Input/Output port)와, 타이머 카운터(Timer counter) 등을 포함하는 다른 주변 회로들(1210, Peripheral circuits)을 구비할 수 있다. 상기 구성들은 내부 버스(Bus)에 연결된다.
CPU(1290)는 명령 제어부(Command control part; 도시하지 않음)와 실행부(Execution part; 도시하지 않음)를 포함하며, 명령 제어부를 통해 패치된 명령(Fetched command)을 디코딩하고 디코딩 결과에 따라 실행부를 통해 프로세싱 동작을 수행한다.
플래쉬 메모리(1240)는 동작 프로그램(Operation program) 또는 CPU(209)의 데이터를 저장하는 것에만 국한되지 않고, 다양한 종류의 데이터를 저장한다. 전원 회로(1250)는 플래시 메모리(1240)의 이레이즈(Erase) 및 라이트(Write) 동작을 위해 필요한 고전압을 생성한다.
주파수 분배기(1230)는 오실레이터(1220)로부터 제공되는 소스 주파수를 복수의 주파수로 분배하여 레퍼런스 클록 신호들(Reference clock signals) 및 다른 내부 클록 신호들(Internal clock signals)을 제공한다.
내부 버스(Bus)는 어드레스 버스(Address bus)와 데이터 버스(Data bus) 및 제어 버스(Control bus)를 포함한다.
버스 콘트롤러(1270)는 CPU(1290)로부터의 액세스 리퀘스트(Access request)에 응답하여 정해진 사이클 수만큼 버스 액세스를 제어한다. 여기서, 액세스 사이클 수는 대기 상태(Wait state)와 액세스된 어드레스에 해당하는 버스 폭과 관련이 있다.
마이크로 컴퓨터가 시스템 상부에 마운트된 경우, CPU(1290)는 플래쉬 메모리(1240)에 대한 이레이즈와 라이트 동작을 제어한다. 장치의 테스트 또는 제조 단계에서는 외부 기록 장치로서, 입출력 포트(1260)을 경유하여 플래쉬 메모리(1240)에 대한 이레이즈와 라이트 동작을 직접 제어할 수 있다.
도 25는 본 발명의 일실시예에 따른 반도체 메모리 시스템에서 메모리 콘트롤러와 메모리 장치의 다양한 형태의 신호 전송 예를 나타낸다.
도 25의 (a)를 참조하면, 메모리 콘트롤러와 메모리 장치 사이의 버스 프로토콜이 도시되어 있으며, 메모리 콘트롤러로부터 /CS, CKE, /RAS, /CAS, /WE 등의 제어 신호(C/S, Control signal)와 어드레스 신호(ADDR)가 메모리 장치에 제공된다. 데이터(DQ)는 양방향으로 전송되며, 온도 정보(TQ)는 메모리 장치에서 메모리 콘트롤러로 단방향으로 전송된다. 메모리 장치는 복수의 반도체 레이어를 구비하며, 복수의 반도체 레이어 각각의 온도 정보(TQ)가 순차적으로 메모리 콘트롤러로 전송되거나, 어느 하나의 반도체 레이어의 온도 정보(TQ)가 메모리 콘트롤러로 고정하게 전송된다.
도 25의 (b)를 참조하면, 메모리 콘트롤러로부터 패킷화된 제어 및 어드레스 신호(C/A Packet; Packetized control signals and address signals)가 메모리 장치에 제공되고, 데이터(DQ)는 양방향으로 전송되며, 온도 정보(TQ)는 메모리 장치에서 메모리 콘트롤러로 단방향으로 전송된다..
도 25의 (c)를 참조하면, 메모리 콘트롤러로부터 패킷화된 제어 신호와 어드레스 신호 및 기록 데이터(C/A/WD Packet; Packetized control signals and address signals and write signals)가 메모리 장치에 제공되고, 데이터 출력(Q)은 메모리에서 메모리 콘트롤러로 단방향으로 전송되며, 또한 온도 정보(TQ)는 메모리 장치에서 메모리 콘트롤러로 단방향으로 전송된다.
도 26은 적층 구조의 반도체 메모리 장치를 구비하는 전자 시스템의 응용예를 도시한 블록도이다.
도 26을 참조하면, 전자 시스템(1400)은 입력 장치(1430)와 출력 장치(1440)와 메모리 시스템(1420) 및 프로세서 장치(1410)를 구비하여 구성된다.
메모리 시스템(1420)은 적층 구조의 메모리 장치(1421)를 구비함과아울러, 상기 메모리 장치(1421)를 제어하기 위한 메모리 콘트롤러(미도시)를 구비한다. 메모리 콘트롤러(미도시)는 반도체 칩으로 구현되어, 상기 메모리 장치(1421)에 적층되는 구조로 배치될 수 있다. 이 경우, 메모리 장치(1421)와 메모리 콘트롤러(미도시) 사이의 통신은 실리콘 관통 비아(TSV)를 통해 수행될 수 있다.
프로세서 장치(1410)는 입력 장치(1430), 출력 장치(1440) 및 메모리 시스템(1420)와 인터페이스하여 전자 시스템(1400)의 전체적인 동작을 제어한다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.

Claims (28)

  1. 적층 구조의 반도체 장치에 있어서,
    복수의 반도체 레이어;
    상기 복수의 반도체 레이어를 전기적으로 연결하는 관통 전극;
    상기 복수의 반도체 레이어 각각에 배치되며, 해당 반도체 레이어의 온도와 관련된 제1 정보를 발생하고, 상기 제1 정보를 상기 관통 전극을 포함하는 공통한 경로로 출력하는 온도 센서회로; 및
    상기 복수의 반도체 레이어 각각에 배치되며, 제1 신호에 응답하여 로직 동작을 수행하여 상기 제1 정보의 출력을 제어하는 제어 회로를 구비하며,
    상기 공통한 경로는, 상기 복수의 반도체 레이어의 온도 센서 회로에 대응하여 공통하게 배치되는 출력 노드에 연결되고,
    상기 제1 신호에 따라 상기 복수의 반도체 레이어 중 선택된 하나의 반도체 레이어로부터의 제1 정보가 상기 공통한 경로 및 상기 출력 노드를 통해 출력되고, 선택되지 않은 나머지 반도체 레이어로부터의 제1 정보는 상기 공통한 경로로 제공되는 것이 차단되는 반도체 장치.
  2. 제1항에 있어서,
    상기 온도 센서회로 각각에 대응하여 배치되며, 상기 제어 회로의 출력에 응답하여 상기 온도 센서회로의 활성화를 제어하는 센서 제어부를 더 구비하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 신호는, 상기 반도체 장치의 메모리 동작을 제어하기 위한 칩 선택신호, 커맨드 신호 및 어드레스 신호 중 적어도 하나의 신호의 조합인 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 제1 신호는, 상기 반도체 장치의 메모리 독출을 위한 독출 커맨드 신호인 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 복수의 반도체 레이어 각각에 배치되는 퓨즈 유닛을 더 구비하며,
    상기 제어 회로는 상기 제1 신호에 응답하여 상기 퓨즈 유닛의 연결상태를 설정하기 위한 프로그램 신호를 발생하고, 상기 퓨즈 유닛의 연결상태에 따라 상기 복수의 반도체 레이어 중 하나의 반도체 레이어로부터의 온도 정보가 출력되는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 제1 신호는 MRS 코드인 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 제1 신호는 클록 신호이며,
    상기 제어 회로는, 상기 클록 신호에 응답하여 상기 온도 센서회로로부터의 온도 정보 출력의 타이밍을 제어하기 위한 제어클록을 발생하는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서,
    상기 복수의 반도체 레이어 각각의 제어클록은 서로 다른 구간에서 활성화되는 구간을 갖는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서,
    상기 복수의 반도체 레이어는, 메모리 영역을 포함하는 메모리 칩이며,
    상기 메모리 칩의 메모리 영역을 제어하기 위한 인터페이스 회로가 배치된 인터페이스 칩을 더 구비하는 반도체 장치.
  10. 적층 구조의 반도체 메모리 장치에 있어서,
    복수의 반도체 레이어; 및
    상기 복수의 반도체 레이어를 전기적으로 연결하는 관통 전극을 구비하고,
    상기 복수의 반도체 레이어 각각은, 메모리 셀이 배치되는 메모리 영역과, 상기 메모리 영역을 구동하는 로직 회로 및 상기 반도체 레이어 내부의 온도를 검출하여 온도 정보를 발생하는 온도 센서회로가 배치되는 로직 영역을 구비하며,
    상기 복수의 반도체 레이어의 온도 정보는, 상기 관통 전극을 포함하는 공통 경로 및 상기 반도체 메모리 장치의 외면에 배치된 공통 출력 노드를 통해 외부로 제공되며,
    외부로부터의 다수의 커맨드에 응답하여 상기 복수의 반도체 레이어에 대해 메모리 동작이 수행되며, 상기 다수의 커맨드 중 어느 하나에 응답하여 상기 반도체 레이어 중 선택된 어느 하나의 반도체 레이어의 온도 센서회로로부터의 온도 정보가 외부로 제공되고,
    상기 메모리 동작 중, 수신되는 커맨드에 따라 상기 외부로 제공되는 온도 정보를 생성하는 반도체 레이어의 위치가 변경되는 반도체 메모리 장치.
  11. 제10항에 있어서,
    상기 복수의 반도체 레이어의 온도 센서회로 각각에 대응하여 배치되며, 상기 커맨드에 응답하여 상기 온도 센서회로의 출력을 활성화하거나 비활성화화기 위한 제어신호를 발생하는 센서 제어부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제10항에 있어서,
    상기 복수의 반도체 레이어 중 어느 하나의 온도 정보가 활성화되는 동안, 나머지 반도체 레이어의 온도 정보는 비활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  13. 적층 구조의 반도체 장치에 있어서,
    패키지 기판; 및
    상기 패키지 기판에 적층된 복수의 반도체 레이어를 구비하며,
    상기 복수의 반도체 레이어는 제1 반도체 레이어를 포함하고, 상기 제1 반도체 레이어는 상기 패키지 기판으로 신호를 전달하기 위한 복수의 관통 전극을 포함하며,
    상기 제1 반도체 레이어는 상기 패키지 기판에 전기적으로 연결되는 온도 센서회로를 포함하며, 상기 온도 센서회로로부터의 온도 정보는 상기 관통 전극과 전기적으로 절연되어 상기 패키지 기판으로 전달되는 반도체 장치.
  14. 제13항에 있어서,
    상기 복수의 반도체 레이어는 제2 내지 제n 반도체 레이어를 더 구비하고, 제1 반도체 레이어는 상기 패키지 기판과 직접 연결되는 다수 개의 출력 노드를 구비하는 것을 특징으로 하는 반도체 장치.
  15. 제14항에 있어서,
    상기 다수 개의 출력 노드는 제1 출력 노드를 포함하며,
    상기 제1 반도체 레이어의 온도 센서회로로부터의 온도 정보가 상기 제1 출력 노드로 고정하게 제공되는 것을 특징으로 하는 반도체 장치.
  16. 제15항에 있어서,
    상기 다수 개의 출력 노드는 상기 반도체 장치 내의 제2 정보를 외부로 제공하기 위한 제2 출력 노드를 더 포함하며,
    상기 제1 출력 노드는 상기 관통 전극에 절연되며, 상기 제2 출력 노드는 상기 관통 전극에 전기적으로 연결되는 것을 특징으로 하는 반도체 장치.
  17. 제13항에 있어서,
    상기 복수의 반도체 레이어 각각은, 온도 센서회로와 상기 온도 센서회로의 출력의 활성화를 제어하기 위한 제어부를 더 구비하고,
    상기 복수의 반도체 레이어 중 하나의 반도체 레이어의 온도 센서회로의 출력이 활성화되어 상기 패키지 기판으로 고정하게 제공되는 것을 특징으로 하는 반도체 장치.
  18. 제17항에 있어서,
    상기 제어부는 퓨즈 회로로 구현되는 것을 특징으로 하는 반도체 장치.
  19. 삭제
  20. 삭제
  21. 적층 구조의 반도체 장치에 있어서,
    복수의 반도체 레이어;
    상기 복수의 반도체 레이어를 전기적으로 연결하는 관통 전극;
    상기 복수의 반도체 레이어 각각에 배치되며, 해당 반도체 레이어의 온도에 관련된 제1 정보를 발생하는 온도 센서회로; 및
    상기 온도 센서회로에 대응하여 배치되며, 적어도 두 개의 반도체 레이어의 제1 정보를 수신하고, 수신된 제1 정보를 서로 연산하여 하나의 연산 결과를 발생하는 연산 회로를 구비하고,
    상기 복수의 반도체 레이어는 제1 내지 제3 반도체 레이어를 포함하고, 상기 제1 반도체 레이어로부터의 제1 연산 결과는 상기 제2 반도체 레이어로 제공되며, 상기 제2 반도체 레이어는 내부의 제1 정보와 상기 제1 반도체 레이어로부터 수신된 제1 연산 결과를 연산한 제2 연산 결과를 상기 제3 반도체 레이어로 제공하며, 상기 제3 반도체 레이어는 내부의 제1 정보와 상기 제2 반도체 레이어로부터 수신된 제2 연산 결과를 연산한 제3 연산 결과를 생성하며,
    상기 제3 반도체 레이어의 제3 연산 결과가 상기 반도체 장치의 외부로 전달되는 반도체 장치.
  22. 제21항에 있어서,
    상기 연산 회로는, 제1 관통 전극을 통해 인접한 반도체 레이어로부터 제1 온도 정보를 수신하고, 내부 배선을 통하여 해당 반도체 레이어의 제2 온도 정보를 수신하며,
    상기 제1 온도 정보 및 제2 온도 정보를 연산하여 상기 연산 결과를 발생하는 것을 특징으로 하는 반도체 장치.
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
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