JP2013101728A - 半導体装置 - Google Patents

Abstract

【課題】不要にリフレッシュ周期が変更されることによる無駄な消費電流を削減する。
【解決手段】複数の半導体チップを備え、複数の半導体チップのうちの第１の半導体チップは第１の温度センサを有し、第１の半導体チップとは異なる第２の半導体チップはリフレッシュ動作を必要とする半導体チップであって、第１の半導体チップの第１の温度センサの出力結果に応じて第２の半導体チップのリフレッシュ周期が変更される。
【選択図】図５

Description

本発明は、半導体装置に関する。

近年、複数の半導体チップを備える半導体装置（例えば、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）など）が知られている。このような半導体装置では、２つ以上の半導体チップが近接して配置されている。このような半導体装置が、例えば、フラッシュメモリチップ（一方の半導体チップ）と、ＤＲＡＭ（Dynamic Random Access Memory）チップ（他方の半導体チップ）との２つの半導体チップを備える場合に、アクセスされたフラッシュメモリチップの温度上昇にともなって、ＤＲＡＭチップの温度も上昇する。この温度上昇により、ＤＲＡＭチップが動作不良を起こすことがある。このようなＤＲＡＭチップの動作不良を防止するために、半導体装置は、フラッシュメモリチップ（一方の半導体チップ）へのアクセス要求に応じて、ＤＲＡＭチップ（他方の半導体チップ）におけるメモリセルのデータ保持のためのリフレッシュ動作の周期を変更していた（例えば、特許文献１を参照）。

特開２００９−１６３５８５号公報

しかしながら、上述のようなフラッシュメモリチップとＤＲＡＭチップとを備える半導体装置では、フラッシュメモリチップへのアクセス要求に応じて、動作不良を防止するために、必ずＤＲＡＭチップにおけるリフレッシュ動作の周期（リフレッシュ周期）が変更される。そのため、実際に、フラッシュメモリチップの温度が上昇していない場合でも、ＤＲＡＭチップのリフレッシュ周期が短く変更されてしまうことがある。この場合、上述のような半導体装置は、フラッシュメモリチップ（一方の半導体チップ）へのアクセス要求ごとに、必要があるか否かによらずに、ＤＲＡＭチップ（他方の半導体チップ）のリフレッシュ周期が変更されることにより、リフレッシュ回数が増加して、無駄に消費電流が増加してしまう。
このように、上述のような半導体装置は、不要にリフレッシュ周期が変更されることにより、無駄に消費電流が増加してしまうという問題がある。

上記問題を解決するために、本発明の一態様は、複数の半導体チップを備え、前記複数の半導体チップのうちの第１の半導体チップは第１の温度センサを有し、前記第１の半導体チップとは異なる第２の半導体チップはリフレッシュ動作を必要とする半導体チップであって、前記第１の半導体チップの前記第１の温度センサの出力結果に応じて前記第２の半導体チップのリフレッシュ周期が変更されることを特徴とする半導体装置である。

本発明によれば、半導体装置は、複数の半導体チップのうちの、リフレッシュ動作が実行される第２の半導体チップ（他方の半導体チップ）とは別の少なくとも１つの第１の半導体チップ（一方の半導体チップ）に内蔵された第１の温度センサの出力結果に応じてリフレッシュ周期を変更する。そのため、第１の温度センサが内蔵された第１の半導体チップの温度を正確に検知してリフレッシュ周期を変更するため、不要にリフレッシュ周期が変更されることを防止できる。これにより、半導体装置は、無駄な消費電流を削減することができる。

第１の実施形態による半導体装置の断面構造を示す図である。 第１の実施形態におけるＤＲＡＭチップを示すレイアウト図である。 第１の実施形態におけるＤＲＡＭチップが備えるチャネルの構成を示すブロック図である。 第１の実施形態におけるＤＲＡＭチップの構成を示すブロック図である。 第１の実施形態における半導体装置の構成を示すブロック図である。 第１の実施形態におけるリフレッシュ制御部の動作を示すタイムチャートである。 第２の実施形態における半導体装置の構成を示すブロック図である。 第３の実施形態における半導体装置の構成を示すブロック図である。 第４の実施形態における半導体装置の構成を示すブロック図である。

以下、本発明の一実施形態による半導体装置について図面を参照して説明する。
［第１の実施形態］
本実施形態では、一例として、半導体装置が、２つのＤＲＡＭ（Dynamic Random Access Memory）チップと、ＳＯＣ（System-on-a-chip）チップとを備えている場合について説明する。また、本実施形態では、半導体装置は、この３つの半導体チップをＴＳＶ（Through Silicon Via）技術を用いて、１つのパッケージに実装されている一例について説明する。

図１は、本実施形態による半導体装置１の断面構造を示す図である。
図１（ａ）において、半導体装置１は、２つのＤＲＡＭチップ（１０＿０，１０＿１）と、ＳＯＣチップ１１と、パッケージ基板３を備えている。ＳＯＣチップ１１及び２つのＤＲＡＭチップ（１０＿０，１０＿１）は、パッケージ基板３上に積層されており、封止樹脂４で覆われて（封止されて）いる。すなわち、パッケージ基板３は、複数の半導体チップ（２つのＤＲＡＭチップ（１０＿０，１０＿１）及びＳＯＣチップ１１）を実装している。複数の半導体チップ及びパッケージ基板３が同一の封止樹脂４（樹脂）によって封止されている。

また、パッケージ基板３において、封止樹脂４で覆われている面の反対側の面には、外部接続端子２が形成されている。
外部接続端子２は、例えば、はんだボールであり、半導体装置１と外部装置とを電気的に接続する。

ＳＯＣチップ１１は、ＤＲＡＭチップ（１０＿０，１０＿１）を制御するコントローラチップである。ＳＯＣチップ１１は、ＤＲＡＭチップ（１０＿０，１０＿１）に対して、コマンド信号やアドレス信号を出力して、ＤＲＡＭチップ（１０＿０，１０＿１）を制御する。
ＤＲＡＭチップ（１０＿０，１０＿１）は、メモリセルのデータ保持のためのリフレッシュ動作が実行される半導体チップである。ＤＲＡＭチップ（１０＿０，１０＿１）の詳細な構成については後述する。

図１（ａ）において、ＤＲＡＭチップ（１０＿０，１０＿１）及びＳＯＣチップ１１は、各半導体チップを貫通する複数の貫通電極５を有しており、半導体チップ間で対応する貫通電極同士がそれぞれ接続されている。また、ＤＲＡＭチップ（１０＿０，１０＿１）は、半導体チップの表面にテスト用パッド６をそれぞれ備えている。なお、テスト用パッド６に詳細ついては後述する。

図１（ｂ）は、貫通電極５の断面構造を示している。
図１（ｂ）において、貫通電極５は、裏面電極５１、基板貫通電極５２、コンタクトプラグ５３、配線パッド５４、及び表面電極５５を備えている。貫通電極５は、各半導体チップ（１０＿０，１０＿１，１１）の対向する表面Ｆ１（第１の面）と裏面Ｆ２（第２の面）とを貫通して、表面Ｆ１に形成された表面電極５５（電極端子）と裏面Ｆ２に形成された裏面電極５１（電極端子）とを電気的に導通させる。
また、基板貫通電極５２は、半導体基板７１を貫通して、裏面電極５１とコンタクトプラグ５３とを接続するように形成されている。また、コンタクトプラグ５３は、半導体基板７１の表面に形成された相関絶縁膜を貫通して、基板貫通電極５２と配線パッド５４とを接続するように形成されている。また、配線パッド５４は、半導体チップ内の信号線に接続されており、半導体チップと外部装置との間における信号の入出力に用いられる。また、配線パッド５４の最上層には、表面電極５５が形成されている。なお、表面Ｆ１（第１の面）は、半導体チップを保護するパッシベーション膜７３が表面電極５５を除いた領域に形成されている。また、配線パッド５４の間には、層間絶縁膜７２が形成されている。

図２は、本実施形態におけるＤＲＡＭチップ１０を示すレイアウト図である。
なお、ＤＲＡＭチップ１０＿０、及びＤＲＡＭチップ１０＿１のうちの任意のＤＲＡＭチップ、又は単に半導体装置１が備えるＤＲＡＭチップを示す場合には、ＤＲＡＭチップ１０と称して以下説明する。
図２は、ＤＲＡＭチップ１０を図１（ｂ）の表面Ｆ１側から見た場合の図である。図２において、ＤＲＡＭチップ１０には、４つのチャネル２０Ａ〜２０Ｄ（Channelａ〜Channelｄ）と、貫通電極５（５Ａ〜５Ｄ）と、テスト用パッド６とが配置されている。

各チャネル（２０Ａ〜２０Ｄ）は、単独のＤＲＡＭとして機能するブロックであり、本実施形態では、ＤＲＡＭチップ１０は、４つの独立したＤＲＡＭ（チャネル２０Ａ〜２０Ｄ）を備える構成になっている。また、各チャネル（２０Ａ〜２０Ｄ）には、それぞれＤＲＡＭのメモリセルが配置された領域であるＢＡＮＫ０〜３が設けられている。なお、４つのチャネル２０Ａ〜２０Ｄのうちの任意のチャネル、又は単にＤＲＡＭチップ１０が備えるチャネルを示す場合には、チャネル２０と称して以下説明する。

中央領域Ｒ１には、複数の貫通電極５及びテスト用パッド６が配置されている。貫通電極５はチャネル２０Ａ〜２０Ｄにそれぞれ対応する貫通電極５Ａ〜５Ｄ（ブロックａ〜ブロックｄ）に分けられる。なお、貫通電極５Ａ〜５Ｄのうちの任意の貫通電極、又は単に半導体装置１が備える貫通電極を示す場合には、貫通電極５と称して以下説明する。
テスト用パッド６は、ＤＲＡＭチップ１０をウエハ状態でのテストをする際に、プローブ針を接続するためのパッド（端子）である。テスト用パッド６のパッドサイズ及び間隔（ピッチ）は、プローブ針が接続しやすいように、貫通電極５Ａ〜５Ｄの各電極のサイズ及び間隔（ピッチ）よりも広く形成さられている。また、ＤＲＡＭチップ１０をウエハ状態でのテストをする際に、テスト用パッド６を用いてテストするため、貫通電極５Ａ〜５Ｄを傷つけることなくテストすることが可能となる。

次に、ＤＲＡＭチップ１０におけるチャネル２０の構成について説明する。
図３は、本実施形態におけるチャネル２０の構成を示すブロック図である。
上述したように、チャネル２０は、単独のＤＲＡＭとして機能するブロックである。なお、本実施形態では、ＤＲＡＭチップ１０は、例えば、５１２ビット単位のデータを出力するＷｉｄｅ−ＩＯ（ワイドアイオー）に対応する例である。ここで、ＤＲＡＭチップ１０は、４つのチャネル２０（２０Ａ〜２０Ｄ）を備えているため、１つのチャネル２０は、１２８ビット単位のデータの出力に対応する。

図３において、チャネル２０は、クロックジェネレータ２１、コマンドデコーダ２２、モードレジスタ２３、コントロールロジック部２４、ロウアドレスバッファ２５、カラムアドレスバッファ２６、メモリ部２７、データラッチ回路２８、及び入出力回路２９を備えている。また、チャネル２０は、クロック信号ＣＫ、クロックイネーブル信号ＣＫＥ、アドレス信号Ａ０〜Ａ１６及びＢＡ０〜ＢＡ１、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、データストローブ信号ＤＱＳ０〜ＤＱＳ７、及びデータ信号ＤＱ０〜ＤＱ１２７などの信号が入力又は出力される複数の信号端子を備えている。ここで、信号名の先頭に「／」が付されている信号は、対応する信号の反転信号、又はローアクティブな信号であることを示している。なお、チャネル２０には、その他、電源、リセット信号なども供給されているが、これらについては図示を省略してある。

クロックジェネレータ２１は、クロック信号ＣＫと、入力されるクロック信号ＣＫが有効か否かを示すクロックイネーブル信号ＣＫＥとが、ＤＲＡＭチップ１０の外部から入力される。また、クロックジェネレータ２１は、入力されるクロック信号ＣＫ、及びクロックイネーブル信号ＣＫＥに応じて、チャネル２０の内部回路であるコントロールロジック部２４等に、クロック信号ＣＫに同期した内部クロック信号を供給する。

コマンドデコーダ２２は、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、及びライトイネーブル信号／ＷＥが、ＤＲＡＭチップ１０の外部からコマンド信号として入力される。すなわち、コマンド信号は、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、及びライトイネーブル信号／ＷＥの組合せにより構成される。また、コマンドデコーダ２２は、チャネル２０が各種内部コマンドを実行するためのコマンド情報として、ＤＲＡＭチップ１０の外部からアドレス信号Ａ０〜Ａ１６及びバンクアドレス信号ＢＡ０〜ＢＡ１が入力される。コマンドデコーダ２２は、このコマンド信号及びアドレス信号（Ａ０〜Ａ１６，ＢＡ０〜ＢＡ１）に基づいて、コマンド信号及びコマンド情報の保持、デコード及びカウントなどを行うことによって、各種内部コマンドを生成する回路である。コマンドデコーダ２２は、生成した内部コマンドをコントロールロジック部２４に供給する。

モードレジスタ２３は、内部コマンドのモードを示すコマンドモード情報として、ＤＲＡＭチップ１０の外部からアドレス信号Ａ０〜Ａ１６及びバンクアドレス信号ＢＡ０〜ＢＡ１が入力される。モードレジスタ２３は、入力されたコマンドモード情報を保持して、保持しているコマンドモード情報をコントロールロジック部２４に供給する。

コントロールロジック部２４は、コマンドデコーダ２２から供給された内部コマンド、及び、モードレジスタ２３から供給されたコマンドモード情報に基づいて、各種コマンドを実行する制御信号を生成する。ここで、各種コマンドとは、メモリ部２７へのデータの書き込み・読み出し、各種設定の変更、各種テストなどである。コントロールロジック部２４は、生成した制御信号をロウアドレスバッファ２５、カラムアドレスバッファ２６、及びメモリ部２７に供給する。

ロウアドレスバッファ２５は、アドレス信号Ａ０〜Ａ１６及びバンクアドレス信号ＢＡ０〜ＢＡ１として入力されたアドレス信号のうちのロウアドレス信号をコントロールロジック部２４から供給される制御信号に基づいて保持する。ロウアドレスバッファ２５は、保持しているロウアドレス信号をメモリ部２７に供給する。また、ロウアドレスバッファ２５は、リフレッシュカウンタ２５１を備えている。
リフレッシュカウンタ２５１は、ＤＲＡＭのメモリセルにおけるデータ保持のためのリフレッシュ動作を実行するワードライン（ワード線ＷＬ）を選択して、リフレッシュ動作を実行する。なお、リフレッシュカウンタ２５１は、ここでは図示を省略するが、後述するリフレッシュ制御部４０（図４）から供給されるリフレッシュ信号（Ｒｅｆ信号）に基づいて、リフレッシュ動作を実行する。すなわち、このリフレッシュ信号（Ｒｅｆ信号）によって、リフレッシュ周期が定められている。ここで、リフレッシュ周期とは、リフレッシュ動作を実行する周期を示す。

カラムアドレスバッファ２６は、アドレス信号Ａ０〜Ａ１６及びバンクアドレス信号ＢＡ０〜ＢＡ１として入力されたアドレス信号のうちのカラムアドレス信号をコントロールロジック部２４から供給される制御信号に基づいて保持する。カラムアドレスバッファ２６は、は、保持しているカラムアドレス信号をメモリ部２７に供給する。

メモリ部は、複数のメモリブロック（例えば、ＢＡＮＫ０〜ＢＡＮＫ３）を備えており、各ＢＡＮＫは、それぞれ、ロウデコーダ２７１、カラムデコーダ２７２、及びメモリセルアレイ２７３を備えている。
ロウデコーダ２７１は、ロウアドレスバッファ２５から供給されるロウアドレス信号に基づいて、メモリセルアレイ２７３に含まれる複数のワード線ＷＬのうちのいずれかを選択する回路である。
カラムデコーダ２７２は、カラムアドレスバッファ２６から供給されるカラムアドレス信号に基づいて、メモリセルアレイ２７３に含まれる複数のビット線ＢＬのうちのいずれかを選択する回路である。

メモリセルアレイ２７３は、複数のワード線ＷＬ、複数のビット線ＢＬ、及び複数のワード線ＷＬと複数のビット線ＢＬとの各交点に設けられた複数のメモリセルＭＣを備えている。
また、メモリセルアレイ２７３は、メモリセルＭＣからビット線ＢＬに読み出されたデータを増幅する等の動作を行う複数のセンスアンプと、複数のワード線ＷＬを駆動する複数のワードドライバと、ビット線ＢＬとＩＯ線を接続する複数のＹスイッチとを備えている。センスアンプは、読み出し動作において、ビット線ＢＬ上に現れるメモリセルＭＣからの微弱なデータ信号を増幅する回路である。また、書き込み動作においては、ビット線ＢＬを介してメモリセルＭＣにデータを書き込む回路である。メモリセルアレイ２７３は、メモリセルＭＣから読み出されたデータをデータラッチ回路２８に供給する。また、メモリセルアレイ２７３は、メモリセルＭＣに書き込むデータをデータラッチ回路２８から供給される。

データラッチ回路２８は、読み出し動作において、メモリ部２７から供給された読み出しデータをラッチして、データストローブ信号ＤＱＳ０〜ＤＱＳ７と同期させて入出力回路２９に供給する。また、データラッチ回路２８は、書き込み動作において、入出力回路２９から供給されたデータを、データストローブ信号ＤＱＳ０〜ＤＱＳ７に基づいてラッチして、書き込みデータとしてメモリ部２７に供給する。

次に、上述したチャネル２０を備えたＤＲＡＭチップ１０の構成について説明する。
図４は、本実施形態におけるＤＲＡＭチップ１０の構成を示すブロック図である。
本実施形態では、一例として、ＤＲＡＭチップ１０は、４つのチャネル２０（２０Ａ〜２０Ｄ）を備える場合について説明する。
図４において、ＤＲＡＭチップ１０は、４つのチャネル２０（２０Ａ〜２０Ｄ）、温度センサ３０、リフレッシュ制御部４０、及び内部電圧発生回路５０を備えている。

チャネル２０Ａ〜２０Ｄ（Channelａ〜Channelｄ）は、それぞれ図３を参照して上述したチャネル２０と同一の構成である。チャネル２０Ａは、クロック信号ＣＫａ、クロックイネーブル信号ＣＫＥａ、アドレス信号Ａ０ａ〜Ａ１６ａ及びＢＡ０ａ〜ＢＡ１ａ、チップセレクト信号／ＣＳａ、ロウアドレスストローブ信号／ＲＡＳａ、カラムアドレスストローブ信号／ＣＡＳａ、ライトイネーブル信号／ＷＥａ、データストローブ信号ＤＱＳ０ａ〜ＤＱＳ７ａ、及びデータ信号ＤＱ０ａ〜ＤＱ１２７ａに対応する信号端子を備えている。
同様に、チャネル２０Ｂは、クロック信号ＣＫｂ、クロックイネーブル信号ＣＫＥｂ、アドレス信号Ａ０ｂ〜Ａ１６ｂ及びＢＡ０ｂ〜ＢＡ１ｂ、チップセレクト信号／ＣＳｂ、ロウアドレスストローブ信号／ＲＡＳｂ、カラムアドレスストローブ信号／ＣＡＳｂ、ライトイネーブル信号／ＷＥｂ、データストローブ信号ＤＱＳ０ｂ〜ＤＱＳ７ｂ、及びデータ信号ＤＱ０ｂ〜ＤＱ１２７ｂに対応する信号端子を備えている。

また、同様に、チャネル２０Ｃは、クロック信号ＣＫｃ、クロックイネーブル信号ＣＫＥｃ、アドレス信号Ａ０ｃ〜Ａ１６ｃ及びＢＡ０ｃ〜ＢＡ１ｃ、チップセレクト信号／ＣＳｃ、ロウアドレスストローブ信号／ＲＡＳｃ、カラムアドレスストローブ信号／ＣＡＳｃ、ライトイネーブル信号／ＷＥｃ、データストローブ信号ＤＱＳ０ｃ〜ＤＱＳ７ｃ、及びデータ信号ＤＱ０ｃ〜ＤＱ１２７ｃに対応する信号端子を備えている。
また、同様に、チャネル２０Ｄは、クロック信号ＣＫｄ、クロックイネーブル信号ＣＫＥｄ、アドレス信号Ａ０ｄ〜Ａ１６ｄ及びＢＡ０ｄ〜ＢＡ１ｄ、チップセレクト信号／ＣＳｄ、ロウアドレスストローブ信号／ＲＡＳｄ、カラムアドレスストローブ信号／ＣＡＳｄ、ライトイネーブル信号／ＷＥｄ、データストローブ信号ＤＱＳ０ｄ〜ＤＱＳ７ｄ、及びデータ信号ＤＱ０ｄ〜ＤＱ１２７ｄに対応する信号端子を備えている。

内部電圧発生回路５０は、外部から電源端子を介して供給される電源ＶＤＤ及びＶＳＳに基づいて、ＤＲＡＭチップ１０の内部で使用する内部電圧を生成し、ＤＲＡＭチップ１０何の各部に供給する。

温度センサ３０は、ＤＲＡＭチップ１０内の温度を検出し、検出結果（出力結果）をリフレッシュ制御部４０に出力する。温度センサ３０は、例えば、温度変化に対するトランジスタの閾値電圧Ｖｔｈの変動に基づいて温度を検出するものであってもよいし、半導体により形成された抵抗素子の温度変化に対する抵抗値の変動に基づいて温度を検出するものでもあってよい。

温度センサ３０は、例えば、温度センサ３０自身が内蔵されているＤＲＡＭチップ１０の温度が予め定められた閾値以上である場合に、Ｈ（Ｈｉｇｈ：ハイ）状態（第１の出力状態）を出力結果として出力する。また、温度センサ３０は、例えば、温度センサ３０自身が内蔵されているＤＲＡＭチップ１０の温度が予め定められた閾値未満である場合に、Ｌ（Ｌｏｗ：ロウ）状態（第２の出力状態）を出力結果として出力する。すなわち、温度センサ３０は、ＤＲＡＭチップ１０の温度が予め定められた閾値以上である場合に、出力信号ＴＷにＨ状態を出力し、ＤＲＡＭチップ１０の温度が予め定められた閾値未満である場合に出力信号ＴＷにＬ状態を出力する。
例えば、温度センサ３０は、温度センサ３０が内蔵されているＤＲＡＭチップ１０の温度が低い状態から予め定められた閾値以上に変動した場合に、出力結果をＬ状態（第２の出力状態）からＨ状態（第１の出力状態）に遷移させる。

リフレッシュ制御部４０は、後述する別の（他の）半導体チップ（例えば、ＤＲＡＭチップ１０＿１とする）に内蔵された温度センサ３０（例えば、温度センサ３０＿１とする）の出力結果（ＴＷＥＸ１信号）が入力される。また、リフレッシュ制御部４０は、自チップ（例えば、ＤＲＡＭチップ１０＿０とする）に内蔵されている温度センサ３０（例えば、温度センサ３０＿０とする）の出力結果ＴＷを論理反転した信号（ＴＷＥＸ０信号）を生成する。リフレッシュ制御部４０は、生成したＴＷＥＸ０信号を別の半導体チップに出力する。リフレッシュ制御部４０は、各チャネル（２０Ａ〜２０Ｄ）のリフレッシュカウンタ２５１に、リフレッシュ動作を実行させる基準となるリフレッシュ信号（Ｒｅｆ信号）を供給する。

リフレッシュ制御部４０は、別の半導体チップに内蔵された温度センサ３０＿１の出力結果（ＴＷＥＸ１信号）に応じて、自チップのリフレッシュ周期を変更する。また、リフレッシュ制御部４０は、自チップに内蔵された温度センサ３０＿０の出力結果（ＴＷ）に応じて、自チップのリフレッシュ周期を変更する。すなわち、リフレッシュ制御部４０は、自チップ又は別の半導体チップに内蔵された温度センサ３０の出力結果に応じて、リフレッシュ信号（Ｒｅｆ信号）の周期を変更し、周期を変更したリフレッシュ信号（Ｒｅｆ信号）を自チップの各チャネル（２０Ａ〜２０Ｄ）のリフレッシュカウンタ２５１に供給する。ここで、リフレッシュ信号（Ｒｅｆ信号）の周期とは、リフレッシュ動作を実行させる実行開始タイミング（起動タイミング）が生成される周期を示す。

ここで、リフレッシュ制御部４０は、温度センサ３０の出力結果がＨ状態（第１の出力状態）である場合に、温度センサ３０の出力結果がＬ状態（第２の出力状態）である場合よりも短い周期にリフレッシュ周期を変更する。すなわち、リフレッシュ制御部４０は、温度センサ３０の出力結果がＬ状態である場合に、温度センサ３０の出力結果がＨ状態である場合よりも長い周期にリフレッシュ周期を変更する。
リフレッシュ制御部４０の詳細な構成については、図５を参照して後述する。

なお、本実施形態において、ＤＲＡＭチップ１０が備える上述した各種信号端子及び電源端子は、図１及び図２において説明した貫通電極５によって形成されている。そのため、半導体装置１では、各種信号端子及び電源端子は、貫通電極を介して複数の半導体チップ（例えば、ＤＲＡＭチップ１０＿０及び１０＿１）の間において接続されている。例えば、半導体装置１では、複数の半導体チップ（例えば、ＤＲＡＭチップ１０＿０及び１０＿１）の間において温度センサ３０（例えば、温度センサ３０＿１）とリフレッシュ制御部４０（例えば、リフレッシュ制御部４０＿０）とは、貫通電極を介して接続されている。

次に、上述したＤＲＡＭチップ１０を複数備えている本実施形態における半導体装置１の構成について説明する。
図５は、本実施形態における半導体装置１の構成を示すブロック図である。
この図において、半導体装置１は、２つのＤＲＡＭチップ１０（１０＿０，１０＿１）を備えている。なお、半導体装置１は、ＳＯＣチップ１１を備えているが、この図において図示を省略している。

ＤＲＡＭチップ１０＿０（Ｓｌｉｃｅ０）及びＤＲＡＭチップ１０＿１（Ｓｌｉｃｅ１）は、上述したＤＲＡＭチップ１０と同一の構成である。
なお、この図において、ＤＲＡＭチップ１０＿０が備えているチャネル２０（２０Ａ〜２０Ｄ）をチャネル２０＿０とし、温度センサ３０を温度センサ３０＿０とし、リフレッシュ制御部４０をリフレッシュ制御部４０＿０として説明する。また、チャネル２０＿０が備えているコントロールロジック部２４をコントロールロジック部２４＿０とし、ロウアドレスバッファ２５及びリフレッシュカウンタ２５１をロウアドレスバッファ２５＿０及びリフレッシュカウンタ２５１＿０として説明する。

また、同様に、ＤＲＡＭチップ１０＿１が備えているチャネル２０（２０Ａ〜２０Ｄ）をチャネル２０＿１とし、温度センサ３０を温度センサ３０＿１とし、リフレッシュ制御部４０をリフレッシュ制御部４０＿１として説明する。また、チャネル２０＿１が備えているコントロールロジック部２４をコントロールロジック部２４＿１とし、ロウアドレスバッファ２５及びリフレッシュカウンタ２５１をロウアドレスバッファ２５＿１及びリフレッシュカウンタ２５１＿１として説明する。

リフレッシュ制御部４０＿０は、ＯＳＣ（Oscillator）部４１＿０、インバータ回路（４２＿０，４３＿０）、ＮＡＮＤ回路（ナンド回路）４４＿０、分周回路（４５＿０，４７＿０）、及びマルチプレクサ４６＿０を備えている。

ＯＳＣ部４１＿０は、例えば、発振回路であり、コントロールロジック部２４＿０から供給された内部リフレッシュコマンド信号に基づいて、チャネル２０＿０に供給するリフレッシュ信号（Ｒｅｆ０信号）を生成するためのクロック信号を生成する。ＯＳＣ部４１＿０は、生成したクロック信号をノードＮ１０に出力し、ノードＮ１０を介して生成したクロック信号を分周回路４５＿０、及びマルチプレクサ４６＿０に供給する。
チャネル２０＿０のリフレッシュ動作を起動する。

分周回路４５＿０は、ＯＳＣ部４１＿０から供給されたクロック信号を分周して、ＯＳＣ部４１＿０が生成したクロック信号よりも周期の長い（周波数の低い）クロック信号を生成する。分周回路４５＿０は、生成したクロック信号をノードＮ２０に出力し、ノードＮ２０を介して生成したクロック信号をマルチプレクサ４６＿０に供給する。

インバータ回路４２＿０は、温度センサ３０＿０が出力した検出結果（出力結果）を示す出力信号を論理反転した信号（ＴＷＥＸ０信号）を生成し、生成したＴＷＥＸ０信号をＤＲＡＭチップ１０＿０の外部に出力する。本実施形態では、インバータ回路４２＿０は、生成したＴＷＥＸ０信号を上述した貫通電極５を介して、ＤＲＡＭチップ１０＿１のリフレッシュ制御部４０＿１に供給する。例えば、温度センサ３０＿０は、ＤＲＡＭチップ１０の温度が低い温度から予め定められた閾値以上に変動した場合に、出力信号ＴＷ０をＬ状態（第２の出力状態）からＨ状態（第１の出力状態）に遷移させる。この場合、インバータ回路４２＿０は、ＴＷＥＸ０信号をＨ状態からＬ状態に遷移させる。
インバータ回路４３＿０は、温度センサ３０＿０が出力した検出結果（出力結果）を示す出力信号ＴＷ０を論理反転した信号を生成し、生成した論理反転した信号をノードＮ４０に出力する。なお、インバータ回路４３＿０が論理反転した信号は、上述したＴＷＥＸ０信号と同様の論理状態を示す信号である。

ＮＡＮＤ回路４４＿０は、否定論理積演算回路である。ＮＡＮＤ回路４４＿０は、インバータ回路４３＿０からノードＮ４０を介して供給された出力信号ＴＷ０の論理反転信号と、上述した貫通電極５を介してＤＲＡＭチップ１０＿１から供給されたＴＷＥＸ１信号とを否定論理積演算した出力信号をノードＮ５０に出力する。ＮＡＮＤ回路４４＿０は、ノードＮ５０を介して、否定論理積演算した出力信号をセレクト信号として、マルチプレクサ４６＿０に供給する。すなわち、ＮＡＮＤ回路４４＿０は、ＴＷＥＸ０信号に対応する信号と、ＴＷＥＸ１信号とを否定論理積演算した信号をマルチプレクサ４６＿０のセレクト信号としてマルチプレクサ４６＿０に供給する。
例えば、ＮＡＮＤ回路４４＿０は、ＴＷＥＸ０信号に対応する信号と、ＴＷＥＸ１信号とのうちのいずれか一方又は両方がＬ状態である場合に、セレクト信号にＨ状態を出力する。また、例えば、ＮＡＮＤ回路４４＿０は、ＴＷＥＸ０信号に対応する信号と、ＴＷＥＸ１信号とのうちの両方がＨ状態である場合に、セレクト信号にＬ状態を出力する。

マルチプレクサ４６＿０（ＭＵＸ）は、ＮＡＮＤ回路４４＿０から供給されたセレクト信号に基づいて、ノードＮ１０を介して供給されるクロック信号と、ノードＮ２０を介して供給されるクロック信号とのうちの一方のクロック信号を切り替えて、ノードＮ３０に出力する。すなわち、マルチプレクサ４６＿０は、ＯＳＣ部４１＿０が生成したクロック信号と、分周回路４５＿０が分周されたクロック信号とのいずれか一方のクロック信号を、ノードＮ３０を介して分周回路４７＿０に供給する。
マルチプレクサ４６＿０は、例えば、セレクト信号がＬ状態である場合に、ＯＳＣ部４１＿０が生成したクロック信号よりも周期の長い（周波数の低い）、分周回路４５＿０によって分周されたクロック信号を分周回路４７＿０に供給する。また、マルチプレクサ４６＿０は、例えば、セレクト信号がＨ状態である場合に、分周回路４５＿０が分周したクロック信号よりも周期の短い（周波数の高い）、ＯＳＣ部４１＿０によって生成されたクロック信号を分周回路４７＿０に供給する。

分周回路４７＿０は、マルチプレクサ４６＿０から供給されたクロック信号を分周して、分周したクロック信号をリフレッシュ信号（Ｒｅｆ０信号）として、チャネル２０＿０のリフレッシュカウンタ２５１＿０に供給する。なお、リフレッシュ信号（Ｒｅｆ０信号）は、例えば、Ｌ状態からＨ状態に遷移する立ち上がりタイミングがリフレッシュ動作の
実行開始タイミング（起動タイミング）を示している。

このように、リフレッシュ制御部４０＿０は、ＤＲＡＭチップ１０＿１（別の半導体チップ）に内蔵された温度センサ３０＿１の出力結果（ＴＷ１、又はＴＷＥＸ１）に応じて、リフレッシュ制御部４０＿０を備えているＤＲＡＭチップ１０＿０（自半導体チップ）のリフレッシュ周期を変更する。
また、リフレッシュ制御部４０＿０は、２つの温度センサ（３０＿０，３０＿１）の出力結果（ＴＷ０，ＴＷ１）のうちの少なくとも１つがＨ状態になった場合に、２つの温度センサ（３０＿０，３０＿１）のうちの全ての出力結果（ＴＷ０，ＴＷ１）がＬ状態である場合よりも短い周期にリフレッシュ周期を変更する。ここで、２つの温度センサ（３０＿０，３０＿１）は、リフレッシュ動作が実行されるＤＲＡＭチップ１０＿０に内蔵されている温度センサ３０＿０、及び、ＤＲＡＭチップ１０＿０とは別の半導体チップであるＤＲＡＭチップ１０＿１に内蔵されている温度センサ３０＿１である。

また、図５において、リフレッシュ制御部４０＿１は、上述したリフレッシュ制御部４０＿０と同一の構成である。リフレッシュ制御部４０＿１は、ＯＳＣ部４１＿１、インバータ回路（４２＿１，４３＿１）、ＮＡＮＤ回路４４＿１、分周回路（４５＿１，４７＿１）、及びマルチプレクサ４６＿１を備えている。このＯＳＣ部４１＿１、インバータ回路（４２＿１，４３＿１）、ＮＡＮＤ回路４４＿１、分周回路（４５＿１，４７＿１）、及びマルチプレクサ４６＿１は、リフレッシュ制御部４０＿０におけるＯＳＣ部４１＿０、インバータ回路（４２＿０，４３＿０）、ＮＡＮＤ回路（ナンド回路）４４＿０、分周回路（４５＿０，４７＿０）、及びマルチプレクサ４６＿０にそれぞれ対応する。また、上述したノードＮ１０、ノードＮ２０、ノードＮ３０、ノードＮ４０、及びノードＮ５０は、ノードＮ１１、ノードＮ２１、ノードＮ３１、ノードＮ４１、及びノードＮ５１に対応する。また、上述した出力信号ＴＷ０及びＴＷＥＸ０が出力信号ＴＷ１及びＴＷＥＸ１に対応し、上述したリフレッシュ信号（Ｒｅｆ０信号）がリフレッシュ信号（Ｒｅｆ１信号）に対応する。

次に、本実施形態における半導体装置１の動作について説明する。
図６は、本実施形態におけるリフレッシュ制御部４０（４０＿０，４０＿１）の動作を示すタイムチャートである。
この図において、縦軸は、上から出力信号ＴＷ０、出力信号ＴＷ１、ノードＮ１０（Ｎ１１）の信号、ノードＮ２０（Ｎ２１）の信号、ノードＮ３０（Ｎ３１）の信号、Ｒｅｆ０信号、及びＲｅｆ１信号を示している。また、横軸は時間ｔを示している。

この図では、時刻ｔ１においてＤＲＡＭチップ１０＿０が内蔵している温度センサ３０＿０が、予め定められた閾値以上の温度を検出した場合の一例を示している。
時刻ｔ１までの期間において、温度センサ３０＿０の出力信号ＴＷ０、及び温度センサ３０＿１の出力信号ＴＷ１は、ともにＬ状態を出力している。この場合、マルチプレクサ４６＿０（４６＿１）は、分周回路４５＿０（４５＿１）によって分周された周波数の低いクロック信号（ノードＮ２０（Ｎ２１）の信号）をノードＮ３０（Ｎ３１）に出力する。そのため、Ｒｅｆ０信号及びＲｅｆ１信号は、温度が予め定められた閾値未満である場合に対応した長い周期（ΔＴ１）のリフレッシュ信号が出力される。

また、時刻ｔ１において、温度センサ３０＿０が予め定められた閾値以上の温度を検出し、出力信号ＴＷ０をＬ状態からＨ状態に遷移させると、ＮＡＮＤ回路４４＿０（４４＿１）がセレクト信号にＨ状態を出力する。マルチプレクサ４６＿０（４６＿１）は、セレクト信号がＨ状態であるため、ＯＳＣ部４１＿０（４１＿１）が生成した周波数の高いクロック信号（ノードＮ１０（Ｎ１１）の信号）をノードＮ３０（Ｎ３１）に出力する（時刻ｔ２参照）。これにより、Ｒｅｆ０信号及びＲｅｆ１信号は、温度が予め定められた閾値以上である場合に対応した短いい周期（ΔＴ２）のリフレッシュ信号が出力される。

このように、リフレッシュ制御部４０＿０及びリフレッシュ制御部４０＿１は、ＤＲＡＭチップ１０＿０が高温（例えば、予め定められた閾値以上）になった場合に、Ｒｅｆ０信号及びＲｅｆ１信号を長い周期（ΔＴ１）から短いい周期（ΔＴ２）に変更する。これにより、チャネル２０＿０のリフレッシュカウンタ２５１＿０、及び、チャネル２０＿１のリフレッシュカウンタ２５１＿１が、Ｒｅｆ０信号及びＲｅｆ１信号に基づいて、短い周期（ΔＴ２）によってリフレッシュ動作を実行する。
なお、ＤＲＡＭチップ１０＿１が内蔵している温度センサ３０＿１が、予め定められた閾値以上の温度を検出した場合（出力信号ＴＷ１がＨ状態である場合）の動作も図６に示される動作と同様である。

以上説明したように、本実施形態における半導体装置１は、複数の半導体チップ（例えば、ＤＲＡＭチップ（１０＿０，１０＿１）、ＳＯＣチップ１１）を備えている。そして、半導体装置１は、複数の半導体チップのうちの、リフレッシュ動作が実行されるＤＲＡＭチップ１０＿０とは別の少なくとも１つの半導体チップ（例えば、ＤＲＡＭチップ１０＿１）に内蔵された温度センサ３０＿１の出力結果に応じて、ＤＲＡＭチップ１０＿０のリフレッシュ周期を変更する。すなわち、半導体装置１は、リフレッシュ動作を必要とする半導体チップ（例えば、ＤＲＡＭチップ１０＿０）を少なくとも１つ含む複数の半導体チップを備えている。半導体装置１は、複数の半導体チップのうちの少なくとも１つの第１の半導体チップ（例えば、ＤＲＡＭチップ１０＿１）に内蔵された温度センサ３０＿１（第１の温度センサ）の出力結果に応じて、複数の半導体チップのうちの、ＤＲＡＭチップ１０＿１（第１の半導体チップ）とは別のＤＲＡＭチップ１０＿０（第２の半導体チップ）におけるリフレッシュ周期を変更する。ここで、第１の半導体チップとは、リフレッシュ動作が実行される第２の半導体チップとは別の半導体チップであって、温度センサ３０（第１の温度センサ）を備える半導体チップのことである。
換言すると、半導体装置１は、リフレッシュ動作を必要とする半導体チップを含む複数の半導体チップを備え、複数の半導体チップのうちの第１の半導体チップに内蔵された第１の温度センサの出力結果に応じて、複数の半導体チップのうちの、第１の半導体チップとは異なる第２の半導体チップのリフレッシュ動作を実行するリフレッシュ周期を変更する。つまり、半導体装置１は、複数の半導体チップのうちの第１の半導体チップは第１の温度センサを有し、第１の半導体チップとは異なる第２の半導体チップはリフレッシュ動作を必要とする半導体チップであって、第１の半導体チップの第１の温度センサの出力結果に応じて第２の半導体チップのリフレッシュ周期が変更される。

これにより、温度センサ３０＿１が内蔵されたＤＲＡＭチップ１０＿１の温度を正確に検知してＤＲＡＭチップ１０＿０のリフレッシュ周期を変更するため、不要にＤＲＡＭチップ１０＿０のリフレッシュ周期が変更されることを防止できる。これにより、半導体装置１は、無駄な消費電流を削減することができる。

また、本実施形態では、半導体装置１は、ＤＲＡＭチップ１０＿１（少なくとも１つの半導体チップ）に内蔵された温度センサ３０＿１（第１の温度センサ）の出力結果に応じて、ＤＲＡＭチップ１０＿０におけるリフレッシュ周期を変更するリフレッシュ制御部４０＿０を備えている。例えば、ＤＲＡＭチップ１０＿０（第２の半導体チップ）は、温度センサ３０＿１（第１の温度センサ）の出力結果を受けて、ＤＲＡＭチップ１０＿０におけるリフレッシュ周期を制御するリフレッシュ制御部４０＿０を備える。
これにより、リフレッシュ制御部４０＿０が、温度センサ３０＿１が内蔵されたＤＲＡＭチップ１０＿１の温度を正確に検知してＤＲＡＭチップ１０＿０のリフレッシュ周期を変更する。そのため、リフレッシュ制御部４０＿０は、不要にＤＲＡＭチップ１０＿０のリフレッシュ周期が変更されることを防止できる。これにより、半導体装置１は、無駄な消費電流を削減することができる。

また、本実施形態では、温度センサ３０は、温度センサ３０自身が内蔵されている半導体チップ（例えば、ＤＲＡＭチップ（１０＿０，１０＿１））の温度が予め定められた閾値以上である場合に、Ｈ状態（第１の出力状態）を出力結果として出力する。また、温度センサ３０は、温度センサ３０自身が内蔵されている半導体チップの温度が予め定められた閾値未満である場合に、Ｌ状態（第２の出力状態）を出力結果として出力する。また、リフレッシュ制御部４０は、温度センサ３０の出力結果がＨ状態である場合に、温度センサ３０の出力結果がＬ状態である場合よりも短い周期にリフレッシュ周期を変更する。
これにより、半導体装置１は、ＤＲＡＭチップ（１０＿０，１０＿１）が高温（予め定められた閾値以上）になった場合にリフレッシュ周期を短くするので、ＤＲＡＭチップ（１０＿０，１０＿１）に動作不良が生じることを防止することができる。

また、本実施形態では、リフレッシュ動作が実行される第２の半導体チップであるＤＲＡＭチップ１０＿０（１０＿１）は、第２の温度センサ（例えば、温度センサ３０＿０（３０＿１））を備えている。そして、リフレッシュ制御部４０＿０（４０＿１）は、ＤＲＡＭチップ１０＿０（１０＿１）に内蔵されている温度センサ３０＿０（３０＿１）及び別のＤＲＡＭチップ１０＿１（１０＿０）に内蔵されている第１の温度センサ（例えば、温度センサ３０＿１（３０＿０））である２つ以上（例えば、２つ）の温度センサ３０の出力結果に基づいて、リフレッシュ周期を変更する。例えば、リフレッシュ制御部４０＿０（４０＿１）は、２つ以上の温度センサ（３０＿０，３０＿１）の出力結果のうちの少なくとも１つがＨ状態になった場合に、ＤＲＡＭチップ１０＿０（１０＿１）におけるリフレッシュ周期を短い周期に変更する。ここで、リフレッシュ周期の短い周期とは、２つ以上の温度センサ（例えば、３０＿０及び３０＿１）のうちの全ての出力結果がＬ状態である場合よりも短い周期である。すなわち、リフレッシュ制御部４０＿０（４０＿１）は、温度センサ３０＿０の出力結果及び温度センサ３０＿１の出力結果のうちの少なくとも１つがＨ状態になった場合に、温度センサ３０＿０の出力結果及び温度センサ３０＿１の出力結果がどちらもＬ状態である場合よりも短い周期に、ＤＲＡＭチップ１０＿０（１０＿１）におけるリフレッシュ周期を変更する。

これにより、ＤＲＡＭチップ１０＿０（１０＿１）は、半導体装置１が備える別の半導体チップが高温になったことを検知にして、リフレッシュ周期を短くすることができるため、予め高温になる前にリフレッシュ周期を短くすることができる。また、ＤＲＡＭチップ１０＿０（１０＿１）は、半導体装置１が備える別の半導体チップが高温になった場合だけでなく、自半導体チップが高温になった場合にも、リフレッシュ周期を短くすることができる。そのため、半導体装置１は、ＤＲＡＭチップ（１０＿０，１０＿１）に動作不良が生じることを防止することができる。

また、本実施形態では、第２の半導体チップ（例えば、ＤＲＡＭ１０＿０）は、第２の温度センサ（例えば、温度センサ３０＿０）を更に備え、第２の半導体チップのリフレッシュ周期は、第１及び第２の温度センサ（温度センサ３０＿０及び３０＿１）の出力結果に応じて変更される。また、第１の半導体チップ（例えば、ＤＲＡＭ１０＿１）は、リフレッシュ動作を必要とする半導体チップであって、第１の半導体チップのリフレッシュ動作を実行するリフレッシュ周期も第１及び第２の温度センサ（温度センサ３０＿０及び３０＿１）の出力結果に応じて変更される。
これにより、第１の半導体チップ（例えば、ＤＲＡＭ１０＿１）と第２の半導体チップ（例えば、ＤＲＡＭ１０＿０）とは、それぞれ検出した検出結果を共用して使用するので、半導体装置１内の温度を正確に検知してリフレッシュ周期を変更する。そのため、リフレッシュ制御部４０（４０＿０，４０＿１）は、不要にＤＲＡＭチップ１０＿０のリフレッシュ周期が変更されることを防止できる。これにより、半導体装置１は、無駄な消費電流を削減することができる。

また、本実施形態では、リフレッシュ動作が実行されるＤＲＡＭチップ１０（第２の半導体チップ）は、温度センサ３０及びリフレッシュ制御部４０を備えている。また、複数の半導体チップには、複数（例えば２つ）のＤＲＡＭチップ１０（第２の半導体チップ、１０＿０，１０＿１）含まれている。ここで、第２の半導体チップとは、リフレッシュ動作が実行される半導体チップのことである。リフレッシュ制御部４０は、複数のＲＡＭチップ（１０＿０，１０＿１）にそれぞれ内蔵されている温度センサ３０（３０＿０，３０＿１）の出力結果のうちの少なくとも１つがＨ状態になった場合に、温度センサ３０（３０＿０，３０＿１）の出力結果のうちの全ての出力結果がＬ状態である場合よりも短い周期に、自半導体チップのリフレッシュ周期を変更する。
例えば、自半導体チップをＤＲＡＭ１０＿０）とした場合、自半導体チップが内蔵する第２の温度センサは、温度センサ３０＿０に対応する。この場合、自半導体チップ以外の第２の半導体チップ（ＤＲＡＭチップ１０＿１）は、上述した第１の半導体チップに対応し、ＤＲＡＭチップ１０＿１が内蔵する第２の温度センサ（この場合、第１の温度センサでもある）は、温度センサ３０＿１に対応する。すなわち、リフレッシュ制御部４０は、温度センサ３０＿０の出力結果と温度センサ３０＿１の出力結果とのうちの少なくとも１つがH状態になった場合に、それぞれの温度センサ（３０＿０，３０＿１）の出力結果うちの全ての出力結果がＬ状態である場合よりも短い周期に、自半導体チップにおけるリフレッシュ周期を変更する。

これにより、各リフレッシュ制御部４０（４０＿０，４０＿１）は、複数のＤＲＡＭチップ（１０＿０，１０＿１）の温度センサ３０（３０＿０，３０＿１）がそれぞれ検出した検出結果を共用して使用するので、半導体装置１内の温度を正確に検知することができる。各リフレッシュ制御部４０（４０＿０，４０＿１）は、半導体装置１内の温度を正確に検知して、各ＤＲＡＭチップ（１０＿０，１０＿１）のリフレッシュ周期を変更する。そのため、リフレッシュ制御部４０（４０＿０，４０＿１）は、不要にＤＲＡＭチップ１０＿０のリフレッシュ周期が変更されることを防止できる。これにより、半導体装置１は、無駄な消費電流を削減することができる。
また、温度センサ３０（３０＿０，３０＿１）が検出した検出結果を複数のＤＲＡＭチップ（１０＿０，１０＿１）で共用して使用するので、予め高温になる前にリフレッシュ周期を短くすることができる。そのため、半導体装置１は、ＤＲＡＭチップ（１０＿０，１０＿１）に動作不良が生じることを防止することができる。

また、本実施形態における半導体装置１は、ＤＲＡＭチップ（１０＿０，１０＿１）、及びＳＯＣチップ１１（複数の半導体チップ）を実装するパッケージ基板３を備えている。また、ＤＲＡＭチップ（１０＿０，１０＿１）、及びＳＯＣチップ１１（複数の半導体チップ）と、パッケージ基板３とが同一の封止樹脂４によって封止されている。また、ＤＲＡＭチップ（１０＿０，１０＿１）、及びＳＯＣチップ１１（複数の半導体チップ）は、それぞれ半導体チップの対向する表面Ｆ１（第１の面）と裏面Ｆ２（第２の面）とを貫通して、表面Ｆ１に形成された表面電極５５（電極端子）と裏面Ｆ２に形成された裏面電極５１（電極端子）とを電気的に導通させる貫通電極５を備えている。すなわち、ＤＲＡＭチップ（１０＿０，１０＿１）、及びＳＯＣチップ１１は、それぞれ半導体チップを貫通して電気的に導通させる貫通電極を備えている。上述の複数の半導体チップの間において温度センサ３０とリフレッシュ制御部４０とは、貫通電極５を介して接続されている。すなわち、上述の複数の半導体チップの間において、少なくとも前記第１の温度センサの出力結果を含む信号線が、前記貫通電極を介して接続されている。
これにより、複数の半導体チップを備えた半導体装置１であって、各ＤＲＡＭチップ（１０＿０，１０＿１）に動作不良が生じることを防止ししつつ、無駄な消費電流を削減することができる半導体装置１を１つのパッケージ形状により提供することができる。

次に、第２の実施形態による半導体装置について図面を参照して説明する。
［第２の実施形態］
図７は、第２の実施形態における半導体装置１の構成を示すブロック図である。
この図において、半導体装置１は、図５と同一の構成については同一の符号を付し、その説明を省略する。
本実施形態では、ＤＲＡＭチップ１０＿０とＤＲＡＭチップ１０＿１との間で、温度センサ３０＿０の出力結果と温度センサ３０＿１の出力結果とを１本の信号線を用いて相互に共用する形態について説明する。

本実施形態において、リフレッシュ制御部４０＿０は、ＯＳＣ部４１＿０、インバータ回路４３＿０、ＮＡＮＤ回路４４＿０、分周回路（４５＿０，４７＿０）、マルチプレクサ４６＿０、ＰＭＯＳトランジスタ（Ｐ型チャネル金属酸化膜半導体電界効果トランジスタ）４８＿０、及びＮＭＯＳトランジスタ（Ｎ型チャネル金属酸化膜半導体電界効果トランジスタ）４９＿０を備えている。

ＰＭＯＳトランジスタ４８＿０は、ソース端子が駆動電源に、ゲート端子が電源グランドに、ドレイン端子がノードＮ１に、それぞれ接続されている。なお、ＰＭＯＳトランジスタ４８＿０は、ソース端子とドレイン端子との間が導通状態にある場合に、高抵抗により電気的に接続されるように形成されている。これにより、ＰＭＯＳトランジスタ４８＿０は、ゲート端子が電源グランドに接続されているため常に導通状態になるが、高抵抗により電気的に接続されるためプルアップ抵抗として機能する。

ＮＭＯＳトランジスタ４９＿０は、ソース端子がグランド電源に、ゲート端子が温度センサ３０＿０の出力信号（ＴＷ０）の信号線に、ドレイン端子がノードＮ１に、それぞれ接続されている。ＮＭＯＳトランジスタ４９＿０は、ノードＮ１に対してＨｉ−Ｚ状態又はＬ状態を出力するオープンドレイン出力トランジスタとして機能する。例えば、ＮＭＯＳトランジスタ４９＿０は、温度センサ３０＿０の出力信号（ＴＷ０）がＬ状態である場合に、ノードＮ１に対してＨｉ−Ｚ状態となる。また、ＮＭＯＳトランジスタ４９＿０は、温度センサ３０＿０の出力信号（ＴＷ０）がＨ状態である場合に、ノードＮ１に対してＬ状態を出力する。
また、本実施形態では、ＮＡＮＤ回路４４＿０には、インバータ回路４２＿０の出力信号線の代わりに、このノードＮ１が接続されている。

また、図７において、リフレッシュ制御部４０＿１は、上述したリフレッシュ制御部４０＿０と同一の構成である。リフレッシュ制御部４０＿１において、ＰＭＯＳトランジスタ４８＿１、及びＮＭＯＳトランジスタ４９＿１が、ＰＭＯＳトランジスタ４８＿０、及びＮＭＯＳトランジスタ４９＿０と同様にノードＮ１に接続されている。また、ＮＡＮＤ回路４４＿１には、インバータ回路４２＿１の出力信号線の代わりに、このノードＮ１が接続されている。
このように、本実施形態では、リフレッシュ制御部４０＿０とリフレッシュ制御部４０＿１とが、ノードＮ１を介して接続されている。なお、ノードＮ１は、上述した貫通電極５を介して接続されている。

次に、本実施形態におけるリフレッシュ制御部４０（４０＿０，４０＿１）の動作について説明する。
本実施形態におけるリフレッシュ制御部４０（４０＿０，４０＿１）の動作は、基本的に、第１の実施形態と同様である。本実施形態では、１本の信号線（ノードＮ１）により、リフレッシュ制御部４０＿０とリフレッシュ制御部４０＿１とが接続されている点が異なる。ここでは、ノードＮ１に関する動作について説明する。

ノードＮ１には、プルアップ抵抗としてのＰＭＯＳトランジスタ（４８＿０，４８＿１）と、オープンドレイン出力をするＮＭＯＳトランジスタ（４９＿０，４９＿１）とが接続されている。
例えば、温度センサ３０＿０の出力信号ＴＷ０と、温度センサ３０＿１の出力信号ＴＷ１との両方がＬ状態である場合に、ＮＭＯＳトランジスタ（４９＿０，４９＿１）が非導通状態になり、ノードＮ１は、Ｈ状態が維持される。また、例えば、温度センサ３０＿０の出力信号ＴＷ０がＨ状態である場合に、ＮＭＯＳトランジスタ４９＿０が導通状態になり、ノードＮ１は、Ｌ状態になる。例えば、温度センサ３０＿１の出力信号ＴＷ１がＨ状態である場合に、ＮＭＯＳトランジスタ４９＿１が導通状態になり、ノードＮ１は、Ｌ状態になる。すなわち、温度センサ３０＿０の出力信号ＴＷ０と、温度センサ３０＿１の出力信号ＴＷ１との両方又はいずれか一方がＨ状態である場合に、ノードＮ１は、Ｌ状態になる。なお、ノードＮ１がＬ状態になった場合に、リフレッシュ制御部４０（４０＿０，４０＿１）は、短い周期のリフレッシュ周期に変更する。

このように、本実施形態における半導体装置１は、第１の実施形態と同様に、リフレッシュ周期を変更することができる。そのため、本実施形態における半導体装置１は、第１の実施形態と同様の効果を得ることができる。
また、本実施形態における半導体装置１は、１本の信号線（ノードＮ１）により、複数の半導体チップの温度センサ３０の出力結果を複数の半導体チップの間で共用することができる。そのため、本実施形態における半導体装置１は、貫通電極５の数を減らすことが可能である。

次に、第３の実施形態による半導体装置について図面を参照して説明する。
［第３の実施形態］
図８は、第３の実施形態における半導体装置１の構成を示すブロック図である。
この図において、半導体装置１は、ＤＲＡＭチップ１０（１０＿０，１０＿１）、及びＳＯＣチップ１１を備えている。
本実施形態において、第１の半導体チップであるＤＲＡＭチップ１０（１０＿０，１０＿１）は、リフレッシュ制御部４０、コントロールロジック部２４、及びロウアドレスバッファ２５をそれぞれ備えている。すなわち、ＤＲＡＭチップ１０＿０は、リフレッシュ制御部４０＿０、コントロールロジック部２４＿０、及びロウアドレスバッファ２５＿０を備えている。また、ＤＲＡＭチップ１０＿１は、リフレッシュ制御部４０＿１、コントロールロジック部２４＿１、及びロウアドレスバッファ２５＿１を備えている。

ＳＯＣチップ１１（第３の半導体チップ）は、例えば、ＤＲＡＭチップ１０を制御するコントローラであり、温度センサ３１を備えている。また、ＳＯＣチップ１１は、ＤＲＡＭチップ１０にアドレス信号及びコマンド信号を出力するコントロールチップである。
温度センサ３１は、第１及び第２の実施形態における温度センサ３０と同様である。

本実施形態において、リフレッシュ制御部４０（４０＿０，４０＿１）は、ＳＯＣチップ１１が備えている温度センサ３１の出力結果（ＴＷ）に応じて、ＤＲＡＭチップ（１０＿０，１０＿１）のリフレッシュ周期を変更する。
例えば、ＤＲＡＭチップ１０＿０において、リフレッシュ制御部４０＿０は、コントロールロジック部２４＿０から供給された内部リフレッシュコマンド信号に基づいて、リフレッシュ信号（Ｒｅｆ０信号）の出力を開始する。例えば、ＳＯＣチップ１１が高温になり、温度センサ３１がＨ状態を出力した場合に、リフレッシュ制御部４０＿０は、リフレッシュ信号（Ｒｅｆ０信号）を短い周期に変更して、ロウアドレスバッファ２５＿０のリフレッシュカウンタ２５１＿０に供給する。リフレッシュカウンタ２５１＿０は、リフレッシュ制御部４０＿０から供給されたリフレッシュ信号（Ｒｅｆ０信号）に基づいて、リフレッシュ動作を実行する。

同様に、例えば、ＤＲＡＭチップ１０＿１において、リフレッシュ制御部４０＿１は、コントロールロジック部２４＿１から供給された内部リフレッシュコマンド信号に基づいて、リフレッシュ信号（Ｒｅｆ１信号）の出力を開始する。例えば、ＳＯＣチップ１１が高温になり、温度センサ３１がＨ状態を出力した場合に、リフレッシュ制御部４０＿１は、リフレッシュ信号（Ｒｅｆ１信号）を短い周期に変更して、ロウアドレスバッファ２５＿１のリフレッシュカウンタ２５１＿１に供給する。リフレッシュカウンタ２５１＿１は、リフレッシュ制御部４０＿１から供給されたリフレッシュ信号（Ｒｅｆ１信号）に基づいて、リフレッシュ動作を実行する。

このように、本実施形態では、複数の半導体チップには、リフレッシュ動作を必要とするＤＲＡＭチップ１０を制御するＳＯＣチップ１１（第３の半導体チップ）が含まれる。なお、本実施形態では、ＳＯＣチップ１１は、上述した第１の半導体チップに対応する。すなわち、上述した第１の半導体チップには、ＳＯＣチップ１１が含まれる。ＤＲＡＭチップ１０（第２の半導体チップ）は、リフレッシュ制御部４０を備えており、ＳＯＣチップ１１は、温度センサ３１（第１の温度センサ）を備えている。そして、リフレッシュ制御部４０は、ＳＯＣチップ１１が備えている温度センサ３１の出力結果に応じて、ＤＲＡＭチップ１０におけるリフレッシュ周期を変更する。
これにより、温度センサ３０＿１が内蔵されたＳＯＣチップ１１の温度を正確に検知して、ＤＲＡＭチップ１０のリフレッシュ周期を変更するため、不要にＤＲＡＭチップ１０のリフレッシュ周期が変更されることを防止できる。これにより、半導体装置１は、無駄な消費電流を削減することができる。
また、ＤＲＡＭチップ１０は、半導体装置１が備えるＳＯＣチップ１１が高温になったことを検知にして、リフレッシュ周期を短くすることができるため、ＤＲＡＭチップ１０が高温になる前に予めリフレッシュ周期を短くすることができる。そのため、半導体装置１は、ＤＲＡＭチップ１０に動作不良が生じることを防止することができる。

次に、第４の実施形態による半導体装置について図面を参照して説明する。
［第４の実施形態］
本実施形態では、半導体装置１がオートリフレッシュコマンドを用いてリフレッシュ動作を実行する場合の一例である。
図９は、第４の実施形態における半導体装置１の構成を示すブロック図である。
この図において、半導体装置１は、ＤＲＡＭチップ１０（１０＿０，１０＿１）、及びＳＯＣチップ１１を備えている。
本実施形態において、第２の半導体チップ（又は第１の半導体チップ）であるＤＲＡＭチップ１０（１０＿０，１０＿１）は、温度センサ３０、コマンドデコーダ２２、コントロールロジック部２４、及びロウアドレスバッファ２５をそれぞれ備えている。すなわち、ＤＲＡＭチップ１０＿０は、温度センサ３０＿０、コマンドデコーダ２２＿０、コントロールロジック部２４＿０、及びロウアドレスバッファ２５＿０を備えている。また、ＤＲＡＭチップ１０＿１は、温度センサ３０＿１、コマンドデコーダ２２＿１、コントロールロジック部２４＿１、及びロウアドレスバッファ２５＿１を備えている。

ＳＯＣチップ１１（第３の半導体チップ）は、例えば、ＤＲＡＭチップ１０を制御するコントローラであり、オートリフレッシュ制御部４０ａを備えている。
オートリフレッシュ制御部４０ａ（リフレッシュ制御部）は、ＤＲＡＭチップ１０のコマンドデコーダ２２（２２＿０，２２＿１）に対して、オートリフレッシュコマンドを所定の周期で各ＤＲＡＭチップ１０のコマンドデコーダ２２に出力して、各ＤＲＡＭチップ１０にリフレッシュ動作を実行させる。オートリフレッシュ制御部４０ａは、例えば、温度センサ３０＿０の出力信号又は温度センサ３０＿１の出力信号がＨ状態になった場合に、ＤＲＡＭチップ１０のコマンドデコーダ２２に対して、オートリフレッシュコマンドを上述した所定の周期より短い周期で出力するように変更する。
なお、本実施形態において、オートリフレッシュ制御部４０ａは、第２の実施形態と同様に、トランジスタのオープンドレイン出力を利用することにより、１本の信号線により、温度センサ３０＿０の出力信号又は温度センサ３０＿１の出力信号がＨ状態になったことを検出する。

本実施形態において、各ＤＲＡＭチップ１０は、ＳＯＣチップ１１からオートリフレッシュコマンドがコマンドデコーダ２２に供給された場合に、リフレッシュ動作を実行する。
例えば、ＤＲＡＭチップ１０＿０において、コマンドデコーダ２２＿０は、供給されたオートリフレッシュコマンドに基づいて、リフレッシュ動作を実行する内部コマンドを生成する。コマンドデコーダ２２＿０は、生成した内部コマンドをコントロールロジック部２４＿０に供給する。コントロールロジック部２４＿０は、このリフレッシュ動作を実行する内部コマンドに基づいて、リフレッシュ信号（Ａｕｔｏ＿Ｒｅｆ０信号）をロウアドレスバッファ２５＿０のリフレッシュカウンタ２５１＿０に供給する。リフレッシュカウンタ２５１＿０は、コントロールロジック部２４＿０から供給されたリフレッシュ信号（Ａｕｔｏ＿Ｒｅｆ０信号）に基づいて、リフレッシュ動作を実行する。
同様に、例えば、ＤＲＡＭチップ１０＿１において、コマンドデコーダ２２＿１は、供給されたオートリフレッシュコマンドに基づいて、リフレッシュ動作を実行する内部コマンドを生成する。コマンドデコーダ２２＿１は、生成した内部コマンドをコントロールロジック部２４＿１に供給する。コントロールロジック部２４＿１は、このリフレッシュ動作を実行する内部コマンドに基づいて、リフレッシュ信号（Ａｕｔｏ＿Ｒｅｆ１信号）をロウアドレスバッファ２５＿１のリフレッシュカウンタ２５１＿１に供給する。リフレッシュカウンタ２５１＿１は、コントロールロジック部２４＿１から供給されたリフレッシュ信号（Ａｕｔｏ＿Ｒｅｆ１信号）に基づいて、リフレッシュ動作を実行する。

このように、複数の半導体チップには、リフレッシュ動作を必要とするＤＲＡＭチップ１０を制御するＳＯＣチップ１１（第３の半導体チップ）と複数の第２の半導体チップであるＤＲＡＭチップ１０（１０＿０，１０＿１）とが含まれる。なお、ＤＲＡＭチップ１０（１０＿０，１０＿１）は、ＤＲＡＭチップ１０＿０（１０＿１）を自半導体チップである第２の半導体チップとした場合に、自半導体チップ以外のＤＲＡＭチップ１０＿１（１０＿０）を第１の半導体チップとしてみなすことができる。すなわち、複数の第２の半導体チップは、第１の半導体チップとしてもみなすことができる。また、ＤＲＡＭチップ１０（１０＿０，１０＿１）は、それぞれ温度センサ３０（３０＿０，３０＿１）を備えており、ＳＯＣチップ１１は、オートリフレッシュ制御部４０ａを備えている。
すなわち、複数の半導体チップは、上述した第１及び第２の半導体チップ（ＤＲＡＭチップ（１０＿０，１０＿１））を制御するＳＯＣチップ１１を更に含む。そして、ＳＯＣチップ１１は、第１及び第２の温度センサ（温度センサ（３０＿０，３０＿１））の出力結果に応じて、第１及び第２の半導体チップのリフレッシュ周期を制御する。
これにより、温度センサ３０（３０＿０，３０＿１）がＤＲＡＭチップ１０（１０＿０，１０＿１）の温度を正確に検知して、ＳＯＣチップ１１がＤＲＡＭチップ１０のリフレッシュ周期を変更するため、不要にＤＲＡＭチップ１０のリフレッシュ周期が変更されることを防止できる。これにより、半導体装置１は、無駄な消費電流を削減することができる。
また、ＳＯＣチップ１１は、複数のＤＲＡＭチップ１０（１０＿０，１０＿１）のうちのいずれかが高温になったことを検知にして、リフレッシュ周期を短くすることができるため、各ＤＲＡＭチップ１０が高温になる前に予めリフレッシュ周期を短くすることができる。そのため、半導体装置１は、ＤＲＡＭチップ１０に動作不良が生じることを防止することができる。

なお、本発明は、上記の各実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で変更可能である。
上記の各実施形態において、ＤＲＡＭチップ１０は、５１２ビットのＷｉｄｅ−ＩＯに対応する形態を説明したが、これに限定されずに、他の規格又は仕様に対応する形態でもよい。
また、上記の各実施形態において、半導体装置１は、ＤＲＡＭチップ１０を２つ備える形態を説明したが、１つ又は３以上のＤＲＡＭチップ１０を備える形態でもよい。また、半導体装置１は、ＳＯＣチップ１１を備えない形態でもよい。
例えば、半導体装置１が、ＤＲＡＭチップ１０を含む３つの半導体チップを備える場合、リフレッシュ動作が実行されるＤＲＡＭチップ１０とは別の少なくとも１つの半導体チップに内蔵された温度センサ３０の出力結果に応じて、リフレッシュ周期が変更される形態であれば、他の形態でもよい。

また、上記の各実施形態において、半導体装置１は、ＴＳＶ技術を用いて、複数の半導体チップを積層する形態を説明したが、これに限定されるものではない。例えば、パッケージ基板３の平面に、複数の半導体チップを実装する形態でもよい。
また、上記の各実施形態において、Ｈ状態を第１の出力状態とし、Ｌ状態を第２の出力状態とする形態を説明したが、これに限定されるものではない。

また、上記の各実施形態において、温度に応じて２種類のリフレッシュ周期を切り替えて変更する形態を説明したが、温度に応じて２以上の多段階にリフレッシュ周期を切り替えて変更する形態でもよいし、他の形態でもよい。また、予め生成した複数種類の周波数のクロック信号のうちの１つを選択する形態でもよいし、例えば、ＶＣＯ（Voltage Controlled Oscillator）などを利用して温度の変動に応じて、出力する周波数を変更する形態でもよい。

また、上記の各実施形態において、半導体チップがＤＲＡＭチップ１０とＳＯＣチップである形態について説明したが、リフレッシュ動作を必要とする半導体チップを含む形態であれば、他の半導体チップとの組み合わせに適用する形態でもよい。
半導体チップとしては、例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）、メモリ（Memory）等の半導体チップ全般を適用することができる。

また、上記の各実施形態において、トランジスタは、電界効果トランジスタ（Field Effect Transistor；FET）であればよく、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ(Thin Film Transistor)等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有してもよい。
更に、ＮＭＯＳトランジスタは、第１導電型のトランジスタ、ＰＭＯＳトランジスタは、第２導電型のトランジスタの代表例である。

１…半導体装置、２…外部接続端子、３…パッケージ基板、４…封止樹脂、５，５Ａ，５Ｂ，５Ｃ，５Ｄ…貫通電極、６…テスト用パッド、１０，１０＿０，１０＿１…ＤＲＡＭチップ、１１…ＳＯＣチップ、２０，２０＿０，２０＿１，２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ…チャネル、２１…クロックジェネレータ、２２，２２＿０，２２＿１…コマンドデコーダ、２３…モードレジスタ、２４，２４＿０，２４＿１…コントロールロジック部、２５，２５＿０，２５＿１…ロウアドレスバッファ、２５１，２５１＿０，２５１＿１…リフレッシュカウンタ、２６…カラムアドレスバッファ、２７…メモリ部、２７１…ロウデコーダ、２７２…カラムデコーダ、２７３…メモリセルアレイ、ＭＣ…メモリセル、２８…データラッチ回路、２９…入出力回路、３０，３０＿０，３０＿１，３１…温度センサ、４０，４０＿０，４０＿１…リフレッシュ制御部、４０ａ…オートリフレッシュ制御部、４１＿０，４１＿１…ＯＳＣ部、４２＿０，４２＿１，４３＿０，４３＿１…インバータ回路、４４＿０，４４＿１…ＮＡＭＤ回路、４５＿０，４５＿１，４７＿０，４７＿１…分周回路、４６＿０，４６＿１…マルチプレクサ、４８＿０，４８＿１…ＰＭＯＳトランジスタ、４９＿０，４９＿１…ＮＭＯＳトランジスタ、５０…内部電圧発生回路、５１…裏面電極端子、５２…基板貫通電極、５３…コンタクトプラグ、５４…配線パッド、５５…表面電極端子、７１…半導体基板、７２…層間絶縁膜、７３…パッシベーション膜

Claims (11)

1. 複数の半導体チップを備え、前記複数の半導体チップのうちの第１の半導体チップは第１の温度センサを有し、前記第１の半導体チップとは異なる第２の半導体チップはリフレッシュ動作を必要とする半導体チップであって、前記第１の半導体チップの前記第１の温度センサの出力結果に応じて前記第２の半導体チップのリフレッシュ周期が変更されることを特徴とする半導体装置。
2. 前記第２の半導体チップは、
   前記第１の温度センサの出力結果を受けて、前記リフレッシュ周期を制御するリフレッシュ制御部を備える
   ことを特徴とする請求項１に記載の半導体装置。
3. 前記第１の温度センサは、
   前記第１の温度センサ自身が内蔵されている前記第１の半導体チップの温度が予め定められた閾値以上である場合に、第１の出力状態を出力結果として出力し、前記第１の半導体チップの温度が予め定められた前記閾値未満である場合に、第２の出力状態を出力結果として出力し、
   前記リフレッシュ制御部は、
   前記第１の温度センサの出力結果が前記第２の出力状態である場合に、前記第１の温度センサの出力結果が前記第１の出力状態である場合よりも短い周期に前記リフレッシュ周期を変更する
   ことを特徴とする請求項２に記載の半導体装置。
4. 前記第２の半導体チップは、第２の温度センサを備えており、
   前記第２の温度センサは、
   前記第２の温度センサ自身が内蔵されている前記第２の半導体チップの温度が予め定められた前記閾値以上である場合に、第１の出力状態を出力結果として出力し、前記第２の半導体チップの温度が予め定められた前記閾値未満である場合に、第２の出力状態を出力結果として出力し、
   前記リフレッシュ制御部は、
   前記第１の温度センサの出力結果及び前記第２の温度センサの出力結果のうちの少なくとも１つが前記第１の出力状態になった場合に、前記第１の温度センサの出力結果及び前記第２の温度センサの出力結果がどちらも前記第２の出力状態である場合よりも短い周期に、前記第２の半導体チップにおける前記リフレッシュ周期を変更する
   ことを特徴とする請求項３に記載の半導体装置。
5. 前記第２の半導体チップは、第２の温度センサを備え、
   前記第２の半導体チップの前記リフレッシュ周期は、前記第２の温度センサの出力結果に応じても変更される請求項１に記載の半導体装置。
6. 前記第１の半導体チップは、リフレッシュ動作を必要とする半導体チップであって、前記第１の半導体チップのリフレッシュ周期も前記第１及び第２の温度センサの出力結果に応じて変更される
   ことを特徴とする請求項５に記載の半導体装置。
7. 前記複数の半導体チップは、前記第１及び前記第２の半導体チップを制御する第３の半導体チップを更に含む
   ことを特徴とする請求項５に記載の半導体装置。
8. 前記第３の半導体チップは、前記第１及び前記第２の温度センサの出力結果に応じて、前記第１及び前記第２の半導体チップの前記リフレッシュ周期を制御する
   ことを特徴とする請求項７に記載の半導体装置。
9. 前記第１の半導体チップは、前記第２の半導体チップにアドレス信号及びコマンド信号を出力するコントロールチップである
   ことを特徴とする請求項１に記載の半導体装置。
10. 前記複数の半導体チップを実装するパッケージ基板を備え、
    前記複数の半導体チップ及び前記パッケージ基板が同一の樹脂によって封止されている
    ことを特徴とする請求項１から請求項９のいずれか一項に記載の半導体装置。
11. 前記複数の半導体チップは、
    それぞれ前記半導体チップを貫通して電気的に導通させる貫通電極を備えており、
    前記複数の半導体チップの間において、少なくとも前記第１の温度センサの出力結果を含む信号線が、前記貫通電極を介して接続されている
    ことを特徴とする請求項１０に記載の半導体装置。

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