JP2001344967A - 半導体装置及びその動作方法 - Google Patents

半導体装置及びその動作方法

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Abstract

(57)【要約】 【課題】記憶容量が大きくかつデータ保持電流の少ない
メモリを安価に実現すること。 【解決手段】不揮発性メモリ、SRAM、DRAM、制御回路を
一つのパッケージにモジュール化する。制御回路によっ
てSRAMへのアドレスとDRAMへのアドレスを割り当て、長
期間保持することが必要なデータはSRAMへ保管する。DR
AMは複数のバンクを2つの組に分けて同じアドレス空間
にマッピングし、組毎にリフレッシュを交代で行う。こ
れら複数のチップは相互に積層して配置され、BGAやチ
ップ間ボンディングによって配線される。 【効果】DRAMへの外部からリフレッシュを行う必要の無
い大容量メモリが実現される。また、データ保持領域と
ワークエリアを設定してそれぞれ電源制御を行うことに
よってデータ保持電流の低減がはかれる。更に、複数の
半導体チップを一つの封止体に実装することによって小
型化が図れる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、ＤＲＡＭを含む
複合型メモリ半導体装置に関し、更にはＤＲＡＭのリフ
レッシュ方法に関する。
【０００２】
【従来の技術】この明細書で参照される文献のリストは
以下の通りであり、文献の参照は文献番号をもってする
こととする。[文献１]：LRS1337 Stacked Chip 32M Fla
sh Memory and 4M SRAM Data Sheet（[平成１２年４月
２１日検索]、インターネット＜URL:http://www.sharps
ma.com/index.html＞）、［文献２］： 特開平11-21998
4号公報、[文献３]：特開平5-299616号公報（対応欧州
特許公開公報５６６，３０６号、１９９３年１０月２０
日）、[文献４]：特開平8-305680号公報、[文献５]：特
開平11-204721号公報、［文献６］： 特開平10-11348号
公報。
【０００３】[文献１]には、フラッシュメモリとＳＲＡ
ＭとがスタックチップでＢＧＡ型パッケージに一体封止
された複合型半導体メモリが記載される。フラッシュメ
モリとＳＲＡＭとはＦＢＧＡ型パッケージの入出力電極
に対してアドレス入力端子とデータ入出力端子が共通化
されているが、各々の制御端子はそれぞれ独立とされて
いる。
【０００４】［文献２］には、フラッシュメモリとＳＲ
ＡＭとがＢＧＡ型パッケージに一体封止された複合型半
導体メモリが記載される。フラッシュメモリはＢＧＡパ
ッケージの回路基板に対して半田バンプを介して信号パ
ッドがフェースダウンボンデイングされる。フラッシュ
メモリの上に搭載されたＳＲＡＭはワイヤボンディング
により基板に信号パッドが接続される。
【０００５】[文献３]の図１７には、フラッシュメモリ
チップとＤＲＡＭチップとがリードフレーム型パッケー
ジに一体封止された複合型半導体メモリが記載される。
また、図１にはフラッシュメモリとＤＲＡＭとはパッケ
ージの入出力電極に対してアドレス入力端子、データ入
出力端子、及び制御端子が共通化されて入出力されるも
のが記載されている。
【０００６】［文献４］には、ダイパッド上にＳＲＡＭ
チップが搭載され、そのＳＲＡＭチップ上にバンプ電極
を介して接続されたフラッシュメモリチップとマイコン
チップとが搭載され、それらのチップがリード端子型の
パッケージに一体封止された半導体装置が記載される。
【０００７】［文献５］の図１５には、１つの大型チッ
プの裏面に絶縁プレートを介してそれよりも小型の２個
のチップ搭載された、リードフレーム型のパッケージに
一体封止された半導体装置が記載されている。搭載しう
るチップの組合せとしてフラッシュメモリチップ、ＤＲ
ＡＭチップ、及びＡＳＩＣ（Application Specific I
C）があり、これによりメモリ−ロジック混載ＬＳＩが
１つのパッケージで実現されると記載される。
【０００８】［文献６］には、２つのＤＲＡＭブロック
を有し、同じデータを２重化して記憶し、２つのＤＲＡ
Ｍブロック間でリフレッシュタイミングをずらし、外部
からのアクセスとＤＲＡＭのリフレッシュの衝突を回避
する技術が記載される。この制御はＤＲＡＭコントロー
ラによって行われるが、このＤＲＡＭコントローラは２
つのＤＲＡＭブロックに対して物理的に各々独立したア
ドレス信号や制御信号が発する。
【０００９】
【発明が解決しようとする課題】本願発明者等は、本願
に先立って携帯電話及びそれに使用されるフラッシュメ
モリとSRAMが1パッケージに実装された複合型メモリに
ついて検討を行った。フラッシュメモリには携帯電話シ
ステムのOS(オペレーションシステム)の他、通信やアプ
リケーションのプログラムが格納されている。一方、SR
AMには電話番号、住所録、着信音等が記憶されているほ
か、アプリケーションの実行時に一時的に使用されるワ
ークエリアが確保されている。
【００１０】電話番号や住所録等、記憶しておくべきデ
ータを保持するため、携帯電話の電源がオフになってい
る場合でもSRAMにはデータを保持するための電源が接続
されている。長期にわたってデータを保持するためには
SRAMのデータ保持電流が小さい事が望ましい。しかしな
がら、アプリケーションが使用するワークエリアは携帯
電話に付加される機能（音楽やゲーム等配信等）が増え
るにつれて大きくなり、より大きな記憶容量のSRAMが必
要となることが予想される。特に最近の携帯電話は高機
能化が目覚しく、SRAMの大容量化で対応することがしだ
いに困難になってくることが判明した。即ちSRAMの大容
量化には以下のような課題がある。大容量SRAMの課題
は、記憶容量の増大分だけ、データ保持電流が増加して
しまう他に、ゲートリーク電流の増大によるデータ保持
電流が増加する点にある。これは大容量SRAMを実現する
ために微細加工を導入してMOSトランジスタの酸化絶縁
膜を薄膜化するとゲートから基盤へトンネル電流が流れ
てしまいデータ保持電流が増えてしまうという理由によ
る。
【００１１】そこで本願発明の目的の一つは、記憶容量
が大きくかつデータ保持電流の少ないメモリを実現にあ
る。
【００１２】
【課題を解決するための手段】本発明の代表的な手段を
示せば以下の通りである。フラッシュメモリと、スタテ
ィック・ランダム・アクセスメモリ（ＳＲＡＭ）と、複
数のメモリバンクから構成される、クロックに同期した
コマンドにより読出し／書込みを行うダイナミック・ラ
ンダムアクセス・メモリ（ＤＲＡＭ）を一つの封止体に
実装し、封止体に半導体チップとの配線を行うための電
極と封止体と封止体外部との接続を行うための電極を設
ける。
【００１３】この際に、半導体装置外からＤＲＡＭのリ
フレッシュを隠蔽するために、2つ以上のバンクを１チ
ップに含むDRAMにメモリコントローラを接続してDRAMへ
のメモリアクセスを制御させる。前記メモリコントロー
ラによって第１の期間にメモリアクセスが行われた場合
には第１のバンクへアクセスを行い第２の期間にメモリ
アクセスが行われた場合には第２のバンクへアクセスを
行うとよい。
【００１４】更に、複数のメモリバンクから構成され
る、クロックに同期したコマンドにより読出し／書込み
を行うダイナミック・ランダムアクセス・メモリ（ＤＲ
ＡＭ）を使用して、複数のメモリバンクを同じメモリ容
量を持つ第１メモリブロックと第２メモリブロックとに
割り当てて、メモリへのアクセスを第１期間と第２期間
が交互に行う。前記第１期間では、前記ＤＲＡＭに対す
る読み出し／書き込みコマンドは前記第１メモリブロッ
クに対して実行し、前記第２メモリブロックはリフレッ
シュを優先して実行する。また、前記第２期間におい
て、前記ＤＲＡＭに対する読み出し／書き込みコマンド
は前記第２メモリブロックに対して実行するとともに、
前記第１メモリブロックはリフレッシュを優先して実行
すると良い。
【００１５】
【発明の実施の形態】以下、本発明の実施例を図面を用
いて詳細に説明する。実施例の各ブロックを構成する回
路素子は、特に制限されないが、公知のＣＭＯＳ（相補
型ＭＯＳトランジスタ）等の集積回路技術によって、単
結晶シリコンのような１個の半導体基板上に形成され
る。
【００１６】＜実施例１＞図１は本発明を適用した半導
体集積回路装置の一例であるメモリモジュールの第一の
実施例を示したものである。本メモリモジュールは3つ
のチップによって構成されている。以下に夫々のチップ
について説明する。
【００１７】まず、CHIP1(FLASH) は不揮発性メモリで
ある。不揮発性メモリにはROM(リードオンリーメモ
リ)、EEPROM(エレクトリカリイレーサブルアンドプログ
ラマブルROM)、フラッシュメモリ等を用いることが出来
る。本実施例ではフラッシュメモリを例に説明する。CH
IP2(SRAM+CTL_LOGIC)にはスタティックランダムアクセ
スメモリ(SRAM)と制御回路(CTL_LOGIC)が集積されてい
る。制御回路はCHIP2に集積されたSRAMとCHIP3の制御を
行う。CHIP3(DRAM)はダイナミックランダムアクセスメ
モリ(DRAM)である。DRAMは内部構成やインターフェイス
の違いからEDO、SDRAM、DDR等様々な種類がある。本メ
モリモジュールにはいずれのDRAMでも用いることが出来
るが、本実施例ではSDRAMを例に説明する。
【００１８】このメモリモジュールには外部からアドレ
ス(A0〜A20)とコマンド信号(S-/CE1, S-CE2, S-/OE, S-
/WE, S-/LB, S-/UB, F-/WE, F-/RP, F-/WP, F-RDY/BUS
Y, F-/CE, F-/OE)が入力される。電源はS-VCC, S-VSS,
F-VCC, F-VSS, L-VCC, L-VSSを通して供給され、データ
の入出力にはI/O0〜I/O15が用いられる。アドレス信号
線及びデータ入出力線はCHIP1(FLASH)とCHIP2(SRAM)に
共通して接続される。CHIP2はCHIP3の動作に必要となる
クロック(D-CLK)、アドレス(D-A0〜D-A13)、コマンド(D
-CKE, D-/CS, D-/RAS, D-/CAS, D-/WE, D-DQMU/DQML)、
DRAM用データ(D-DQ0〜D-DQ15)、電源(D-VCC, D-VSS, D-
VCCQ, D-VSSQ)を供給する。このメモリモジュールと外
部との入手力ノードはＤＲＡＭのインタフェースのため
の信号端子は直接には見えなくしているところが特徴の
一つである。従って、後の実施例の図１６等で本発明の
ＢＧＡ（ボールグリッドアレイ）型パッケージについて
説明するが、このパッケージで外部端子として利用され
る端子には、ＤＲＡＭを制御するための信号端子は通常
設けられない。これにより、ユーザはＤＲＡＭの存在が
外部からはリフレッシュ隠蔽され記憶容量の増大のメリ
ットを享受できるようになる。もっとも、ＢＧＡ型パッ
ケージの信号端子数が非常に多く余裕がある場合には、
主に製造業者の製造時のテストの目的のためＤＲＡＭの
制御端子を並列して外部に引き出すようにしてもよい。
こうすることにより、製造業者は不良解析等が迅速に行
えるようになる。もちろんこの機能は、通常はユーザに
は開放されない。
【００１９】ここで各コマンド信号について簡単に説明
する。 CHIP2に入力されるS-/CE1,S-CE2はチップイネー
ブル信号、 S-/OEはアウトプットイネーブル信号、 S-/
WEはライトイネーブル信号、 S-/LBはロアーバイト選択
信号、S-/UBはアッパーバイト選択信号である。CHIP1に
入力されるF-/WEはライトイネーブル信号、F-/RPはリセ
ット/ディープパワーダウン信号、F-/WPはライトプロテ
クト信号、F-RDY/BUSYはレディ/ビジィアウトプット信
号、F-/CEチップイネーブル信号、F-/OEはアウトプット
イネーブル信号でフラッシュメモリの制御に用いられ
る。
【００２０】本メモリモジュールは共通したアドレス線
(A0〜A20)、データ入出力線(I/O0〜I/O15)を用いてフラ
ッシュメモリ、SRAM、DRAMへアクセスすることが出来
る。
【００２１】フラッシュメモリ(CHIP1)へアクセスする
場合はアドレス線(A0〜A20)の他、コマンド信号F-/WE,
F-/RP, F-/WP, F-RDY/BUSY, F-/CE, F-/OEのうち必要な
信号をアクティブにする。SRAM(CHIP2)又はDRAM(CHIP3)
へアクセスする場合はアドレス線(A0〜A20)の他、コマ
ンド信号S-/CE1, S-CE2, S-/OE, S-/WE, S-/LB, S-/UB
のうち必要な信号をアクティブにする。いずれのアクセ
スもいわゆるSRAMインターフェイス方式によって行われ
る。
【００２２】SRAMへのアクセスとDRAMへのアクセスは入
力されるアドレスの値によって区別される、入力された
アドレスの値によって制御回路(CTL_LOGIC)がアクセス
先を判定する。SRAMへのアクセスとなるアドレスの範囲
とDRAMへのアクセスとなるアドレスの範囲は制御回路(C
TL_LOGIC)に設けられたレジスタにあらかじめ値を設定
しておくことによって決められる。
【００２３】DRAMへアクセスする場合にはDRAMへのアク
セスに必要なアドレス信号やコマンド信号類を制御回路
(CTL_LOGIC)が生成し、DRAMへのアクセスを行う。リー
ドアクセスの場合にはDRAMからの読み出しデータはDRAM
用データI/O(D-DQ0〜D-DQ15)から一旦制御回路(CTL_LOG
IC)に読み出され、その後メモリモジュールのデータ入
出力線(I/O0〜I/O15)へ出力される。ライトアクセスの
場合は書込みデータはメモリモジュールのデータ入出力
線(I/O0〜I/O15)から入力され、その後DRAM用データI/O
(D-DQ0〜D-DQ15)を通してDRAMに入力される。
【００２４】DRAMへの電源はL-VCC、L-VSSから供給さ
れ、制御回路(CTL_LOGIC)を通してD-VCC, D-VSS, D-VCC
Q, D-VSSQへ接続される。DRAMへの電源供給はコマンド
信号PSによって制御され、必要に応じて切断することが
出来る。切断したDRAMの電源を再投入する場合にはDRAM
の初期化を行う必要がある。DRAMの初期化に必要な信号
生成やタイミング制御は制御回路(CTL_LOGIC)が行う。
【００２５】また、DRAMのリフレッシュを行う場合には
制御回路(CTL_LOGIC)が定期的にリフレッシュコマンド
を投入して行うことが出来る。一般にDRAMのリフレッシ
ュ特性は高温時に悪化するが、制御回路(CTL_LOGIC)に
温度計を設けて高温時にリフレッシュコマンドの投入間
隔を狭めることによってDRAMをより広い温度範囲で使用
することが出来る。
【００２６】さらに、制御回路(CTL_LOGIC)によって１
つのデータをDRAMの異なった２個所のアドレスに保持さ
せた上で、リフレッシュを行うタイミングを調整するこ
とによってメモリモジュール外部からはリフレッシュ動
作によってアクセスに制限が生じないようリフレッシュ
を隠蔽する。
【００２７】以上説明した実施例によれば、SRAMインタ
ーフェイス方式を踏襲しながら安価な汎用DRAMを用いた
大容量メモリモジュールが実現出来る。本発明によるメ
モリモジュールではDRAMが使用されているがDRAMに必要
なリフレッシュはモジュール内部で実行されるためSRAM
と同様にリフレッシュを考慮せずに使用することが出来
る。また、モジュール内部で実行されるリフレッシュの
間隔を温度によって変えることによってDRAMの使用温度
範囲を広げることが可能となり、使用温度範囲の広い大
容量メモリモジュールが実現できる。
【００２８】さらに、DRAMにおけるデータ保持の二重化
とリフレッシュを行うタイミングを調整することにより
DRAMのリフレッシュをメモリモジュール外部から隠蔽す
ることが出来るため、本メモリモジュールにアクセスす
る場合にリフレッシュを考慮してタイミングを調整する
必要は無い。従って従来のSRAMだけを用いたメモリモジ
ュールと同様に使用することが出来るため、従来システ
ムを変更せずに大容量メモリモジュールを使用すること
が出来る。
【００２９】本発明の別の目的はデータ保持電流の少な
いメモリモジュールを実現することである。この目的の
ためにはDRAMへ供給する電源を切断し、SRAMに記憶され
たデータだけを保持すればよい。保持すべきデータだけ
をSRAMに記憶して、保持する必要の無いデータが記憶さ
れたメモリへの電源供給を停止することによって最小限
のデータ保持電流で必要なデータだけを保持することが
可能である。
【００３０】図２はCHIP2(SRAM+CTL_LOGIC)を示したも
のである。CHIP2(SRAM+CTL_LOGIC)はSRAMと制御回路(CT
L_LOGIC)から構成されており、集積されるSRAMは従来よ
り一般的に使用されている非同期SRAMである。制御回路
(CTL_LOGIC)はCHIP2のSRAM以外の部分で、図2では破線
に囲まれた領域として示されており、AS、MMU、ATD、DT
D、FIFO、R/W BUFFER、A_CONT、INT、 TMP、RC、PM、CLK
_GEN、COM_GENによって構成される。
【００３１】外部よりアドレスが入力されるとメモリマ
ネージメントユニットMMUは設定された値に従って入力
されたアドレスを変換し、アクセスを行うメモリを選択
する。SRAMが選択された場合にはアクセススイッチ(AS)
によってSRAMへコマンド信号が送られ、SRAMへのアクセ
スが行われる。アドレストランジションディテクタ回路
(ATD)はアドレス信号とコマンド信号の変化を検出して
パルスを出力する。データトランジションディテクタ回
路(DTD)はデータ信号とコマンド信号の変化を検出して
パルスを出力する。R/W BUFFERはDRAMの読み出し、書込
みの為にデータを一時的に保持する。ファーストインフ
ァーストアウトメモリFIFOは先入れ先出しのバッファ回
路でDRAMへ書込みデータとそのアドレスを一時的に保持
する。初期化回路INTはDRAMへの電源供給開始時にDRAM
の初期化を行う。温度計測モジュール(TMP)は温度を検
出し、検出した温度に応じた信号をRCとA_CONTに出力す
る。RCはリフレッシュカウンタで、DRAMのリフレッシュ
間隔にあわせてリフレッシュを行うアドレスを生成す
る。また、温度計測モジュール(TMP)の出力信号によっ
て温度に応じたリフレッシュ間隔の変更を行う。パワー
モジュール(PM)はCHIP2の制御回路(CTL_LOGIC)と DRAM
への電源供給及び電源の制御を行う。クロックジェネレ
ータ(CLK_GEN)はクロックを生成し、DRAMと制御回路(CT
L_LOGIC)へ供給する。コマンドジェネレータ(COM_GEN)
はDRAMへのアクセスに必要なコマンドを生成する。アク
セスコントローラ(A_CONT)はCHIP2 (SRAM+CTL_LOGIC)全
体動作の制御と、DRAMへアクセスを行うためのアドレス
を発生する。
【００３２】CHIP2(SRAM+CTL_LOGIC)へメモリアクセス
を行うには従来より一般に使用されている非同期SRAM方
式でインターフェイスする。外部からアドレス(A0〜A2
1)がCHIP2 (SRAM+CTL_LOGIC)に入力されるとまずMMUに
よってアドレスの値が変換される。変換のパターンはあ
らかじめMMU内部のレジスタに入力した値によって決め
られる。変換されたアドレスによってアクセス先がSRAM
なのかDRAMなのかが決定する。
【００３３】SRAMへアクセスが行われる場合にはMMUは
変換したアドレスをSRAMへ送ると同時に、アドレスアク
セススイッチ(AS)にコマンド転送を指示する。アドレス
アクセススイッチ(AS)はコマンドをSRAMへ転送し、SRAM
へのアクセスが開始される。これ以降の動作はいわゆる
非同期SRAMへのアクセスが行われる。
【００３４】DRAMへリードアクセスを行う場合について
制御回路の各ブロックの動作を以下に説明する。まず、
外部から入力されてMMUによって変換されたアドレスとA
TDで検知されたコマンドがA_CONTに送られる。A_CONTは
送られたアドレスとコマンドからDRAMへのアクセスの実
行を判断し、COM_GENにDRAMへのコマンド発行を指示す
る。また、 A_CONTはMMUから受け取ったアドレスをDRAM
用に変換してDRAMへ出力する。 COM_GENはCLK_GENが生
成したクロックに同期してDRAMにコマンドを発行する。
コマンドとアドレスを受け取ったDRAMはデータを出力
し、出力されたデータはR/W BUFFERを介してI/O0〜I/O1
5へ転送されてリードアクセスが終了する。
【００３５】DRAMへライトアクセスを行う場合は、外部
から入力されMMUによって変換されたアドレスとATDで検
知されたコマンド及びDTDで検知されたコマンドとデー
タがA_CONTに送られる。 A_CONTは送られたアドレスと
コマンドからDRAMへのアクセスの実行を判断し、COM_GE
NにDRAMへのコマンド発行を指示する。また、 A_CONTは
MMUから受け取ったアドレスをDRAM用に変換してDRAMへ
出力する。 COM_GENはCLK_GENが生成したクロックに同
期してDRAMにコマンドを発行する。書込まれるデータは
I/O0〜I/O15から入力されR/W BUFFERに一旦保持された
後、DRAMに送られて書込みが行われる。この他、このよ
うに書込みが行われたデータとアドレスはFIFOにも保持
され、後でDRAMの別のバンクにも書込みが行われる。
【００３６】DRAMへ供給される電源はパワーモジュール
(PM)によって制御される。メモリモジュールが実装され
た機器は動作状態に応じて消費電流を削減したい場合が
ある。そのような場合にはパワーモジュールは、例えば
コマンド信号PSに従ってリフレッシュカウンタが行うリ
フレッシュを停止させてDRAMのリフレッシュに必要な電
力を削減することが出来る。さらに消費電力を削減した
い場合にはメモリモジュール内部においてDRAMへ供給す
る電源を切断すればよい。この場合にはパワーモジュー
ルは機器が出力するコマンド信号PSにしたがってDRAMへ
供給されるD-VCCへの電力供給を停止する。
【００３７】この上、一段と消費電力を削減したい場合
はパワーモジュールがコマンド信号PSにしたがってCHIP
2(SRAM+CTL_LOGIC)のうちDRAMへのメモリアクセスに関
与する部分への電源供給を停止すれば良い。この状態で
は例えばCHIP2(SRAM+CTL_LOGIC)のうちSRAMの他にはMMU
とASだけに電源を接続して動作状態とし、SRAMへのアク
セスだけを実行するモードとすることが可能である。
【００３８】さらにコマンドPSによってSRAMのデータ保
持だけを行う動作状態とすることも可能である。この様
な場合にはSRAMへ接続される電源(S-VCC, S-VSS)以外を
切断し、メモリへのアクセスは禁止される。この状態で
メモリモジュールはSRAMに記憶されたデータの保持を行
う。
【００３９】一旦電源供給を停止して動作を停止したDR
AMを再び動作させるためには電源供給の再開の他、DRAM
の初期化を行う必要がある。初期化方法は一般的なもの
だが本メモリモジュールではイニシャル回路(INT)が初
期化の手順をアクセスコントローラ(A_CONT)に指示して
初期化が実行される。
【００４０】なお、DRAMのリフレッシュを停止した場合
にもDRAMを再び動作させるためにはDRAMの初期化が必要
であるが、やはりイニシャル回路(INT)が初期化の手順
をアクセスコントローラ(A_CONT)に指示して初期化が実
行されるリフレッシュカウンタRCはDRAMのリフレッシュ
間隔に従ってリフレッシュ用アドレスを出力し、アクセ
スコントローラにリフレッシュの実行を要求する。アク
セスコントローラはリフレッシュカウンタの要求に従っ
て、外部から行われるDRAMへのアクセスと調停を取りな
がらリフレッシュコマンドを発行し、DRAMのリフレッシ
ュを行う。
【００４１】メモリーモジュールを高温で使用する場合
にはDRAMのリフレッシュ間隔を短くして頻繁にリフレッ
シュを行うことが必要となる。この様な場合には温度計
測モジュール(TMP)が温度を検出してリフレッシュカウ
ンタとアクセスコントローラに通知する。高温になれば
リフレッシュカウンタはリフレッシュ間隔を短く変更し
てリフレッシュ用アドレスを出力する。
【００４２】DRAMの動作に必要なクロック(D-CLK)はク
ロックジェネレータ(CLK_GEN)で生成される。クロック
ジェネレータはDRAMの他、制御回路内の各ブロックにク
ロックを供給する。DRAMがクロックに同期して動作する
場合はコマンドジェネレータ(COM_GEN)のコマンド発行
はクロックに同期して行われる。
【００４３】DRAMのリフレッシュを停止することによっ
て消費電力を削減することが出来る。DRAMの電源を遮断
しSRAMだけにアクセスをおこなった場合には小記憶容量
ながらより低電力で動作をおこなうことが可能である。
この場合にはさらにDRAMへのアクセスに必要な制御回路
への電源供給も停止し、より低電力で動作させることも
出来る。さらにSRAMだけに電力を供給してSRAMに記憶さ
れたデータだけを保持することによってより低消費電力
なデータ保持モードが実現できる。DRAMに電源を再投入
する場合にもDRAMの初期化を制御回路によっておこなえ
るため、外部からモジュールに対して初期化のための手
続きを実行する必要は無い。従って簡易に消費電力を削
減するメモリモジュールが実現出来る。
【００４４】図３はMMUによって変換されるメモリマッ
プの一例を示したものである。本実施例では特に限定さ
れないが、不揮発メモリの記憶領域が32Mb、SRAMによる
データ保持領域が2Mb、DRAMの記憶領域が32Mbあるメモ
リモジュールを例に説明する。外部から入力されたアド
レスA0〜A20はフラッシュメモリ(CHIP1)とCHIP2で共用
されている。アクセス先の選択にはチップ選択のための
信号S-CS,F-CSを使用する。F-CSがアクティブとなった
場合はCHIP1が選択されてアクセスが行われ、S-CSがア
クティブとなった場合はCHIP2が選択されてアクセスが
行われる。F-CSはCHIP1のアクセスに使用するコマンド
信号F-/WE, F-/RP, F-/WP, F-RDY/BUSY, F-/CE, F-/OE
の総称であり、S-CSはCHIP2のアクセスに使用するコマ
ンド信号S-/CE1, S-CE2, S-/OE, S-/WE, S-/LB, S-/UB
の総称である。アクセス先にCHIP2が選択された場合はM
MUがアドレスに応じてアクセスするメモリを選択する。
【００４５】図3(A)に示したメモリマップの例ではアド
レス空間の一部に集中してSRAM領域が設定されている。
SRAMのアドレス空間はDRAMのアドレス空間に重なってお
り、重なったアドレス空間へのアクセスはSRAMに対して
行われる。同じアドレス空間にあるDRAMはシャドー領域
となりアクセスが行われない。
【００４６】これに対して、図3(B)に示したメモリマッ
プの例では複数のアドレス空間に分散してSRAM領域が設
定されている。やはりSRAMのアドレス空間はDRAMのアド
レス空間に重なっており、重なったアドレス空間へのア
クセスはSRAMに対して行われる。この例ではSRAM領域が
512Kb単位で設定してあるが、これはFLASHメモリの書込
み消去単位に合わせており、アドレス空間の管理単位を
FLASHメモリとそろえておくことによってOSやプログラ
ムによって扱いやすくするためである。
【００４７】このようにMMUは指定したアドレス空間にS
RAM領域やDRAM領域をわりあてることが出来る。特にデ
ータ保持電流を少なくしたい場合には保持したいデータ
を格納するアドレス空間をSRAM領域に割り当て、DRAMへ
の電源供給を停止すればよい。この方法によってデータ
保持電流の少ないメモリモジュールを実現することがで
きる。
【００４８】図４はMMUによって変換されるメモリマッ
プの別の一例を示したものである。
【００４９】図4(A)に示したメモリマップの例ではアド
レス空間の一部に集中してSRAM領域が設定されている。
図3(A)に示したメモリマップの例との違いはSRAMのアド
レス空間とDRAMのアドレス空間に重なりがないことであ
る。DRAMにシャドー領域が発生しないためDRAMのメモリ
空間を有効に利用することが出来る。図4(B)も同様に図
3(B)に示したメモリマップの例とはSRAMのアドレス空間
とDRAMのアドレス空間に重なりが無い。 DRAMにシャド
ー領域が発生しないためDRAMのメモリ空間を有効に利用
することが出来る。図4(A)、図4(B)に示したメモリマッ
プを行うとアドレス空間が2Mbほど増加する。これに対
応するにはアドレス線A21を追加すれば良い。このよう
に図4(A)、図4(B)に示したメモリマップではDRAMの記憶
領域をより有効に使用することが出来る。
【００５０】図５はATD回路の構成例と動作波形を示し
たものである。アドレストランジションディテクション
回路(ATD)はアドレス信号線の値が変化したことを検知
してパルスを発生するものである。回路図面で使用され
ているD1、D2の記号はそれぞれ遅延を発生するためのデ
ィレイエレメントを表している。ATDはアドレス線(A0〜
AN)に変化が生じるとディレイエレメントD1とディレイ
エレメントD2による遅延を足し合わせた幅のパルス(/φ
A0〜/φAN)を出力する。さらに個々のアドレス線の動作
ばらつきを勘案し、これらのパルスを足し合わせた信号
/φATDを生成することによってアドレス線に現れるアド
レス値が変化したことが検知される。図2に示されてい
るようにATDにはアドレス線だけではなくコマンド信号
も接続して新たなコマンドが入力されたことを検出す
る。データトランジションディテクション回路(DTD)の
構成はATDと同様である。DTDはデータ線と書き込みのた
めのコマンド信号の変化を検出して書き込み用データと
書込みコマンドを認識する。
【００５１】このようにATDとDTDによって非同期に変化
するSRAMインターフェイス信号を検出してメモリモジュ
ールの動作を開始する。これらの回路によって非同期SR
AMインターフェイスによって動作するメモリモジュール
が実現できる。非同期に変化する信号をパルス化して検
知するため、メモリモジュール内部で同期式の動作をす
るメモリデバイスを使用することも可能である。
【００５２】図６はDRAMのリフレッシュを隠蔽すること
を目的にDRAMを時間分割して動作させる様子を示した。
ここでは1チップが4つのバンクで構成されているDRAMを
例に説明する。4つのバンクBANK-A0, BANK-A1, BANK-B
0, BANK-B1をBANK-A0, BANK-A1とBANK-B0, BANK-B1の2
つの組に分けて2つの組は同じアドレス空間にマッピン
グする。つまり、一つのアドレスで指定されるメモリセ
ルが2つの組に夫々存在し、データが2倍冗長に記憶され
ている。
【００５３】図6(A)にはDRAMの通常使用温度範囲である
75℃以下での動作をしめした。通常DRAMのメモリセルは
64msに1回リフレッシュを行う必要があるが、その64ms
を8msづつ8期間に分割してBANK-A0、A1の組とBANK-B0、
B1の組で交互に動作させる。図面でWORKと表示されたWO
RK期間はそのバンクの組が動作する期間を表しており、
最初のWORK期間中はBANK-A0、A1の組が動作している。
【００５４】DRAMへのリードアクセスが行われた場合に
はWORK期間中であるBANK-A0、A1の組から読み出しが行わ
れる。ライトアクセスが行われた場合はWORK期間中のBA
NK-A0、A1の組へ書込みが行われるほか、書込まれるデー
タとアドレスがFIFOに一時保管される。保管されたデー
タは期間T2においてBANK-B0、B1の組へも書込まれる。期
間T2については後述する。 BANK-A0、A1がWORK期間中
はBANK-B0、B1はREF期間である。REF期間中にBANK-B0、
B1の組のバンクの半分の領域にリフレッシュが行われ
る。REF期間は連続してリフレッシュを行うT1期間とREF
期間中に行われた書込みをFIFOから書き戻すT2期間に分
けられる。
【００５５】リフレッシュに要する時間を一回あたり70
nsとするとリフレッシュに必要な時間は70ns X 2048回
で0.144msとなる。従ってT2期間は7.856ns(8ms - 0.144
ms)となる。ここで、メモリモジュールには75nsに一回
アクセスが行われると仮定する。REF期間中に行われた
アクセスが全てライトアクセスだとするとその最大回数
は106667回(8ms/75ns)である。これをDRAMに書込むのに
必要な時間は7.47ms(106667回 X 70ns)でありT2期間(7.
856ms)以下であるためREF期間中に行われるライトアク
セスはT1期間においてリフレッシュを行ってもT2期間内
に全て書き戻すことが出来る。
【００５６】また、リフレッシュはREF期間中の2つのバ
ンクで同時に実行することも出来る。この場合にはT1期
間に1つのバンクで実行されるリフレッシュの回数は半
分の1024回になるのでT1期間を半分に短縮出来る。T1期
間が短縮されればFIFOの記憶容量を減らすことが出来る
ほか、外部からアクセスされる間隔をより短くして高速
なメモリが実現できる。
【００５７】図6(B)はDRAMのリフレッシュ間隔を半分に
した場合について示した。一般にDRAMのリフレッシュ特
性は高温時に悪化する。従って例えば75℃以上の高温時
には図示したようにリフレッシュ間隔を短くすることに
よってデータを保持することが可能である。本実施例で
は温度検出回路TMPによって温度を検出し、リフレッシ
ュカウンタとアクセス制御回路(A_CONT)によってリフレ
ッシュ間隔を変更する。
【００５８】この例では64msのリフレッシュ間隔を半分
の32nsに短縮しており、一回のWORK期間とREF期間は夫
々4msである。ここでも同様に、REF期間中に行われたア
クセスが全てライトアクセスだとするとその最大回数は
53334回(4ms/75ns)である。これをDRAMに書込むのに必
要な時間は3.74ms(53334回 X 70ns)でありT2期間(3.856
ms)以下であるためREF期間中に行われるライトアクセス
はT1期間においてにリフレッシュを行ってもT2期間内に
全て書き戻すことが出来る。
【００５９】このようにしてDRAMのリフレッシュを隠蔽
することが出来る。本実施例により汎用のDRAMを使用し
ながらそのリフレッシュを隠蔽して非同期SRAMと同様に
扱うことが出来るため、非同期SRAMインターフェイスで
アクセス出来る大容量メモリモジュールを実現すること
が出来る。また、高温時にもDRAMを使用する場合にも本
実施例のようにリフレッシュ間隔を短縮させるだけで簡
単に実現することが出来る。本実施例ではDRAMの動作単
位を2バンク毎としたが、メモリモジュールやメモリチ
ップの構成に応じて変更しても良い。また、リフレッシ
ュ間隔である64msを8つの期間に分割してWORK期間とREF
期間にしたが、さらに細かく分割すればデータとアドレ
スを保持するFIFOの記憶容量を少なくすることが出来
る。逆に大きく分割すればWORK期間とREF期間の切り換
え回数を減らせるため、切り換えに伴う制御回路が簡単
に構成出来る。
【００６０】図７はCHIP3(DRAM)へのアクセスを説明す
るフローチャートである。STEP1ではアドレスが入力さ
れて動作が開始する。STEP2ではコマンドからアクセス
の種類が判定される。以降の動作はアクセスの種類によ
って異なる。アクセスが読み出しの場合はSTEP3に進
む。STEP3ではWORK期間中のバンクからデータが読み出
されて動作が終了する。アクセスが書込みの場合はSTEP
4及びSTEP5に進む。STEP4ではWORK期間中のバンクに書
込みが行われる。一方STEP5では書込まれるデータとア
ドレスがFIFOに保持される。ここでREF期間中のバンク
がT1期間からT2期間へ移行したらSTEP6に進みREF期間中
のバンクにFIFOに保持されていたデータの書込みを行
う。
【００６１】この様にしてDRAMへの読み書きを行うこと
によって、リフレッシュの影響を排除することができる
ため大容量DRAMを用いて非同期SRAMインターフェイスの
メモリモジュールを構成することが出来る。
【００６２】図８はCHIP3(DRAM)のREF期間中のバンクの
動作を説明するフローチャートである。SETP1からSTEP3
までがT1期間、STEP4からSTEP6まではT2期間である。ST
EP1でREF期間が開始しSTEP2で集中してリフレッシュが
実行される。STEP3ではリフレッシュ回数が管理されて
おり、決められた領域のリフレッシュが終了したらSTEP
4に進み、FIFOに蓄積されたデータがバンクに書込まれ
る。STEP5でFIFOに保持されたデータの書込みが終了し
たと判断された場合はSTEP6に進みライトアクセスを受
け付けることも出来る。但し、STEP4の状態のままFIFO
へのデータ入力を待ってからライトアクセスを実行して
もよい。
【００６３】以上説明したようにREF期間中のバンクを
動作させれば、リフレッシュ動作とライトアクセスの実
行をREF期間内に両立させることができる。これにより
リフレッシュの影響を排除することができるため大容量
DRAMを用いて非同期SRAMインターフェイスのメモリモジ
ュールを構成することが出来る。
【００６４】図９はDRAMへのアクセスに優先順位を付け
た様子を示したものである。本発明にあるDRAMの動作は
REF期間中のバンクへのアクセスに優先順位を付けて実
行するという考え方で説明出来る。
【００６５】図9(A)はその優先順位を模式的に表したも
のである。この図に示したように、WORK期間中のBANK−
A0、A1では外部からのアクセスだけが行われる。これ
はREF期間中のBANK-B0,B1に対して優先的に実行され
る。一方、REF期間中のＢANK-B0,B1ではリフレッシュ
、FIFOに保持されたデータの書込み、外部からのラ
イトアクセスが行われる。これらの実行にはアクセス
制御回路(A_CONT)によって優先順位が付けられて上記
、、の優先順位で実行される。
【００６６】図9(B)はこれらのアクセスが優先順位に従
って実行される様子を示したものである。ここではBANK
-A0,A1がWORK期間中になっておりBANK-B0、B1がREF期間
中である。 BANK-A0,A1では外部アクセスだけが実行
されている。一方、 BANK-B0、B1はちょうどT1期間から
T2期間へ移り変わる所で、T1期間で実行されていたリフ
レッシュが終了してT2期間へ移行し、FIFOで保持され
ていたデータの書込みが実行されている。また、外部
アクセスが75nsで行われるのに対して内部動作は70nsで
実行されるのでFIFOで保持されていたデータの処理が外
部アクセスより高速に進んでいる。
【００６７】以上説明したようにWORK期間中及びREF期
間中のバンクを動作させれば、REF期間中のバンクにリ
フレッシュ動作とFIFOに保持されたデータの書込みを実
行しながらWORK期間中のバンクが外部からのアクセスを
実行することが出来る。この動作方法によってリフレッ
シュの影響を排除することができるため大容量DRAMを用
いて非同期SRAMインターフェイスのメモリモジュールを
構成することが出来る。
【００６８】図１０は本実施例におけるCHIP1(FLASH)の
構成例である。ＸアドレスバッファX-ADB, ＸデコーダX
-DEC, メモリアレイMA, ＹアドレスバッファY-ADB, Ｙ
デコーダY-DEC, Ｙゲート（カラムスイッチ）＆センス
アンプ回路Y-GATE/SENS AMP.,状態/ＩＤ保持レジスタST
ATUS/ID REG, マルチプレクサMULTIPLEXER, データ入出
力バッファI/O BUF, 書き込み及び消去の制御回路であ
るライトステートマシンWSM, コマンドのデコード及び
実行のためのコマンドユーザインターフェイスCUIより
構成されている。CHIP1の動作は従来から一般的に使用
されているFLASHメモリと同様である。このCHIP1(FLAS
H)によって本実施例であるメモリモジュールが構成出来
る。
【００６９】図１１は本実施例におけるSRAMの構成例を
示したものである。Ｘデコーダ X-DEC, メモリアレイM
A, ＹゲートY-GATE, ＹデコーダY-DEC, 入力データ制御
回路D_CTL, 制御回路CONTROL LOGICと各信号線の入出力
バッファから構成されている。このSRAMは一般的ないわ
ゆる非同期SRAMである。このSRAMによって本実施例であ
るメモリモジュールが構成出来る。
【００７０】図１２は本実施例におけるDRAMの構成例を
示したものである。ＸアドレスバッファX-ADB, リフレ
ッシュカウンタREF. COUNTER, ＸデコーダX-DEC, メモ
リアレイMA, ＹアドレスバッファY-ADB, Ｙアドレスカ
ウンタY-AD COUNTER, ＹデコーダY-DEC, メモリアレイM
A, センスアンプ回路＆Ｙゲート（カラムスイッチ）SEN
S AMP.& I/O BUS, 入力データバッファ回路INPUT BUFFE
R, 出力データバッファ回路OUTPUT BUFFER, 制御回路＆
タイミング発生回路CONTROL LOGIC & TGで構成されてい
る。DRAMは従来より用いられている汎用SDRAMである。
特に制限されないが具体的には４個の独立動作可能なメ
モリバンクを含み、それらに対するアドレス入力端子及
びデータ入出力端子は共通化されバンク毎に時分割で利
用される。このDRAMによって本実施例であるメモリモジ
ュールが構成出来る。
【００７１】図１３は本発明のメモリモジュールの動作
波形の一例を示したものである。Ａ０〜Ａ２０， Ｓ−
／ＣＥ１， Ｓ−ＣＥ２， Ｓ−／ＬＢ， Ｓ−／Ｕ
Ｂ， Ｓ−／ＯＥ， Ｓ−／ＷＥはメモリモジュールへ
入力される信号で、いわゆる非同期SRAMのインターフェ
イス信号である。データ入出力信号I/O0〜I/O15はデー
タの入力と出力を分けて夫々DIN、DOUTとして表した。M
MU, ATD, DTDは夫々MMU回路、ATD回路、DTD回路の出力
信号を表している。D-CLKはDRAMへ供給されるクロッ
ク、D-COMはDRAMへ供給されるコマンド信号の総称、D-A
0〜D-A15はDRAMのアドレス線、D-DQ0〜D-DQ15はDRAMのI
/O線である。
【００７２】まず、最初に行われているリードアクセス
について説明する。アドレスA0〜A20が入力されるとMMU
回路は変換したアドレスを出力する。 ATD回路はアドレ
スA0〜A20とコマンド類(S-/CE1, S-CE2, S-/LB, S-/UB,
S-/OE, S-/WE)の変化を検知し、アドレスとコマンドが
確定するとパルスを出力する。このパルスをきっかけに
DRAMへバンクアクティブコマンドAが発行され、DRAMは
バンクアクティブ状態にされる。次に制御回路はS-/OE
信号の立ち下がりをきっかけにリードコマンドRを発行
する。DRAMから読み出されたデータはD-DQ0〜D-DQ15に
出力され、一旦R/WBUFFERを通してからI/O0〜I/O15へ出
力される。
【００７３】次のサイクルではライトアクセスの実行例
を示した。ライトアクセスの場合もリードアクセスと同
様にATD信号の立ち下がりをきっかけにバンクアクティ
ブコマンドAが発行される。その後、DTD回路がI/O0〜I/
O15とコマンド類(S-/CE1, S-CE2, S-/LB, S-/UB, S-/O
E, S-/WE)の変化を検知してパルスを出力し、このパル
スをきっかけにライトコマンドが実行される。書き込ま
れるデータはライトアクセスの終了を示すS-/WEの立ち
上がりで確定するため、ライトコマンドはS-/WEが立ち
上がるまで連続して発行される。これはライトサイクル
開始後に書込まれるデータが変化した場合にも対応する
ためである。図13に示した動作例では2回のライトコマ
ンドが連続して発行され、その後S-/WE信号の立ち上が
りにしたがってライトが終了し、プリチャージコマンド
が発行されている。
【００７４】以上説明した実施例によれば、SRAMインタ
ーフェイス方式を踏襲しながら安価な汎用DRAMを用いた
大容量メモリモジュールが実現出来る。本発明による制
御回路(CTL_LOGIC)ではDRAMが使用されているがDRAMに
必要なリフレッシュは制御回路(CTL_LOGIC)によって実
行されるためSRAMと同様にリフレッシュを考慮せずに使
用することが出来る。さらに、DRAMにおけるデータ保持
の二重化とリフレッシュを行うタイミングを調整するこ
とによりDRAMのリフレッシュをメモリモジュール外部か
ら隠蔽することが出来るため、本メモリモジュールにア
クセスする場合にリフレッシュを考慮してタイミングを
調整する必要は無い。従って従来のSRAMだけを用いたメ
モリモジュールと同様に使用することが出来るため、従
来システムを変更せずに大容量メモリモジュールを使用
することが出来る。
【００７５】<実施例2>図１４は本発明におけるメモリ
モジュールを構成するCHIP2の別の実施例を示したもの
である。
【００７６】本実施例におけるCHIP2(CTL_LOGIC)は制御
回路(CTL_LOGIC)から構成されており、 ATD、DTD、FIF
O、R/W BUFFER、A_CONT、INT、 TMP、RC、PM、CLK_GEN、
COM_GENによって構成される。図２に示したCHIP2とはSR
AM、アクセススイッチAS、MMUが内蔵されていない点が
異なる。したがって、全てのアクセスはDRAMに対して実
行される。以下でその動作を説明する。
【００７７】アドレストランジションディテクタ回路(A
TD)はアドレス信号とコマンド信号の変化を検出してパ
ルスを出力する。データトランジションディテクタ回路
(DTD)はデータ信号とコマンド信号の変化を検出してパ
ルスを出力する。R/W BUFFERはDRAMの読み出し、書込み
の為にデータを一時的に保持する。FIFOは先入れ先出し
のバッファ回路でDRAMへ書込みデータとそのアドレスを
一時的に保持する。INTはDRAMへの電源供給開始時にDRA
Mの初期化を行う。温度計測モジュール(TMP)は温度を検
出し、検出した温度に応じた信号をRCとA_CONTに出力す
る。RCはリフレッシュカウンタで、DRAMのリフレッシュ
間隔にあわせてリフレッシュを行うアドレスを生成す
る。また、温度計測モジュール(TMP)の出力信号によっ
て温度に応じたリフレッシュ間隔の変更を行う。パワー
モジュール(PM)はCHIP2の制御回路(CTL_LOGIC)と DRAM
への電源供給及び電源の制御を行う。クロックジェネレ
ータ(CLK_GEN)はクロックを生成し、DRAMと制御回路(CT
L_LOGIC)へ供給する。コマンドジェネレータ(COM_GEN)
はDRAMへのアクセスに必要なコマンドを生成する。アク
セスコントローラ(A_CONT)はCHIP2(CTL_LOGIC)全体動作
の制御と、DRAMへアクセスを行うためのアドレスを発生
する。
【００７８】CHIP2(CTL_LOGIC)には非同期SRAM方式でイ
ンターフェイスされる。外部から非同期SRAM方式で信号
が送られるとCHIP2はこれを変換してDRAMへアクセスを
行う。データ入出力やリフレッシュ動作をCHIP2が制御
する。
【００７９】DRAMへリードアクセスを行う場合について
制御回路の各ブロックの動作を以下に説明する。まず、
外部から入力されたアドレスとATDで検知されたコマン
ドがA_CONTに送られる。A_CONTは送られたアドレスとコ
マンドからDRAMへのアクセスの実行を判断し、COM_GEN
にDRAMへのコマンド発行を指示する。また、 A_CONTは
受け取ったアドレスをDRAM用に変換してDRAMへ出力す
る。 COM_GENはCLK_GENが生成したクロックに同期してD
RAMにコマンドを発行する。コマンドとアドレスを受け
取ったDRAMはデータを出力し、出力されたデータはR/W
BUFFERを介してI/O0〜I/O15へ転送されてリードアクセ
スが終了する。
【００８０】DRAMへライトアクセスを行う場合は、外部
から入力されたアドレスとATDで検知されたコマンド及
びDTDで検知されたコマンドとデータがA_CONTに送られ
る。A_CONTは送られたアドレスとコマンドからDRAMへの
アクセスの実行を判断し、COM_GENにDRAMへのコマンド
発行を指示する。やはり、 A_CONTは受け取ったアドレ
スをDRAM用に変換してDRAMへ出力する。 COM_GENはCLK_
GENが生成したクロックに同期してDRAMにコマンドを発
行する。書込まれるデータはI/O0〜I/O15から入力されR
/W BUFFERに一旦保持された後、DRAMに送られて書込み
が行われる。この他、書込みが行われたデータとアドレ
スはFIFOにも保持され、後でDRAMの別のバンクにも書込
みが行われる。なお、メモリへのアクセス以外の動作は
実施例1で説明したものと同様である。
【００８１】以上説明した実施例によれば、SRAM、アク
セススイッチASとMMUを内蔵せずより小さな面積でCHIP2
が構成できるため、安価に大容量メモリモジュールを実
現することが出来る。また、アクセススイッチASとMMU
の動作を介せずDRAMへアクセスを行うことが出来るため
より高速な大容量メモリモジュールが実現出来る。な
お、本実施例によるその他の効果は実施例1で既に説明
したものと同様である。
【００８２】＜実施例３＞図１５は本発明におけるメモ
リモジュールを構成するCHIP2及びCHIP3の第三の実施例
を示したものである。本実施例におけるCHIP4(DRAM+CTL
_LOGIC)は制御回路(CTL_LOGIC)とDRAMから構成されてお
り、 制御回路を構成するATD、DTD、FIFO、R/W BUFFE
R、A_CONT、INT、 TMP、RC、PM、CLK_GEN、COM_GENとDRA
Mとが1チップに集積されている。図14に示したCHIP2にD
RAMを混載した構成となっている。以下でその動作を説
明する。
【００８３】アドレストランジションディテクタ回路(A
TD)はアドレス信号とコマンド信号の変化を検出してパ
ルスを出力する。データトランジションディテクタ回路
(DTD)はデータ信号とコマンド信号の変化を検出してパ
ルスを出力する。R/W BUFFERはDRAMの読み出し、書込み
の為にデータを一時的に保持する。FIFOは先入れ先出し
のバッファ回路でDRAMへ書込みデータとそのアドレスを
一時的に保持する。イニシャル回路(INT)はDRAMへの電
源供給開始時にDRAMの初期化を行う。温度計測モジュー
ル(TMP)は温度を検出し、検出した温度に応じた信号を
リフレッシュカウンタ(RC)とアクセスコントローラ(A_C
ONT)に出力する。リフレッシュカウンタはDRAMのリフレ
ッシュ間隔にあわせてリフレッシュを行うアドレスを生
成する。また、温度計測モジュール(TMP)の出力信号に
よって温度に応じたリフレッシュ間隔の変更を行う。パ
ワーモジュール(PM)はCHIP４の制御回路(CTL_LOGIC)と
DRAMへの電源供給及び電源の制御を行う。クロックジェ
ネレータ(CLK_GEN)はクロックを生成し、DRAMと制御回
路(CTL_LOGIC)へ供給する。コマンドジェネレータ(COM_
GEN)はDRAMへのアクセスに必要なコマンドを生成する。
アクセスコントローラ(A_CONT)はCHIP4 (DRAM+CTL_LOGI
C)全体動作の制御と、DRAMへアクセスを行うためのアド
レスを発生する。CHIP４(DRAM+CTL_LOGIC)へメモリアク
セスを行うにはいわゆる非同期SRAM方式でインターフェ
イスする。外部から非同期SRAM方式で信号が送られると
制御回路はこれを変換してDRAMへアクセスを行う。
【００８４】DRAMへリードアクセスを行う場合について
制御回路の各ブロックの動作を以下に説明する。まず、
外部から入力されたアドレスがA_CONTに送られる。アド
レスの変化とコマンド信号がATDで検知され、ATDはパル
スをA_CONTへ出力する。A_CONTは送られたアドレスとコ
マンドからDRAMへのアクセスの実行を判断し、COM_GEN
にDRAMへのコマンド発行を指示する。また、A_CONTは受
け取ったアドレスをDRAM用に変換してDRAMへ出力する。
COM_GENはCLK_GENが生成したクロックに同期してDRAM
にコマンドを発行する。コマンドとアドレスを受け取っ
たDRAMはデータを出力し、出力されたデータはR/W BUFF
ERを介してI/O0〜I/O15へ転送されてリードアクセスが
終了する。
【００８５】次にDRAMへライトアクセスを行う場合につ
いて説明する。外部から入力されたアドレスとATDで検
知されたコマンド及びDTDで検知されたコマンドとデー
タがA_CONTに送られる。 A_CONTは送られたアドレスと
コマンドからDRAMへのアクセスの実行を判断し、COM_GE
NにDRAMへのコマンド発行を指示する。また、 A_CONTは
受け取ったアドレスをDRAM用に変換してDRAMへ出力す
る。 COM_GENはCLK_GENが生成したクロックに同期してD
RAMにコマンドを発行する。書込まれるデータはI/O0〜I
/O15から入力されR/W BUFFERに一旦保持された後、DRAM
に送られて書込みが行われる。この他、このように書込
みが行われたデータとアドレスはFIFOにも保持され、後
でDRAMの別のバンクにも書込みが行われる。
【００８６】DRAMへ供給される電源はパワーモジュール
(PM)によって制御される。メモリモジュールが実装され
た機器は動作状態に応じて消費電流を削減したい場合が
ある。そのような場合にはパワーモジュールはコマンド
信号PSに従ってリフレッシュカウンタが行うリフレッシ
ュを停止させてDRAMのリフレッシュに必要な電力を削減
することが出来る。
【００８７】さらに消費電力を削減したい場合にはCHIP
4内部においてDRAMへ供給する電源を切断すればよい。
この場合にはパワーモジュールは機器が出力するコマン
ド信号PSにしたがってDRAMへ供給されるD-VCCへの電力
供給を停止する。
【００８８】この上、一段と消費電力を削減したい場合
はパワーモジュールがコマンド信号PSにしたがってCHIP
4(DRAM+CTL_LOGIC)のうちDRAMへのメモリアクセスに関
与する部分への電源供給を停止すれば良い。この状態で
は例えば、CHIP4(DRAM+CTL_LOGIC)のうちATDだけに電源
を接続して待機状態とすることが可能である。なお、こ
れ以外の動作は実施例1で説明したものと同様である。
【００８９】以上説明した実施例によれば、SRAMインタ
ーフェイス方式を踏襲しながらDRAMを用いた大容量メモ
リモジュールが実現出来る。本発明による効果は既に実
施例1で説明したものに加えて次のようなものがある。
【００９０】本実施例によれば、メモリモジュールの部
品点数を削減してモジュールの組立工程を簡略化しコス
トを低減することが出来る。さらに、本実施例はメモリ
モジュールとして用いる他に、単体で大容量SRAMとして
使用することも出来る。SRAMインターフェイス方式を踏
襲しながら安価なDRAMを用いることによってより小さな
面積で大容量SRAM互換チップが実現出来る ＜実施例４＞図１６は本発明におけるメモリモジュール
の第四の実施例を示したものである。図１６(A)には上
面図、図１６(B)には断面図を示した。本メモリモジュ
ールはボールグリッドアレイ(BGA)によって装置に実装
する基盤(例えばガラスエポキシ基板でできたプリント
回路ボードPCB)上にCHIP1(FLASH)とCHIP3(DRAM)が搭載
されている。とくに制限されないが、CHIP3にはいわゆ
るチップの中央に信号及び電源パッド列が１列に並ぶ汎
用DRAMのベアチップが使用されている。CHIP1(FLASH)の
上面にはさらに CHIP2 (SRAM+CTL_LOGIC)が搭載されて
いる。CHIP1と基盤上のボンディングパットはボンディ
ングワイヤ(PATH1)で接続され、CHIP2と基盤上のボンデ
ィングパットはボンディングワイヤ(PATH2)で接続され
ている。CHIP3は基盤上のボンディングパッドとボンデ
ィングワイヤ(PATH3)で接続される他、CHIP2とボンディ
ングワイヤ(PATH4)でも接続される。チップの搭載され
た基盤上面は封止物となるレジン樹脂によりモールドが
行われて各チップと接続配線を保護する。なお、さらに
その上から金属、セラミック、あるいは樹脂のカバー(C
OVER)を使用しても良い。
【００９１】本発明による実施例ではCHIP1上にCHIP2を
搭載することができるため実装面積の小さなメモリモジ
ュールを構成することが出来る。また、各チップを近接
して配置することが出来るため、チップ間配線長を短く
することが出来る。チップ間の配線及び各チップと基盤
間の配線をボンディングワイヤ方式で統一することによ
って少ない工程数でメモリモジュールを製造することが
出来る。さらにチップ間をボンディングワイヤで直接配
線することによって基盤上のボンディングパット数とボ
ンディングワイヤの本数を削減して少ない工程数でメモ
リモジュールを製造することが出来る。大量に量産され
る汎用DRAMのベアチップを用いることができるため、メ
モリモジュールを安価に安定供給することが出来る。樹
脂のカバーを使用した場合にはより強靭なメモリモジュ
ールを構成することが出来る。セラミックや金属のカバ
ーを使用した場合には強度のほか、放熱性やシールド効
果に優れたメモリモジュールを構成することが出来る。
【００９２】図１７は本発明におけるメモリモジュール
の図１６の変形例である。図１７(A)には上面図、図１
７(B)には断面図を示した。この例ではCHIP3 (DRAM)の
基盤への実装及び配線にボールグリッドアレイ(BGA)が
用いられている。この半導体チップの回路形成面を下に
して半田バンプに代表される金属バンプを介して接続す
る方法はフェースダウンとも呼ばれる。この実装方法に
よってCHIP3と基盤間及びCHIP2とのボンディングが不要
となりボンディング配線の本数を削減することが出来る
ため組立工数を削減出来る上、より信頼性の高いメモリ
モジュールが実現できる。
【００９３】図１８は本発明におけるメモリモジュール
の図１６の変形例である。図１８(A)には上面図、図１
８(B)には断面図を示した。この例ではCHIP1 (FLASH)
の基盤への実装及び配線にボールグリッドアレイ(BGA)
が用いられている。さらにCHIP1上に搭載されたCHIP2と
基盤間の配線にはPATH5が用いられ、CHIP2とCHIP3との
配線にはPATH6が用いられている。この実装方法によっ
てCHIP1と基盤間のボンディングが不要となり配線本数
を削減することが出来るため組立工数を削減出来る上、
より信頼性の高いメモリモジュールが実現できる。ま
た、CHIP1から基盤への配線が無いため高低差の大きなC
HIP2から基盤への配線PATH5を低い配線密度で容易に行
うことが出来る。PATH6も同様に配線の密度が下がる
他、CHIP3の上面への配線のため高低差が緩和され、ボ
ンディングを容易に行うことが出来る。
【００９４】図１９は本発明におけるメモリモジュール
の図１６変形例である。図１９(A)には上面図、図１９
(B)には断面図を示した。この例ではCHIP1とCHIP3の基
盤への実装にボールグリッドアレイが用いられている。
ボンディング配線はCHIP２と基盤間だけ行えば良いので
配線本数を削減することにより信頼性の高いメモリモジ
ュールが実現できる。また、CHIP1から基盤への配線が
無いためCHIP2への配線であるPATH5は配線の密度を下げ
ることが可能となりボンディング工程を容易化すること
が出来る。
【００９５】図２０は本発明におけるメモリモジュール
の図１６の変形例である。図２０(A)には上面図、図２
０(B)には断面図を示した。この例ではボールグリッド
アレイで基盤に実装されたCHIP3の上にCHIP1が搭載さ
れ、さらにその上にCHIP2が搭載されている。最上位に
搭載されたCHIP2とCHIP1との配線はPATH7によって行わ
れる。またCHIP2と基盤との配線にはPATH8が用いられ
る。この実装方法によって3チップを積層することが出
来るため、メモリモジュールの実装面積を小さくするこ
とが出来る。CHIP2と基盤間の接続は配線PATH8を用いる
ほかに配線PATH5と配線PATH7を用いて信号を中継して接
続することも出来る。中継して配線する方法を特にCHIP
1とCHIP2に共通に使用される信号の配線に用いた場合に
は配線本数が削減できるためボンディング工程を簡略化
できる。
【００９６】図２１は本発明におけるメモリモジュール
の図１６の変形例である。図２１(A)には上面図、図２
１(B)には断面図を示した。この例ではCHIP3がボールグ
リッドアレイによって基盤上に搭載されて、さらにその
上にCHIP1とCHIP2が搭載されている。CHIP1とCHIP2の間
の配線にはPATH9が用いられている。また、CHIP1及びCH
IP2上にあってモジュールの中心側に配置されたボンデ
ィングパットから基盤への配線にはPATH10が用いられて
いる。
【００９７】本実装方法は特にCHIP3の面積が大きい場
合にはモジュールの実装面積を小さくする上で有効であ
る。CHIP3をBGAで接続しているためボンディングによる
配線の密度を下げられるため配線工程を簡易にすること
が出来る。また、同じCHIP3上に搭載されたCHIP1とCHIP
2はボンディングパットの高さをそろえやすく、CHIP1と
CHIP2の間の配線PATH9は簡易に行えるため配線工程を簡
易に行うことが出来る。配線PATH10によってCHIP1及びC
HIP2上でモジュールの中心側に配置された配線パットと
基盤間の配線を行うことが出来る。また、CHIP3の同一
面上にCHIP１とCHIP2を配置することによってモジュー
ルの高さが均一になるためより強固な封止体とすること
が出来る。
【００９８】図２２は本発明におけるメモリモジュール
の図１６の変形例である。図２２(A)には上面図、図２
２(B)には断面図を示した。この例ではCHIP1がボールグ
リッドアレイによって基盤上に搭載されて、さらにその
上にCHIP2とCHIP3が搭載されている。配線PATH11によっ
てLOC形式のCHIP3とCHIP2の間の配線を行うことが出来
る。
【００９９】本実装方法は特にCHIP1の面積が大きい場
合にモジュールの実装面積を小さくする上で有効であ
る。 CHIP1をBGAで接続しているためボンディングによ
る配線の密度を下げられるため配線工程を簡易にするこ
とが出来る。また、同じCHIP1上に搭載されたCHIP3とCH
IP2はボンディングパットの高さをそろえやすく、LOC形
式のCHIP3とCHIP2の間の配線PATH11は簡易に行える。配
線PATH11によってCHIP2上でモジュールの中心側に配置
された配線パットとCHIP3の間の配線を行うことが出来
る。また、CHIP3の同一面上にCHIP１とCHIP2を配置する
ことによってモジュールの高さが均一になるためより強
固な封止体とすることが出来る。
【０１００】図２３は本発明におけるメモリモジュール
の第四の実施例を示したものである。図２３(A)には上
面図、図２３(B)には断面図を示した。この例ではまずC
HIP1が基盤上に搭載されて、さらにその上にCHIP2とCHI
P3が搭載されている。配線PATH12によってCHIP1とCHIP2
の間の配線を行うことが出来る。
【０１０１】本実装方法は特にCHIP1の面積が大きい場
合にモジュールの実装面積を小さくする上で有効であ
る。 配線はすべてボンディングに統一されており、基
盤の製作工程が簡易になる。また、同じCHIP1上に搭載
されたCHIP3とCHIP2はボンディングパットの高さをそろ
えやすく、CHIP3とCHIP2の間の配線は簡易に行える。配
線PATH12によってCHIP1とCHIP2の間の配線を行うことが
出来る。特にCHIP1とCHIP2に共通に使用される信号の配
線に用いた場合にはそれぞれの配線を基盤から接続する
場合に比べて配線本数が削減できるためボンディング工
程を簡略化できる。また、CHIP3の同一面上にCHIP１とC
HIP2を配置することによってモジュールの高さが均一に
なるためより強固な封止体とすることが出来る。
【０１０２】
【発明の効果】以上説明したように本発明によって得ら
れる効果は以下の通りである。第一にDRAMへのアクセス
をコントローラで制御することによって外部からリフレ
ッシュを行う必要の無い大容量メモリが実現される。第
二にデータ保持領域とワークエリアを設定してそれぞれ
電源制御を行うことによってデータ保持電流の少ないメ
モリモジュールが実現される。第三に複数の半導体チッ
プを一つの封止体に実装することによって実装面積の小
さなメモリモジュールを提供できる。
【図面の簡単な説明】
【図１】本発明を適用したメモリモジュールの構成図で
ある。
【図２】図1のCHIP2の一例を示すブロック図である。
【図３】本発明を適用したメモリモジュールのアドレス
マップの一例を示す説明図である。
【図４】本発明を適用したメモリモジュールのアドレス
マップの一例を示す説明図である。
【図５】図2のATD回路又はDTD回路の構成例である。
【図６】DRAMのリフレッシュ方式の一例を示す説明図で
ある。
【図７】DRAMへアクセスを行った場合の処理の流れを示
すフローチャートである。
【図８】REF期間中のDRAMのバンクにおける動作の流れ
を示すフローチャートである。
【図９】DRAMへのアクセスとリフレッシュを両立して行
う様子を説明する説明図である。
【図１０】フラッシュメモリの一構成例を示すブロック
図である。
【図１１】SRAMの一構成例を示すブロック図である。
【図１２】DRAMの一構成例を示すブロック図である。
【図１３】本発明を適用したメモリモジュールのタイミ
ングチャートの一例である。
【図１４】図1におけるCHIP2の一構成例を示すブロック
図である。
【図１５】本発明によるDRAMを利用した非同期SRAMイン
ターフェイス方式の大容量メモリの実施例である。
【図１６】本発明によるメモリモジュールの実装形態の
一例である。
【図１７】本発明によるメモリモジュールの実装形態の
一例である。
【図１８】本発明によるメモリモジュールの実装形態の
一例である。
【図１９】本発明によるメモリモジュールの実装形態の
一例である。
【図２０】本発明によるメモリモジュールの実装形態の
一例である。
【図２１】本発明によるメモリモジュールの実装形態の
一例である。
【図２２】本発明によるメモリモジュールの実装形態の
一例である。
【図２３】本発明によるメモリモジュールの実装形態の
一例である。
【符号の説明】
CHIP1…不揮発性メモリ、 CHIP2…制御回路(CTL_LOGI
C)またはスタティックランダムアクセスメモリ(SRAM)と
制御回路(CTL_LOGIC)が集積された半導体チップ、 CHI
P3…ダイナミックランダムアクセスメモリ(DRAM)、 CH
IP4…ダイナミックランダムアクセスメモリ(DRAM)と制
御回路(CTL_LOGIC)が集積された半導体チップ、 A0〜A
20…アドレス信号、 S-/CE1…CHIP2のチップイネーブ
ル信号、S-CE2…CHIP2のチップイネーブル信号、 S-/E
…CHIP2のアウトプットイネーブル信号、 S-/WE…CHIP
2のライトイネーブル信号、 S-/LB…CHIP2のロアーバ
イト選択信号、 S-/UB…CHIP2のアッパーバイト選択信
号、 F-/WE…CHIP1のライトイネーブル信号、 F-/RP
…CHIP1リセット/ディープパワーダウン信号、 F-/WP
…CHIP1ライトプロテクト信号、 F-RDY/BUSY…CHIP1レ
ディ/ビジィアウトプット信号、 F-/CE…CHIP1チップ
イネーブル信号、 F-/OE…CHIP1アウトプットイネーブ
ル信号、 F-VCC…CHIP1の電源、 F-VSS…CHIP1グラウ
ンド、 S-VCC…CHIP2の電源、 S-VSS…CHIP2のグラウ
ンド、 L-VCC…CHIP2の電源、 L-VSS…CHIP2グラウン
ド、 PS…パワー制御信号、 I/O0〜I/O15…データ入
出力、D-CLK…CHIP3のクロック、 D-A0〜D-A13…CHIP3
のアドレス信号、 D-CKE…CHIP3のクロックイネーブル
信号、 D-/CS…CHIP3のチップセレクト信号、 D-/RAS
…CHIP3のロウアドレスストローブ信号、 D-/CAS…CHI
P3のカラムアドレスストローブ信号、 D-/WE…CHIP3の
ライトイネーブル信号、 D-DQMU/DQML…CHIP3のインプ
ット/アウトプットマスク信号、 D-DQ0〜D-DQ15…CHIP
3のデータ入出力、 D-VCC…CHIP3の電源、 D-VSS…CH
IP3のグラウンド、 D-VCCQ…CHIP3のI/O用電源、 D-V
SSQ…CHIP3のI/O用グラウンド、 AS…アクセススイッ
チ回路、SRAM…スタティックランダムアクセスメモリ、
ATD…アドレストランジションディテクタ、 DTD…デ
ータトランジションディテクタ、 MMU…メモリマネー
ジメントユニット、 FIFO…ファーストインファースト
アウト(メモリ)、 R/WBUFFER リード/ライトバッフ
ァ、 INT…初期化回路、 TMP…温度測定モジュール、
RC…リフレッシュカウンタ、 PM…パワーマネージメ
ントモジュール、A_CONTアクセスコントローラ、 CLK_
GEN…クロックジェネレータ、 COM_GEN…コマンドジェ
ネレータ、 S-CS…SRAM用チップセレクト信号の総称、
F-CS…不揮発メモリ用チップセレクト信号の総称、
SHADOW…シャドウ領域、 /ΦA0…ATD回路によるアドレ
ス変化検出信号、 /ΦAN ATD回路によるアドレス変化
検出信号、 /ΦATD…ATD回路出力信号、 D1…ディレ
イエレメント、 D2…ディレイエレメント、 WORK…ワ
ーク期間、 REF…リフレッシュ期間、 PCB…プリント
回路基板、 COVER…モジュールの封止カバー、 PATH1
…PCBとCHIP1を接続するボンディング配線、 PATH2…P
CBとCHIP1上に搭載されたCHIP2とを接続するボンディン
グ配線、 PATH3…PCBとCHIP3を接続するボンディング
配線、 PATH4…CHIP3とCHIP1上に搭載されたCHIP2とを
接続するボンディング配線、 PATH5…PCBとBGAによっ
て配置されたCHIP1上に搭載されたCHIP2とを接続するボ
ンディング配線、 PATH6…CHIP3とBGAによって配置さ
れたCHIP1上に搭載されたCHIP2とを接続するボンディン
グ配線、 PATH7…BGAによって配置されたCHIP3上に搭
載されたCHIP1とさらにその上に搭載されたCHIP2とを接
続するボンディング配線、PATH8…BGAによって配置され
たCHIP3上に搭載されたCHIP1の上に搭載されたCHIP2とP
CBとを接続するボンディング配線 、 PATH9…BGAによ
って配置されたCHIP3上に搭載されたCHIP1と同じくCHIP
2とを接続するボンディング配線、 PATH10…BGAによっ
て配置されたCHIP3上に搭載されたCHIP2において、モジ
ュールの中心側に配置されたボンディングパットとPCB
とを接続するボンディング配線、 PATH11…BGAによっ
て配置されたCHIP1上に搭載されたCHIP2と同じくCHIP3
とを接続するボンディング配線で、CHIP3がLOC形式のボ
ンディングパット配置のもの、PATH12…CHIP1とCHIP1上
に搭載されたCHIP2を接続するボンディング配線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 16/04 Ｇ１１Ｃ 11/34 ３７１Ｋ Ｈ０１Ｌ 25/04 17/00 ６２５ 25/18 Ｈ０１Ｌ 25/04 Ｚ 25/065 25/08 Ｚ 25/07 (72)発明者 齊藤 良和 東京都小平市上水本町五丁目20番１号 株 式会社日立製作半導体グル−プ内 Ｆターム(参考） 5B015 HH01 HH03 HH04 JJ03 JJ05 JJ07 JJ31 JJ32 JJ35 JJ36 PP01 PP03 PP06 PP07 PP08 5B024 AA01 AA07 CA16 CA21 DA08 DA18 5B025 AC05 AE00 AE06 AF04

Claims (33)

    【特許請求の範囲】
  1. 【請求項１】第１キャパシタと第１ＭＩＳＦＥＴをそれ
    ぞれに持つ複数の第１メモリセルを含む第１メモリブロ
    ックと、第２キャパシタと第２ＭＩＳＦＥＴをそれぞれ
    に持つ複数の第２メモリセルを含む第２メモリブロック
    と、前記第１及び第２メモリブロックで共用されるコマ
    ンド信号入力のための第１ノード、アドレス信号入力の
    ための第２ノード、及びデータ入出力のための第３ノー
    ドとを有するメモリと、 前記メモリに対するコマンド信号を出力するためのに設
    けられ前記メモリの前記第１ノードに結合される第４ノ
    ードと、前記メモリに対するアドレスを出力するために
    設けられ前記第２ノードに結合される第５ノードと、前
    記第３ノードに結合される第６ノードと、アクセス要求
    信号を受けるための第７ノードと、アクセスアドレスを
    受けるための第８ノードとを有するメモリコントローラ
    とを備え、 前記メモリコントローラは、第１期間において前記第８
    ノードに第１アクセスアドレスが入力された際には前記
    メモリの前記第１メモリブロックに対するコマンド信号
    及び第１アドレスを前記第４及び第５ノードから出力す
    るとともに、第２期間において前記第８ノードに前記第
    １アクセスアドレスが入力された際には前記メモリの前
    記第２メモリブロックに対するコマンド信号及び前記第
    １アドレスを前記第４及び第５ノードから出力すること
    を特徴とする半導体装置。
  2. 【請求項２】請求項１において、 前記第１期間において、前記メモリコントローラは、前
    記第１メモリブロックに対して前記第１アクセスアドレ
    スに対応する第１メモリセルに対する読み出しまたは書
    込コマンド信号を前記第４ノードから出力可能とされる
    ともに、前記第２メモリブロックの前記第２メモリセル
    に対するリフレッシュを行うためのリフレッシュコマン
    ド信号を前記第４ノードから出力し、 前記第２期間において、前記メモリコントローラは、前
    記第１メモリブロックの前記第１メモリセルに対するリ
    フレッシュを行うためのリフレッシュコマンド信号を前
    記第４ノードから出力するとともに、前記第２メモリブ
    ロックに対して前記第１アクセスアドレスに対応する第
    ２メモリセルに対する読み出しまたは書込コマンド信号
    を前記第４ノードから出力可能とされることを特徴とす
    る半導体装置。
  3. 【請求項３】請求項２において、前記第１メモリブロッ
    クと前記第２メモリブロックとは同じ情報を重複して記
    憶する期間を有することを特徴とする半導体装置。
  4. 【請求項４】請求項２において、前記第１期間におい
    て、前記メモリコントローラは、前記第１メモリブロッ
    クにデータ書込が起きた場合には、当該書込データは所
    定の手順で前記第２メモリブロックの対応するアドレス
    の前記第２メモリセルに転写されることを特徴とする半
    導体装置。
  5. 【請求項５】請求項２において、 前記メモリコントローラは、前記第１期間と前記第２期
    間とは交互に時分割で発生することを特徴とする半導体
    装置。
  6. 【請求項６】請求項１において、 前記半導体装置は、前記第１メモリブロックに対する読
    出し／書込み許容期間であるとともに前記第２メモリブ
    ロックに対するリフレッシュ期間となる前記第１期間
    と、前記第１メモリブロックに対するリフレッシュ期間
    となるとともに前記第２メモリブロックに対する読出し
    ／書込み許容期間である前記第２期間とを交互に繰り返
    すことを特徴とする半導体装置。
  7. 【請求項７】請求項１において、 前記メモリコントローラは、書込データを保持するため
    のバッファメモリを更に有し、 前記第１期間において前記メモリコントローラが第１ア
    クセスアドレスとともにデータ書込みのアクセス要求信
    号を受けた場合であって、前記メモリコントローラは第
    １メモリブロックに対する書込コマンド、前記第１アド
    レス、及び書込データを前記第４、第５、および第６ノ
    ードから出力し、しかる後に第２メモリブロックに対す
    る書込コマンド、及び前記第１アドレスを前記第４、及
    び第５ノードから出力する共に、前記バッファメモリに
    保持された書込データを前記第６ノードから出力するこ
    とを特徴とする半導体装置。
  8. 【請求項８】請求項１において、 前記メモリコントローラの前記第８ノードに入力される
    アクセス要求のサイクル時間は、前記メモリコントロー
    ラが前記第４ノードから出力するコマンド信号のサイク
    ル時間より長いことを特徴とする半導体装置。
  9. 【請求項９】請求項１において、 前記メモリコントローラは、リフレッシュ制御回路と、
    アクセス優先判定回路と、書込データを保持するための
    バッファメモリとをさらに有し、 前記第１期間において、前記アクセス優先判定回路は、
    前記リフレッシュ制御回路が発生する前記第２メモリブ
    ロックに対するリフレッシュ要求を第１優先とし、前記
    バッファメモリに書込みデータが保持されている場合に
    前記バッファメモリの書込みデータの転写のための前記
    第２メモリブロックに対する書込コマンドの発行を第２
    優先とすることを特徴とする半導体装置。
  10. 【請求項１０】請求項１において、 前記メモリは第１半導体チップ上に形成され、前記メモ
    リコントローラは第２半導体チップ上に形成され、 前記半導体装置は、前記第１及び第２半導体チップが内
    部に含まれる封止体をさらに有し、 前記封止体は、前記第１及び第２半導体チップと電気的
    接続をするための複数の第１電極と、前記複数の第１電
    極に接続され前記封止体の外部に対して電気的接続をす
    るための複数の第２電極とを有することを特徴とする半
    導体装置。
  11. 【請求項１１】請求項１０において、前記封止体は基板
    を含み、 前記第１電極は前記基板の第１主面に設けられるととも
    に、前記第１及び第２半導体チップは前記第１主面に搭
    載され、 前記基板の前記第１主面は封止物で覆われ、 前記第２電極は前記基板の前記第１主面に対して対向す
    る側に設けられた第２主面に形成されることを特徴とす
    る半導体装置。
  12. 【請求項１２】請求項１１において、前記封止物はレジ
    ン樹脂であることを特徴とする半導体装置。
  13. 【請求項１３】請求項１において、 前記半導体装置は、フラッシュメモリが形成された第１
    半導体チップと、スタティック・ランダム・アクセスメ
    モリ（ＳＲＡＭ）と前記メモリコントローラが形成され
    た第２半導体チップと、前記メモリが形成される前記第
    ３半導体チップとが内部に含まれる封止体を有し、 前記封止体は、前記第１から第３チップがその第１主面
    に搭載された基板を含み、 前記基板は、前記第１主面に設けられ前記第１から第３
    半導体チップと電気的接続をするための複数の第１電極
    と、前記複数の第１電極に接続され前記封止体の外部に
    対して電気的接続をするための複数の第２電極とを有す
    ることを特徴とする半導体装置。
  14. 【請求項１４】請求項１３において、前記複数の第２電
    極は、前記フラッシュメモリと前記スタティック・ラン
    ダム・アクセスメモリ（ＳＲＡＭ）に対して共通に設け
    られた複数のアドレス信号端子と、前記フラッシュメモ
    リのアクセス制御のための複数の第１制御信号端子と、
    前記スタティック・ランダム・アクセスメモリ（ＳＲＡ
    Ｍ）のアクセス制御のための複数の第２制御信号端子
    と、前記第１から第３半導体チップに対する複数の電源
    端子とを含み、 前記第３半導体チップの前記メモリの第１から第３ノー
    ドは前記第３半導体チップ上に設けられるとともに、前
    記第２半導体チップの前記メモリコントローラの第４か
    ら第６ノードは前記第２半導体チップ上に設けられ、前
    記第１から第３ノードと前記第４から第６ノードは前記
    第１主面上の前記複数の第１電極の所定のものを介して
    接続されることを特徴とする半導体装置。
  15. 【請求項１５】請求項１４において、前記複数の第２電
    極は、前記第３半導体チップの前記メモリの機能テスト
    のためのテスト端子を更に含むことを特徴とする半導体
    装置。
  16. 【請求項１６】請求項１４において、前記半導体装置
    は、前記複数の第２電極から前記第３半導体チップの前
    記メモリに対するリフレッシュ制御コマンドの投入が不
    要とされることを特徴とする半導体装置。
  17. 【請求項１７】請求項１４において、前記第３半導体チ
    ップの前記メモリは、複数のメモリバンクを有し、クロ
    ックに同期したコマンドにより読出し／書込みを行うダ
    イナミック・ランダムアクセス・メモリ（ＤＲＡＭ）で
    あることを特徴とする半導体装置。
  18. 【請求項１８】請求項１において、前記第３半導体チッ
    プの前記メモリは、複数のメモリバンクを有し、クロッ
    クに同期したコマンドにより読出し／書込みを行うダイ
    ナミック・ランダムアクセス・メモリ（ＤＲＡＭ）であ
    ることを特徴とする半導体装置。
  19. 【請求項１９】請求項１８において、前記ダイナミック
    ・ランダムアクセス・メモリ（ＤＲＡＭ）チップは、複
    数のメモリバンクとして４個のメモリバンクを有し、２
    個の前記メモリバンクが前記第１メモリブロックに割り
    当てられるとともに、残る２個の前記メモリバンクが前
    記第２メモリブロックに割り当てられることを特徴とす
    る半導体装置。
  20. 【請求項２０】複数のメモリバンクを有し、クロックに
    同期したコマンドにより読出し／書込みを行うダイナミ
    ック・ランダムアクセス・メモリ（ＤＲＡＭ）を含む半
    導体装置の動作方法であって、 前記複数のメモリバンクを同じメモリ容量を持つ第１メ
    モリブロックと第２メモリブロックとに割り当ててると
    ともに、前記半導体装置に対するアクセスを第１期間と
    第２期間が交互に起こるように割り当て、 前記第１期間において、前記ＤＲＡＭに対する読み出し
    ／書き込みコマンドは前記第１メモリブロックに対して
    実行するとともに、前記第２メモリブロックはリフレッ
    シュを優先して実行し、 前記第２期間において、前記ＤＲＡＭに対する読み出し
    ／書き込みコマンドは前記第２メモリブロックに対して
    実行するとともに、前記第１メモリブロックはリフレッ
    シュを優先して実行することを特徴とする半導体装置の
    動作方法。
  21. 【請求項２１】請求項２０において、 前記第１期間において、前記第２メモリブロックはリフ
    レッシュを優先して実行しし、その後に前記第１メモリ
    ブロックに対して書き込みコマンドが発行されたいた場
    合には同じデータを前記第２メモリブロックの対応する
    アドレスに書き込むコマンドを実行し、 前記第２期間において、前記第１メモリブロックはリフ
    レッシュを優先して実行しし、その後に前記第２メモリ
    ブロックに対して書き込みコマンドが発行されたいた場
    合には同じデータを前記第１メモリブロックの対応する
    アドレスに書き込むコマンドを実行することを特徴とす
    る半導体装置の動作方法。
  22. 【請求項２２】フラッシュメモリが形成された第１半導
    体チップと、 スタティック・ランダム・アクセスメモリ（ＳＲＡＭ）
    が形成された第２半導体チップと、 複数のメモリバンクを有し、クロックに同期したコマン
    ドにより読出し／書込みを行うダイナミック・ランダム
    アクセス・メモリ（ＤＲＡＭ）を含む第３半導体チップ
    と、 前記第１から第３半導体チップとが内部に含まれる封止
    体とを有し、 前記封止体は、前記第１から第３半導体チップと電気的
    接続をするための複数の第１電極と、前記複数の第１電
    極に接続され前記封止体の外部に対して電気的接続をす
    るための複数の第２電極とを有することを特徴とする半
    導体装置。
  23. 【請求項２３】請求項２２において、 前記封止体はその第１主面に前記複数の第１電極が設け
    られ前記第１主面に対向する第２主面に前記複数の第２
    電極が設けられた基板を含み、 前記第１チップと前記第３チップは、前記基板の前記第
    １主面上に並んで搭載され、 前記第２チップは前記第１チップの上に搭載されること
    を特徴とする半導体装置。
  24. 【請求項２４】請求項２３において、 前記第１から第３チップと前記複数の第１電極との間の
    接続はボンディングワイヤを介して形成されることを特
    徴とする半導体そうち。
  25. 【請求項２５】請求項２３において、 前記第１チップ及び第３チップの少なくとの一つと前記
    複数の第１電極との間の接続は半田バンプを介したフェ
    ースダウンボンディングによって形成されることを特徴
    とする半導体装置。
  26. 【請求項２６】請求項２２において、 前記封止体はその第１主面に前記複数の第１電極が設け
    られ前記第１主面に対向する第２主面に前記複数の第２
    電極が設けられた基板を含み、 前記前記第３チップは、前記基板の前記第１主面上に搭
    載され、 前記第１チップ及び第２チップは前記第３チップの上に
    搭載されることを特徴とする半導体装置。
  27. 【請求項２７】請求項２６において、前記第２チップ
    は、前記第１チップの上に搭載されることを特徴とする
    半導体装置。
  28. 【請求項２８】請求項２２において、前記複数の第２電
    極は、前記フラッシュメモリと前記スタティック・ラン
    ダム・アクセスメモリ（ＳＲＡＭ）に対して共通に設け
    られた複数のアドレス信号端子と、前記フラッシュメモ
    リのアクセス制御のための複数の第１制御信号端子と、
    前記スタティック・ランダム・アクセスメモリ（ＳＲＡ
    Ｍ）のアクセス制御のための複数の第２制御信号端子
    と、前記第１から第３半導体チップに対する複数の電源
    端子とを含み、 前記第３半導体チップは、前記ダイナミック・ランダム
    アクセス・メモリ（ＤＲＡＭ）に対して設けられた、コ
    マンド信号入力のための第１ノード、アドレス信号入力
    のための第２ノード、及びデータ入出力のための第３ノ
    ードとを有し、 前記第２半導体チップは、前記メモリに対するコマンド
    信号を出力するための第４ノードと、前記メモリに対す
    るアドレスを出力するための第５ノードと、第６ノード
    とを含むメモリコントローラを更に有し、 前記第１から第３ノードと前記第４から第６ノードとは
    前記第１主面上の前記複数の第１電極の所定のものを介
    して接続されることを特徴とする半導体装置。
  29. 【請求項２９】請求項２２において、前記複数の第２電
    極は、前記フラッシュメモリと前記スタティック・ラン
    ダム・アクセスメモリ（ＳＲＡＭ）に対して共通に設け
    られた複数のアドレス信号端子と、前記フラッシュメモ
    リのアクセス制御のための複数の第１制御信号端子と、
    前記スタティック・ランダム・アクセスメモリ（ＳＲＡ
    Ｍ）のアクセス制御のための複数の第２制御信号端子
    と、前記第１から第３半導体チップに対する複数の電源
    端子とを含むことを特徴とする半導体装置。
  30. 【請求項３０】請求項２９において、前記複数の第２電
    極は、前記第３半導体チップの前記メモリの機能テスト
    のためのテスト端子を更に含むことを特徴とする半導体
    装置。
  31. 【請求項３１】請求項２９において、前記半導体装置
    は、前記複数の第２電極から前記第３半導体チップの前
    記ダイナミック・ランダムアクセス・メモリ（ＤＲＡ
    Ｍ）に対するリフレッシュ制御コマンドの投入が不要と
    されることを特徴とする半導体装置。
  32. 【請求項３２】請求項２２において、前記ダイナミック
    ・ランダムアクセス・メモリ（ＤＲＡＭ）はシンクロナ
    スＤＲＡＭであることを特徴とする半導体装置。
  33. 【請求項３３】請求項３２において、前記シンクロナス
    ＤＲＡＭは、４個のメモリバンクを有し、２個の前記メ
    モリバンクが第１メモリブロックに割り当てられるとと
    もに、残る２個の前記メモリバンクが第２メモリブロッ
    クに割り当てられることを特徴とする半導体装置。
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