JP4922860B2 - 半導体装置 - Google Patents
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Description
このデータ転送が終了した時点で、メモリマネージメント回路MUは、不揮発性メモリチップFLASHからダイナミックランダムアクセスメモリDRAMへ転送されたデータのアドレスに対応したアドレス管理情報を更新する。また、ステータスバッファSTBufへデータ転送の完了を示す転送完了フラグが書き込まれる(図4 Step8)。
リフレッシュ制御回路RFBからのリフレッシュ要求が、NOR型フラッシュメモリインターフェースNOR IFからのランダム読み出しアクセスが開始される以前に生じた場合は、リフレッシュ動作を先に行い、
リフレッシュ制御回路RFBからのリフレッシュ要求が、NOR型フラッシュメモリインターフェースNOR IFからのランダム読み出しアクセスが開始と同時あるいはそれ以降に生じた場合は読出し動作を先に行い、その後リフレッシュ動作を行う。
ダイナミックランダムアクセスメモリ制御回路Dconは、先ず、ダイナミックランダムアクセスメモリDRAMのへアクティブ命令(Ba0)、書き込み命令(Wt0)、プリチャージ命令(Pre0)を発行し、次に、アクティブ命令(Ba2)、読み出し命令(Rd2)、プリチャージ命令(Pre2)を発行する。書き込み命令(Wt0)によって、不揮発性メモリチップFLASHから読み出されバッファDBufへ格納されたデータBD0はダイナミックランダムアクセスメモリDRAMへ書き込まれる。
特に限定しないが、不揮発性メモリチップFLASHの記憶領域が1Gバイト、ダイナミックランダムアクセスメモリDRAMの記憶領域が64Mバイトであり、バッファBootBufが16kバイト、バッファBGOBufが4kバイト、バッファSTBufが512バイトの記憶領域を持つとする。本実施例も実施例1と同様に、不揮発性メモリチップの記憶容量がダイナミックランダムアクセスメモリの記憶容量を小さい。これにより、ランダムアクセスメモリのコストを下げることが可能となる。
メインデータ領域MAIN Area内の初期自動転送領域InLoadはアドレス範囲0000_0400から03FF_FFFFへ割り当てられている。
このデータ転送が終了した時点で、メモリマネージメント回路MUは不揮発性メモリチップFLASHからダイナミックランダムアクセスメモリDRAMへ転送されたデータのアドレスに対応したアドレス管理情報を更新する。また、ステータスバッファSTBufへデータ転送の完了を示す転送完了フラグが書き込まれる(図10 Step8)。
メインデータ領域MAIN Area内の初期自動転送領域InLoadはアドレス範囲0000_0400から03FF_FFFFへ割り当てられている。
次に、データの読み出し方法について図17〜図18に示す。読出し動作は、図6、図8と同様のため詳細は省略する。
Claims (18)
- ランダムアクセスメモリと、不揮発性メモリと、前記ランダムアクセスメモリと前記不揮発性メモリに接続され、前記ランダムアクセスメモリおよび前記不揮発性メモリへのアクセスを制御するための制御回路と、を有する半導体装置であって
前記半導体装置は、前記半導体装置の外部からの読出し要求に従って出力されるデータを格納する第1のアドレス領域と、前記第1アドレス領域外の第2アドレス領域を有し、
前記制御回路は、前記半導体装置の外部から前記第1アドレス領域への読出し要求があった場合、前記ランダムアクセスメモリに格納されたデータを外部に出力し、前記半導体装置の外部から前記第2アドレス領域への読出し要求を検出して、前記不揮発性メモリに格納されたデータを前記ランダムアクセスメモリに転送を行うことを特徴とする半導体装置。 - 請求項1において、
前記不揮発性メモリは、前記ランダムアクセスメモリに転送されるデータが格納される第3アドレス領域と、前記不揮発性メモリに格納されたデータを前記ランダムアクセスメモリに転送するためのアドレス情報が格納される第4アドレス領域を有することを特徴とする半導体装置。 - 請求項1において、
前記不揮発性メモリに格納されたデータは、前記半導体装置の外部からの前記第2アドレス領域への読出し要求により前記ランダムアクセスメモリに転送された後、前記半導体装置の外部からの前記第1アドレス領域への読出し要求により前記ランダムアクセスメモリから外部へ出力されることを特徴とする半導体装置。 - 請求項1において、
前記不揮発性メモリから前記ランダムアクセスメモリへのデータ転送は、エラー訂正されたデータを転送することを特徴とするメモリシステム。 - 請求項1において、
前記不揮発性メモリは、前記第3及び第4アドレス領域外にブートプログラムが格納される第5アドレス領域を有し、前記半導体装置への電源投入後、前記制御回路は、前記ブートプログラムを読み出すことを特徴とする半導体装置。 - 請求項1において、
前記ランダムアクセスメモリは、スタティックランダムアクセスメモリであることを特徴とする半導体装置。 - 請求項1において、
前記ランダムアクセスメモリは、ダイナミックランダムアクセスメモリであることを特徴とする半導体装置。 - 請求項7において、
前記制御回路は、前記半導体装置の外部から前記第1アドレス領域へ読出し要求があり、かつ、前記ダイナミックランダムアクセスメモリのリフレッシュ動作を行う場合は、前記読出し要求のアクセスサイクル時間において、前記リフレッシュ動作と前記ダイナミックランダムアクセスメモリからのデータ読み出しを行うことを特徴とする半導体装置。 - 請求項8において、
前記制御回路は、前記不揮発性メモリに格納されたデータを前記ダイナミックランダムアクセスメモリへ転送するバックグランド転送を行っている間に、前記半導体装置の外部から前記ダイナミックランダムアクセスメモリへの読出し要求が来た場合、前記読出し要求のアクセス時間において、前記不揮発性メモリに格納されたデータの前記ダイナミックランダムアクセスメモリへの書込みと、前記読出し要求に応じた前記ダイナミックランダムアクセスメモリからのデータ読み出しを行うことを特徴とする半導体装置。 - 請求項4において、
前記不揮発性メモリは、NAND型フラッシュメモリであることを特徴とするメモリシステム。 - 請求項1において、
前記ランダムアクセスメモリと前記不揮発性メモリと、前記制御回路が1パッケージに実装された半導体装置。 - 請求項1において、
前記ランダムアクセスメモリと前記制御回路は同一半導体チップ上に形成されていることを特徴とする半導体装置。 - 請求項1において、
前記ランダムアクセスメモリと前記制御回路と、前記不揮発性メモリは同一半導体チップ上に形成されていることを特徴とする半導体装置。 - 請求項1において、
前記制御回路は、前記第2アドレス領域に第1読出し要求が来た場合に、前記第1読出し要求に続く第2読出し要求のアドレスに従って、前記不揮発性メモリに格納されたデータを前記ランダムアクセスメモリに転送することを特徴とする半導体装置。 - 請求項1において、
前記制御回路は、前記不揮発性メモリから前記ダイナミックランダムアクセスメモリへの転送を行うための転送手順データを保持するためのバックグランド動作設定回路を有することを特徴とする半導体装置。 - 請求項15において、
前記転送手順データは、前記不揮発性メモリに格納され、
前記半導体装置への電源投入後、前記不揮発性メモリから前記バックグランド動作設定回路に転送されることを特徴とする半導体装置。 - 請求項1において、
前記制御回路は、ブートバッファを有し、
前記ブートバッファは、前記不揮発性メモリに格納されたブートプログラムが転送され、
前記半導体装置は、電源が投入された後、前記不揮発性メモリから前記ランダムアクセスメモリへデータを転送している期間に、前記ブートプログラムを出力可能であることを特徴とする半導体装置。 - 請求項1において、
前記不揮発性メモリの容量は、前記ランダムアクセスメモリの容量より大きいことを特徴とする半導体装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007200299A JP4922860B2 (ja) | 2007-08-01 | 2007-08-01 | 半導体装置 |
KR1020080066481A KR100996529B1 (ko) | 2007-08-01 | 2008-07-09 | 반도체 장치 |
US12/172,956 US7830730B2 (en) | 2007-08-01 | 2008-07-14 | Semiconductor device |
KR1020100080100A KR101131234B1 (ko) | 2007-08-01 | 2010-08-19 | 반도체 장치 |
KR1020110017070A KR101087363B1 (ko) | 2007-08-01 | 2011-02-25 | 반도체 장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007200299A JP4922860B2 (ja) | 2007-08-01 | 2007-08-01 | 半導体装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012014718A Division JP5532059B2 (ja) | 2012-01-27 | 2012-01-27 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009037368A JP2009037368A (ja) | 2009-02-19 |
JP4922860B2 true JP4922860B2 (ja) | 2012-04-25 |
Family
ID=40337972
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007200299A Expired - Fee Related JP4922860B2 (ja) | 2007-08-01 | 2007-08-01 | 半導体装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7830730B2 (ja) |
JP (1) | JP4922860B2 (ja) |
KR (3) | KR100996529B1 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9147461B1 (en) | 2012-11-28 | 2015-09-29 | Samsung Electronics Co., Ltd. | Semiconductor memory device performing a refresh operation, and memory system including the same |
WO2014098839A1 (en) * | 2012-12-19 | 2014-06-26 | Hewlett-Packard Development Company | Nvram path selection |
US9622394B1 (en) | 2014-05-30 | 2017-04-11 | EMC IP Holding Company LLC | Electromagnetic interference containment system |
US9603280B2 (en) | 2014-05-30 | 2017-03-21 | EMC IP Holding Company LLC | Flash module |
US10080300B1 (en) | 2015-12-29 | 2018-09-18 | EMC IP Holding Company LLC | Mechanical latch module |
US10884656B2 (en) * | 2017-06-16 | 2021-01-05 | Microsoft Technology Licensing, Llc | Performing background functions using logic integrated with a memory |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3871853B2 (ja) * | 2000-05-26 | 2007-01-24 | 株式会社ルネサステクノロジ | 半導体装置及びその動作方法 |
JP4049297B2 (ja) * | 2001-06-11 | 2008-02-20 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
JP4059002B2 (ja) | 2001-06-13 | 2008-03-12 | 株式会社日立製作所 | メモリ装置 |
TWI240864B (en) * | 2001-06-13 | 2005-10-01 | Hitachi Ltd | Memory device |
US7613880B2 (en) * | 2002-11-28 | 2009-11-03 | Renesas Technology Corp. | Memory module, memory system, and information device |
KR101085406B1 (ko) * | 2004-02-16 | 2011-11-21 | 삼성전자주식회사 | 불 휘발성 메모리를 제어하기 위한 컨트롤러 |
JP5007485B2 (ja) * | 2004-08-26 | 2012-08-22 | ソニー株式会社 | 半導体記憶装置およびそのアクセス方法、並びにメモリ制御システム |
US7525855B2 (en) * | 2006-04-24 | 2009-04-28 | Sandisk Corporation | Method of high-performance flash memory data transfer |
-
2007
- 2007-08-01 JP JP2007200299A patent/JP4922860B2/ja not_active Expired - Fee Related
-
2008
- 2008-07-09 KR KR1020080066481A patent/KR100996529B1/ko not_active IP Right Cessation
- 2008-07-14 US US12/172,956 patent/US7830730B2/en not_active Expired - Fee Related
-
2010
- 2010-08-19 KR KR1020100080100A patent/KR101131234B1/ko not_active IP Right Cessation
-
2011
- 2011-02-25 KR KR1020110017070A patent/KR101087363B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR100996529B1 (ko) | 2010-11-24 |
KR20100106258A (ko) | 2010-10-01 |
KR101131234B1 (ko) | 2012-03-30 |
JP2009037368A (ja) | 2009-02-19 |
KR20110037993A (ko) | 2011-04-13 |
US7830730B2 (en) | 2010-11-09 |
KR101087363B1 (ko) | 2011-11-25 |
US20090034349A1 (en) | 2009-02-05 |
KR20090013683A (ko) | 2009-02-05 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20111226 |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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R151 | Written notification of patent or utility model registration |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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LAPS | Cancellation because of no payment of annual fees |