KR20110037993A - 반도체 장치 - Google Patents

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KR20110037993A
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세이지 미우라
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가부시키가이샤 히타치세이사쿠쇼
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Abstract

랜덤 액세스 시간이 빠르고, 대용량, 저코스트이면서 고시큐러티를 유지하는 메모리 모듈을 제공한다. 플래시 메모리와, 다이내믹 랜덤 액세스 메모리와, 제어 회로에 의해, 메모리 모듈을 구성하고, 제어 회로는, 메모리 모듈의 임의의 특정한 어드레스에의 판독 동작에서, 플래시 메모리로부터 다이내믹 랜덤 액세스 메모리에의 데이터 전송을 행한다. 또한, 메모리 모듈로부터 데이터를 판독할 때는, 상기 제어 회로가 다이내믹 랜덤 액세스 메모리의 리프레시 동작을 행한다. 고속의 데이터의 판독이 가능한 고시큐러티를 유지한 대용량, 저코스트의 메모리 모듈을 실현할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치에 관한 것으로, 특히, RAM과 대용량 플래시 메모리를 조합한 메모리 시스템 및 메모리 모듈에 관한 것이다.
최근, 휴대 전화기 등의 고기능화를 대표로 하여 처리할 어플리케이션 프로그램의 대규모화가 진행되어, 종래의 NOR형 플래시 메모리에서는 용량이 부족하게 되었다. 그 중에서 휴대 전화기 등의 휴대 기기에 이용되는 NOR형 플래시 메모리의 대체로서, 특허 문헌 1 내지 2에 기재된 바와 같이 NAND 구성을 이용하고 있는 NAND형 플래시 메모리와, SRAM을 내장한 제어 회로로 구성된 메모리 모듈이 제안되어 있다. NAND형 플래시 메모리는, 16∼128개의 셀에 대하여 1개의 비트선 컨택트를 설치하기 때문에, 1비트의 메모리 셀당의 면적을 NOR형 플래시 메모리보다 작게 할 수 있어, 대용량화에 대응할 수 있지만, 그 반면, 최초의 데이터를 출력할 때까지의 판독 시간이, 약 25㎲ 내지 50㎲로 느리다.
그 때문에, 특허 문헌 1 및 2에서는, 메모리 모듈 내에 내장된 내장 RAM과 NAND형 플래시 메모리를 갖고, NAND형 플래시 메모리로부터 미리 데이터를 내장 RAM에 전송하고, RAM으로부터 데이터를 판독함으로써, 약 80 내지 200㎱의 판독 시간을 실현하고 있다.
특히 특허 문헌 1이나 2에서는, NAND형 플래시 메모리로부터 미리 데이터를 RAM에 전송할 때에는, CPU로부터 전송 어드레스값이나 전송 사이즈값 등을 기입하기 위한 기입 명령을 상기 제어 회로에 발행하고, 그 결과, 제어 회로가 장비되어 있는 컨트롤 레지스터에, 전송 어드레스값이나 전송 사이즈값의 기입 동작이 행해진다.
[특허 문헌 1] 일본 특허 공개 2002-366429호 공보
[특허 문헌 2] 일본 특허 공개 2003-91463호 공보
본원 발명자는, 본 발명에 앞서 아케이드 게임기 등으로 대표되는 어뮤즈먼트 기기에 사용되는 불휘발성 메모리 모듈에 대하여 검토를 행하였다.
어뮤즈먼트 기기가 취급하는 어플리케이션이나 데이터는, 휴대 기기 등과 마찬가지로 어뮤즈먼트 기기에 부가되는 기능이 증가함에 따라 커지며, 보다 큰 기억 용량이 필요하게 되었다. 또한, 수 100㎱ 이내의 판독 시간이 요구되고 있다. 또한, 상기 불휘발성 메모리 모듈에의 기입은 출하 시에 한번만 행하고, 통상 동작 시에서는, 상기 불휘발성 메모리 모듈에의 기입을 행할 수 없도록 함으로써 높은 시큐러티를 유지하고 있다.
즉, 특허 문헌 1이나 2에 기재되는 NAND형 플래시 메모리를 이용한 종래의 NOR형 대체 메모리에서는 내장 RAM과 NAND형 플래시 메모리 간의 전송 시에서, 컨트롤 레지스터 등에의 기입 동작을 행할 필요가 있어, 어뮤즈먼트 기기용의 메모리로서는 높은 시큐러티를 유지할 수 없다. 바꿔 말하면, 어뮤즈먼트 기기와 같이 통상 동작 시에 외부로부터의 기입을 금지함으로써 높은 시큐러티를 실현하고 있는 분야에서는, 특허 문헌 1이나 특허 문헌 2와 같은 컨트롤 레지스터에 기입함으로써 전송을 개시하도록 하는 메모리 모듈은, 이용할 수 없다.
본 발명에서는 본 발명의 대표적인 수단을 나타내면 이하와 같다.
랜덤 액세스 메모리와, 불휘발성 메모리와, 랜덤 액세스 메모리와 불휘발성 메모리에 접속되어, 랜덤 액세스 메모리 및 불휘발성 메모리에의 액세스를 제어하기 위한 제어 회로를 갖는 반도체 장치로서, 반도체 장치는, 반도체 장치의 외부로부터의 판독 요구에 따라서 출력되는 데이터를 저장하는 제1 어드레스 영역과, 제1 어드레스 영역 외의 제2 어드레스 영역을 갖고, 제어 회로는, 반도체 장치의 외부로부터 제1 어드레스 영역에의 판독 요구가 있었던 경우, 랜덤 액세스 메모리에 저장된 데이터를 외부에 출력하고, 반도체 장치의 외부로부터 제2 어드레스 영역에의 판독 요구를 검출하여, 불휘발성 메모리에 저장된 데이터를 랜덤 액세스 메모리에 전송한다.
본 발명에 따르면, 높은 시큐러티를 유지한 반도체 장치를 실현 가능하다.
도 1은 본 발명의 메모리 시스템의 구성의 일례를 도시하는 도면.
도 2는 본 발명의 메모리 시스템의 메모리 맵의 일례를 도시하는 도면.
도 3은 본 발명의 메모리 시스템의 전원 투입 시의 동작의 일례를 도시하는 도면.
도 4는 본 발명의 메모리 시스템에서의 데이터 판독 동작의 일례를 나타내는 플로우차트.
도 5는 본 발명의 메모리 시스템의 랜덤 판독 액세스의 일례를 나타내는 타이밍차트.
도 6은 본 발명의 메모리 시스템의 랜덤 판독 액세스의 일례를 나타내는 타이밍차트.
도 7은 본 발명의 메모리 시스템에의 페이지 판독 액세스의 일례를 나타내는 타이밍차트.
도 8은 본 발명의 메모리 시스템에의 페이지 판독 액세스의 일례를 나타내는 타이밍차트.
도 9는 본 발명의 메모리 시스템의 메모리 맵의 일례를 도시하는 도면.
도 10은 본 발명의 메모리 시스템에서의 데이터 판독 동작의 일례를 나타내는 플로우차트.
도 11은 본 발명의 메모리 시스템의 구성의 일례를 도시하는 도면.
도 12는 본 발명의 메모리 시스템의 구성의 일례를 도시하는 도면.
도 13은 본 발명의 메모리 시스템의 메모리 맵의 일례를 도시하는 도면.
도 14는 본 발명의 메모리 시스템에서의 데이터 판독 동작의 일례를 나타내는 플로우차트.
도 15는 본 발명의 메모리 시스템의 메모리 맵의 일례를 도시하는 도면.
도 16은 본 발명의 메모리 시스템에서의 데이터 판독 동작의 일례를 나타내는 플로우차트.
도 17은 본 발명의 메모리 시스템의 랜덤 판독 액세스의 일례를 나타내는 타이밍차트.
도 18은 본 발명의 메모리 시스템에의 페이지 판독 액세스의 일례를 나타내는 타이밍차트.
도 19는 본 발명의 메모리 시스템의 구성의 일례를 도시하는 도면.
도 20은 (A)는 메모리 모듈을 실장한 멀티칩 모듈의 다른 구성예의 상면도, (B)는 멀티칩 모듈의 구성예의 단면도.
도 21은 (A)는 메모리 모듈을 실장한 멀티칩 모듈의 또 다른 구성예의 상면도, (B)는 멀티칩 모듈의 구성예의 단면도.
도 22는 (A)는 메모리 모듈을 실장한 멀티칩 모듈의 또 다른 구성예의 상면도, (B)는 멀티칩 모듈의 구성예의 단면도.
도 23은 (A)는 메모리 모듈을 실장한 멀티칩 모듈의 또 다른 구성예의 상면도, (B)는 멀티칩 모듈의 구성예의 단면도.
도 24는 (A)는 메모리 모듈을 실장한 멀티칩 모듈의 또 다른 구성예의 상면도, (B)는 멀티칩 모듈의 구성예의 단면도.
도 25는 (A)는 메모리 모듈을 실장한 멀티칩 모듈의 또 다른 구성예의 상면도, (B)는 멀티칩 모듈의 구성예의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
NOR IF: NOR형 플래시 메모리 인터페이스
CPU: 정보 처리 장치
CLK: 클럭
DCLK: 클럭
Add: 어드레스 신호선
Com: 커맨드 신호선
Data: 데이터 입출력 신호선
MCT1, MCT2, MCT3: 제어 회로
MCN1, MCN2, MCN3: 액세스 조정 회로
MU: 메모리 매니지먼트 회로
INT: 초기화 회로
RFB: 리프레시 제어 회로
BGP: 백그라운드 동작 설정 회로
BootBuf: 부트 버퍼
BGOBuf: 백그라운드 동작 버퍼
DBuf: 데이터 버퍼
STBuf: 스테이터스 버퍼
ECC: 에러 검출 정정 회로
REP: 어드레스 대체 처리 회로
NDCon: 플래시 메모리 제어 회로
DCon: 다이내믹 랜덤 액세스 메모리 제어 회로
FLASH: 불휘발성 메모리
DRAM, DRAM1: 다이내믹 랜덤 액세스 메모리
NAND IF: NAND 플래시 메모리 인터페이스
SDRAM IF: SDRAM 인터페이스
MEM1, MEM2, MEM3: 메모리 모듈
SRAM: 스태틱 랜덤 액세스 메모리
BANK0, BANK1, BANK2, BANK3: 메모리 뱅크
Boot Area: 부트 프로그램 영역
BGO Area: 백그라운드 데이터 전송 영역
InLoad: 초기 자동 전송 영역
MAIN Area: 메인 데이터 영역
Power on Load: 자동 전송
AutoBootLoad: 자동 부트 프로그램 전송
Load: 로드 전송
BGOInst1, BGOInst2, BGOInst3: 백그라운드 데이터 전송 명령 영역
PCB: 프린트 회로 기판
COVER: 모듈의 밀봉 커버
PATH1∼PATH5: 본딩 배선
이하, 본 발명의 실시 형태를 도면을 이용하여 상세하게 설명하지만, 특별히 언급이 없는 한, 실시예 1에서의 변형예는 다른 실시예에도 적용할 수 있는 것은 물론이다.
[실시예 1]
도 1은 제1 실시 형태인 메모리 모듈 MEM1과 정보 처리 장치로 구성되는 메모리 시스템을 나타낸 것이다.
메모리 모듈 MEM1은, 주로, 불휘발성 메모리칩 FLASH와, 다이내믹 랜덤 액세스 메모리 DRAM과, 제어 회로 MCT1로 구성된다. 불휘발성 메모리칩 FLASH에는, ROM(리드 온리 메모리), EEPROM(일렉트리컬리 이레이저블 앤드 프로그래머블 ROM), 플래시 메모리 등을 이용할 수 있다. 본 실시예에서는 플래시 메모리를 예로 설명한다. 다이내믹 랜덤 액세스 메모리 DRAM은, 내부 구성이나 인터페이스의 차이로부터 EDO와 같은 비동기형 다이내믹 랜덤 액세스 메모리, SDRAM이나 DDR-SDRAM과 같은 동기형 다이내믹 랜덤 액세스 메모리 등 다양한 종류가 있다. 본 메모리 모듈에는 어느 쪽의 다이내믹 랜덤 액세스 메모리 DRAM에서도 이용할 수 있지만, 본 실시예에서는 SDRAM을 예로 설명한다. 또한, 특별히 한정하지 않지만 제어 회로 MCT1은, 마이크로컴퓨터나 마이크로컨트롤러이어도 되고, ASIC이어도 된다.
제어 회로 MCT1은, 메모리 매니지먼트 회로 MU, 액세스 제어 회로 MCN1, 백그라운드 동작 설정 회로 BGP, 리프레시 제어 회로 RFB, 초기화 회로 INT, 부트 버퍼 BootBuf, 백그라운드 동작 버퍼 BGOBuf, 데이터 버퍼 DBuf, 스테이터스 버퍼 STBuf, 플래시 메모리 제어 회로 NDcon, 다이내믹 랜덤 액세스 메모리 제어 회로 Dcon, 에러 검출 정정 회로 ECC, 어드레스 대체 처리 회로 REP로 구성된다.
또한, 제어 회로 MCT1은, NOR형 플래시 메모리 인터페이스 NOR IF와 NAND형 플래시 메모리 인터페이스 NAND IF와, 다이내믹 랜덤 액세스 메모리 인터페이스 DRAM IF를 장비하고 있다. NAND형 플래시 메모리 인터페이스 NAND IF에 의해 제어 회로 MCT1과 불휘발성 메모리칩 FLASH 사이에서 데이터 전송이 행해진다. 다이내믹 랜덤 액세스 메모리 인터페이스 DRAM IF에 의해 제어 회로 MCT1과 다이내믹 랜덤 액세스 메모리 DRAM 사이에서 데이터 전송이 행해진다. NOR형 플래시 메모리 인터페이스 NOR IF에 의해 메모리 모듈 MEM1과, 메모리 모듈 MEM1의 외부 사이에서 데이터 전송이 행해진다. 또한, 본 실시예에서는, 전술한 바와 같이, 현존하는 인터페이스를 이용하고 있지만 이에 제한되지 않고, 각각 특수한 전용 인터페이스를 이용하여도 된다. 그러나, 메모리 모듈 MEM1과 외부 사이를 NOR형 플래시 메모리 인터페이스 NOR IF로 함으로써, 외부의 마스터인 정보 처리 장치 CPU에 변경을 가하지 않고 사용할 수 있다. 또한, NAND형 플래시 메모리 인터페이스, 다이내믹 랜덤 액세스 인터페이스를 이용함으로써 범용의 NAND형 플래시 메모리, 다이내믹 랜덤 액세스 메모리를 이용할 수 있기 때문에 전용의 대용량 불휘발성 메모리나 다이내믹 랜덤 액세스 메모리를 이용했을 때와 비교하여 코스트를 낮추는 것이 가능하게 된다.
메모리 매니지먼트 회로 MU는, 불휘발성 메모리칩 FLASH 내의 어느 어드레스의 데이터가 다이내믹 랜덤 액세스 메모리 DRAM에 유지되어 있는 것인지를 관리한다. 또한, 불휘발성 메모리칩 FLASH의 메인 데이터 영역 MAIN Area와, 초기 프로그램 영역 Boot Area와, 백그라운드 동작 지시 영역 BGOArea와, 초기 자동 전송 영역 InLoad의 어드레스도 관리한다. 또한 부트 버퍼 BootBuf, 백그라운드 동작 버퍼 BGOBuf, 스테이터스 버퍼 STBuf의 어드레스 및 다이내믹 랜덤 액세스 메모리 DRAM의 어드레스를 관리하고 있다. 또한, 메모리 매니지먼트 회로 MU는, NOR형 플래시 메모리 인터페이스 NOR IF로부터 입력된 어드레스로부터, 부트 버퍼 BootBuf, 백그라운드 동작 버퍼 BGOBuf, 스테이터스 버퍼 STBuf 및 다이내믹 랜덤 액세스 메모리 DRAM을 선택한다.
액세스 제어 회로 MCN1은, 주로, NOR형 플래시 메모리 인터페이스 NOR IF로부터의 액세스와, 리프레시 제어 회로 RFB로부터의 리프레시 액세스와, 불휘발성 메모리칩 FLASH와 다이내믹 랜덤 액세스 메모리 DRAM 간의 데이터 전송을 조정 제어한다.
백그라운드 동작 설정 회로 BGP는, 불휘발성 메모리칩 FLASH와 다이내믹 랜덤 액세스 메모리 DRAM 간의 백그라운드 데이터 전송의 동작 수순 데이터가 저장되고, 액세스 제어 회로 MCN1은, 불휘발성 메모리칩 FLASH와 다이내믹 랜덤 액세스 메모리 DRAM 간의 데이터 전송을 하는 경우에 상기 동작 수순 정보에 기초하여 전송을 제어한다. 본 실시예에서는, 동작 수순 데이터는, 불휘발성 메모리칩 FLASH의 초기 프로그램 영역 BootArea에 저장되어 있다. 또한, 동작 수순 정보를 마스크 ROM에서 백그라운드 동작 설정 회로 BGP에 공급해 두어도 된다. 다이내믹 랜덤 액세스 메모리 DRAM은, 정기적으로 리프레시 동작을 행하지 않으면 메모리 셀에 유지되어 있는 데이터를 잃게 된다고 하는 특성을 갖는다. 따라서 리프레시 제어 회로 RFB는, 액세스 제어 회로 MCN1에 리프레시 동작의 요구를 행한다.
부트 버퍼 BootBuf는, 불휘발성 메모리칩 FLASH의 초기 프로그램 영역 Boot Area에 저장되어 있는 부트 프로그램 정보를 유지한다. 부트 프로그램 정보에는, 메모리 모듈 MEM1의 전원 투입 직후의 초기 설정 동작 프로그램 및, 또한 정보 처리 장치 CPU의 부트 프로그램이 포함된다. 백그라운드 동작 버퍼 BGOBuf는, 불휘발성 메모리칩 FLASH와 다이내믹 랜덤 액세스 메모리 DRAM 간의 데이터 전송을 행하기 위한 어드레스 정보 등을 유지한다. 데이터 버퍼 DBuf는 DRAM으로부터의 판독 데이터 혹은, 불휘발성 메모리칩 FLASH의 판독 데이터를 일시적으로 유지한다. 스테이터스 버퍼 STBuf는, 불휘발성 메모리칩 FLASH와 다이내믹 랜덤 액세스 메모리 DRAM 간의 데이터 전송이 종료된 것을 나타내는 정보나, 에러 정보 등을 유지한다.
플래시 메모리 제어 회로 NDcon은, 불휘발성 메모리칩 FLASH를 직접 제어한다. 다이내믹 랜덤 액세스 메모리 제어 회로 Dcon은 다이내믹 랜덤 액세스 메모리 DRAM을 직접 제어한다.
초기화 회로 INT는, 제어 회로 MCT1, 불휘발성 메모리칩 FLASH 및 다이내믹 랜덤 액세스 메모리 DRAM에 전원이 투입된 직후, 제어 회로 MCT1 내의 전체 회로를 초기화하기 위한 정보와 DRAM을 초기화하기 위한 초기화 수순 데이터를 유지한다.초기화 수순 데이터는, 필요에 따라서 마스크 ROM으로서 초기화 회로 INT 내에 가져도 되고, 불휘발성 메모리칩에의 액세스에 필요한 정보 이외에는, 불휘발성 메모리칩 FLASH 내의 부트 영역 Boot Area에 저장하여도 된다. 그러나, 마스크 ROM으로서 초기화 회로 INT 내에 유지함으로써, 불휘발성 메모리칩 FLASH에 액세스할 필요가 없어져, 불휘발성 메모리칩의 초기화와 병행되어 다이내믹 랜덤 액세스 메모리 DRAM의 초기화를 행하는 것이 가능해져서, 고속으로 초기화 동작을 실현할 수 있다.
에러 검출 정정 회로 ECC는, 불휘발성 메모리칩 FLASH로부터 판독한 데이터에 에러가 있는지의 여부를 체크하여, 에러가 있으면 정정을 행한다.
어드레스 대체 처리 회로 REP는, 불휘발성 메모리칩 FLASH로부터 판독한 데이터가 불량으로 된 경우, 불량이 발생한 데이터에 관하여 불휘발성 메모리칩 FLASH 내의 대체 영역 FREP에의 치환을 행한다. 대체 영역의 크기는, 플래시 메모리가 보증하는 신뢰성을 확보할 수 있도록 결정된다.
클럭 CLK는, 제어 회로 MCT1로부터 입력되고, 제어 회로 MCT1 내 모든 회로에 입력되고 있다(도 1에서는 생략). 다이내믹 랜덤 액세스 메모리 제어 회로 Dcon에 입력된 클럭 CLK는 클럭 DCLK로서 다이내믹 랜덤 액세스 메모리 DRAM에 입력된다.
도 2는, 메모리 매니지먼트 회로 MU에 의한 메모리 맵의 일례이다. 특별히 한정하지 않지만, 불휘발성 메모리칩 FLASH의 기억 영역이 1G바이트, 다이내믹 랜덤 액세스 메모리 DRAM의 기억 영역이 64M바이트이며, 버퍼 BootBuf가 16k바이트, 버퍼 BGOBuf가 4k바이트, 버퍼 STBuf가 512바이트의 기억 영역을 갖는 것으로 한다. 또한, 불휘발성 메모리칩의 기억 용량이 다이내믹 랜덤 액세스 메모리의 기억 용량보다 작은 것이 특징이며, 상기 기억 영역의 크기는, 일례인 것은 물론이다. 이에 의해, 랜덤 액세스 메모리의 코스트를 낮추는 것이 가능하게 된다. 또한, 본 실시예에서는, 외부의 정보 처리 장치 CPU는, 도 2의 좌측의 어드레스 공간 NOR IF Address에 의해 메모리 모듈 MEM1에 액세스한다. NOR IF Address의 어드레스 공간은, 불휘발성 메모리칩 FLASH의 어드레스 공간보다 작다. 이는, 다이내믹 랜덤 액세스 메모리 DRAM의 용량이 불휘발성 메모리칩 FLASH의 용량보다 작기 때문이다. 또한, 외부의 정보 처리 장치 CPU가 인식하는 어드레스 공간을 불휘발성 메모리칩 FLASH의 어드레스 공간에 맞추는 것도 가능하다. 이 경우, 정보 처리 장치 CPU는, 실제로 프로그램이 저장되어 있는 어드레스에 직접 액세스하면 된다.
그를 위해서는, 다이내믹 랜덤 액세스 메모리 DRAM에 불휘발성 메모리칩 FLASH의 어느 쪽의 어드레스의 데이터가 전송되어 있는지를 유지하는 전송 데이터에 관한 어드레스 대응 테이블이 필요해진다. 한편, 본 실시예에서는, 정보 처리 장치 CPU가 인식하는 어드레스 공간은, 데이터를 판독하기 전의 다이내믹 랜덤 액세스 메모리 DRAM에 대응한다. 따라서, 상기한 전송 데이터 대응 테이블은 불필요하게 되어, 코스트를 저감하는 것이 가능하게 된다.
도 2의 예에서는, 불휘발성 메모리칩 FLASH는, 메인 데이터 영역 MAIN Area와, 초기 프로그램 영역 Boot Area와, 백그라운드 동작 지시 영역 BGOArea로 나누어져 있다. 또한, 메인 데이터 영역 MAIN Area에는, 프로그램이나 데이터가 저장되어 있다. 또한, 메인 데이터 영역 MAIN Area에는, 전원 투입 시에, 불휘발성 메모리칩 FLASH로부터 다이내믹 랜덤 액세스 메모리 DRAM에 자동 전송되는 초기 자동 전송 영역 InLoad가 포함되어 있다.
특별히 한정하지 않지만 메모리 매니지먼트 회로 MU에 의해 관리되는 메모리 모듈 MEM1의 NOR형 플래시 메모리 인터페이스 NOR IF측의 어드레스 공간은, 16진수로 0000_0000으로부터 0400_25FF까지 있고, 부트 버퍼 BootBuf(Boot Area)의 어드레스 범위 0000_0000으로부터 0000_03FF에, 백그라운드 동작 지시 영역 BGOArea는 어드레스 범위 0000_0400으로부터 0000_13FF에, 버퍼 BGOBuf는 어드레스 범위 0000_1400으로부터 0000_23FF에, 스테이터스 버퍼 STBuf는 어드레스 범위 0000_2400으로부터 0000_25FF에, 다이내믹 랜덤 액세스 메모리 DRAM은 어드레스 범위 0000_2600으로부터 1000_25FF에 할당되어 있다.
특별히 한정하지 않지만 메모리 매니지먼트 회로 MU에 의해 관리되는 메모리 모듈 MEM1의 불휘발성 메모리 FLASH측의 어드레스 공간은, 16진수로 0000_0000으로부터 3FFF_FFFF까지 있고, 메인 데이터 영역 MAIN Area는 어드레스 범위 0000_1400으로부터 3FFF_FFFF에, 초기 프로그램 영역 Boot Area는 어드레스 범위 0000_0000으로부터 0000_03FF에, 백그라운드 동작 지시 영역 BGO Area는 어드레스 범위 0000_0400으로부터 0000_13FF에 할당되어 있다. 메인 데이터 영역 MAIN Area 내의 초기 자동 전송 영역 InLoad는 어드레스 범위 0000_1400으로부터 03FF_FFFF에 할당되어 있다.
다음으로, 메모리 모듈 MEM1의 동작을 설명한다. 우선, 메모리 모듈 MEM1의 전원 투입 시의 동작 시퀀스를 설명한다. 도 3은, 전원 투입 시에 제어 회로 MCT1이 행하는 초기화 동작을 나타내고 있다. T1의 기간에 전원이 투입되면, T2의 리세트 기간에서 제어 회로 MCT1은, 초기 회로 INT에 유지되어 있는 정보에 기초하여, 제어 회로 MCT1 내의 전체 회로가 초기화된다. 메모리 매니지먼트 회로 MU의 어드레스 관리 정보는 T2의 기간에서 초기 설정된다.
T3의 기간에서는, 제어 회로 MCT1은, 초기화 회로 INT의 정보에 기초하여 DRAM의 초기화 동작과 FLASH의 초기화 동작을 동시에 행한다. 즉, T3-1(FLASH의 초기화 동작)에서는, FLASH의 초기화 동작 후, 제어 회로 MCT1은, 플래시 메모리 제어 회로 NDcon을 이용하여, 불휘발성 메모리칩 FLASH의 초기 프로그램 영역 Boot Area에 저장되어 있는 부트 프로그램, 자동 전송 영역 지정 데이터 및 백그라운드 동작 수순 데이터를, NAND형 플래시 메모리 인터페이스 NAND IF를 통하여, 부트 버퍼 BootBuf에 전송한다. 구체적으로는, 제어 회로 MCT1이 초기화 회로 INT에 저장되는 초기화 수순에 따라서 판독 명령을 플래시 메모리 제어 회로 NDcon에 발행하고, 플래시 메모리 제어 회로 NDcon은, 이 판독 명령에 의해 불휘발성 메모리칩 FLASH의 초기 프로그램 영역 Boot Area 내의 데이터를 판독하고, 에러 검출 정정 회로 ECC에서, 에러가 있는지의 여부를 체크한다. 판독된 부트 프로그램 및 자동 전송 영역 지정 데이터에 에러가 없으면, 제어 회로 MCT1을 통하여 부트 버퍼 BootBuf에 전송되고, 에러가 있으면 정정을 행하여 제어 회로 MCT1을 통하여 부트 버퍼 BootBuf에 전송된다. 제어 회로 MNT1은, 초기화 회로 INT의 초기 동작 수순에 따라서, FLASH의 초기화 동작과 병행하여, DRAM의 초기화 동작을 행한다(T3-2). 이 기간에는, 리프레시 동작이 포함된다. 액세스 제어 회로 MCN1은, 초기화 회로 INT의 초기 동작 수순에 포함되는 리프레시 동작 요구를 받아, 다이내믹 랜덤 액세스 메모리 제어 회로 Dcon을 통하여 다이내믹 랜덤 액세스 메모리 DRAM에 리프레시 동작을 행한다.
T4의 기간에서는, 불휘발성 메모리칩 FLASH의 초기 프로그램 영역 Boot Area로부터 부트 버퍼 BootBuf에 전송된 부트 프로그램을 판독함으로써 정보 처리 장치 CPU가 기동하여 스스로를 초기화한다. 따라서, 다이내믹 랜덤 액세스 메모리에는 액세스하지 않기 때문에, T3-1의 기간이 종료된 후 실행하는 것이 가능하게 된다. T3-1, T3-2의 처리가 종료된 후, T4의 기간과 병행하여, 제어 회로 MCT1은, 부트 버퍼 BootBuf로부터 판독한 자동 전송 영역 지정 데이터에 따라 불휘발성 메모리칩 FLASH의 데이터를 다이내믹 랜덤 액세스 메모리 DRAM에 전송한다(T5의 기간). 구체적으로는, 제어 회로 MCT1은, 백그라운드 동작 수순 데이터를 버퍼 BootBuf로부터 판독하고, 백그라운드 동작 설정 회로 BGP에 전송하고, 불휘발성 메모리칩 FLASH로부터 다이내믹 랜덤 액세스 메모리 DRAM에의 데이터 전송 수순을 설정한다. 다음으로, 제어 회로 MCT1은, 백그라운드 동작 설정 회로 BGP에 전송된 데이터 전송 수순에 따라서, 자동 전송 영역 지정 데이터를 부트 버퍼 BootBuf로부터 판독하고, 플래시 메모리 제어 회로 NDcon을 통하여, 이 데이터에 나타내져 있는 범위의 불휘발성 메모리칩 FLASH의 데이터를 순서대로 판독하고, 데이터 버퍼 DBuf에 전송한다. 데이터 버퍼 DBuf에 전송된 데이터는, 제어 회로 MCT1로부터 판독되고, 다이내믹 랜덤 액세스 메모리 제어 회로 Dcon을 통하여 다이내믹 랜덤 액세스 메모리 DRAM에 전송된다. 다이내믹 랜덤 액세스 메모리에의 데이터 전송이 종료된 후, 제어 회로 MCT1은, 스테이터스 버퍼 STBuf에 데이터 전송의 완료를 나타내는 전송 완료 플래그가 기입되고, 초기화 동작이 종료된다. 따라서, T6의 기간에서는 메모리 모듈 MEM1은 아이들 상태로 된다.
또한, 정보 처리 장치 CPU는 NOR형 플래시 메모리 인터페이스 NOR IF를 통하여 스테이터스 버퍼 STBuf에 액세스를 행하여, 전송 완료 플래그를 판독함으로써, 전원 투입 직후의 데이터 전송이 완료된 것을 알 수 있다. 또한, NOR형 플래시 메모리 인터페이스 NOR IF가 아니고, 특수한 인터페이스를 이용하는 경우에는 전용 선 등으로 통지하는 것도 가능하다. 이와 같이, 정보 처리 장치 CPU가 기동을 행하고 있는 동안에, 불휘발성 메모리칩 FLASH의 데이터를 다이내믹 랜덤 액세스 메모리 DRAM에 자동 전송함으로써, 정보 처리 장치 CPU가 기동된 시점에서, 바로 메모리 모듈 MEM1에 액세스할 수 있기 때문에 고성능화가 도모된다. 또한, 본 실시예에서는, 병렬로 처리할 수 있는 부분을 병렬 처리하도록 기재하였지만, 이에 한정되지는 않는다. 예를 들면, 모든 처리를 시퀀셜하게 행하여도 되고, 일부만을 병행하여 행하여도 된다. 단, 병렬로 처리할 수 있는 부분을 병렬로 처리하는 쪽이 고속으로 아이들 상태로 하는 것이 가능하게 된다. 그 반면, 제어가 복잡해질 가능성이 있다.
다음으로, 도 1 및 도 2를 이용하여 전원 투입 시의 동작 시퀀스가 종료된 후의 불휘발성 메모리칩 FLASH와 다이내믹 랜덤 액세스 메모리 DRAM 간의 데이터 전송의 일례에 대하여 설명한다.
메모리 매니지먼트 회로 MU에 의해, 불휘발성 메모리칩 FLASH에 할당되어 있는 어드레스 공간의 일부에 백그라운드 동작 지시 영역 BGOArea가 설정되어 있다.마스터인 정보 처리 장치 CPU 등으로부터, 메모리 모듈 MEM1의 NOR형 플래시 메모리 인터페이스 NOR IF를 통하여, 이 백그라운드 동작 지시 영역 BGOArea에의 판독 명령 및 백그라운드 동작 지시 영역 BGOArea를 나타내는 어드레스가 액세스 제어 회로 MCon1에 입력된다. 이 백그라운드 동작 지시 영역 BGOArea에의 액세스가 불휘발성 메모리칩 FLASH로부터 다이내믹 랜덤 액세스 메모리 DRAM에의 데이터 전송의 트리거로 된다. 액세스 제어 회로 MCN1은, 백그라운드 동작 지시 영역 BGOArea에의 판독 요구가 온 것을 검출한 경우, 백그라운드 동작 설정 회로 BGP에 저장되는 백그라운드 동작 설정 데이터에 따라서, 플래시 메모리 제어 회로 NDcon을 통하여, 불휘발성 메모리칩 FLASH의 백그라운드 동작 지시 영역 BGOArea 내의 데이터를 판독한다. 이 데이터에는, 불휘발성 메모리칩 FLASH로부터 다이내믹 랜덤 액세스 메모리 DRAM에의 데이터 전송을 행하기 위한 데이터 전송 개시 어드레스나 데이터 전송 사이즈 등이 포함된다. 이 판독된 데이터는 에러 검출 정정 회로 ECC에서 에러 검출과 에러 정정이 행해지고, 플래시 메모리 제어 회로 NDcon과 액세스 제어 회로 MCon1을 통하여, 백그라운드 동작 버퍼 BGOBuf에 기입되고, 유지된다. 다음으로 액세스 제어 회로 MCN1은, 백그라운드 동작 버퍼 BGOBuf 내의 데이터 전송 개시 어드레스 정보 및 데이터 전송 사이즈 정보를 판독하고, 이들 정보에 따라서, 불휘발성 메모리칩 FLASH로부터 다이내믹 랜덤 액세스 메모리 DRAM에 데이터 전송을 행한다. 불휘발성 메모리칩 FLASH로부터 다이내믹 랜덤 액세스 메모리 DRAM에의 데이터 전송이 완료된 후, 데이터 전송 완료 정보가 스테이터스 버퍼 STBuf에 기입된다.
이상 설명한 바와 같이, 전원 투입 시의 동작 시퀀스가 종료된 후의 통상 액세스는, 불휘발성 메모리칩 FLASH와 다이내믹 랜덤 액세스 메모리 DRAM 간의 데이터 전송은, 정보 처리 장치 CPU가 NOR형 플래시 메모리 인터페이스 NOR IF를 통하여 불휘발성 메모리칩 FLASH 내의 백그라운드 동작 지시 영역 BGOArea에 판독 요구를 행함으로써 행해진다. 따라서, NOR형 플래시 메모리 인터페이스 NOR IF로부터 기입 동작을 행하지 않고, 판독 동작만으로 불휘발성 메모리칩 FLASH로부터 다이내믹 랜덤 액세스 메모리 DRAM에의 데이터 전송을 실현할 수 있다.
다음으로, 도 4의 플로우차트를 이용하여, 판독 동작 및 데이터 전송 동작에 대하여 설명한다. 정보 처리 장치 CPU로부터, 메모리 모듈 MEM1의 NOR형 플래시 메모리 인터페이스 NOR IF를 통하여, 판독 명령 및 어드레스가 액세스 제어 회로 MCN1에 입력된다(도 4 Step1). 다음으로, 액세스 제어 회로 MCN1은, 메모리 매니지먼트 회로 MU로부터의 어드레스 관리 정보를 이용하여, 이 입력된 어드레스값이 백그라운드 동작 지시 영역 BGOArea 내의 어드레스인지 체크한다(도 4 Step2).
이 입력 어드레스값이 백그라운드 동작 지시 영역 BGOArea 내의 어드레스이면, NOR형 플래시 메모리 인터페이스 NOR IF의 데이터 신호 Data로부터 백그라운드 동작 지시 영역 BGOArea에의 액세스 접수 완료 데이터를 출력한다(도 4 Step3). 이에 의해, 정보 처리 장치 CPU는, 백그라운드 동작 지시 영역 BGOArea에의 판독 명령이 접수된 것을 알 수 있다. 또한, 정보 처리 장치 CPU에 액세스 접수 완료 데이터의 출력이 불필요한 경우에는, 특정한 데이터를 출력할 필요는 없다. 그러나, 무언가 데이터를 출력하지 않는 경우, 정보 처리 장치 CPU의 리드 액세스가 종료되지 않기 때문에 정보 처리 장치 CPU 내에서 특수한 동작이 필요해지는 경우가 있다. 따라서, 액세스 접수 완료 데이터와 같은 특별한 데이터가 아니라고 하여도, 무언가 더미 데이터를 출력하는 쪽이 바람직하다. 또한, 입력 어드레스값이 백그라운드 동작 지시 영역 내인 경우, 메모리 모듈 MEM1은, 불휘발성 메모리 FLASH로부터 다이내믹 랜덤 액세스 메모리 DRAM에의 데이터 전송(이하, 「백그라운드 전송」이라고 부름)을 하기 위한 처리로 이행하기 때문에, 백그라운드 동작 설정 회로 BGP에 저장된 백그라운드 전송 수순 데이터를 판독한다.
이하, 액세스 제어 회로 MCN1은, 백그라운드 전송 수순 데이터에 따라서, 백그라운드 전송을 제어한다. 액세스 제어 회로 MCN1은, 플래시 메모리 제어 회로 NDcon을 통하여, 불휘발성 메모리칩 FLASH의 백그라운드 동작 지시 영역 BGOArea 내의 데이터를 판독한다(도 4 Step4). 특별히 한정하지 않지만, 이 데이터에는, 불휘발성 메모리칩 FLASH로부터 다이내믹 랜덤 액세스 메모리 DRAM에의 데이터 전송을 행하기 위한 전송원의 데이터 전송 개시 어드레스, 전송처의 데이터 전송 개시 어드레스 및 데이터 전송 사이즈 등이 포함된다. 이 판독된 데이터는 에러 검출 정정 회로 ECC에서 에러 검출과 에러 정정(도 4 Step5)이 행해지고, 플래시 메모리 제어 회로 NDcon과 액세스 제어 회로 MCN1을 통하여, 백그라운드 동작 버퍼 BGOBuf에 기입되고, 유지된다(도 4 Step6).
다음으로 액세스 제어 회로 MCN1은, 백그라운드 동작 버퍼 BGOBuf 내의 데이터를 판독하고, 전송원의 데이터 전송 개시 어드레스, 전송처의 데이터 전송 개시 어드레스 및 데이터 전송 사이즈 정보를 해독하고(도 4 Step6), 그 결과에 따라서, 불휘발성 메모리칩 FLASH로부터 다이내믹 랜덤 액세스 메모리 DRAM에 데이터 전송을 행한다. 또한, 불휘발성 메모리칩 FLASH로부터 데이터를 판독할 때는, 전술한 바와 같이, 에러 검출 정정 회로 ECC에서 에러 검출 및 정정이 이루어진다(도 4 Step7).
상기 데이터 전송이 종료된 시점에서, 메모리 매니지먼트 회로 MU는, 불휘발성 메모리칩 FLASH로부터 다이내믹 랜덤 액세스 메모리 DRAM에 전송된 데이터의 어드레스에 대응한 어드레스 관리 정보를 갱신한다. 또한, 스테이터스 버퍼 STBuf에 데이터 전송의 완료를 나타내는 전송 완료 플래그가 기입된다(도 4 Step8).
따라서, 정보 처리 장치 CPU는 NOR형 플래시 메모리 인터페이스 NOR IF에서 스테이터스 버퍼 STBuf에 액세스를 행하여, 전송 완료 플래그를 판독함으로써도, 전원 투입 직후의 데이터 전송이 완료된 것을 알 수 있다.
이와 같이, 본 실시예에서는, 미리 불휘발성 메모리 FLASH의 일부의 백그라운드 동작 지시 영역 BGOArea에 불휘발성 메모리 FLASH로부터 다이내믹 랜덤 액세스 메모리 DRAM에의 데이터 전송의 정보를 저장해 두고, 그 영역에의 리드 액세스를 검출함으로써, 백그라운드 전송을 행한다. 따라서, NOR형 플래시 메모리 인터페이스 NOR IF로부터 기입 동작을 행하지 않고, 판독 동작만으로 불휘발성 메모리칩 FLASH로부터 다이내믹 랜덤 액세스 메모리 DRAM에의 데이터 전송을 실현할 수 있기 때문에 높은 시큐러티를 유지할 수 있다.
다음으로, NOR형 플래시 메모리 인터페이스 NOR IF로부터의 다이내믹 랜덤 액세스 메모리 DRAM에의 판독 동작에 대하여 설명한다.
정보 처리 장치 CPU로부터, 메모리 모듈 MEM1의 NOR형 플래시 메모리 인터페이스 NOR IF를 통하여, 판독 명령 및 어드레스가 액세스 제어 회로 MCN1에 입력된다(도 4 Step1).
다음으로, 액세스 제어 회로 MCN1은, 메모리 매니지먼트 회로 MU로부터의 어드레스 관리 정보를 이용하여, 이 입력된 어드레스값이 백그라운드 동작 지시 영역 BGOArea 내의 어드레스인지를 체크한다(도 4 Step2).
이 입력 어드레스값이 백그라운드 동작 지시 영역 BGOArea 내의 어드레스가 아닌 경우, 액세스 제어 회로 MCN1은, 메모리 매니지먼트 회로 MU로부터의 어드레스 관리 정보를 이용하여, 이 입력된 어드레스값이 다이내믹 랜덤 액세스 메모리 DRAM에 할당된 어드레스 범위 내인지를 체크한다(도 4 Step9). 이 입력된 어드레스값이 다이내믹 랜덤 액세스 메모리 DRAM에 할당된 어드레스 범위 내인 경우에는, 원하는 데이터는 다이내믹 랜덤 액세스 메모리 DRAM으로부터 판독되고, 제어 회로 MCT1을 통하여 데이터 버퍼 DBuf에 전송된다(도 4 Step10). 다음으로, 데이터 버퍼 DBuf의 데이터는 NOR형 플래시 메모리 인터페이스 NOR IF를 통하여 정보 처리 장치 CPU에 출력된다(도 4 Step11).
다음으로, 도 2 및 도 4를 이용하여, NOR형 플래시 메모리 인터페이스 NOR IF로부터의 스테이터스 버퍼 STBuf, 백그라운드 동작 버퍼 BGOBuf 및 부트 버퍼 BootBuf에의 판독 동작에 대하여 설명한다. 또한, 백그라운드 동작 버퍼 BGOBuf는, 백그라운드 동작 지정 영역 BGOArea와는 다른 어드레스에 할당된다. 이에 의해, 백그라운드 동작 버퍼 BGOBuf 내의 데이터를 판독하는 것이 가능하게 된다.
정보 처리 장치 CPU로부터, 메모리 모듈 MEM1의 NOR형 플래시 메모리 인터페이스 NOR IF를 통하여, 판독 명령 및 어드레스가 액세스 제어 회로 MCN1에 입력된다(도 4 Step1).
다음으로, 액세스 제어 회로 MCN1은, 메모리 매니지먼트 회로 MU로부터의 어드레스 관리 정보를 이용하여, 이 입력된 어드레스값이 백그라운드 동작 지시 영역 BGOArea 내의 어드레스인지를 체크한다(도 4 Step2).
이 입력 어드레스값이 백그라운드 동작 지시 영역 BGOArea 내의 어드레스가 아닌 경우, 액세스 제어 회로 MCN1은, 메모리 매니지먼트 회로 MU로부터의 어드레스 관리 정보를 이용하여, 이 입력된 어드레스값이 다이내믹 랜덤 액세스 메모리 DRAM에 할당된 어드레스 범위 내인지를 체크한다(도 4 Step9). 이 입력된 어드레스값이 다이내믹 랜덤 액세스 메모리 DRAM에 할당된 어드레스 범위 내에는 없는 경우에는, 이 입력된 어드레스값이 스테이터스 버퍼 STBuf, 백그라운드 동작 버퍼 BGOBuf 및 부트 버퍼 BootBuf 중 어느 하나에 할당된 어드레스 범위 내인지를 체크한다(도 4 Step12).
상기 입력된 어드레스값이 스테이터스 버퍼 STBuf에 할당된 어드레스 범위 내이면 원하는 데이터는 스테이터스 버퍼 STBuf로부터 판독되고, 백그라운드 동작 버퍼 BGOBuf에 할당된 어드레스 범위 내이면 원하는 데이터는 백그라운드 동작 버퍼 BGOBuf로부터 판독되고, 부트 버퍼 BootBuf에 할당된 어드레스 범위 내이면 원하는 데이터는 부트 버퍼 BootBuf로부터 판독되어 제어 회로 MCT1을 통하여 데이터 버퍼 DBuf에 전송된다(도 4 Step13). 다음으로, 데이터 버퍼 DBuf의 데이터는 NOR형 플래시 메모리 인터페이스 NOR IF를 통하여 정보 처리 장치 CPU에 출력된다(도 4 Step14).
또한, 이 입력된 어드레스값이 스테이터스 버퍼 STBuf, 백그라운드 동작 버퍼 BGOBuf 및 부트 버퍼 BootBuf 중 어느 하나에 할당된 어드레스 범위 내에 존재하지 않는 경우에는 에러 정보가 NOR형 플래시 메모리 인터페이스 NOR IF를 통하여 정보 처리 장치 CPU에 출력된다(도 4 Step15).
이상과 같이, 메모리 모듈 MEM1은, 정보 처리 장치 CPU로부터의 판독 명령 및 어드레스에 따라서, 백그라운드 전송, 다이내믹 랜덤 액세스 메모리 DRAM으로부터의 데이터 출력, 또는, 각종 버퍼로부터의 데이터 판독을 실현한다. 따라서, 정보 처리 장치 CPU로부터의 기입 동작은 불필요해져, 높은 시큐러티를 실현할 수 있다.
또한, 도 4에서는, 입력 어드레스값이 어느 영역에의 액세스인지를 판단하는데에, Step 2, 9, 12의 3개의 스텝을 행하고 있다. 그러나, 실제의 처리에서는, Step 2, 9, 12를 동시에 행한다.
다음으로, 다이내믹 랜덤 액세스 메모리 DRAM으로부터의 데이터의 판독 방법에 대하여 도 5∼도 8을 이용하여 상세하게 설명한다. 다이내믹 랜덤 액세스 메모리 DRAM은, 정기적으로 리프레시 동작을 행하지 않으면 메모리 셀에 유지되어 있는 데이터를 잃게 된다고 하는 특성을 갖지만, 본 실시예에서는, 메모리 모듈 MEM1의 내부에 형성한 리프레시 제어 회로 RFB가 리프레시 요구를 행함으로써, 메모리 모듈 MEM1 외부로부터의 리프레시 요구 동작이 불필요해져, NOR형 플래시 메모리 인터페이스 NOR IF 호환으로 동작 가능하게 하고 있다. 즉, 다이내믹 랜덤 액세스 메모리 DRAM의 리프레시 동작을 은폐함으로써, NOR형 플래시 메모리 인터페이스 NOR IF 호환의 저코스트이면서 대용량 랜덤 액세스 메모리를 실현한다.
도 5는, 다이내믹 랜덤 액세스 메모리 DRAM이 리프레시 동작을 행하고 있는 동안(리프레시 기간 중)에, NOR형 플래시 메모리 인터페이스 NOR IF로부터 사이클 시간 160㎱에서 랜덤 판독 액세스(Read0 및 Read1)가 연속하여 생겼을 때의 동작을 도시하는 도면이다. 또한, 여기에서는, 리프레시 동작을 행하는 경우와, 행하지 않는 경우를 나타낸다.
NOR형 플래시 메모리 인터페이스 NOR IF로부터의 판독 액세스(READ0)에서는, 어드레스 신호선 Add로부터 액세스 제어 회로 MCN1에 입력된 어드레스는, 다이내믹 랜덤 액세스 메모리 제어 회로 Dcon에서 로우 어드레스와 컬럼 어드레스로 분리된다. 또한, 액세스 제어 회로 MCN1은, 본 액세스가 랜덤 판독 액세스인지 페이지 판독 액세스인지를 판정한다. 즉, 로우 어드레스가 변화되면 랜덤 판독 액세스로, 컬럼 어드레스만 변화되면 페이지 판독 액세스로 판정한다.
랜덤 판독 액세스의 경우, 리프레시 제어 회로 RFB로부터 액세스 제어 회로 MCN1에 리프레시 요구(RFrq)가 행해지면, 액세스 제어 회로 MCN1로부터 최초의 80㎱의 기간에서 리프레시 요구(Ref)와, 다음의 80㎱의 기간에서 판독 요구(Read0)가 다이내믹 랜덤 액세스 메모리 제어 회로 Dcon에 입력된다. 리프레시 제어 회로 RFB로부터의 리프레시 요구가, NOR형 플래시 메모리 인터페이스 NOR IF로부터의 랜덤 판독 액세스가 개시되기 이전에 생긴 경우에는, 리프레시 동작을 먼저 행하고, 리프레시 제어 회로 RFB로부터의 리프레시 요구가, NOR형 플래시 메모리 인터페이스 NOR IF로부터의 랜덤 판독 액세스가 개시와 동시에 혹은 그 이후에 생긴 경우에는 판독 동작을 먼저 행하고, 그 후 리프레시 동작을 행한다.
다이내믹 랜덤 액세스 메모리 제어 회로 Dcon은, 우선, 다이내믹 랜덤 액세스 메모리 DRAM에의 리프레시 명령(Ref)을 발행하고, 다음으로, 액티브 명령(Ba), 판독 명령(Rd), 프리차지 명령(Pre)을 발행한다.
리프레시 명령(Ref)에 의해, 다이내믹 랜덤 액세스 메모리 DRAM은 리프레시 동작을 행한다. 리프레시 동작 후의, 액티브 명령(Ba), 판독 명령(Rd), 프리차지 명령(Pre)에 의해 랜덤 판독 액세스에 의한 판독 동작(READ0)을 실행한다.
다이내믹 랜덤 액세스 메모리 DRAM으로부터 판독된 데이터 D0은, 데이터 버퍼 DBuf를 통하여, NOR형 플래시 메모리 인터페이스 NOR IF의 데이터 신호 Data로부터 출력된다.
판독 액세스(Read1)에서는, 리프레시 제어 회로 RFB로부터의 리프레시 요구가 생기고 있지 않기 때문에 리프레시 동작은 행하지 않고, 통상의 판독 동작이 행해진다.
이상 설명한 바와 같이 랜덤 액세스의 판독 사이클 시간이 160㎱인 중에는, 판독 사이클 시간 80㎱가 포함되어 있고, 남은 80㎱의 판독 사이클 기간에서 리프레시 동작을 메모리 모듈 MEM1 내부에서 행할 수 있다. 즉, 다이내믹 랜덤 액세스 메모리 DRAM의 리프레시 동작을 은폐하고, NOR형 플래시 메모리 인터페이스 NOR IF로부터의 판독 동작을 실현할 수 있다. 또한, 리프레시 동작의 은폐를 행함으로써, 정보 처리 장치 CPU는, 현존의 NOR형 플래시 메모리 인터페이스에 의해 메모리 모듈 MEM1에 액세스 가능하게 된다. 리프레시 은폐 동작은, 특별히 한정되지 않지만, 본 실시예와 같이 판독 사이클 시간 내에서 행함으로써, 액세스의 지연 등의 문제점이 생기지 않게 된다. 또한, 메모리 모듈 MEM1의 외부 인터페이스를 특별한 인터페이스 또는 다이내믹 랜덤 액세스 인터페이스로 하는 경우에는, 반드시 리프레시 동작을 은폐할 필요는 없다.
도 6은, 백그라운드 데이터 전송 중에, NOR형 플래시 메모리 인터페이스 NOR IF로부터 사이클 시간 160㎱에서, 랜덤 판독 액세스(Read2 및 Read3)가 연속하여 생겼을 때의 동작을 도시하는 도면이다. 또한, 본 실시예에서는, 판독 액세스(Read2)에서, 백그라운드 데이터 전송의 최후의 데이터가 다이내믹 랜덤 액세스 메모리에 기입된 것을 나타내고 있다. NOR형 플래시 메모리 인터페이스 NOR IF로부터의 판독 액세스(READ0)에서는, 어드레스 신호선 Add로부터 액세스 제어 회로 MCN1에 입력되어, 로우 어드레스와 컬럼 어드레스로 분리된다.
액세스 제어 회로 MCN1로부터 최초의 80㎱의 기간에서 백그라운드 데이터 전송(BGO0)과, 다음의 80㎱의 기간에서 판독 요구(Read2)가 다이내믹 랜덤 액세스 메모리 제어 회로 Dcon에 입력된다.
다이내믹 랜덤 액세스 메모리 제어 회로 Dcon은, 우선, 다이내믹 랜덤 액세스 메모리 DRAM에의 액티브 명령(Ba0), 기입 명령(Wt0), 프리차지 명령(Pre0)을 발행하고, 다음으로, 액티브 명령(Ba2), 판독 명령(Rd2), 프리차지 명령(Pre2)을 발행한다. 기입 명령(Wt0)에 의해, 불휘발성 메모리칩 FLASH로부터 판독되어 버퍼 DBuf에 저장된 데이터 BD0은 다이내믹 랜덤 액세스 메모리 DRAM에 기입된다.
기입 동작 후의, 액티브 명령(Ba2), 판독 명령(Rd2), 프리차지 명령(Pre2)에 의해 랜덤 판독 액세스에 의한 판독 동작(READ2)을 실행한다.
다이내믹 랜덤 액세스 메모리 DRAM으로부터 판독된 데이터 D2는 버퍼 DBuf를 통하여, NOR형 플래시 메모리 인터페이스 NOR IF의 데이터 신호 Data로부터 출력된다.
이상 설명한 바와 같이, 랜덤 액세스의 판독 사이클 시간이 160㎱인 중에는, 판독 사이클 시간 80㎱가 포함되어 있고, 남은 80㎱의 기간에서 기입 동작을 메모리 모듈 MEM1 내부에서 행할 수 있다. 즉, 불휘발성 메모리칩 FLASH로부터 다이내믹 랜덤 액세스 메모리 DRAM에의 백그라운드 데이터 전송 동작을 은폐하고, NOR형 플래시 메모리 인터페이스 NOR IF로부터의 판독 동작을 실현할 수 있다.
도 7은, 리프레시 기간 중에, NOR형 플래시 메모리 인터페이스 NOR IF로부터 280㎱의 기간에서 페이지 판독 액세스(Read4, Pread5, Pread6, Pread7)가 생겼을 때의 동작을 도시하는 도면이다.
NOR형 플래시 메모리 인터페이스 NOR IF로부터의 판독 액세스(Read0)에서는, 어드레스 신호선 Add로부터 액세스 제어 회로 MCN1에 입력된 어드레스는, 다이내믹 랜덤 액세스 메모리 제어 회로 Dcon에서 로우 어드레스와 컬럼 어드레스로 분리된다. 또한, 액세스 제어 회로 MCN1은, 본 액세스가 랜덤 판독 액세스인지 페이지 판독 액세스인지를 판정한다. 로우 어드레스가 변화되면 랜덤 판독 액세스로, 컬럼 어드레스만 변화되면 페이지 판독 액세스로 판정한다.
판독 액세스(Read4)가 랜덤 판독 액세스 시에, 리프레시 제어 회로 RFB로부터 액세스 제어 회로 MCN1에 리프레시 요구(RFrq)가 행해지면, 액세스 제어 회로 MCN1에 의해, 액세스 조정 회로 MCN1로부터 최초의 80㎱의 기간에서 리프레시 요구(Ref)와, 다음의 80㎱의 기간에서 판독 요구(Read4)가 다이내믹 랜덤 액세스 메모리 제어 회로 Dcon에 입력된다.
다이내믹 랜덤 액세스 메모리 제어 회로 Dcon은, 우선, 다이내믹 랜덤 액세스 메모리 DRAM에의 리프레시 명령(Ref)을 발행하고, 다음으로, 액티브 명령(Ba4), 판독 명령(Rd4)을 발행한다.
리프레시 명령(Ref)에 의해, 다이내믹 랜덤 액세스 메모리 DRAM은 리프레시 동작을 행한다. 리프레시 동작 후의, 액티브 명령(Ba4), 판독 명령(Rd4)에 의해 랜덤 판독 액세스에 의한 판독 동작을 실행한다.
판독 명령(Rd4)에 의해 다이내믹 랜덤 액세스 메모리 DRAM으로부터 판독된 데이터 D4는, 데이터 버퍼 DBuf를 통하여, NOR형 플래시 메모리 인터페이스 NOR IF의 데이터 신호 Data로부터 출력된다.
다음의 판독 액세스(Pread5, Pread6, Pread7)는, 페이지 판독 액세스이다. 이들 페이지 액세스에서는 필요로 하는 데이터는 이미 다이내믹 랜덤 액세스 메모리 DRAM의 센스 앰프에 유지되어 있어, 직접 센스 앰프로부터 판독할 수 있다. 그 때문에, 페이지 판독의 기간(Pread5, Pread6, Pread7)은 40㎱로 단기간에 데이터를 판독할 수 있다. 그 동안에는 리프레시 동작을 행하지 않는다. 페이지 판독 동작에서는 다이내믹 랜덤 액세스 메모리 제어 회로 Dcon은, 다이내믹 랜덤 액세스 메모리 DRAM에 판독 명령(Rd5, Rd6, Rd7)을 순서대로 발행한다.
판독 명령(Rd5, Rd6, Rd7)에 의해 판독된 데이터(D5, D6, D7)는, 데이터 버퍼 DBuf를 통하여, NOR형 플래시 메모리 인터페이스 NOR IF의 데이터 신호 Data로부터 순서대로, 고속으로 출력된다.
이상 설명한 바와 같이, 280㎱ 기간의 페이지 판독 액세스에서도, 판독 시간 200㎱가 포함되어 있고, 남은 80㎱의 기간에서 리프레시 동작을 메모리 모듈 MEM1 내부에서 행할 수 있다. 즉, 다이내믹 랜덤 액세스 메모리 DRAM에의 리프레시 전송 동작을 완전하게 은폐하고, NOR형 플래시 메모리 인터페이스 NOR IF로부터의 판독 동작을 실현할 수 있다.
도 8은, 백그라운드 전송 중에, NOR형 플래시 메모리 인터페이스 NOR IF로부터 280㎱의 기간에서 페이지 판독 액세스(Read4, Pread5, Pread6, Pread7)가 생겼을 때의 동작을 도시하는 도면이다.
NOR형 플래시 메모리 인터페이스 NOR IF로부터의 판독 액세스(Read0)에서는, 어드레스 신호선 AD로부터 액세스 제어 회로 MCN1에 입력된 어드레스는 로우 어드레스와 컬럼 어드레스로 분리된다. 또한, 액세스 제어 회로 MCN1은 본 액세스가 랜덤 판독 액세스인지 페이지 판독 액세스인지를 판정한다. 로우 어드레스가 변화되면 랜덤 판독 액세스로, 컬럼 어드레스만 변화되면 페이지 판독 액세스로 된다.
판독 액세스(Read4)가 랜덤 판독 액세스 시에, 액세스 조정 회로 MCN1로부터 최초 80㎱의 기간에서 백그라운드 데이터 전송(BGO0)과, 다음의 80㎱의 기간에서 판독 요구(Read4)가 다이내믹 랜덤 액세스 메모리 제어 회로 Dcon에 입력된다.
다이내믹 랜덤 액세스 메모리 제어 회로 Dcon은, 우선, 다이내믹 랜덤 액세스 메모리 DRAM에의 액티브 명령(Ba8), 기입 명령(Wt8), 프리차지 명령(Pre8)을 발행하고, 다음으로, 액티브 명령(Ba4), 판독 명령(Rd4)을 발행한다. 기입 명령(Wt8)에 의해, 불휘발성 메모리칩 FLASH로부터 판독되어 버퍼 DBuf에 저장된 데이터 BD8은 다이내믹 랜덤 액세스 메모리 DRAM에 기입된다.
기입 동작 후의, 액티브 명령(Ba4), 판독 명령(Rd4)에 의해 랜덤 판독 액세스에 의한 판독 동작을 실행한다.
판독 명령(Rd4)에 의해 다이내믹 랜덤 액세스 메모리 DRAM으로부터 판독된 데이터 D4는 버퍼 DBuf를 통하여, NOR형 플래시 메모리 인터페이스 NOR IF의 데이터 신호 Data로부터 출력된다.
다음의 판독 액세스(Pread5, Pread6, Pread7)는, 페이지 판독 액세스이다. 이들 페이지 액세스에서는 필요로 하는 데이터는 이미 다이내믹 랜덤 액세스 메모리 DRAM의 센스 앰프에 유지되어 있어, 직접 센스 앰프로부터 판독할 수 있다. 그 때문에, 페이지 판독의 기간(Pread5, Pread6, Pread7)은 40㎱로 단기간에 데이터를 판독할 수 있다. 이 기간은, 백그라운드 전송을 행하지 않는다. 페이지 판독 동작에서는 다이내믹 랜덤 액세스 메모리 제어 회로 Dcon은, 다이내믹 랜덤 액세스 메모리 DRAM에 판독 명령(Rd5, Rd6, Rd7)을 순서대로 발행한다.
판독 명령(Rd5, Rd6, Rd7)에 의해 판독된 데이터(D5, D6, D7)는 버퍼 DBuf를 통하여, NOR형 플래시 메모리 인터페이스 NOR IF의 데이터 신호 Data로부터 순서대로, 고속으로 출력된다.
이와 같이 280㎱ 기간의 페이지 판독 액세스에서도, 판독 시간 200㎱가 포함되어 있고, 남은 80㎱의 기간에서 기입 동작을 메모리 모듈 MEM1 내부에서 행할 수 있다. 즉, 불휘발성 메모리칩 FLASH로부터 다이내믹 랜덤 액세스 메모리 DRAM에의 백그라운드 데이터 전송 동작을 완전하게 은폐하고, NOR형 플래시 메모리 인터페이스 NOR IF로부터의 판독 동작을 실현할 수 있다.
이상 설명한 바와 같이, 불휘발성 메모리칩 FLASH에 백그라운드 동작 지시 영역 BGOArea를 설정하고, NOR형 플래시 메모리 인터페이스 NOR IF로부터는 기입 동작을 일절 행하지 않고, 백그라운드 동작 지시 영역 BGOArea에의 판독 동작만으로, 불휘발성 메모리칩 FLASH로부터 다이내믹 랜덤 액세스 메모리 DRAM에의 데이터 전송을 실현할 수 있기 때문에 높은 시큐러티를 유지할 수 있다. 또한, 미리, 불휘발성 메모리칩 FLASH로부터 다이내믹 랜덤 액세스 메모리 DRAM에 데이터 전송을 전송하고, 다이내믹 랜덤 액세스 메모리 DRAM으로부터 데이터를 판독할 때에는, 메모리 모듈 MEM1이 다이내믹 랜덤 액세스 메모리 DRAM에의 리프레시 동작을 완전하게 은폐함으로써, NOR형 플래시 메모리 인터페이스 NOR IF 호환의 저코스트, 대용량이면서 고속인 랜덤 액세스 메모리를 실현한다.
또한, 본 실시예에서는 SDRAM의 동기형 다이내믹 랜덤 액세스 메모리를 이용한 경우에 대하여 설명하였지만, EDO와 같은 비동기형 다이내믹 랜덤 액세스 메모리를 이용한 경우에 대해서도, 마찬가지의 동작을 행하여, NOR형 플래시 메모리 인터페이스 NOR IF 호환의 저코스트, 대용량이면서 고속인 랜덤 액세스 메모리를 실현할 수 있는 것은 물론이다.
비동기형 다이내믹 랜덤 액세스 메모리를 이용한 경우에는, 다이내믹 랜덤 액세스 메모리에의 클럭 신호가 필요없기 때문에, 동기형 다이내믹 랜덤 액세스 메모리를 이용한 경우와 비교하여, 클럭의 동작 시 전력을 삭감할 수 있다.
[실시예 2]
도 9는, 메모리 매니지먼트 회로 MU에 의한 메모리 맵의 다른 일례이다.
특별히 한정하지 않지만, 불휘발성 메모리칩 FLASH의 기억 영역이 1G바이트, 다이내믹 랜덤 액세스 메모리 DRAM의 기억 영역이 64M바이트이며, 버퍼 BootBuf가 16k바이트, 버퍼 BGOBuf가 4k바이트, 버퍼 STBuf가 512바이트의 기억 영역을 갖는 것으로 한다. 본 실시예도 실시예 1과 마찬가지로, 불휘발성 메모리칩의 기억 용량이 다이내믹 랜덤 액세스 메모리의 기억 용량보다 작다. 이에 의해, 랜덤 액세스 메모리의 코스트를 낮추는 것이 가능하게 된다.
실시예 1과 다른 점은, 불휘발성 메모리칩 FLASH에 설정되어 있었던 백그라운드 동작 지정 영역 BGOArea를 불휘발성 메모리칩 FLASH에는 설정하지 않고, 메인 데이터 영역 MAINArea에 할당되어 있는 점이다.
도 9의 예에서는, 불휘발성 메모리칩 FLASH는, 메인 데이터 영역 MAIN Area와, 초기 프로그램 영역 Boot Area로 나누어져 있다. 또한, 메인 데이터 영역 MAIN Area에는, 프로그램이나 데이터가 저장되어 있다. 또한, 메인 데이터 영역 MAIN Area에는, 전원 투입 시에, 불휘발성 메모리칩 FLASH로부터 다이내믹 랜덤 액세스 메모리 DRAM에 자동 전송되는 초기 자동 전송 영역 InLoad가 포함되어 있다.
특별히 한정하지 않지만 메모리 매니지먼트 회로 MU에 의해 관리되는 메모리 모듈 MEM1의 NOR형 플래시 메모리 인터페이스 NOR IF측의 어드레스 공간은, 16진수로 0000_0000으로부터 0400_25FF까지 있고, 버퍼 BootBuf(Boot Area)의 어드레스 범위 0000_0000으로부터 0000_03FF에, 백그라운드 동작 지시 영역 BGO Area는 어드레스 범위 0000_0400으로부터 0000_13FF에, 버퍼 BGOBuf는 어드레스 범위 0000_1400으로부터 0000_23FF에, 버퍼 STBuf는 어드레스 범위 0000_2400으로부터 0000_25FF에, 다이내믹 랜덤 액세스 메모리 DRAM은 어드레스 범위 0000_2600으로부터 0400_25FF에, 할당되어 있다.
특별히 한정하지 않지만 메모리 매니지먼트 회로 MU에 의해 관리되는 메모리 모듈 MEM1의 불휘발성 메모리 FLASH측의 어드레스 공간은, 16진수로 0000_0000으로부터 3FFF_FFFF까지 있고, 메인 데이터 영역 MAIN Area는 어드레스 범위 0000_0400으로부터 3FFF_FFFF에, 초기 프로그램 영역 Boot Area는 어드레스 범위 0000_0000으로부터 0000_03FF에 할당되어 있다. 메인 데이터 영역 MAIN Area 내의 초기 자동 전송 영역 InLoad는 어드레스 범위 0000_0400으로부터 03FF_FFFF에 할당되어 있다.
도 10은, 도 9에 도시하는 메모리 맵에 관한 메모리 모듈 MEM1의 판독 동작의 다른 일례를 나타내는 플로우차트이다.
도 9 및 도 10을 이용하여 메모리 모듈 MEM1의 동작을 설명한다. 메모리 모듈 MEM1의 전원 투입 시의 동작 시퀀스는, 실시예 1과 마찬가지의 동작으로 된다. 다음으로 전원 투입 시의 동작 시퀀스가 종료된 후의 불휘발성 메모리칩 FLASH와 다이내믹 랜덤 액세스 메모리 DRAM 간의 데이터 전송의 일례에 대하여 설명한다.
전원 투입 시의 동작 시퀀스가 종료된 후의 불휘발성 메모리칩 FLASH와 다이내믹 랜덤 액세스 메모리 DRAM 간의 데이터 전송은, 정보 처리 장치 CPU가 NOR형 플래시 메모리 인터페이스 NOR IF를 통하여 불휘발성 메모리칩 FLASH 내의 백그라운드 동작 지시 영역 BGOArea에 판독 동작을 행함으로써 행해진다.
정보 처리 장치 CPU로부터, 메모리 모듈 MEM1의 NOR형 플래시 메모리 인터페이스 NOR IF를 통하여, 특별히 한정하지 않지만, 판독 어드레스가 16진수로 각각 0000_0400, 0400_0000, 0000_2600, 000F_FFFF인 랜덤한 판독 명령이 순서대로 액세스 제어 회로 MCN1에 입력된다(도 10 Step1).
다음으로, 액세스 제어 회로 MCN1은, 메모리 매니지먼트 회로 MU로부터의 어드레스 관리 정보를 이용하여, 최초로 입력된 어드레스값 0000_0400이 백그라운드 동작 지시 영역 BGOArea 내의 어드레스인지를 체크한다(도 10 Step2).
최초의 입력 어드레스값은 백그라운드 동작 지시 영역 BGOArea 내의 어드레스값이기 때문에 불휘발성 메모리칩 FLASH로부터 다이내믹 랜덤 액세스 메모리 DRAM에의 데이터 전송 동작을 행하는 명령, 즉 백그라운드 동작 명령을 의미한다.
2번째의 판독 어드레스 0400_0000은, 데이터 전송원인 불휘발성 메모리칩 FLASH의 데이터 전송 개시 어드레스를 나타낸다. 3번째의 판독 어드레스 0000_2600 내는, 데이터 전송처인 다이내믹 랜덤 액세스 메모리 DRAM의 데이터 전송처 개시 어드레스를 나타낸다. 4번째의 판독 어드레스 000F_FFFF 내는, 1M바이트의 데이터 전송 사이즈를 나타낸다. 이들 2번째부터 4번째의 어드레스는, 판독 명령과 함께 입력되기 때문에 다이내믹 랜덤 액세스 메모리 DRAM에의 리드 액세스와 동일한 입력값으로 될 가능성이 있다. 그러나, 최초로 입력된 어드레스 0000_0400에서, 액세스 제어 회로 MCN1은 이미 백그라운드 동작으로 이행하고 있기 때문에, 2번째부터 4번째의 어드레스를 백그라운드 동작 명령의 일부라고 인식하는 것이 가능하다. 이들 판독 어드레스값은, 순서대로 백그라운드 동작 버퍼 BGOBuf에 저장되고(도 10 Step3), 이들 어드레스값의 백그라운드 동작 버퍼 BGOBuf에의 저장이 종료되면 NOR형 플래시 메모리 인터페이스 NOR IF의 데이터 신호 Data로부터 백그라운드 동작 접수 완료 데이터를 출력한다(도 10 Step4). 이에 의해, 정보 처리 장치 CPU 백그라운드 동작 명령이 접수된 것을 알 수 있다. 또한, 실시예 1과 마찬가지로 백그라운드 동작 접수 완료 데이터를 출력하는 대신에 더미 데이터를 출력하여도 된다. 또한, 본 실시예에서는, 1회의 백그라운드 동작 명령을 입력하기 위해 복수의 어드레스 입력이 필요하다. 이 경우, 정보 처리 장치 CPU로부터의 판독 명령 및 어드레스의 입력마다 더미 데이터를 출력하면 된다.
다음으로 액세스 제어 회로 MCN1은, 백그라운드 동작 버퍼 BGOBuf 내의 데이터를 판독하고(도 10 Step5), 전송원의 데이터 전송 개시 어드레스, 전송처의 데이터 전송 개시 어드레스 및 데이터 전송 사이즈 정보를 해독하고(도 10 Step6), 그 결과에 따라서, 불휘발성 메모리칩 FLASH로부터 다이내믹 랜덤 액세스 메모리 DRAM에 데이터 전송을 행한다. 또한, 불휘발성 메모리칩 FLASH로부터 데이터를 판독할 때에는, 전술한 바와 같이, 에러 검출 정정 회로 ECC에서 에러 검출 및 정정이 이루어진다(도 10 Step7).
상기 데이터 전송이 종료된 시점에서, 메모리 매니지먼트 회로 MU는 불휘발성 메모리칩 FLASH로부터 다이내믹 랜덤 액세스 메모리 DRAM에 전송된 데이터의 어드레스에 대응한 어드레스 관리 정보를 갱신한다. 또한, 스테이터스 버퍼 STBuf에 데이터 전송의 완료를 나타내는 전송 완료 플래그가 기입된다(도 10 Step8).
따라서, 정보 처리 장치 CPU는 NOR형 플래시 메모리 인터페이스 NOR IF에서 스테이터스 버퍼 STBuf에 액세스를 행하여, 전송 완료 플래그를 판독함으로써, 전원 투입 직후의 데이터 전송이 완료된 것을 알 수 있다.
이와 같이, 본 실시예에서는, 불휘발성 메모리 FLASH 외에 백그라운드 동작 지시 영역 BGOArea를 설정하고, 그 영역에의 리드 액세스를 검출함으로써, 백그라운드 전송을 행한다. 또한, 그 때의 전송원 어드레스나 전송처 어드레스도 상기 백그라운드 동작 지시 영역 BGOArea에의 리드 액세스에 계속해서 판독 어드레스로서 입력된다. 따라서, NOR형 플래시 메모리 인터페이스 NOR IF로부터 기입 동작을 행하지 않고, 판독 동작만으로 불휘발성 메모리칩 FLASH로부터 다이내믹 랜덤 액세스 메모리 DRAM에의 데이터 전송을 실현할 수 있기 때문에 높은 시큐러티를 유지할 수 있다.
NOR형 플래시 메모리 인터페이스 NOR IF로부터의 다이내믹 랜덤 액세스 메모리 DRAM에의 판독 동작 및 스테이터스 버퍼 STBuf, 백그라운드 동작 버퍼 BGOBuf, 부트 버퍼 BootBuf에의 판독 동작은 도 4에서 설명한 판독 동작과 마찬가지로 행해진다.
이상에서 설명한 바와 같이, 기입 동작을 일절 행하지 않고, NOR형 플래시 메모리 인터페이스 NOR IF로부터 불휘발성 메모리칩 FLASH가 대응하고 있는 어드레스 범위 외에, 판독 동작만을 행함으로써, 불휘발성 메모리칩 FLASH로부터 다이내믹 랜덤 액세스 메모리 DRAM에의 데이터 전송을 실현할 수 있으므로, 불휘발성 메모리칩 FLASH에는 BGOArea를 설정할 필요가 없기 때문에, 높은 시큐러티를 유지한 후에, 불휘발성 메모리칩 FLASH의 Main Area의 영역을 늘릴 수 있다.
또한, 미리, 불휘발성 메모리칩 FLASH로부터 다이내믹 랜덤 액세스 메모리 DRAM에 데이터 전송을 전송하고, 다이내믹 랜덤 액세스 메모리 DRAM으로부터 데이터를 판독할 때는, 실시예 1과 마찬가지로 메모리 모듈 MEM1이 다이내믹 랜덤 액세스 메모리 DRAM에의 리프레시 동작을 완전하게 은폐함으로써, NOR형 플래시 메모리 인터페이스 NOR IF 호환의 저코스트, 대용량이면서 고속인 랜덤 액세스 메모리를 실현할 수 있다.
[실시예 3]
도 11은 본 발명의 메모리 모듈 및 메모리 시스템에서의 다른 실시예를 나타낸다.
메모리 모듈의 MEM2는 불휘발성 메모리칩 FLASH와, 제어 회로 MCT2로 구성된다. 제어 회로 MCT2는, 다이내믹 랜덤 액세스 메모리 DRAM2를 내장하고 있다. 다이내믹 랜덤 액세스 메모리 DRAM2는, 랜덤 액세스 및 페이지 액세스가 가능한 다이내믹 랜덤 액세스 메모리이다.
제어 회로 MCT2 내의 메모리 매니지먼트 회로 MU, 액세스 제어 회로 MCN1, 백그라운드 동작 설정 회로 BGP, 리프레시 제어 회로 RFB, 초기화 회로 INT, 버퍼 BootBuf, 버퍼 BOGBuf, 버퍼 DBuf, 버퍼 STBuf, 플래시 메모리 제어 회로 NDcon, 다이내믹 랜덤 액세스 메모리 제어 회로 Dcon, 에러 검출 정정 회로 ECC, 어드레스 대체 처리 회로 REP는, 실시예 1에서 설명한 동작과 마찬가지의 동작을 행한다.
또한, 제어 회로 MCT2는 NOR형 플래시 메모리 인터페이스 NOR IF와 NAND형 플래시 메모리 인터페이스 NAND IF를 장비하고 있다.
제어 회로 MCT2는, NAND형 플래시 메모리 인터페이스 NAND IF를 통하여 불휘발성 메모리칩 FLASH로부터 데이터를 판독하고, 내장하고 있는 다이내믹 랜덤 액세스 메모리 DRAM2에 전송한다. NOR형 플래시 메모리 인터페이스 NOR IF에 의해 메모리 모듈 MEM1과, 메모리 모듈 MEM2의 외부 사이에서 데이터 전송이 행해진다. 메모리 모듈 MEM2에서도, 실시예 1, 2에서 설명한 동작을 실현할 수 있는 것은 물론이다. 또한, 제어 회로 MCT2에 다이내믹 랜덤 액세스 메모리 DRAM2가 내장되어 있기 때문에 다이내믹 랜덤 액세스 메모리 제어 회로 Dcon과 다이내믹 랜덤 액세스 메모리 DRAM2 간의 배선 용량을 작게 할 수 있기 때문에, 메모리 모듈 MEM2는 저전력 동작이 가능하게 된다.
따라서, 메모리 모듈 MEM2는 제어 회로 MCT2에 다이내믹 랜덤 액세스 메모리 DRAM2가 내장되어 있기 때문에, 고시큐러티를 유지한 채로 저전력으로 동작 가능하게 된다.
[실시예 4]
도 12는 본 발명의 메모리 모듈 및 메모리 시스템에서의 다른 실시예를 나타낸다. 메모리 모듈의 MEM3은 불휘발성 메모리칩 FLASH와, 제어 회로 MCT3으로 구성된다. 제어 회로 MCT3은, 스태틱 랜덤 액세스 메모리 SRAM을 내장하고 있다. 스태틱 랜덤 액세스 메모리 SRAM은, 랜덤 액세스 및 페이지 액세스가 가능한 스태틱 랜덤 액세스 메모리 SRAM이다.
제어 회로 MCT3 내의 메모리 매니지먼트 회로 MU, 액세스 제어 회로 MCon1, 백그라운드 동작 설정 회로 BGP, 초기화 회로 INT, 부트 버퍼 BootBuf, 백그라운드 동작 버퍼 BOGBuf, 데이터 버퍼 DBuf, 스테이터스 버퍼 STBuf, 플래시 메모리 제어 회로 NDcon, 에러 검출 정정 회로 ECC, 어드레스 대체 처리 회로 REP는, 실시예 1에서 설명한 동작과 마찬가지의 동작을 행한다.
스태틱 랜덤 액세스 메모리 제어 회로 Scon은, 스태틱 랜덤 액세스 메모리 SRAM을 제어한다. 또한, 제어 회로 MCT3은, NOR형 플래시 메모리 인터페이스 NOR IF와 NAND형 플래시 메모리 인터페이스 NAND IF를 장비하고 있다.
제어 회로 MCT3은, 플래시 메모리 제어 회로 NDcon을 통하여 NAND형 플래시 메모리 인터페이스 NAND IF로부터 불휘발성 메모리칩 FLASH로부터 데이터를 판독하고, 데이터 버퍼 DBuf에 전송한다. 또한, 제어 회로 MCT3은, 데이터 버퍼 DBuf로부터 데이터를 판독하여 스태틱 랜덤 액세스 메모리 제어 회로 Scon을 통하여 스태틱 랜덤 액세스 메모리 SRAM에 전송한다.
NOR형 플래시 메모리 인터페이스 NOR IF에 의해 메모리 모듈 MEM3과, 메모리 모듈 MEM3의 외부 사이에서 데이터 전송이 행해진다.
도 13은, 메모리 모듈 MEM3이 실현하는 메모리 매니지먼트 회로 MU에 의한 메모리 맵의 일례이다. 특별히 한정하지 않지만, 불휘발성 메모리칩 FLASH의 기억 영역이 1G바이트, 스태틱 랜덤 액세스 메모리 SRAM의 기억 영역이 2M바이트이며, 버퍼 BootBuf가 16k바이트, 버퍼 BGOBuf가 4k바이트, 버퍼 STBuf가 512바이트의 기억 영역을 갖는 것으로 한다. 본 실시예에서는, 불휘발성 메모리칩의 기억 용량이 스태틱 랜덤 액세스 메모리의 기억 용량보다 작다. 이에 의해, 랜덤 액세스 메모리의 코스트를 낮추는 것이 가능하게 된다.
도 13의 예에서는, 불휘발성 메모리칩 FLASH는, 메인 데이터 영역 MAIN Area와, 초기 프로그램 영역 Boot Area와, 백그라운드 동작 지시 영역 BGOArea로 나누어져 있다. 또한, 메인 데이터 영역 MAIN Area에는, 프로그램이나 데이터가 저장되어 있다. 또한, 메인 데이터 영역 MAIN Area에는, 전원 투입 시에, 불휘발성 메모리칩 FLASH로부터 스태틱 랜덤 액세스 메모리 SRAM에 자동 전송되는 초기 자동 전송 영역 InLoad가 포함되어 있다.
특별히 한정하지 않지만 메모리 매니지먼트 회로 MU에 의해 관리되는 메모리 모듈 MEM3의 NOR형 플래시 메모리 인터페이스 NOR IF측의 어드레스 공간은, 16진수로 0000_0000으로부터 0020_25FF까지 있고, 버퍼 BootBuf(Boot Area)의 어드레스 범위 0000_0000으로부터 0000_03FF에, 백그라운드 동작 지시 영역 BGOArea는 어드레스 범위 0000_0400으로부터 0000_13FF에, 버퍼 BGOBuf는 어드레스 범위 0000_1400으로부터 0000_23FF에, 버퍼 STBuf는 어드레스 범위 0000_2400으로부터 0000_25FF에, 스태틱 랜덤 액세스 메모리 SRAM은 어드레스 범위 0000_2600으로부터 0020_25FF에 할당되어 있다.
특별히 한정하지 않지만 메모리 매니지먼트 회로 MU에 의해 관리되는 메모리 모듈 MEM1의 불휘발성 메모리 FLASH측의 어드레스 공간은, 16진수로 0000_0000으로부터 3FFF_FFFF까지 있고, 메인 데이터 영역 MAIN Area는 어드레스 범위 0000_1400으로부터 3FFF_FFFF에, 초기 프로그램 영역 Boot Area는 어드레스 범위 0000_0000으로부터 0000_03FF에, 백그라운드 동작 지시 영역 BGO Area는 어드레스 범위 0000_0400으로부터 0000_13FF에 할당되어 있다. 메인 데이터 영역 MAIN Area 내의 초기 자동 전송 영역 InLoad는 어드레스 범위 0000_1400으로부터 03FF_FFFF에 할당되어 있다.
다음으로, 메모리 모듈 MEM3의 동작을 설명한다. 도 14는, 메모리 모듈 MEM3의 판독 동작의 일례를 나타내는 플로우차트이다.
또한, 메모리 모듈 MEM3의 전원 투입 시의 동작 시퀀스는, 실시예 1의 동작 시퀀스와 거의 마찬가지이다. 그러나, 스태틱 랜덤 액세스 메모리 SRAM은, 리프레시 동작이 불필요하기 때문에, 도 3의 T3-2에서 행한 리프레시 동작이 불필요해진다.
도 13 및 도 14를 이용하여 전원 투입 시의 동작 시퀀스가 종료된 후의 불휘발성 메모리칩 FLASH와 스태틱 랜덤 액세스 메모리 SRAM 간의 데이터 전송의 일례에 대하여 나타낸다. 도 10과의 상위점은, 다이내믹 랜덤 액세스 메모리 DRAM이 아니라, 스태틱 랜덤 액세스 메모리 SRAM으로 된 점이다. 그 밖의 점은, 도 10과 마찬가지이기 때문에 설명을 생략한다.
도 15는, 메모리 모듈 MEM3이 실현하는 메모리 매니지먼트 회로 MU에 의한 메모리 맵의 다른 일례이다. 특별히 한정하지 않지만, 불휘발성 메모리칩 FLASH의 기억 영역이 1G바이트, 스태틱 랜덤 액세스 메모리 SRAM의 기억 영역이 2M바이트이며, 버퍼 BootBuf가 16k바이트, 버퍼 BGOBuf가 4k바이트, 버퍼 STBuf가 512바이트의 기억 영역을 갖는 것으로 한다. 본 실시예도 실시예 1과 마찬가지로, 불휘발성 메모리칩의 기억 용량이 스태틱 랜덤 액세스 메모리의 기억 용량보다 작다. 이에 의해, 랜덤 액세스 메모리의 코스트를 낮추는 것이 가능하게 된다.
도 15의 예에서는, 불휘발성 메모리칩 FLASH는, 메인 데이터 영역 MAIN Area와, 초기 프로그램 영역 Boot Area로 나누어져 있다. 또한, 메인 데이터 영역 MAIN Area에는, 프로그램이나 데이터가 저장되어 있다. 또한, 메인 데이터 영역 MAIN Area에는, 전원 투입 시에, 불휘발성 메모리칩 FLASH로부터 스태틱 랜덤 액세스 메모리 SRAM에 자동 전송되는 초기 자동 전송 영역 InLoad가 포함되어 있다.
특별히 한정하지 않지만 메모리 매니지먼트 회로 MU에 의해 관리되는 메모리 모듈 MEM1의 NOR형 플래시 메모리 인터페이스 NOR IF측의 어드레스 공간은, 16진수로 0000_0000으로부터 0020_25FF까지 있고, 버퍼 BootBuf(Boot Area)의 어드레스 범위 0000_0000으로부터 0000_03FF에, 백그라운드 동작 지시 영역 BGO Area는 어드레스 범위 0000_0400으로부터 0000_13FF에, 버퍼 BGOBuf는 어드레스 범위 0000_1400으로부터 0000_23FF에, 버퍼 STBuf는 어드레스 범위 0000_2400으로부터 0000_25FF에, 스태틱 랜덤 액세스 메모리 SRAM은 어드레스 범위 0000_2600으로부터 0020_25FF에, 할당되어 있다.
특별히 한정하지 않지만 메모리 매니지먼트 회로 MU에 의해 관리되는 메모리 모듈 MEM3의 불휘발성 메모리 FLASH측의 어드레스 공간은, 16진수로 0000_0000으로부터 3FFF_FFFF까지 있고, 메인 데이터 영역 MAIN Area는 어드레스 범위 0000_0400으로부터 3FFF_FFFF에, 초기 프로그램 영역 Boot Area는 어드레스 범위 0000_0000으로부터 0000_03FF에 할당되어 있다. 메인 데이터 영역 MAIN Area 내의 초기 자동 전송 영역 InLoad는 어드레스 범위 0000_0400으로부터 03FF_FFFF에 할당되어 있다.
도 16은, 도 15에 도시하는 메모리 맵에 관한 메모리 모듈 MEM3의 판독 동작의 다른 일례를 나타내는 플로우차트이다. 판독 동작 자체는, 도 10과 마찬가지이기 때문에 생략하지만, 다이내믹 랜덤 액세스 메모리 DRAM을 스태틱 랜덤 액세스 메모리 SRAM으로 변경하여도 마찬가지의 효과를 얻을 수 있다. 또한, 스태틱 랜덤 액세스 메모리 SRAM에서는, 그 용량은 작아지지만, 리프레시 동작이 불필요하며, 다이내믹 랜덤 액세스 메모리를 이용한 경우에 필요한 리프레시 은폐 동작이 불필요해진다.
다음으로, 데이터의 판독 방법에 대하여 도 17∼도 18에 도시한다. 판독 동작은, 도 6, 도 8과 마찬가지이기 때문에 상세한 것은 생략한다.
이상, 실시예 4에서 설명한 바와 같이, 실시예 1 내지 실시예 3에서, 다이내믹 랜덤 액세스 메모리 DRAM을 스태틱 랜덤 액세스 메모리 SRAM으로 변경하는 것이 가능하다. 이 경우, 코스트면에서 랜덤 액세스 메모리의 용량이 작아지지만, 리프레시 동작을 은폐할 필요가 없어져, 제어가 용이해지는 이점이 있다.
[실시예 5]
도 19는 본 발명의 메모리 모듈 및 메모리 시스템에서의 다른 실시예를 나타낸다.
메모리 모듈의 MEM4는 불휘발성 메모리 코어 FLASHCore와, 제어 회로 MCT4로 구성되어, 동일 반도체 상에 형성된다. 제어 회로 MCT4는, 스태틱 랜덤 액세스 메모리 SRAM을 포함하고, 스태틱 랜덤 액세스 메모리 SRAM은 랜덤 액세스 및 페이지 액세스가 가능한 스태틱 랜덤 액세스 메모리 SRAM이다.
제어 회로 MCT4 내의 메모리 매니지먼트 회로 MU, 액세스 제어 회로 MCon1, 백그라운드 동작 설정 회로 BGP, 초기화 회로 INT, 버퍼 BootBuf, 버퍼 BOGBuf, 버퍼 DBuf, 버퍼 STBuf, 플래시 메모리 제어 회로 NDcon, 에러 검출 정정 회로 ECC, 어드레스 대체 처리 회로 REP, 스태틱 랜덤 액세스 메모리 제어 회로 Scon은 스태틱 랜덤 액세스 메모리 SRAM을 제어한다. 제어 회로 MCT4는 실시예 4에서 설명한 동작과 마찬가지의 동작을 행한다.
제어 회로 MCT4는 플래시 메모리 제어 회로 NDcon을 통하여 불휘발성 메모리 코어 FLASHCore로부터 데이터를 판독하고, 버퍼 DBuf에 전송한다. 또한, 제어 회로 MCT3은 버퍼 DBuf로부터 데이터를 판독하여 스태틱 랜덤 액세스 메모리 제어 회로 Scon을 통하여 스태틱 랜덤 액세스 메모리 SRAM에 전송한다. NOR형 플래시 메모리 인터페이스 NOR IF에 의해 메모리 모듈 MEM3과, 메모리 모듈 MEM4의 외부 사이에서 데이터 전송이 행해진다. 본 실시예에서도, 도 13 및 도 15의 메모리 맵을 실현할 수 있고, 도 14 및 도 16의 판독 동작을 실현할 수 있는 것은 물론이다. 또한, 불휘발성 메모리와 스태틱 랜덤 액세스 메모리 SRAM과, 제어 회로를 동일 반도체 상에 형성함으로써, 불휘발성 메모리와 제어 회로의 데이터 배선 용량을 작게 할 수 있으므로, 메모리 모듈 MEM4는 한층 더한 저전력 동작이 가능하게 된다.
[실시예 6]
도 20은 본 발명에서의 제6 실시 형태를 나타낸 것이다. 도 20의 (A)는 상면도이며, 도 20의 (B)는 상면도에 나타낸 A-A'선을 따라 취한 부분의 단면도이다.
본 실시 형태의 멀티칩 모듈은, 볼 그리드 어레이(BGA)에 의해 장치에 실장하는 기판(예를 들면 글래스 에폭시 기판으로 완성된 프린트 회로 보드) PCB 상에, CHIPM1, CHIPM2, CHIPM3이 탑재되어 있다. 특별히 한정하지 않지만, CHIPM1은 제1 불휘발성 메모리이고, CHIPM2는 제1 랜덤 액세스 메모리이고, CHIPM3은 제1 제어 회로인 경우, 본 멀티칩 모듈에 의해, 도 1에서 도시하는 메모리 모듈 MEM1을 1개의 밀봉체에 집적할 수 있다.
또한, 특별히 한정하지 않지만, CHIPM1은 제1 불휘발성 메모리이고, CHIPM2는 제1 휘발성 메모리이고, CHIPM3은 제1 정보 처리 장치인 경우, 본 멀티칩 모듈에 의해, 도 11 및 도 12에서 도시하는 메모리 시스템을 1개의 밀봉체에 집적할 수 있다.
CHIPM1과 기판 PCB 상의 본딩 패드는 본딩 와이어(PATH2)로 접속되고, CHIPM2와 기판 PCB 상의 본딩 패드는 본딩 와이어(PATH1)로 접속되어 있다. CHIPM3과 기판 PCB 상의 본딩 패드는 본딩 와이어(PATH4)로 접속되어 있다. CHIPM1과 CHIPM2는 본딩 와이어(PATH3)로 접속되고, CHIPM2와 CHIPM3은 본딩 와이어(PATH5)로 접속되어 있다.
칩이 탑재된 기판 PCB의 상면은 수지 몰드가 행해져서 각 칩과 접속 배선을 보호한다. 또한, 그 위로부터 금속, 세라믹, 혹은 수지의 커버(COVER)를 더 사용하여도 된다.
본 실시 형태에서는 프린트 회로 보드 PCB 상에 베어칩을 직접 탑재하기 때문에, 실장 면적이 작은 메모리 모듈을 구성할 수 있다. 또한, 각 칩을 적층할 수 있기 때문에, 칩과 기판 PCB 간의 배선 길이를 짧게 할 수 있고, 실장 면적을 작게 할 수 있다. 칩 간의 배선 및 각 칩과 기판 간의 배선을 본딩 와이어 방식으로 통일함으로써 적은 공정수로 메모리 모듈을 제조할 수 있다.
또한 칩 간을 본딩 와이어로 직접 배선함으로써 기판 상의 본딩 패드수와 본딩 와이어의 개수를 삭감하여 적은 공정수로 메모리 모듈을 제조할 수 있다. 수지의 커버를 사용한 경우에는, 보다 강인한 메모리 모듈을 구성할 수 있다. 세라믹이나 금속의 커버를 사용한 경우에는, 강도 외에, 방열성이나 실드 효과가 우수한 메모리 모듈을 구성할 수 있다.
[실시예 7]
도 21은 본 발명에서의 제7 실시 형태를 나타낸 것이다. 도 21의 (A)는 상면도이며, 도 21의 (B)는 상면도에 나타낸 A-A'선을 따라 취한 부분의 단면도이다.
본 실시 형태의 멀티칩 모듈은, 볼 그리드 어레이(BGA)에 의해 장치에 실장하는 기판(예를 들면 글래스 에폭시 기판으로 완성된 프린트 회로 보드) PCB 상에, CHIPM1, CHIPM2, CHIPM3이 탑재되어 있다. CHIPM1은 제1 불휘발성 메모리, CHIPM2는 제1 랜덤 액세스 메모리이다. CHIPM3은 제어 회로인 경우, 본 멀티칩 모듈에 의해, 도 1에서 도시하는 메모리 모듈 MEM1을 1개의 밀봉체에 집적할 수 있다.
또한, CHIPM1은 제1 불휘발성 메모리, CHIPM2는 제1 휘발성 메모리를 내장한 제어 회로이다. CHIPM3은 정보 처리 장치인 경우, 본 멀티칩 모듈에 의해, 도 11 및 도 12에서 도시하는 메모리 시스템을 1개의 밀봉체에 집적할 수 있다.
CHIPM1과 기판 PCB 상의 본딩 패드는 본딩 와이어(PATH2)로 접속되고, CHIPM2와 기판 PCB 상의 본딩 패드는 본딩 와이어(PATH1)로 접속되어 있다. CHIPM1과 CHIPM2는 본딩 와이어(PATH3)로 접속된다. 또한, CHIPM3의 실장 및 배선에 볼 그리드 어레이가 이용되고 있다.
본 실장 방법에서는 3칩을 적층할 수 있으므로 실장 면적을 작게 유지할 수 있다. 또한, CHIPM3과 기판 간의 본딩은 불필요하게 되어 본딩 배선의 개수를 삭감할 수 있기 때문에 조립 공정수를 삭감할 수 있는 데다가, 보다 신뢰성이 높은 멀티칩 모듈을 실현할 수 있다.
[실시예 8]
도 22는 본 발명에 따른 멀티칩 모듈의 제8 실시 형태를 나타낸 것이다. 도 22의 (A)는 상면도이며, 도 22의 (B)는 상면도에 나타낸 A-A'선을 따라 취한 부분의 단면도이다.
본 실시 형태의 메모리 모듈은, 볼 그리드 어레이(BGA)에 의해 장치에 실장하는 기판(예를 들면 글래스 에폭시 기판으로 완성된 프린트 회로 보드) PCB 상에, CHIPM1, CHIPM2, CHIPM3, CHIPM4가 탑재되어 있다. CHIPM1은 불휘발성 메모리, 및 CHIPM2는 랜덤 액세스 메모리, CHIPM3은 제어 회로, CHIPM4는 정보 처리 장치 CPU인 경우, 본 실장 방법에서는, 도 1에서 도시하는 메모리 시스템을 1개의 밀봉체에 집적할 수 있다.
CHIPM1과 기판 PCB 상의 본딩 패드는 본딩 와이어(PATH2)로 접속되고, CHIPM2와 기판 PCB 상의 본딩 패드는 본딩 와이어(PATH4)로 접속되고, CHIPM3과 기판 PCB 상의 본딩 패드는 본딩 와이어(PATH1)로 접속되어 있다.
CHIPM1과 CHIPM3은 본딩 와이어(PATH3)로 접속되고, CHIPM2와 CHIPM3은 본딩 와이어(PATH5)로 접속된다. CHIPM4의 실장 및 배선에 볼 그리드 어레이(BGA)가 이용되고 있다. 본 실장 방법에서는 프린트 회로 보드 PCB 상에 베어칩을 직접 탑재하기 때문에, 실장 면적이 작은 메모리 모듈을 구성할 수 있다. 또한, 각 칩을 근접하여 배치할 수 있기 때문에, 칩 간 배선 길이를 짧게 할 수 있다.
칩 사이를 본딩 와이어로 직접 배선함으로써 기판 상의 본딩 패드수와 본딩 와이어의 개수를 삭감하여 적은 공정수로 메모리 모듈을 제조할 수 있다. 또한, CHIPM4와 기판 간의 본딩은 불필요해져 본딩 배선의 개수를 삭감할 수 있기 때문에 조립 공정수를 삭감할 수 있는 데다가, 보다 신뢰성이 높은 멀티칩 모듈을 실현할 수 있다.
[실시예 9]
도 23은 본 발명에 따른 메모리 시스템의 제9 실시 형태를 나타낸 것이다. 도 23의 (A)는 상면도이며, 도 23의 (B)는 상면도에 나타낸 A-A'선을 따라 취한 부분의 단면도이다.
본 실시 형태의 메모리 모듈은, 볼 그리드 어레이(BGA)에 의해 장치에 실장하는 기판(예를 들면 글래스 에폭시 기판으로 완성된 프린트 회로 보드) PCB 상에, CHIPM1, CHIPM2, CHIPM3이 탑재되어 있다. CHIPM1은 불휘발성 메모리, CHIPM2는 랜덤 액세스 메모리, CHIPM3은 제어 회로인 경우, 본 실장 방법에서는, 도 1에서 도시하는 메모리 모듈 MEM1을 1개의 밀봉체에 집적할 수 있다. 또한, CHIPM1은 불휘발성 메모리, CHIPM2는 휘발성 메모리, CHIPM3은 정보 처리 장치인 경우, 본 실장 방법에서는, 도 11에서 도시하는 메모리 시스템 및 도 12에서 도시하는 메모리 시스템을 1개의 밀봉체에 집적할 수 있다.
CHIPM1과 기판 PCB 상의 본딩 패드는 본딩 와이어(PATH2)로 접속되고, CHIPM2와 기판 PCB 상의 본딩 패드는 본딩 와이어(PATH1)로 접속되고, CHIPM3과 기판 PCB 상의 본딩 패드는 본딩 와이어(PATH3)로 접속되어 있다. 본 실시 형태에서는 프린트 회로 보드 PCB 상에 베어칩을 직접 탑재하기 때문에, 실장 면적이 작은 메모리 모듈을 구성할 수 있다. 또한, 각 칩을 근접하여 배치할 수 있기 때문에, 칩 간 배선 길이를 짧게 할 수 있다. 각 칩과 기판 간의 배선을 본딩 와이어 방식으로 통일함으로써 적은 공정수로 메모리 모듈을 제조할 수 있다.
[실시예 10]
도 24는 본 발명에 따른 메모리 시스템의 제10 실시 형태를 나타낸 것이다. 도 24의 (A)는 상면도이며, 도 24의 (B)는 상면도에 나타낸 A-A'선을 따라 취한 부분의 단면도이다.
본 실시 형태의 메모리 모듈은, 볼 그리드 어레이(BGA)에 의해 장치에 실장하는 기판(예를 들면 글래스 에폭시 기판으로 완성된 프린트 회로 보드) PCB 상에, CHIPM1, CHIPM2, CHIPM3, CHIPM4가 탑재되어 있다. CHIPM1은 불휘발성 메모리, CHIPM2는 랜덤 액세스 메모리, 및 CHIPM3은 제어 회로, CHIPM4는 정보 처리 장치 CPU인 경우, 본 실장 방법에서는, 도 1에서 도시하는 메모리 시스템을 1개의 밀봉체에 집적할 수 있다.
CHIPM1과 기판 PCB 상의 본딩 패드는 본딩 와이어(PATH2)로 접속되고, CHIPM2와 기판 PCB 상의 본딩 패드는 본딩 와이어(PATH1)로 접속되고, CHIPM3과 기판 PCB 상의 본딩 패드는 본딩 와이어(PATH3)로 접속되어 있다. CHIPM4의 실장 및 배선에 볼 그리드 어레이(BGA)가 이용되고 있다.
본 실시 형태에서는 프린트 회로 보드 PCB 상에 베어칩을 직접 탑재하기 때문에, 실장 면적이 작은 메모리 모듈을 구성할 수 있다. 또한, 각 칩을 근접하여 배치할 수 있기 때문에, 칩 간 배선 길이를 짧게 할 수 있다. CHIPM4와 기판 간의 본딩은 불필요해져 본딩 배선의 개수를 삭감할 수 있기 때문에 조립 공정수를 삭감할 수 있는 데다가, 보다 신뢰성이 높은 멀티칩 모듈을 실현할 수 있다.
[실시예 11]
도 25는 본 발명에서의 제11 실시 형태를 나타낸 것이다. 도 25의 (A)는 상면도이며, 도 25의 (B)는 상면도에 나타낸 A-A'선을 따라 취한 부분의 단면도이다.
본 실시 형태의 멀티칩 모듈은, 볼 그리드 어레이(BGA)에 의해 장치에 실장하는 기판(예를 들면 글래스 에폭시 기판으로 완성된 프린트 회로 보드) PCB 상에, CHIPM1, CHIPM2, CHIPM3이 탑재되어 있다. 특별히 한정하지 않지만, CHIPM1은 제1 불휘발성 메모리이고, CHIPM2는 제1 랜덤 액세스 메모리를 포함하는 제어 회로인 경우, 본 멀티칩 모듈에 의해, 도 11에서 도시하는 메모리 모듈 MEM2 및 도 12에서 도시하는 메모리 모듈 MEM3을 1개의 밀봉체에 집적할 수 있다.
특별히 한정하지 않지만, CHIPM1은 제1 불휘발성 메모리를 포함하는 메모리이고, CHIPM2는 정보 처리 장치인 경우, 도 19에서 도시한 메모리 시스템을 1개의 밀봉체에 집적할 수 있다.
CHIPM1과 기판 PCB 상의 본딩 패드는 본딩 와이어(PATH2)로 접속되고, CHIPM2와 기판 PCB 상의 본딩 패드는 본딩 와이어(PATH1)로 접속되어 있다. CHIPM1과 CHIPM2는 본딩 와이어(PATH3)로 접속되어 있다.
칩이 탑재된 기판 PCB의 상면은 수지 몰드가 행해져서 각 칩과 접속 배선을 보호한다. 또한, 그 위로부터 금속, 세라믹, 혹은 수지의 커버(COVER)를 더 사용하여도 된다.
본 실시 형태에서는 프린트 회로 보드 PCB 상에 베어칩을 직접 탑재하기 때문에, 실장 면적이 작은 메모리 모듈을 구성할 수 있다. 또한, 각 칩을 적층할 수 있기 때문에, 칩과 기판 PCB 간의 배선 길이를 짧게 할 수 있고, 실장 면적을 작게 할 수 있다. 칩 간의 배선 및 각 칩과 기판 간의 배선을 본딩 와이어 방식으로 통일함으로써 적은 공정수로 메모리 모듈을 제조할 수 있다.
또한 칩 간을 본딩 와이어로 직접 배선함으로써 기판 상의 본딩 패드수와 본딩 와이어의 개수를 삭감하여 적은 공정수로 메모리 모듈을 제조할 수 있다. 수지의 커버를 사용한 경우에는, 보다 강인한 메모리 모듈을 구성할 수 있다. 세라믹이나 금속의 커버를 사용한 경우에는, 강도 외에, 방열성이나 실드 효과가 우수한 메모리 모듈을 구성할 수 있다.
이상, 실시예에 기초하여 설명하였지만, 본 발명에 의해 불휘발성 메모리칩 FLASH와 다이내믹 랜덤 액세스 메모리 DRAM과 제어 회로로 메모리 모듈을 구성하고, 메모리 모듈 외부로부터 기입 동작을 일절 행하지 않고, 판독 동작만으로 불휘발성 메모리칩 FLASH로부터 다이내믹 랜덤 액세스 메모리 DRAM에의 데이터 전송을 실현함으로써 높은 시큐러티를 유지할 수 있다.
또한, 제어 회로가 다이내믹 랜덤 액세스 메모리 DRAM에의 리프레시 동작을 완전하게 은폐함으로써, NOR형 플래시 메모리 인터페이스 NOR IF 호환의 저코스트, 대용량이면서 고속인 메모리 모듈을 실현할 수 있다.
또한, 물론, 본 실시예는 여러 가지 변경을 행할 수 있다. 예를 들면, 제어 회로 MCT1을 구성하는 각 회로는, 필요에 따라서 삭제하는 것이 가능하다. 또한, 다이내믹 랜덤 액세스 메모리 DRAM이나 스태틱 랜덤 액세스 메모리의 용량이 불휘발성 메모리칩 FLASH의 용량과 동일하거나, 혹은, 그보다 커도 문제가 없다. 이 경우, 임의의 기간에 불휘발성 메모리칩의 데이터를 다이내믹 랜덤 액세스 메모리나 스태틱 랜덤 액세스 메모리에 전송할 수 있는 메리트는 있지만, 코스트의 면에서 디메리트가 크다. 또한, 불휘발성 메모리의 용량 쪽이 작은 경우에는, 전원 투입 후의 초기화 동작 시에 모든 데이터가 전송 가능하게 되기 때문에 본 발명의 메리트는 작다. 그에 대하여, 불휘발성 메모리의 용량이 큰 경우에는, 필요에 따라서 데이터를 전송해야만 하므로 본 발명의 메리트는 비약적으로 커진다.

Claims (2)

  1. 정보처리장치와,
    상기 정보처리장치와 메모리 인터페이스를 사이에 두고 접속되는 액세스 제어 회로를 갖는 메모리 모듈을 구비하고,
    상기 액세스 제어 회로는, 상기 정보처리장치로부터 판독 명령 및 어드레스를 수신한 때, 상기 판독 명령을 수신한 것을 상기 정보처리장치에 통지하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 메모리 모듈은, 불휘발성 메모리와 랜덤 액세스 메모리를 갖고, 상기 불휘발성 메모리는, 상기 불휘발성 메모리와 상기 랜덤 액세스 메모리의 사이의 데이터 전송이 수행되는 때에 액세스되는 기억 영역인 백그라운드 동작 지시 영역을 가지며,
    상기 액세스 제어 회로는, 상기 어드레스의 어드레스 값이 상기 백그라운드 동작 지시 영역인 경우는, 상기 통지의 때에 상기 정보처리장치에 더미 데이터를 출력하는 것을 특징으로 하는 반도체 장치.
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