JP2022143741A - 半導体集積回路及びその動作方法 - Google Patents

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大作 冷水
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Kioxia Corp
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Abstract

【課題】マルチチップパッケージ内の複数のメモリチップが検知した電気信号に基づいて、メモリチップが自メモリチップの論理ユニット番号と積載チップ数の総数を認識することが可能となる。【解決手段】実施形態に係る半導体集積回路は、複数のメモリチップを備えたマルチチップパッケージと、マルチチップパッケージを制御するコントローラとを備える。複数のメモリチップは、配線パッドから電位を検知する論理ユニット回路を有する論理制御部を備える。論理ユニット回路は、配線パッドから検知した電位に基づいて、マスタチップとスレーブチップを判断し、マスタチップがスレーブチップにパルスカウント及びステータス応答コマンドを送信することで、スレーブチップが自メモリチップの論理ユニット番号を設定し、スレーブチップからのステータス情報に基づいて、積載するチップ数の総数を設定する。【選択図】図３

Description

本発明の実施形態は、半導体集積回路及びその動作方法に関する。
不揮発性半導体記憶装置として、ＮＡＮＤフラッシュメモリが知られている。ＮＡＮＤフラッシュメモリは、複数のメモリチップで構成された場合、パッケージを封入後に外部からメモリセルアレイのＲＯＭ領域に格納しているレジスタを書き換えることでおのおののメモリチップを認識することが知られている。
特開2015-94997号公報
実施形態が解決しようとする課題は、マルチチップパッケージ内の複数のメモリチップが検知した電気信号に基づいて、メモリチップが自メモリチップの論理ユニット番号と積載チップ数の総数を認識することが可能な半導体集積回路を提供することにある。
実施形態に係る半導体集積回路は、複数のメモリチップを備えたマルチチップパッケージと、マルチチップパッケージを制御するコントローラとを備える。複数のメモリチップは、配線パッドから電位を検知する論理ユニット回路を有する論理制御部を備える。論理ユニット回路は、配線パッドから検知した電位に基づいて、マスタチップとスレーブチップを判断し、マスタチップがスレーブチップにパルスカウント及びステータス応答コマンドを送信することで、スレーブチップが自メモリチップの論理ユニット番号を設定し、スレーブチップからのステータス情報に基づいて、積載するチップ数の総数を設定する。
実施形態に係る半導体集積回路の構成例を示すブロック図。 実施形態に係るメモリパッケージの内部構造例を示すブロック図。 実施形態に係るメモリチップの回路構成例を示すブロック図。 電源投入後のメモリチップのイニシャライズ動作手順を示すフローチャート図。 図３に示すメモリチップのボンディングパッドの結線による各メモリチップの読み取り値表例の図。 論理ユニット回路のエンコーダによる出力値の表例の図。 ＬＵＮ及びＭＣＭ設定におけるマスタチップＭＣの動作のフローチャート図。 ＬＵＮ及びＭＣＭ設定におけるスレーブチップＳＣの動作のフローチャート図。 パルスカウント “００１”とステータス返答コマンドによる応答シーケンスを示すタイミングチャート図。 パルスカウント “０１０”とステータス返答コマンドによる応答シーケンスを示すタイミングチャート図。 パルスカウント “０１１”とステータス返答コマンドによる応答シーケンスを示すタイミングチャート図。 パルスカウント “１００”とステータス返答コマンドによる応答シーケンスを示すタイミングチャート図。 実施形態の変形例に係るメモリパッケージの内部構造例を示すブロック図。 実施形態の変形例に係るメモリチップの回路構成例を示すブロック図。 実施形態の変形例に係るメモリパッケージの実装構造例を示す断面図。 実施形態の変形例に係るメモリパッケージの実装構造例を示す斜視図。 実施形態の変形例に係るメモリパッケージのはんだボールの配置例を示す平面図。
以下、図面を参照して、実施形態について説明する。以下に説明する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。図面は模式的なものである。
また、以下に示す実施形態は、技術的思想を具体化するための装置や方法を例示するものであって、各構成部品の材質、形状、構造、配置等を特定するものではない。この実施形態は、特許請求の範囲において、種々の変更を加えることができる。
以下の説明において、論理ユニット番号ＬＵＮ（Logical Unit Number）、マルチチップモジュールＭＣＭ（Multi-Chip Module）は、表現を簡単化してＬＵＮ、ＭＣＭと表記する場合がある。
［実施形態］
（半導体集積回路）
実施形態に係る半導体集積回路１００のブロック構成の一例は、図１に示すように表される。半導体集積回路１００は、ホストインタフェース２を介してホスト装置１と接続され、ホスト装置１の外部記憶装置として機能する。なお、ホスト装置１とは、例えば、パーソナルコンピュータ、タブレット、スマートフォン、携帯電話、撮像装置などである。以下の説明において、ホスト装置１をホスト１とも称する。また、ホストインタフェース２をホストＩ／Ｆ２とも称する。
半導体集積回路１００は、図１に示すように、不揮発性半導体記憶装置１０、コントローラ２０、及びＮＡＮＤインタフェース３０を備える。不揮発性半導体記憶装置１０は、例えば、ＮＡＮＤフラッシュである。なお、不揮発性メモリとしては、ＮＡＮＤフラッシュのような不揮発性半導体メモリに限定されず、ＲｅＲＡＭ（Resistance Random Memory）、ＦｅＲＡＭ（Ferroelectric Random Memory）などのデータ格納可能なメモリであればよい。なお、以下の説明において、不揮発性半導体記憶装置１０の一例としてＮＡＮＤフラッシュ１０と称する。また、ＮＡＮＤインタフェース３０をＮＡＮＤＩ／Ｆ３０と称する。
ＮＡＮＤフラッシュ１０は、マルチチップパッケージ１５を備えて構成される。また、マルチチップパッケージ１５は、複数のメモリチップ（例えば、＃０～＃３）によって構成される。おのおののメモリチップは、複数のメモリセルがマトリクス状に配列されたメモリセルアレイを有する。個々のメモリセルは、多値記憶が可能である。おのおののメモリチップは、データ消去の単位である物理ブロックを複数配列して構成される。また、ＮＡＮＤフラッシュ１０は、物理ページごとにデータの書き込み及びデータの読み出しが行われる。物理ブロックは、複数の物理ページによって構成される。
コントローラ２０は、ホスト１から命令を受け取り、受け取られた命令に基づいてＮＡＮＤフラッシュ１０を制御する。具体的には、コントローラ２０は、ホスト１から書き込みを指示されたデータをＮＡＮＤフラッシュ１０に書き込み、ホスト１から読み出を指示されたデータをＮＡＮＤフラッシュ１０から読み出してホスト１に送信する。コントローラ２０は、ＮＡＮＤＩ／Ｆ３０によってＮＡＮＤフラッシュ１０に電気的に接続される。ＮＡＮＤフラッシュ１０は、データを不揮発に記憶する。
ＮＡＮＤＩ／Ｆ３０は、例えば、チップイネーブル信号（以下、／ＣＥという。）、コマンドラッチイネーブル信号（以下、ＣＬＥという。）、アドレスラッチイネーブル信号（以下、ＡＬＥという。）、ライトイネーブル信号（以下、／ＷＥという。）、リードイネーブル信号（以下、／ＲＥという。）、ライトプロテクト信号（以下、／ＷＰという。）、Ｉ／Ｏ＜７：０＞、及びデータストローブ信号（以下、ＤＱＳという。）の各々について、個別の配線を介して送受信を行う。
（マルチチップパッケージの内部構成例）
実施形態に係るＮＡＮＤフラッシュ１０を構成するマルチチップパッケージ１５の内部構成例について説明する。
実施形態に係るＮＡＮＤフラッシュ１０を構成するマルチチップパッケージ１５の内部構成の一例は、図２に示すように表される。本実施形態では、図１のＮＡＮＤフラッシュ１０は、例えば、１つのマルチチップパッケージ１５によって構成されるものとする。ただし、ＮＡＮＤフラッシュ１０を複数のマルチチップパッケージ１５によって構成してもよい。
マルチチップパッケージ１５は、図２に示すように、複数（ここでは４つ）のメモリチップ＃０～＃３を備える。
メモリチップ＃０～＃３は、例えば、／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、／ＷＰ、Ｉ／Ｏ＜７：０＞、及びＤＱＳの各々について、個別の内部配線で電気的に接続される。例えば、マルチチップパッケージ１５のＩ／Ｏ０は、マルチチップパッケージ１５内でメモリチップ＃０～＃３と共通接続する。同様に、マルチチップパッケージ１５のＩ／Ｏ１は、マルチチップパッケージ１５内でメモリチップ＃０～＃３と共通接続する。他の信号についても同じである。
（メモリチップの内部回路例）
次に、メモリチップ＃０～＃３の内部回路例を説明する。
メモリチップ＃０～＃３の内部回路の一例は、図３に示すように表される。おのおののメモリチップ＃０～＃３は、同一の構成を備えているので、ここではメモリチップ＃０の構成について説明する。
メモリチップ＃０は、図３に示すように、Ｉ／Ｏ制御部１１１、論理制御部１１２、電圧発生回路１１３、レジスタ制御部１１４、カラム制御回路１１５、データレジスタ１１６、センスアンプ１１７、ロウ制御回路１１８、メモリセルアレイ１３０、ＲＯＭ領域１３１、及び複数の内部配線パッド１６０（ここでは、１６０Ａ、１６０Ｂ）を備える。なお、内部配線パッド１６０は、配線パッドの一例である。
Ｉ／Ｏ制御部１１１は、Ｉ／Ｏ信号の入力ピン（Ｉ／Ｏ０－Ｉ／Ｏ７）の接続配線を介して、コントローラ２０との間でＩ／Ｏ信号を送受信するためのバッファ回路である。Ｉ／Ｏ制御部１１１は、論理制御部１１２で受け付けた信号に基づいて、Ｉ／Ｏ信号Ｉ／Ｏ０－Ｉ／Ｏ７を介してＩ／Ｏ信号として取り込んだコマンド、アドレス、データ（書き込みデータ）をレジスタ制御部１１４またはデータレジスタ１１６に振り分けて格納する。
論理制御部１１２は、各種制御信号の入力ピン（ＣＥ、ＡＬＥなど）を介して各種制御信号の入力を受け付ける。論理制御部１１２は、受信した制御信号に基づいて、状態（ステート）遷移する状態遷移回路（ステートマシン）を含み、メモリチップ＃０全体の動作を制御する。
論理制御部１１２は、ＬＵＮレジスタ１４０、ＭＣＭレジスタ１４１、及び論理ユニット回路１４２を備える。なお、論理ユニット回路１４２は、エンコーダ機能、比較器機能を有する。詳細は、後で説明する。
ＬＵＮレジスタ１４０は、ＬＵＮ情報を格納するレジスタである。ＬＵＮ情報とは、おのおののメモリチップを識別するためのｎビット（ｎは２以上の整数）の情報である。具体的には、メモリチップがマルチチップパッケージ１５内に４つ積載されている場合、論理ユニット回路１４２は、例えば、ＬＵＮを“００”～“１１”によってナンバリングして識別する。具体的には、メモリチップが“ＬＵＮ＝００”ならば、“メモリチップ＃０”の先頭のメモリチップとわかる。同様に、メモリチップが“ＬＵＮ＝０１”ならば、“メモリチップ＃１”の２番目のメモリチップとわかる。また、メモリチップが“ＬＵＮ＝１１”ならば、“メモリチップ＃３”の最後のメモリチップとわかる。つまり、ＬＵＮ情報から何番目のどのチップにアクセスすれば、アクセスしたいブロックがわかる。例えば、メモリチップが０～９９９ブロックを有する構造の場合、メモリチップ＃０は０～９９９ブロックとなり、メモリチップ＃１はメモリチップが１０００～１９９９ブロックとなり、メモリチップ＃３はメモリチップが３０００～３９９９ブロックとなる。ここで、１２００ブロックにアクセスしたい場合、ＬＵＮ＝０１のＬＵＮ情報によって、２番目のメモリチップ＃１の１２００ブロックを選定することができる。
ＭＣＭレジスタ１４１は、ＭＣＭ情報を格納するレジスタである。ＭＣＭ情報とは、メモリチップがマルチチップパッケージ１５内に積載するチップ数の総数の情報である。また、ＭＣＭ情報は、ｎビット（ｎは２以上の整数）の情報である。具体的には、メモリチップがマルチチップパッケージ１５内に４個積載されている場合、ＭＣＭ情報は、ＭＣＭ＝１１となる。
論理ユニット回路１４２は、複数の内部配線パッド１６０（ここでは、１６０Ａまたは、１６０Ｂ）を介して電気信号を読み取る。なお、論理ユニット回路１４２は、例えば、電位を読み取るための複数の物理ボンディングパッドＰＤ（ここでは、ＰＤ１～ＰＤ２）を備えてもよい。以下の説明において、物理ボンディングパッドＰＤをボンディングパッドＰＤと称する。
メモリチップ＃０～＃３の複数のボンディングパッドＰＤ（ここでは、ＰＤ１、ＰＤ２）は、例えば、メモリチップ内でユニークな組み合わせとなるように複数の内部配線パッド１６０（ここでは、１６０Ａ、１６０Ｂ）から電位が供給される。すなわち、複数のボンディングパッドＰＤは、メモリチップ内でユニークな組み合わせとなるように複数の内部配線パッド１６０と結線して電位を供給してもよい。
論理ユニット回路１４２は、ボンディングパッドＰＤ１、ＰＤ２を介して内部配線パッド１６０Ａまたは、１６０Ｂから読み取った電位の組み合わせによって、おのおののメモリチップがＬＵＮを設定するために機能する。なお、マルチチップパッケージ１５内に積載するメモリチップ数Ｎ個に基づいて、ｎビット（ｎは２以上の整数）分のボンディングパッドＰＤを備えてもよい。例えば、メモリチップが８個の場合、メモリチップを識別するための３ビット分のボンディングパッドＰＤの数は、３個である。つまり、ボンディングパッドＰＤの数は、３個でもよい。ただし、実際には、これらの例に限定されない。
内部配線パッド１６０Ａ、１６０Ｂのおのおのは、例えば、電源電位Ｖｃｃ、または、接地電位ＧＮＤのいずれか１つに電気的に接続される。図３では、内部配線パッド１６０Ａは、接地電位ＧＮＤであり、内部配線パッド１６０Ｂは、電源電位Ｖｃｃである。メモリチップ＃０のボンディングパッドＰＤ１、ＰＤ２は、内部配線パッド１６０Ａと電気的に共通接続される。なお、メモリチップ＃１の場合、例えば、ボンディングパッドＰＤ１は、内部配線パッド１６０Ｂに電気的に接続され、ボンディングパッドＰＤ２は、内部配線パッド１６０Ａと電気的に共通接続される。以下の説明において、電源電位Ｖｃｃが接続されている状態の“Ｈ”レベルを“１”とし、接地電位ＧＮＤが接続されている状態の“Ｌ”レベルを“０”とする。以下の説明において、“Ｈ”レベルを“１”、“Ｌ”レベルを“０”と称する。
論理制御部１１２は、電圧発生回路１１３に、発生すべき電圧値、電力供給タイミングを指示する。電圧発生回路１１３は、論理制御部１１２の制御によって、メモリセルアレイ１３０及びその周辺回路に電力を供給する。レジスタ制御部１１４には、メモリセルアレイ１３０に対する書き込みが成功したか否かを示すスタータス情報、メモリセルアレイ１３０に対する消去が成功したか否かを示すステータス情報などが格納される。これらのステータス情報は、Ｉ／Ｏ制御部１１１によってコントローラ２０に応答信号として送信される。
レジスタ制御部１１４は、コマンド、アドレス、及びステータス情報を保持する。レジスタ制御部１１４は、アドレスをロウ制御回路１１８及びセンスアンプ１１７に転送すると共に、コマンドを論理制御部１１２に転送する。
カラム制御回路１１５、センスアンプ１１７、及びロウ制御回路１１８は、論理制御部１１２による制御に基づいて、メモリセルアレイ１３０に対するアクセスを実行する。
カラム制御回路１１５は、カラムアドレスに対応するビット線を選択して活性化する。ロウ制御回路１１８は、ロウアドレスに対応するワード線を選択し、選択したワード線を活性化する。センスアンプ１１７は、カラム制御回路１１５により選択されたビット線に電圧を印加して、ロウ制御回路１１８が選択したワード線とカラム制御回路１１５が選択したビット線との交点に位置するメモリセルトランジスタに、データレジスタ１１６に格納されているデータを書き込む。また、センスアンプ１１７は、ロウ制御回路１１８が選択したワード線とカラム制御回路１１５が選択したビット線を介して読み出し、読み出したデータをデータレジスタ１１６に格納する。データレジスタ１１６に格納されたデータは、データ線を通じてＩ／Ｏ制御部１１１に送られ、Ｉ／Ｏ制御部１１１からコントローラ２０へ転送される。
メモリセルアレイ１３０は、ＮＡＮＤ型のメモリセルが配列されて構成されており、ホスト１からのライトデータが格納される。
メモリセルアレイ１３０は、半導体集積回路１００の管理情報が格納されるＲＯＭ領域１３１を含む。ＲＯＭ領域１３１は、メモリセルアレイ１３０の一部であり、メモリセルアレイ１３０と同様、ＮＡＮＤ型のメモリセルで構成される領域である。ＲＯＭ領域１３１は、例えば、メモリチップ＃０の製造者または半導体集積回路１００の製造者は、書き換えが可能であるが、半導体集積回路１００のユーザはアクセス（読み出し、書き込み、消去）することはできない。ＲＯＭ領域１３１には、各種の管理情報が記憶される。
以上説明したように、実施形態によれば、おのおののメモリチップ＃０～＃３は、複数の内部配線パッド１６０を備える。論理ユニット回路１４２は、複数の内部配線パッド１６０（１６０Ａ、１６０Ｂ）から読み取った電位を検知してＬＵＮを設定する。また、論理ユニット回路１４２は、おのおののメモリチップ＃０～＃３のＬＵＮ情報に基づいて、マルチチップパッケージ１５内に積載されたチップ数の総数であるＭＣＭ情報を算出する。論理ユニット回路１４２は、ＭＣＭ情報を決定することで、半導体集積回路１００の総容量を判断する。なお、メモリチップのＬＵＮ、ＭＣＭを設定する動作方法については、後で説明する。
（イニシャライズの動作例）
次に、おのおののメモリチップにおける電源投入時のイニシャライズ動作について説明する。おのおののメモリチップは、電源投入時において、例えば、論理ユニット回路１４２が備える複数のボンディングパッドＰＤから電位を読み取る。また、論理ユニット回路１４２は、ＬＵＮレジスタ１４０の初期化をする。
イニシャライズの動作の一例は、図４に示すように表される。複数のボンディングパッドＰＤ（ＰＤ１、ＰＤ２）と複数の内部配線パッド１６０との結線によるおのおののメモリチップの読み取り値表の一例は、図５のように表される。また、論理ユニット回路１４２が備えるエンコーダによる出力値の表の一例は、図６に表される。
ステップＳ１１において、論理ユニット回路１４２は、ボンディングパッドＰＤから電位を検出して電気信号の“１”、または“０”を読み取る。具体的には、図５で示すように、おのおののメモリチップは、例えば、ボンディングパッドＰＤ１、ＰＤ２から電気信号を読み取る。
ステップＳ１２において、論理ユニット回路１４２は、図６に示すように、エンコーダが出力する出力値を読み取る。具体的には、論理ユニット回路１４２は、例えば、初期カウントである“０”を入力して、エンコーダが出力した“０００”を読み取る。また、論理ユニット回路１４２は、読み込んだ後でカウント値を１足して“１”にする。
ステップＳ１３において、論理ユニット回路１４２は、エンコーダの出力値を初期値としてＬＵＮレジスタ１４０に設定する。具体的には、論理ユニット回路１４２は、初期カウントとしてエンコーダが出力した“０００”をＬＵＮレジスタ１４０に書き込む。なお、ＬＵＮレジスタ１４０は、例えば、２ビットの情報である“００”で書き込んでもよい。
以上説明したように、実施形態によれば、論理ユニット回路１４２は、電源投入時におけるイニシャライズの動作によって、複数（ここでは２つ）のボンディングパッドＰＤ１、ＰＤ２からの電気信号を読み込む。また、論理ユニット回路１４２は、エンコーダから出力した出力値をＬＵＮレジスタ１４０へ書き込む。
（ＬＵＮ及びＭＣＭを設定する動作例）
次に、ＬＵＮ及びＭＣＭを設定する動作について説明する。電源投入時のイニシャライズ動作後において、おのおののメモリチップは、マスタチップＭＣとスレーブチップＳＣとに分けて説明する。
マスタチップＭＣとは、例えば、図２に示すマルチチップパッケージ１５内の各メモリチップの１番目のメモリチップ＃０である。スレーブチップＳＣとは、例えば、図２に示すマルチチップパッケージ１５内の１番目のメモリチップ＃０以外のメモリチップ＃１～＃３である。マルチチップパッケージ１５内のおのおののメモリチップは、ＬＵＮ及びＭＣＭをそれぞれのメモリチップ＃０～＃３で認識するため、マスタチップＭＣがＬＵＮ及びＭＣＭの設定動作のメインとなる。
マスタチップＭＣとスレーブチップＳＣは、図２に示すように、Ｉ／Ｏ信号が共通に接続している。マスタチップＭＣは、例えば、Ｉ／Ｏ信号を介してスレーブチップＳＣと信号のやりとりが可能である。
マスタチップＭＣの動作の一例を図７Ａに示されるように表される。また、スレーブチップＳＣの動作の一例を図７Ｂに示すように表される。
電源投入時のＬＵＮ及びＭＣＭを設定する動作において、論理ユニット回路１４２は、ボンディングパッドＰＤ１、ＰＤ２から読み取った信号に基づいて、マスタチップＭＣとスレーブチップＳＣを選定する。マスタチップＭＣに選定したメモリチップは、スレーブチップＳＣにパルスカウントを送信することで、おのおののスレーブチップＳＣがＬＵＮを設定する。マスタチップＭＣは、ステータス返答コマンドによって、スレーブチップＳＣからステータス信号を受信してＭＣＭを設定する。以下、電源投入時のＬＵＮ及びＭＣＭを設定する動作の詳細フローの一例である。
ステップＳ２１において、おのおののメモリチップは、電源投入時において、イニシャライズ（Ｓ１１～Ｓ１３）によって、ボンディングパッドＰＤから電位を読み取る。また、おのおののメモリチップは、ＬＵＮが初期化され、ＬＵＮレジスタ１４０にＬＵＮ情報を格納する。
ステップＳ２２において、論理ユニット回路１４２は、ＬＵＮレジスタ１４０の格納されている値と、ボンディングパッドから読み取った電気信号の値“００”とが一致するかを判断する。論理ユニット回路１４２は、“００”と一致した場合、ステップＳ２３に進む。論理ユニット回路１４２は、“００”と一致しない場合、ステップＳ３１に進む。すなわち、ステップＳ２３以降は、マスタチップＭＣの動作である。また、ステップＳ３１以降のステップは、スレーブチップＳＣの動作である。
（マスタチップの動作）
ステップＳ２３において、論理ユニット回路１４２は、スレーブチップＳＣにパルスカウントを送信する。具体的には、論理ユニット回路１４２は、例えば、エンコーダにカウント値“１”を入力し、エンコーダが出力した出力値“００１”をパルスカウントとしてスレーブチップＳＣに出力する。すなわち、論理ユニット回路１４２は、スレーブチップＳＣを認識するため、エンコーダを用いて、カウント値に対するパルスカウントを送信する。パルスカウントとは、マスタチップＭＣとスレーブチップＳＣとがおのおののメモリチップのＬＵＮを認識するために使用するパルスカウントである。以下の説明において、パルスカウントをパルス波形、またはパルスクロック数とも称する。
ステップＳ２４において、論理ユニット回路１４２は、スレーブチップＳＣが受信したパルスカウントを保存した後でスレーブチップＳＣにステータス返答コマンドを送信する。具体的には、論理ユニット回路１４２は、例えば、パルスカウント“００１”を送信し、メモリチップ＃１であるスレーブチップＳＣに応答を要求する。
ステップＳ２５において、論理ユニット回路１４２は、スレーブチップＳＣのステータス返答を受信したかを判断する。論理ユニット回路１４２は、スレーブチップＳＣのステータス返答を受信した場合、ステップＳ２６に進む。また、論理ユニット回路１４２は、スレーブチップＳＣの返答を受信しない場合、ステップＳ２７に進む。ステータス返信とは、スレーブチップＳＣが存在する場合、スレーブチップＳＣが例えば、“Ｈ”レベルの信号のステータス情報をマスタチップＭＣに送信することである。
ステップＳ２６において、論理ユニット回路１４２は、カウンタを１つ足す。具体的には、論理ユニット回路１４２は、カウンタのカウント値を１つ足す。例えば、カウント値が“１”の場合、カウント値は、“２”に増やす。
ステップＳ２７において、論理ユニット回路１４２は、規定回数（ここでは、７回）までステータス返答を受信したかを判断する。具体的には、論理ユニット回路１４２は、例えば、規定回数（ここでは、７回）までステータス返答を受信した場合、ステップＳ２８へ進む。論理ユニット回路１４２は、規定回数（ここでは、７回）までステータス返答を受信していない場合、ステップＳ２３へ戻る。規定回数とは、スレーブチップＳＣのＬＵＮを認識するためのパルスカウントの発生回数である。すなわち、メモリチップ＃３までステータス応答があり、メモリチップ＃４以降のステータス応答がなければ、マルチチップパッケージ１５内に積載しているメモリチップは、４個であると判断できる。つまり、論理ユニット回路１４２は、スレーブチップＳＣからのステータス情報に基づいて、積載するメモリチップの総数を判断する。
ステップＳ２８において、論理ユニット回路１４２は、判断した積載するメモリチップの総数をＭＣＭレジスタ１４１に設定する。なお、論理ユニット回路１４２は、Ｉ／Ｏ信号を介してスレーブチップＳＣにＭＣＭレジスタ１４１を設定するコマンドを送信してもよい。
（スレーブチップの動作）
ステップＳ３１において、論理ユニット回路１４２は、受信したパルスカウントと、ボンディングパッドから読み取った電気信号の値とが一致した場合、ステップＳ３２に進む。論理ユニット回路１４２は、受信したパルスカウントと、ボンディングパッドから読み取った電気信号の値とが一致しない場合、ステップＳ３３に進む。具体的には、論理ユニット回路１４２は、マスタチップＭＣが送信したパルスカウントを受信する。また、論理ユニット回路１４２は、受信したパルスカウントと、ボンディングパッドから読み取った電気信号の値とを比較する。また、論理ユニット回路１４２は、パルスカウントを受信した回数をカウントする。
ステップＳ３２において、論理ユニット回路１４２は、マスタチップＭＣが送信したパルスカウントを保存し、ＬＵＮ情報を初期値から上書きする。すなわち、論理ユニット回路１４２は、受信したパルスカウントと、ボンディングパッドＰＤから読み取った電気信号の値とが一致した場合、パルスカウントをＬＵＮレジスタ１４０に書き込みＬＵＮ情報を設定する。具体的には、スレーブチップのメモリチップ＃１は、例えば、パルスカウントを受信し、パルスカウントとボンディングパッドＰＤから読み取った電気信号の値とが一致する場合、パルスカウントをＬＵＮレジスタ１４０に書き込み、ＬＵＮ情報を設定する。なお、ボンディングパッドＰＤから読み取った電気信号の値が２ビット情報の場合、パルスカウントの２ビット情報までと比較してもよい。
ステップＳ３３において、論理ユニット回路１４２は、マスタチップＭＣが送信したステータス返答コマンドを受信する。また、論理ユニット回路１４２は、それぞれのスレーブチップＳＣの受信したパルスカウントに基づいて、Ｉ／Ｏ信号を介してマスタチップＭＣにステータス情報を送信する。なお、論理ユニット回路１４２は、パルスカウントのステータス返答コマンドを受信した後にステータス情報をマスタチップＭＣに送信する。
ステップＳ３４において、論理ユニット回路１４２は、パルスカウントを受信した回数が規定回数まで完了したかを判断する。具体的には、論理ユニット回路１４２は、パルスカウントを受信した回数が規定回数まで完了した場合、ステップＳ３５に進む。論理ユニット回路１４２は、パルスカウントを受信した回数が規定回数まで完了していない場合、ステップＳ３１に戻る。
ステップＳ３５において、論理ユニット回路１４２は、ＭＣＭレジスタ１４１を設定する。このマスタチップＭＣとスレーブチップＳＣのステータス応答動作については、後でタイミングチャートの動作例を用いて説明する。
（マスタチップＭＣとスレーブチップＳＣの応答判定の動作例）
次に、ＬＵＮ及びＭＣＭを設定する際のマスタチップとスレーブチップ間の応答動作についてタイミングチャートで説明する。
マスタチップＭＣがパルス波形であるパルスカウント “００１”で送信した場合のマスタチップＭＣとスレーブチップＳＣとの応答動作のタイミングチャートの一例を図８Ａに表される。同様に、マスタチップＭＣがパルス波形であるパルスカウント“０１０”で送信した場合のタイミングチャートの一例を図８Ｂに表される。マスタチップＭＣがパルス波形であるパルスカウント“０１１”で送信した場合のタイミングチャートの一例を図８Ｃに表される。マスタチップＭＣがパルス波形であるパルスカウント“１００”で送信した場合のタイミングチャートの一例を図８Ｄに表される。なお、マスタチップＭＣがパルス波形であるパルスカウント“１０１”～“１１１”で送信した場合は省略する。
（パルスカウント“００１”を送信する場合）
Ｔ０～Ｔ１の期間において、マスタチップＭＣは、図８Ａに示すように、マスタチップＭＣは、パルスカウント“００１”をスレーブチップＳＣに送信する。
Ｔ１～Ｔ２の期間において、スレーブチップＳＣであるメモリチップ＃１～＃３は、マスタチップＭＣから送信されたパルスカウントを受信する。
Ｔ２～Ｔ３の期間において、スレーブチップＳＣであるメモリチップ＃１～＃３は、受信したパルスカウントと、読み取った信号と一致するか比較する。
Ｔ３～Ｔ４の期間において、受信したパルスカウントと読み取った信号とが一致したメモリチップ＃１は、パルスカウントを保存する。具体的には、メモリチップ＃１は、例えば、ＬＵＮ情報を上書きし、ＬＵＮレジスタ１４０に設定する。一致しなかったメモリチップ＃２、＃３は、規定回数のパルスカウントを受信したかを確認する。
Ｔ４～Ｔ５の期間において、マスタチップＭＣは、ステータス返答コマンドを送信する。
Ｔ５～Ｔ６の期間において、スレーブチップＳＣであるメモリチップ＃１は、マスタチップＭＣにステータス情報を送信する。
Ｔ６～Ｔ７の期間において、マスタチップＭＣは、スレーブチップＳＣからステータス情報を受信する。
Ｔ７以降において、マスタチップＭＣは、ステータス情報を受信したため、マルチチップパッケージ１５内に積載するチップを累積カウントする。
（パルスカウント“０１０”を送信する場合）
Ｔ０～Ｔ１の期間において、マスタチップＭＣは、図８Ｂに示すように、マスタチップＭＣは、パルスカウント“０１０”をスレーブチップＳＣに送信する。
Ｔ１～Ｔ２の期間において、スレーブチップＳＣであるメモリチップ＃１～＃３は、マスタチップＭＣから送信されたパルスカウントを受信する。
Ｔ２～Ｔ３の期間において、スレーブチップＳＣであるメモリチップ＃１～＃３は、受信したパルスカウントと、読み取った信号と一致するか比較する。
Ｔ３～Ｔ４の期間において、受信したパルスカウントと読み取った信号とが一致したメモリチップ＃２は、パルスカウントを保存する。具体的には、メモリチップ＃１は、例えば、ＬＵＮ情報を上書きし、ＬＵＮレジスタ１４０に設定する。一致しなかったメモリチップ＃１、＃３は、規定回数のパルスカウントを受信したかを確認する。
Ｔ５～Ｔ６の期間において、スレーブチップＳＣであるメモリチップ＃２は、マスタチップＭＣにステータス情報を送信する。
Ｔ６～Ｔ７の期間において、マスタチップＭＣは、スレーブチップＳＣからステータス情報を受信する。
Ｔ７以降において、マスタチップＭＣは、ステータス情報を受信したため、マルチチップパッケージ１５内に積載するチップを累積カウントする。
（パルスカウント“０１１”を送信する場合）
Ｔ０～Ｔ１の期間において、マスタチップＭＣは、図８Ｃに示すように、マスタチップＭＣは、パルスカウント“０１１”をスレーブチップＳＣに送信する。
Ｔ１～Ｔ２の期間において、スレーブチップＳＣであるメモリチップ＃１～＃３は、マスタチップＭＣから送信されたパルスカウントを受信する。
Ｔ２～Ｔ３の期間において、スレーブチップＳＣであるメモリチップ＃１～＃３は、受信したパルスカウントと、読み取った信号と一致するか比較する。
Ｔ３～Ｔ４の期間において、受信したパルスカウントと読み取った信号とが一致したメモリチップ＃３は、パルスカウントを保存する。具体的には、メモリチップ＃１は、例えば、ＬＵＮ情報を上書きし、ＬＵＮレジスタ１４０に設定する。一致しなかったメモリチップ＃１、＃２は、規定回数のパルスカウントを受信したかを確認する。
Ｔ５～Ｔ６の期間において、スレーブチップＳＣであるメモリチップ＃３は、マスタチップＭＣにステータス情報を送信する。
Ｔ６～Ｔ７の期間において、マスタチップＭＣは、スレーブチップＳＣからステータス情報を受信する。
Ｔ７以降において、マスタチップＭＣは、ステータス情報を受信したため、マルチチップパッケージ１５内に積載するチップを累積カウントする。
（パルスカウント“１００”を送信する場合）
Ｔ０～Ｔ１の期間において、マスタチップＭＣは、図８Ｄに示すように、マスタチップＭＣは、パルスカウント“１００”をスレーブチップＳＣに送信する。
Ｔ１～Ｔ２の期間において、スレーブチップＳＣであるメモリチップ＃１～＃３は、マスタチップＭＣから送信されたパルスカウントを受信する。
Ｔ２～Ｔ３の期間において、スレーブチップＳＣであるメモリチップ＃１～＃３は、受信したパルスカウントと、読み取った信号と一致するか比較する。
Ｔ３～Ｔ４の期間において、一致しなかったメモリチップ＃１、＃２、＃３は、規定回数のパルスカウントを受信したかを確認する。
Ｔ５～Ｔ６の期間において、スレーブチップＳＣは、全て一致しないため、ステータス情報を送信しない。
Ｔ６～Ｔ７の期間において、マスタチップＭＣは、スレーブチップＳＣからステータス情報を受信しないため、メモリチップ＃４はないと判断する。
Ｔ７以降において、マスタチップＭＣは、ステータス情報を受信していないため、マルチチップパッケージ１５内に積載するチップの総数を決定する。なお、このタイミングチャートの一例では、スレーブチップＳＣからステータス情報がない時点で積載チップの総数を決定しているが、例えば、上記で説明したように規定回数の７回までスレーブチップＳＣのステータ情報を確認してから決定してもよい。
以上説明したように、実施形態によれば、マスタチップＭＣは、パルスカウントをスレーブチップＳＣに送信する。各スレーブチップＳＣは、マルスチップＭＣからのパルスカウントとボンディングパッドから読み取った電気信号とを比較して一致した場合、ＬＵＮレジスタに設定する。マスタチップＭＣは、ステータス返答コマンドをスレーブチップＳＣに送信し、スレーブチップＳＣは、マスタチップＭＣにステータス情報を送信する。マスタチップＭＣは、スレーブチップＳＣのステータス情報に基づいて、ＭＣＭを累積し、ＭＣＭを決定する。マスタチップＭＣは、決定したＭＣＭをＭＣＭレジスタ１４１に設定する。なお、半導体集積回路１００は、ボンディングパッドＰＤから読み取った電位に基づいて、ＬＵＮ情報をそれぞれのメモリチップが認識することができるため、マスタチップＭＣがスレーブチップＳＣにパルスカウントを送信することなく、はじめからマスタチップＭＣがステータス応答コマンドをスレーブチップＳＣに送信して積載チップの総数を決定してもよい。
（実施形態の効果）
実施形態によれば、論理ユニット回路１４２は、電源投入時に、各メモリチップのボンディングパッドＰＤから電位を読み取ることで自動にＬＵＮを設定することができる。また、論理ユニット回路１４２は、各メモリチップのＬＵＮ情報を基づいて、マルチチップパッケージ１５内に積載しているメモリチップの総数ＭＣＭを算出することができる。さらに、論理ユニット回路１４２は、マルチチップパッケージ１５内に積載しているメモリチップの総数ＭＣＭに基づいて、マルチチップパッケージ１５内の総容量を判断することができる。
［実施形態の変形例］
（マルチチップパッケージの内部構成例）
実施形態の変形例に係るＮＡＮＤフラッシュ１０を構成するマルチチップパッケージ１５Ａの内部構成例について説明する。
実施形態の変形例に係るＮＡＮＤフラッシュ１０を構成するマルチチップパッケージ１５Ａの内部構成の一例は、図９に示すように表される。本実施形態に係るマルチチップパッケージ１５は、図３に示すように、各メモリチップ内の内部配線パッド１６０と各メモリチップ内の論理ユニット回路１４２が有する物理ボンディングパッドＰＤとの結線によってユニークな組み合わせとなるように電位を接続する構成である。この本実施形態に係るマルチチップパッケージ１５の構成に対し、実施形態の変形例に係るマルチチップパッケージ１５Ａは、マルチチップパッケージ１５Ａ内に複数の外部配線パッド１７０を備える。すなわち、マルチチップパッケージ１５Ａは、図９に示すように、マルチチップパッケージ１５Ａ内の外部配線パッド１７０Ａ、１７０Ｂと、各メモリチップ内の論理ユニット回路１４２が有するボンディングパッドＰＤとの結線によってユニークな組み合わせとなるように電位を接続する構成である。なお、マルチチップパッケージ１５Ａは、他の構成について本実施形態に係るマルチチップパッケージ１５と同じである。なお、外部配線パッド１７０は、配線パッドの一例である。
外部配線パッド１７０Ａ、１７０Ｂのおのおのは、例えば、電源電位Ｖｃｃ、または、接地電位ＧＮＤのいずれか１つに電気的に接続される。図９では、外部配線パッド１７０Ａは、接地電位ＧＮＤである。また、外部配線パッド１７０Ｂは、電源電位Ｖｃｃである。メモリチップ＃０Ａは、ボンディングパッドＰＤ１、ＰＤ２と外部配線パッド１７０Ａとが電気的に共通接続される。メモリチップ＃１Ａは、ボンディングパッドＰＤ１が外部配線パッド１７０Ａに接続され、ボンディングパッドＰＤ２が外部配線パッド１７０Ｂに電気的に接続される。メモリチップ＃２Ａは、ボンディングパッドＰＤ１が外部配線パッド１７０Ｂに接続され、ボンディングパッドＰＤ２が外部配線パッド１７０Ａに電気的に接続される。メモリチップ＃３Ａは、ボンディングパッドＰＤ１、ＰＤ２と外部配線パッド１７０Ｂとが電気的に共通接続される。
（メモリチップの内部回路例）
次に、実施形態の変形例に係るメモリチップ＃０Ａ～＃３Ａの内部回路例を説明する。
メモリチップ＃０Ａ～＃３Ａの内部回路の一例は、図１０に示すように表される。おのおののメモリチップ＃０Ａ～＃３Ａは、同一の構成を備えているので、ここではメモリチップ＃０Ａの構成について説明する。
メモリチップ＃０Ａとメモリチップ＃０との内部回路の構成の違いは、おのおののメモリチップの外部の外部配線パッド１７０からＬＵＮの設定を決める電位を読み取る構成である。なお、マルチチップパッケージ１５Ａの基本的な動作は、マルチチップパッケージ１５のそれと同様である。
（マルチチップパッケージ１５Ａの内部構成を示す断面及び平面図例）
図１１は、図９に示したマルチチップパッケージ１５Ａの内部構成例を示す断面図の一例である。図１２は、マルチチップパッケージ１５Ａの一部の内部構成例を示す斜視図の一例である。図１３は、マルチチップパッケージ１５Ａの裏面を示す平面図の一例である。
実施形態の変形例に係るマルチチップパッケージ１５Ａは、図１１に示すように、配線基板７と、配線基板７上に積層された４枚のメモリチップ＃０Ａ～＃３Ａと、ボンディングワイヤ９と、メモリチップ＃０Ａ～＃３Ａ及びボンディングワイヤ９を樹脂封止する樹脂封止体８と、配線基板７の裏面に格子状に配列するように形成されたはんだボール５０とから構成されている。
ボンディングワイヤ９は、図１１，１２に示すように、積層されたメモリチップ＃０～＃３の端辺部に設けられたボンディングパッドＰＤと配線基板７の端辺部に設けられた外部配線パッド１７０とを電気的に接続する。ボンディングパッドＰＤは、メモリチップの論理ユニット回路１４２が電位を読み取るためのパッドである。
外部配線パッド１７０は、配線基板７の表面と裏面に形成された配線パターンによりはんだボール５０と電気的に接続する。表面に形成されたパターンと裏面に形成された配線パターンは、スルーホール２３により接続する。
はんだボール５０は、マルチチップパッケージ１５Ａの入出力ピンである。はんだボール５０は、図１３に示すように、これらの入出力ピンの中に各制御信号ピン、各Ｉ／Ｏ信号ピンなどが含まれる。図１３において、Ｖｃｃは、電源電位ピン、Ｖｓｓは接地電位ピン、ＮＵは、未使用ピン、ＮＣは、未接続ピンである。ＮＵピンは、丸線で囲んで示している。すなわち、マルチチップパッケージ１５Ａは、はんだボール５０のＮＵピンを用いて、外部配線パッド１７０を介してボンディングパッドＰＤに電位をユニークに結線して接続する。
（実施形態の変形例の効果）
マルチチップパッケージ１５Ａは、メモリチップを実装するマルチチップパッケージ１５Ａを組み立てる際に、おのおののメモリチップのボンディングパッドＰＤと外部配線パッド１７０とを電気的に結線することでＬＵＮを設定することができる。
マルチチップパッケージ１５Ａは、はんだボール５０のＮＵピンを用いて、論理ユニット回路１４２が電位を読み取る電位を設定することができる。これにより、マルチチップパッケージ１５Ａを組み立て後に、ＮＵピンの電位設定からマルチチップパッケージ１５Ａ内のメモリチップに対して、電源投入時に自動でＬＵＮを設定することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。つまり、例えば、マスタチップＭＣとスレーブＳＣの間でＬＵＮ及びＭＣＭの情報をどのような回路で伝達し合うかの回路構成は様々な形態があり、これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０・・・不揮発性半導体記憶装置、
１５・・・マルチチップパッケージ、
１００・・・半導体集積回路、
１１１・・・Ｉ／Ｏ制御部、
１１２・・・論理制御部、
１１３・・・電圧発生回路、
１１４・・・レジスタ制御部、
１１５・・・カラム制御回路、
１１６・・・データレジスタ、
１１７・・・センスアンプ、
１１８・・・ロウ制御回路、
１３０・・・メモリセルアレイ、
１４０・・・ＬＵＮレジスタ、
１４１・・・ＭＣＭレジスタ、
１４２・・・論理ユニット回路、
１６０Ａ、１６０Ｂ・・・内部配線パッド、
１７０Ａ、１７１Ｂ・・・外部配線パッド、
＃０～＃３・・・メモリチップ、
ＰＤ１～２・・・物理ボンディングパッド

Claims (9)

  1. 複数のメモリチップを備えたマルチチップパッケージと、
    前記マルチチップパッケージを制御するコントローラと
    を備え、
    前記複数のメモリチップは、
    配線パッドから電位を検知する論理ユニット回路を有する論理制御部を備え、
    前記論理ユニット回路は、
    前記配線パッドから検知した前記電位に基づいて、マスタチップとスレーブチップを判断し、前記マスタチップが前記スレーブチップにパルスカウント及びステータス応答コマンドを送信することで、前記スレーブチップが自メモリチップの論理ユニット番号を設定し、前記スレーブチップからのステータス情報に基づいて、積載するチップ数の総数を設定する、
    半導体集積回路。
  2. 前記配線パッドは、
    前記複数のメモリチップ内に内部配線パッドを有する、
    請求項１に記載の半導体集積回路。
  3. 前記配線パッドは、
    前記複数のメモリチップ外に外部配線パッドを有する、
    請求項１に記載の半導体集積回路。
  4. 前記論理ユニット回路は、
    さらに物理ボンディングパッドを有する、
    請求項１～３のいずれか１項に記載の半導体集積回路。
  5. 前記論理制御部は、
    論理ユニット番号の情報を格納するＬＵＮレジスタを有する、
    請求項１～４のいずれか１項に記載の半導体集積回路。
  6. 前記論理制御部は、
    前記マルチチップパッケージ内に積載する前記複数のメモリチップの積載するメモリチップの総数の情報を格納するＭＣＭレジスタを有する、
    請求項１～５のいずれか１項に記載の半導体集積回路。
  7. 配線パッドから電位を検知し、
    前記配線パッドから検知した前記電位に基づいて、マスタチップとスレーブチップを判断し、
    前記マスタチップによって、パルスカウント及びステータス返答コマンドを送信し、
    前記マスタチップによって送信された前記パルスカウントに基づいて、前記スレーブチップの論理ユニット番号を設定し、
    前記スレーブチップによってステータス情報を送信し、
    前記ステータス情報を受信した前記マスタチップがマルチチップパッケージ内に積載するメモリチップの総数を決定する、
    半導体集積回路の動作方法。
  8. 前記配線パッドから検知した前記電位は、
    マルチチップパッケージ内のおのおののメモリチップの識別情報を備える、
    請求項７に記載の半導体集積回路の動作方法。
  9. 電源投入時に前記配線パッドから前記電位を検知する、
    請求項７または請求項８に記載の半導体集積回路の動作方法。
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