JP2005243132A - 半導体装置 - Google Patents
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Abstract
【課題】 鏡面対象チップを揃えることなく、アクセス主体にアドレスやデータの上位・下位反転などの処理負担をかけずに済むマルチチップパッケージ構造の半導体装置を実現する。
【解決手段】 半導体メモリチップが備える切り換え回路(4A,18A)は、ボンディングオプションにより第1の外部接続電極に印加される電位状態に応じて所定の第2の外部接続電極のインタフェース機能を切り換える。インタフェース機能の切り換え対象とされる第2の外部接続電極は、複数ビット並列入出力用の電極と、制御信号入力用の電極である。例えば前記切り換え回路は、所定の第2の外部接続電極間でインタフェース機能を入れ換え、また、所定の第2の外部接続電極のインタフェース機能の有効と無効を切り換える。入れ換え対象とされる第2の外部接続電極は、一対の半導体メモリチップを裏面同士重ねた状態で相互に表裏方向でほぼ一致する配置を有するのがよい。
【選択図】 図1
Description
本発明は、半導体メモリチップを有する半導体装置に関し、例えばTSOP(Thin Small Outline Package)で半導体メモリチップを積層して搭載したMCP(Multi Chip Package)構造の半導体装置に適用して有効な技術に関する。
2枚の同種の半導体メモリチップを積層してMCPを実現する場合、双方の半導体メモリチップでアドレス入力やデータ入出力などの同一インタフェース機能を有するボンディングパッドは同じリード端子にボンディングするのが一般的である。このとき、2枚の同種の半導体メモリチップを裏面を向かい合わせで積層する場合、2枚の半導体メモリチップのボンディングパッドの配置が全く同じ場合、同一インタフェース機能を有するほとんどのボンディングパッドの位置は離れることになる。そうすると、相互に離れた位置のボンディングパッドを共通のリード端子にワイヤーボンディングしなければならず、他のボンディングワイヤと短絡せずに交差させることは実質的に困難になる。
これを解消するには、全層のマスクパターンを鏡面反転させた新たなマスクパターンを用いて鏡面対象のチップを形成し、あるいはボンディングパッドだけ鏡面対称にするために配線層を変更したチップを形成して対処することができる。
特許文献1には、2枚の同じ半導体メモリチップを裏面を向かい合わせで積層した場合に、同一インタフェース機能を有するボンディングパッド同士を接続することにこだわらず、アドレス入力同士、データ入出力同士というように、同種のインタフェース機能同士を接続するようにし、チップ選択を別々にして、信号衝突の虞なく、2倍のメモリ容量を持つメモリ装置を実現することについて記載される。
しかしながら、全層のマスクパターンを鏡面反転させたり、配線層を変更した新たな鏡面対象チップを形成して対処する場合には、半導体装置のコストが上昇し、また半導体装置の納期が長くなり、チップ管理も煩雑になる、という新たな問題を生ずる。
特許文献1記載の技術では、メモリ装置をアクセス制御するアクセス主体は2枚の半導体メモリチップの間でアドレス及びデータの上位と下位を入れ換えてアクセスしなければならず、それに対処する新たなハードウェア若しくはソフトウェアの開発が必要になる。
本発明者は同種半導体メモリチップのMCP構造のみならず、並列入出力データビット数のバリエーション、他の形式のメモリチップとの積層、更には半導体メモリチップとこれをアクセス制御するコントローラチップとをカード基板に搭載するときも、その半導体メモリチップにおけるボンディングパッドのインタフェース機能を変更することが得策になる場合のあることに着目した。このときも、上記同様に、全層のマスクパターンを反転させたり、配線層を変更した新たなチップを形成したのでは、コストが上昇し、納期が長くなり、チップ管理も煩雑になる。
本発明の目的は、全層の鏡面反転マスクパターンやメタル配線のオプションマスクを用いる鏡面対象チップを揃えることなく、しかもアクセス主体にアドレスやデータの上位・下位反転などの処理負担をかけずに、複数の半導体メモリチップを用いたマルチチップパッケージ構造の半導体装置を提供することにある。
本発明の他の目的は、並列入出力データビット数のバリエーション、他の形式のメモリチップとの積層、更には半導体メモリチップとこれをアクセス制御するコントローラチップとをカード基板に搭載するときも、その半導体メモリチップにおけるボンディングパッドのインタフェース機能を変更するのに、全層のマスクパターンを反転させたり、配線層を変更した新たなチップを形成せずに済む、半導体装置を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
〔1〕半導体装置は、複数個の半導体素子と複数個の外部接続電極が形成された半導体メモリチップ(1)に切り換え回路(4A、18A、50、54、60、70)をする。前記切り換え回路は、ボンディングオプションにより第1の外部接続電極(B.O.STD、B.O.MIR、…、BOP)に印加される電位状態に応じて所定の第2の外部接続電極(I/O1〜I/O16、/CE、/WE、…、INA、INB、OUTA’、OUTB’)のインタフェース機能を切り換える。ここでは、パッケージングされた形態又はされていないチップの形態の何れの半導体装置をも対象とする。
第1の外部接続電極に対するボンディングオプションによって第2の外部接続電極に対するインタフェース機能を切り換えるから、複数の半導体メモリチップを用いたマルチチップパッケージ構造の半導体装置を実現するとき、全層の鏡面反転マスクパターンやメタル配線のオプションマスクを用いる鏡面対象チップを揃えることを要せず、また、アクセス主体にアドレスやデータの上位・下位反転などの処理負担をかえることもない。
本発明の具体的な形態として、インタフェース機能の切り換え対象とされる第2の外部接続電極は、複数ビット並列入出力用の電極(I/O1〜I/O16、…)と、制御信号入力用の電極(/CE、/WE、…)である。電源を供給する外部接続電極(VCC,VSS、VCCQ)はインタフェース機能の切り換え対象から除外される。インタフェース機能の切り換えにはスイッチや論理ゲートを用いることになり、電源供給電極の切り換えには、前記スイッチなどには極めて大きな電流供給能力が必要になるので、電源供給用外部接続電極をインタフェース機能の切り換え対象とすることは現実的ではないからである。
本発明の別の具体的な形態として、前記切り換え回路(50、54)は、所定の第2の外部接続電極のインタフェース機能の有効と無効を切り換える。例えば並列データ入出力ビット数が最大16ビットであるとき、選択的に8ビットにするような場合である。
本発明の別の具体的な形態として、前記切り換え回路(60,70)は、所定の第2の外部接続電極間でインタフェース機能を入れ換える。例えば並列データ入出力ビット数が8ビットのとき、選択的に、第1ビットと第8ビット、第2ビットと第7ビット、第3ビットと第6ビット、第4ビットと第5ビットを入れ換える。この入れ換え機能を用いて、同じ半導体メモリチップを裏面突合せで重ねてマルチチップパッケージ構造を実現することを考慮すると、インタフェース機能の入れ換え対象とされる第2の外部接続電極は、一対の半導体メモリチップを裏面同士重ねた状態で相互に表裏方向でほぼ一致する配置を有するのがよい。換言すれば、インタフェース機能の入れ換え対象とされる第2の外部接続電極は、チップの1辺側に配列された外部接続電極の内の所定の外部接続電極を中心に対称な配置を有するのがよい。これにより、同じ半導体メモリチップを裏面突合せて重ねたとき、同一機能を有する所定の第2の外部接続電極が表裏でほぼ同じ位置を採り、当該同一機能の第2の外部接続電極を同じリード端子に共通接続するボンディングワイヤが他のワイヤに接触するのを回避することが可能になる。
本発明の更に別の形態として、前記半導体メモリチップは、ボンディングオプションにより第3の外部接続電極に印加される電位状態に応じて所定の外部接続電極からの入力に対する制御機能を切り換える制御回路(10A)を更に含んでもよい。
例えば前記制御回路は、前記第3の外部接続電極(B.O.AdU)が第1電位状態のとき、アドレス入力サイクルで入力した半導体メモリチップのアドレス最上位ビットの一つ上位のビット(I/O7)が第1の論理値であるとき前記アドレス入力サイクルに係るコマンド入力を無効と判断し、前記一つ上位のビットが第2の論理値であるときアドレス入力サイクルに係るコマンド入力を有効と判断し、前記第3の外部接続電極が第2電位状態のとき、アドレス入力サイクルで入力した半導体メモリチップのアドレス最上位ビットの一つ上位のビットを無視する。これは、アドレス、データ、及びチップ選択の外部接続電極を同種の半導体メモリチップ間で共通接続してMCP構造化するとき、当該同種の半導体メモリチップを選択してアクセス可能とする事によって、半導体装置の外部から見えるアドレス空間を拡張することができる。同種の半導体メモリチップを個別的にチップ選択する利用形態では前記第3の外部接続電極を第2電位状態とする。前記MCP構造において同種の半導体メモリチップのチップ選択とアドレス入力を夫々共通化する利用形態では、一の半導体メモリチップについて前記第3の外部接続電極を第1電位状態とし、他の半導体メモリチップについて前記第3の外部接続電極を第2電位状態とし、アドレス最上位ビットの一つ上位のビットが第1の論理であるとき前記他の半導体メモリチップのアクセス動作が可能にされ、前記一つ上位のビットが第2の論理であるとき前記一の半導体メモリチップの動作が可能にされる。
上記において、アドレス入力を伴わないリード動作の指示が有ったとき、前記第3の外部接続電極が第1電位状態にあるときは、そのリード動作の開始を抑止する。要するに、半導体メモリチップのパワーオン時にその不揮発性記憶素子に記憶されている初期設定用データなどを外部に出力してイニシャルロード可能にしたりするパワー・オン・リードなどが指示されたとき、前記一の半導体メモリチップと他の半導体メモリチップの双方が動作してリードデータが衝突することによる不都合を未然に防止するため、一方のみがパワー・オン・リードなどを行うようにすることができる。
〔2〕本発明に係る別の半導体装置は特にパッケージングされた形態を対象とし、縁辺部分に複数個のボンディングパッドが配置された一対の半導体メモリチップが積層され、パッケージの端子と対応するボンディングパッドとがボンディングワイヤで接続された構造を有する。前記半導体メモリチップは、ボンディングオプションによる第1のボンディングパッドの第1電位状態又は第2電位状態に応じて所定の第2のボンディングパッド間でインタフェース機能を入れ換える切り換え回路を含む。前記インタフェース機能の入れ換え対象とされる第2のボンディングパッドは、複数ビット並列入出力用のボンディングパッドと、制御信号入力用のボンディングパッドから選ばれた所定のボンディングパッドであり、前記インタフェース機能の入れ換え対象とされるボンディングパッドは、一対の半導体メモリチップを裏面同士重ねた状態で相互に表裏方向で一致する配置を有する。一対の半導体メモリチップの一方は前記第1のボンディングパッドが第1電位状態となるようにボンディングされ、他方の半導体メモリチップは前記第1のボンディングパッドが第2の電位状態となるようにボンディングされる。
例えば並列データ入出力ビット数が8ビットのとき、所定の第2のボンディングパッド間でインタフェース機能を入れ換える前記切り換え回路は、選択的に、第1ビットと第8ビット、第2ビットと第7ビット、第3ビットと第6ビット、第4ビットと第5ビットを入れ換える。この入れ換え機能を用いて、上記一対の半導体メモリチップを裏面突合せで重ねてマルチチップパッケージ構造を実現すると、インタフェース機能の入れ換え対象とされる第2のボンディングパッドは、同一機能を有するもの同士、一対の半導体メモリチップを裏面同士重ねた状態で相互に表裏方向でほぼ一致するように配置されるから、当該同一機能の第2のボンディングパッドを同じリード端子に共通接続するボンディングワイヤが他のワイヤに接触するのを回避することが可能になる。
本発明の具体的な形態として、前記パッケージの構造としてTSOPパッケージ構造を採用し、このとき前記パッケージの端子はリード端子(31)とされる。TSOPパッケージ構造においては、ボンディングワイヤ(32)相互間の接触回避にはボンディングパッドの配置で対策することを必須とされる。
本発明の別の具体的な形態として、前記パッケージの構造にCSP(Chip Size Package)構造を有し、前記パッケージの端子はパッケージ基板(41)の表面に形成されているボンディングパッド(42)とされる。信号配線層が単層のパッケージ基板の両面に同種の半導体メモリチップを搭載する場合には上記と同様である。多層配線基板を用いてその両面に同種の半導体メモリチップを搭載する場合には多層配線基板の配線層の構成を複雑にすればボンディングパッドの配置構成が全く同じ2個のメモリチップを用いても対処することができるが、そのような多層配線基板のコストは単層配線基板に比べて格段に高くなる。
〔3〕本発明に係る更に別の半導体装置は、縁辺部分に複数個のボンディングパッドが配置された半導体メモリチップを有し、実装基板の端子と対応するボンディングパッドとがボンディングワイヤで接続される。前記半導体メモリチップは、第1のボンディングパッドの第1電位状態により半導体メモリチップの所定の一辺の縁辺部分に配置されたボンディングパッドの信号インタフェース機能を有効とし、半導体メモリチップの所定の他辺の縁辺部分に配置されたボンディングパッドの信号インタフェース機能を無効とする切り換え回路を含み、前記第1のボンディングパッドはこれを第1電位状態にするための実装基板上の端子にボンディングされる。これは、半導体メモリチップをその一辺側のボンディングパッドを用いて実装基板の端子に結合する用途に好適である。
本発明の具体的な形態として、前記半導体チップをアクセス制御するコントローラチップ(20)を有し、前記半導体メモリチップにおいて前記インタフェース機能が有効とされる第2のボンディングパッドは前記コントローラチップのメモリインタフェース端子に接続される。コントローラチップの外部インタフェース端子は実装基板(22)の外部インタフェース端子(24)に接続される。前記コントローラチップは例えば所定のメモリカード仕様に準拠したカードホストインタフェース機能を有し、半導体装置はメモリカードに好適な形態とされる。
〔4〕出力経路の選択に着目した切り換え回路の観点による本発明の半導体装置は、複数個の回路素子と複数個の外部接続電極が形成された半導体メモリチップに出力切り換え回路(70)を有し、前記出力切り換え回路は、第1の外部接続電極(BOP)に第1電圧が印加される状態に応答して、所定の回路素子から成る第1回路(71)で形成された第1信号(OUTA)を第2の外部接続電極(OUTA’)に出力する出力経路と所定の回路素子から成る第2回路(72)で形成された第2信号(OUTB)を第3の外部接続電極(OUTB’)に出力する出力経路とを選択し、前記第1の外部接続電極に第2電圧が印加される状態に応答して、前記第1信号を前記第3の外部接続電極に出力する出力経路と前記第2信号を第2の外部接続電極に出力する出力経路とを選択する。
入力経路の選択に着目した切り換え回路の観点による本発明の半導体装置は、複数個の回路素子と複数個の外部接続電極が形成された半導体メモリチップに入力切り換え回路(60)を有し、前記入力切り換え回路は、第1の外部接続電極(BOP)に第1電圧が印加された状態に応答して、第2の外部接続電極(INA)から入力された第1信号を所定の回路素子から成る第1回路(65)に与える入力経路と第3の外部接続電極(INB)から入力された第2信号を所定の回路素子から成る第2回路(66)に与える入力経路とを選択し、前記第1の外部接続電極に第2電圧が印加される状態に応答して、第2の外部接続電極から入力された第1信号を前記第2回路に与える入力経路と前記第3の外部接続電極から入力された第2信号を前記第1回路に与える入力経路とを選択する。
〔5〕切り換え回路の更に別の観点による半導体装置では、複数個の回路素子と複数個の外部接続電極が形成された半導体チップに切り換え回路を有し、前記切り換え回路は、ヒューズに対するプログラム状態により外部接続電極のインタフェース機能を切り換える。前記ヒューズは、レーザによる切断の有無に応じた情報記憶を行なうレーザヒューズ、ジュール熱による切断の有無に応じた情報記憶を行なう電気ヒューズ、又は電気的に消去・書き込み可能なフラッシュヒューズとされる。
前記フラッシュヒューズは、リセット動作の指示を入力するリセット用外部接続電極のインタフェース機能切り換え用途から除外されている。通常フラッシュヒューズの記憶情報はリセット動作の指示に応答して読み出されることによって内部レジスタなどに初期設定されるから、そのリセット動作の指示を入力するリセット用外部接続電極のインタフェース機能切り換え用途にフラッシュヒューズを用いることは不都合だからである。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
すなわち、全層の鏡面反転マスクパターンやメタル配線のオプションマスクを用いる鏡面対象チップを揃えることなく、しかもアクセス主体にアドレスやデータの上位・下位反転などの処理負担をかけずに、複数の半導体メモリチップを用いたマルチチップパッケージ構造の半導体装置を実現することができる。
また、並列入出力データビット数のバリエーション、他の形式のメモリチップとの積層、更には半導体メモリチップとこれをアクセス制御するコントローラチップとをカード基板に搭載するときも、その半導体メモリチップにおけるボンディングパッドのインタフェース機能を変更するのに、全層のマスクパターンを反転させたり、配線層を変更した新たなチップを形成せずに済すませることができる。
《フラッシュメモリチップ》
図1には本発明に係る半導体装置の半導体メモリチップとしてフラッシュメモリチップが例示される。半導体メモリチップ1は単結晶シリコンなどの1個の半導体基板に形成される。
図1には本発明に係る半導体装置の半導体メモリチップとしてフラッシュメモリチップが例示される。半導体メモリチップ1は単結晶シリコンなどの1個の半導体基板に形成される。
3で示されるものはメモリアレイ(MRY)であり、メモリマット及びセンスラッチ回路を有する。メモリマット3は電気的に消去及び書き込み可能な不揮発性のメモリセルトランジスタを多数有する。メモリセルトランジスタは、特に図示はしないが、フローティングゲートに絶縁膜を介してコントロールゲートを重ねたスタックドゲート構造、或いは選択トランジスタとシリコン窒化膜を有する記憶トランジスタとを直列配置したスプリットゲート構造など適宜のメモリセル構造を採用可能である。例えばスタックドゲート構造の不揮発性メモリセルトランジスタの場合、コントロールゲートはワード線に、ドレインはビット線に、ソースはソース線に接続される。スタックドゲート構造の不揮発性メモリセルトランジスタに対する消去動作は、特に制限されないが、コントロールゲートに高電圧を印加してフローティングゲートの電子を放出する方向に移動させることで閾値電圧を低くする動作とされる。スタックドゲート構造の不揮発性メモリセルトランジスタに対する書き込み動作は、特に制限されないが、ドレインに高電圧を印加してフローティングゲートに電子を注入することで閾値電圧を高くする動作とされる。読み出し動作は、消去動作による低い閾値電圧と書込み動作による高い閾値電圧との間の所定の電圧をワード線選択レベルとしてメモリセルトランジスタを選択したときビット線に流れる電流変化若しくはビット線のレベル変化を検出して記憶情報を読み出す動作とされる。
外部入出力端子I/O1〜I/O16は、アドレス入力端子、データ入力端子、データ出力端子、コマンド入力端子に兼用され、マルチプレクサ4に接続される。外部入出力端子I/O1〜I/O16に入力されたセクタアドレスはマルチプレクサ(MPX)4からセクタアドレスバッファ(SABUF)5に入力され、Yアドレス(カラムアドレス)はマルチプレクサ4からYアドレスカウンタ(YACUNT)6にプリセットされる。外部入出力端子I/O1〜I/O16に入力された書き込みデータはマルチプレクサ4からデータ入力バッファ7(DIBUF)に供給され、データ出力バッファ(DOBUF)8から出力されるリードデータはマルチプレクサ4を介して外部入出力端子I/O1〜I/O16から出力される。
外部入出力端子I/O1〜I/O16に供給されたコマンドコードとアドレス信号の一部はマルチプレクサ4から内部制御回路(IPCNT)10に供給される。
セクタアドレスバッファ5に供給されたセクタアドレスはXデコーダ(XDEC)9でデコードされ、そのデコード結果にしたがってメモリアレイ3からワード線を選択する。YアドレスがプリセットされるYアドレスカウンタ6は、特に制限されないが、11ビットのカウンタとされ、プリセット値を起点にアドレスカウントを行なって、Yデコーダ(YDEC)11にYゲート(YGAT)12の選択信号を順次出力させる。Yゲート12は2048バイトのデータレジスタ(DREG)13をバイト単位で入力データコントローラ(IDCNT)15のバイト出力に、またはデータ出力バッファ8のバイト入力に導通させる。例えばセクタの途中のアドレスがYアドレスカウンタ6にプリセットされた場合、データ出力動作では、データレジスタ13に読み出されたセクタデータがその先頭アドレスを起点に順次バイト単位でYゲート12からデータ出力バッファ8に供給され、また、データ入力動作では入力データバッファ7から入力データコントローラ15に与えられるデータがその先頭アドレスを起点にYゲート12からバイト単位でデータレジスタ13にラッチされる。
制御信号バッファ(CSBUF)18には、外部からのアクセス制御信号としてチップイネーブル信号/CE、コマンドラッチイネーブル信号CLE、アドレスラッチイネーブル信号ALE、ライトイネーブル信号/WE、リードイネーブル信号/RE、ライトプロテクト信号/WP、パワー・オン・リードイネーブル信号PRE、及びリセット信号/RESが供給される。信号の先頭に付された記号“/”はその信号がローイネーブルであることを意味する。
チップイネーブル信号/CEはフラッシュメモリチップ1の選択を行なう信号であり、ローレベルでフラッシュメモリチップ(デバイス)1をアクティブに、ハイレベルでフラッシュメモリチップ1をスタンバイ状態にする。リードイネーブル信号REbは外部入出力端子I/O1〜I/O16からのデータ出力タイミングを制御し、当該信号のクロック変化に同期してデータが読み出される。ライトイネーブル信号/WEはその立ち上がりエッジで、コマンド、アドレス、及びデータをフラッシュメモリチップ1に取込み指示する。コマンドラッチイネーブル信号CLEは外部入出力端子I/O1〜I/O16に外部から供給されるデータをコマンドデータとして指定する信号であり、出力端子I/O1〜I/O16のデータがCLE=“H”(ハイレベル)の状態時に/WEの立ち上がりエッジに同期して採りこまれ、コマンドとして認識される。アドレスラッチイネーブル信号ALEは外部入出力端子I/O1〜I/O16に外部から供給されるデータをアドレスとして指定する信号であり、出力端子I/O1〜I/O16のデータがALE=“H”(ハイレベル)の状態時に/WEの立ち上がりエッジに同期して採りこまれ、アドレスとして認識される。ライトプロテクト信号/WPはローレベルによりフラッシュメモリチップ1は消去及び書き込み禁止とされる。パワー・オン・リードイネーブル信号PREは電源投入後にコマンド及びアドレスを入力すること無く所定セクタのデータを読み出すパワーオンリード機能を使用するときイネーブルにされる。リセット信号/RESは電源投入後ローレベルからハイレベルに遷移されることによりフラッシュメモリチップ1に初期化動作を指示する。
上記アクセス制御信号によって指示されるフラッシュメモリチップ1のアドレス入力、コマンド入力、データ入力/出力動作の各動作モードを整理して示せば図2に示される通りとされる。
内部制御回路10は図2に示される動作モードにしたがったインタフェース制御を行なうと共に、コマンドコードに従った消去、書き込み及び読み出しなどの内部動作を制御する。図3にはフラッシュメモリチップ1がサポートするコマンドの定義が例示される。内部制御回路10はレディー・ビジー信号R/B、マスタリセット信号/MRESを出力する。レディー・ビジー信号R/Bはフラッシュメモリチップ1の動作中にそのローレベルによりビジー状態を外部に通知する。マスタリセット信号/MRESはパワー・オン・リード機能使用時に外部のCPU(中央処理装置)もしくはフラッシュメモリコントローラへのリセット信号として使用可能な信号であり、ローレベルからハイレベルへの変化により、パワー・オン・リードによる読み出しデータの外部出力が可能になったことを通知する。パワー・オン・リードによる読み出しデータをCPUなどが初期化データとして利用する場合の便に供することができる。
図4には内部制御回路10の制御によるリード動作サイクルが例示される。コマンドインプットモードによりリードモードコマンド“00H”が入力され、続いてアドレスインプットモードによりカラムアドレスCA1,CA2が入力され、セクタアドレスSA1,SA2が入力される。入力セクタアドレスSA1,SA2にしたがってそのセクタのデータがメモリアレイ3からデータレジスタ13に内部転送され、転送されたデータがカラムアドレスを起点にYゲート12で選択され、順次リードイネーブル信号REbのクロック変化に同期して、リードデータが出力端子I/O1〜I/O16から出力される。
《ボンディングオプションによるインタフェース機能の切り換え》
フラッシュメモリチップ1が備えるボンディングオプションによるインタフェース機能の切り換えについて説明する。この切替機能は例えばマルチプレクサ4や制御信号バッファ18が保有する切り換え回路によって実現され、切り換え回路はボンディングオプションにより第1のボンディングパッドに印加される電位状態に応じて所定の第2のボンディングパッドのインタフェース機能を切り換える。先ず数種類の切替態様について説明する。
フラッシュメモリチップ1が備えるボンディングオプションによるインタフェース機能の切り換えについて説明する。この切替機能は例えばマルチプレクサ4や制御信号バッファ18が保有する切り換え回路によって実現され、切り換え回路はボンディングオプションにより第1のボンディングパッドに印加される電位状態に応じて所定の第2のボンディングパッドのインタフェース機能を切り換える。先ず数種類の切替態様について説明する。
《インタフェース機能の切り換え態様》
図5及び図6にはフラッシュメモリチップ1におけるボンディングパッドのインタフェース機能の切り換え態様が例示される。同図には11態様が例示され、図面の大きさとの関係で、夫々に態様は図5及び図6にまたがって示されている。ボンディングパッドの番号はPAD#として1〜63番まで示される。PAD#1〜PAD#30まではフラッシュメモリチップ1の左側長辺に沿って一列に配置され、PAD#31〜PAD#63まではフラッシュメモリチップ1の右側長辺に沿って一列に配置される。ボンディングオプションに利用されるボンディングパッド(ボンディングオプションパッド)は、PAD#11のB.O.NAND、PAD#13のB.O.1.8、PAD“15のB.O.STD、PAD#17のPROBE、PAD#34のB.O.MIR、PAD#45のB.O.X8、PAD#47のB.O.1.8、PAD#59のB.O.AdU、PAD#61のB.O.CE1とされる。図7にはボンディングオプションパッドの機能と設定方法が一覧で示される。ボンディングオプションB.O.1.8は外部インタフェース回路の動作電源を3.3Vにするか1.8にするかを決定する。B.O.CEは/CE1を有効とするか/CE2を有効とするかを決定する。B.O.X8はI/Oを16ビット並列又は8ビット並列の何れで用いるかを決定する。B.O.NANDはECC機能とウェアレベリング機能をフラッシュメモリチップでサポートするか(super_AND)、サポートしないか(NAND)を決定する。ボンディングオプションパッドによるその他の機能設定の詳細は以下に説明する。
図5及び図6にはフラッシュメモリチップ1におけるボンディングパッドのインタフェース機能の切り換え態様が例示される。同図には11態様が例示され、図面の大きさとの関係で、夫々に態様は図5及び図6にまたがって示されている。ボンディングパッドの番号はPAD#として1〜63番まで示される。PAD#1〜PAD#30まではフラッシュメモリチップ1の左側長辺に沿って一列に配置され、PAD#31〜PAD#63まではフラッシュメモリチップ1の右側長辺に沿って一列に配置される。ボンディングオプションに利用されるボンディングパッド(ボンディングオプションパッド)は、PAD#11のB.O.NAND、PAD#13のB.O.1.8、PAD“15のB.O.STD、PAD#17のPROBE、PAD#34のB.O.MIR、PAD#45のB.O.X8、PAD#47のB.O.1.8、PAD#59のB.O.AdU、PAD#61のB.O.CE1とされる。図7にはボンディングオプションパッドの機能と設定方法が一覧で示される。ボンディングオプションB.O.1.8は外部インタフェース回路の動作電源を3.3Vにするか1.8にするかを決定する。B.O.CEは/CE1を有効とするか/CE2を有効とするかを決定する。B.O.X8はI/Oを16ビット並列又は8ビット並列の何れで用いるかを決定する。B.O.NANDはECC機能とウェアレベリング機能をフラッシュメモリチップでサポートするか(super_AND)、サポートしないか(NAND)を決定する。ボンディングオプションパッドによるその他の機能設定の詳細は以下に説明する。
図5及び図6においてインタフェース機能の切り換え対象にされる第2のボンディングパッドは、I/O1〜I/O16で示される複数ビット並列入出力用の電極と、/REや/CEなどで代表される制御信号入力用のボンディングパッドとされる。VCC,VSSなどで代表される電源を供給するボンディングパッドはインタフェース機能の切り換え対象から除外される。インタフェース機能の切り換えにはスイッチや論理ゲートを用いることになり、電源供給用ボンディングパッドの切り換えには、前記スイッチなどには極めて大きな電流供給能力が必要になるので、電源供給用ボンディングパッドをインタフェース機能の切り換え対象とすることは現実的ではないからである。図5及び図6において電源電圧VCC,電源電圧VCCQ(外部入出力インタフェース用電源電圧)及び回路の接地電圧VSSのボンディングパッドの機能は何れの態様においても変わらない。図5及び図6の標記では二重枠で囲まれた信号のボンディングパッドがその時のインタフェース機能で利用可能なボンディングパッドであることを意味する。その他のボンディングパッドは利用不可能であることを意味する。
図5及び図6に示される態様は、MMC、NAND16、NAND8、CORE16(MCP−A)、CORE16(MCP−B)、CORE8(MCP−A)、CORE8(MCP−B)、MIRROR16(MCP−A)、MIRROR16(MCP−B)、MIRROR8(MCP−A)、MIRROR8(MCP−B)とされる。
MMC態様はMultiMediaCard(MultiMediaCardは、InfineonTechnologiesAGの登録商標である。以下、「マルチメディアカード」と略記する。)への搭載に最適化する態様であり、PAD#17のPROBEが接地電位VSSのボンディングパッドに接続されることにより左辺片側のボンディングパッドが利用可能にされる。右辺の電源パッドは上述の通り常時使用可能であるが、このときは実際に利用することを要しない。電源パッドはチップの左辺及び右辺の夫々に必要な個数が配置されているからである。図8にはMMC態様においてフラッシュメモリチップ1をマルチメディアカードに搭載した状態が例示される。20は前記フラッシュメモリチップ1をアクセス制御するコントローラチップであり、前記フラッシュメモリチップ1のボンディングパッド19のうち前記インタフェース機能が有効とされる片側左辺に配置されたボンディングパッド19はメモリカードの基板22上のボンディングパッド21にワイヤボンディングされる。このボンディングパッド21はメモリカード基板22上の図示を省略する配線を介して前記コントローラチップ20のメモリインタフェース端子に接続される。コントローラチップ20の外部インタフェース用ボンディングパッド23はメモリカード基板22の外部インタフェース端子24にワイヤボンディングされる。コントローラチップ20はマルチメディアカードのメモリカード仕様に準拠したカードホストインタフェース機能を有する。
NAND16態様、NAND8態様はPAD#15のボンディングオプションパッドB.O.STDがVSSに接続される事によって選択されるフラッシュメモリ標準インタフェースを選択したときのインタフェース機能(STANDARD)を有する。特に、ボンディングオプションパッドB.O.X8がオープン(フローティング)にされる事によってI/O1〜I/O16による16ビット並列インタフェース機能が選択された態様がNAND16であり、ボンディングオプションパッドB.O.X8がVCCに接続される事によってI/O1〜I/O8による8ビット並列インタフェース機能が選択された態様がNAND8である。
図5及び図6のMCPコア態様とMCPミラー態様はフラッシュメモリチップ1をMCP構造に適用する場合の形態であり、ボンディングパッドの機能は、一方のMCPコア態様に対して他方のMCPミラー態様は、裏面を突き合せたとき同一機能端子が表裏でほぼ同じ位置になるように対象配置とされる。例えばCORE16(MCP−A)態様とMIRROR16(MCP−A)態様が相互に対応され、図6のチップ右辺のボンディングパッド配列においてI/O1〜I/O16の配列は、PAD#46とPAD#47の境に対して線対象で配置される。図5のチップ左辺のボンディングパッド配列においてCLE、/WE、/WP、/CE2、ALEの配列は、PAD#14とPAD#15の境に対してほぼ線対象で配置される。態様CORE16とCORE8の相違はI/O1〜I/O16による16ビット並列インタフェース機能とするか、I/O1〜I/O8による8ビット並列インタフェース機能とすかの違いである。態様MCP−AとMCP−Bの相違はチップイネーブルに/CE1を用いるか/CE2を用いるかの違いである。尚、各図においてVmoni1〜Vmoni4はテスト専用パッドであり、ボンディング対象とされない。
図9乃至図19には図5及び図6に示される切り換え態様によって選択されたフラッシュメモリチップ1におけるボンディングパッドのインタフェース機能とそのボンディングオプションパッドの設定状態が示される。二重枠の端子が当該切り換え態様において利用可能なボンディングパッドである。図9はMMC態様に対応される。図10及び図11はスタンダードの態様であるNAND8,NAND16に対応される。図12と図13はMCP−Aの8ビットMCPコアと8ビットMCPミラーの形態を示す。図14と図15はMCP−Bの8ビットMCPコアと8ビットMCPミラーの形態を示す。図16と図17はMCP−Aの16ビットMCPコアと16ビットMCPミラーの形態を示す。図18と図19はMCP−Bの16ビットMCPコアと16ビットMCPミラーの形態を示す。
《MCP構造の半導体装置》
図20にはMCP構造を有する半導体装置の概略縦断面図が示される。これはTSOP用のリードフレームを用いて組み立てられ、アイランド30の両面に裏面を向かい合わせて一対にフラッシュメモリチップ1を搭載している。31は代表的に示されたリード端子、32は代表的に示されたボンディングワイヤ、33は封止樹脂である。図21にはTSOP用のリードフレームを用いて組み立てたときの平面構造の参考例が示される。図21の参考例は作図を簡略化するためにボンディングパッド及びリード端子の数を実際よりも少なく図示している。
図20にはMCP構造を有する半導体装置の概略縦断面図が示される。これはTSOP用のリードフレームを用いて組み立てられ、アイランド30の両面に裏面を向かい合わせて一対にフラッシュメモリチップ1を搭載している。31は代表的に示されたリード端子、32は代表的に示されたボンディングワイヤ、33は封止樹脂である。図21にはTSOP用のリードフレームを用いて組み立てたときの平面構造の参考例が示される。図21の参考例は作図を簡略化するためにボンディングパッド及びリード端子の数を実際よりも少なく図示している。
前述の如く、インタフェース機能の入れ換え対象とされるボンディングパッドは、一対の半導体メモリチップを裏面同士重ねた状態で相互に表裏方向でほぼ一致する配置を有する。換言すれば、インタフェース機能の入れ換え対象とされるボンディングパッドは、チップの1辺側に配列されたボンディングパッドの内の所定のボンディングパッドを中心に対称な配置を有する。これにより、同種のフラッシュメモリチップ1を裏面突合せて重ねたとき、同一機能を有するI/O1〜I/O16のようなボンディングパッドが表裏でほぼ同じ位置を採り、当該同一機能のボンディングパッドを同じリード端子に共通接続するボンディングワイヤが他のワイヤに接触するの回避することが可能になる。TSOPを主体とするパッケージ構造の場合にはCSPのように複数信号配線層のパッケージ基板を用いることがで出来ないので、ボンディングワイヤの経路が複数交差しないようにすることが必須である。これにより、複数のフラッシュメモリチップ1を用いたマルチチップパッケージ構造の半導体装置を実現するとき、全配線層の鏡面反転マスクパターンやメタル配線のオプションマスクを用いる鏡面対象チップを揃えることを要せず、また、アクセス主体にアドレスやデータの上位・下位反転などの処理負担をかけることを要しない。
図22にはMCP構造を有する別の半導体装置の概略縦断面図が示される。図20との相違点は一方のフラッシュメモリチップに更に別のメモリチップ40をスタックした点である。例えばフラッシュメモリチップ1をAND型としたとき、メモリチップ40をNOR(ノア)型フラッシュメモリチップとする。AND(アンド)型による大容量化と、NOR型によるランダムアクセス性能の向上とを、記憶情報の種類に応じて使い分け可能になる。
《CSP構造の半導体装置》
図23にはパッケージの構造にCSP構造を採用したときの半導体装置の平面構造が例示される。41はCSP基板であり、フラッシュメモリチップ1の搭載面にはチップ1のボンディングパッド19とワイヤボンディングされる多数のボンディングパッド42が形成される。1個のフラッシュメモリチップ1を搭載する場合にはCSP基板41の裏面にボンディングパッド42に接続する半田バンプ電極(図示せず)が形成され、半田バンプ電極を介して実装基板に搭載される。CSP基板には信号配線層が単層又は複数層の何れの構造も採用可能である。信号配線層が多ければCSP基板内で配線を自由に引き回しすることが出来るので半田バンプ電極とボンディングパッド42の位置は自由にレイアウトすることが出来るが、CSP基板のコストは著しく上昇する。CSP基板の両面に同種のメモリチップを搭載する場合にもCORE8(MCP−A)とMIRROR8(MCP−A)のようにインタフェース機能を切り換えた一対のフラッシュメモリチップ1を用いるのが得策である。CPS基板には単層の信号配線基板を用いることができるからである。
図23にはパッケージの構造にCSP構造を採用したときの半導体装置の平面構造が例示される。41はCSP基板であり、フラッシュメモリチップ1の搭載面にはチップ1のボンディングパッド19とワイヤボンディングされる多数のボンディングパッド42が形成される。1個のフラッシュメモリチップ1を搭載する場合にはCSP基板41の裏面にボンディングパッド42に接続する半田バンプ電極(図示せず)が形成され、半田バンプ電極を介して実装基板に搭載される。CSP基板には信号配線層が単層又は複数層の何れの構造も採用可能である。信号配線層が多ければCSP基板内で配線を自由に引き回しすることが出来るので半田バンプ電極とボンディングパッド42の位置は自由にレイアウトすることが出来るが、CSP基板のコストは著しく上昇する。CSP基板の両面に同種のメモリチップを搭載する場合にもCORE8(MCP−A)とMIRROR8(MCP−A)のようにインタフェース機能を切り換えた一対のフラッシュメモリチップ1を用いるのが得策である。CPS基板には単層の信号配線基板を用いることができるからである。
図33にはCSP構造を採用した別の半導体装置の縦断面講構造が例示され、図34にはその平面構造が例示される。80はCSP基板であり、その上に2個のフラッシュメモリチップ1a、1bと、それとは別品種の半導体チップ83が搭載されている。CSP基板80の裏面には半田ボール電極85が形成され、表面には一方のフラッシュメモリチップ1aのバンプ電極86が搭載されるランド87と他のチップ1b,83に接続するボンディングパッド88が形成され、前記ランド87及びボンディングパッド88と半田ボール電極85は図示を省略するCSP基板80内の配線層を介して所要の接続状態が達成されている。
フラッシュメモリチップ1a,1bは双方ともに前記MCPコア形態のフラッシュメモリチップ(コアチップ)1であっても、或いは一方1aがコアチップ1、他方1bが前記MCPミラー形態のフラッシュメモリチップ(ミラーチップ)であってもよい。コアチップとミラーチップを採用すればCSP基板80の配線を簡素化することができる。CSP基板80の性質上、その配線を複雑にすれば双方のチップ1a,1bを共にコアチップとすることは妨げられない。他の半導体チップ83は例えばその他の回路形式、例えばNOR型フラッシュメモリチップとされる。チップ1b、83に形成されたボンディングパッド90,91は前記ボンディングパッド88にワイヤボンディングされる。例えばチップ1b、83のボンディングパッド90,91が共通接続されているボンディングパッド88aがアドレスパッドのとき、チップ選択はチップ1b、83毎に個別に行なわれる。特に図示はしないが、チップ1aもアドレス入力を他のチップ1b、83と共通化され、チップ選択が個別化されている。
《切り換え回路の具体例》
ここで切り換え回路の具体例を説明する。前記切り換え回路は、ボンディングオプションパッドに印加される電位状態に応じて所定の信号用ボンディングパッドのインタフェース機能を切り換える。図7のボンディングオプション電極の機能説明より明らかなように、切り換え回路による第1の切り換え態様は、所定の信号用ボンディングパッドのインタフェース機能の有効と無効の切り換えである。例えば選択的にI/O9〜I/O16を使用不可能にするような場合である。第2の切り換え態様は、複数の信号用ボンディングパッド間でインタフェース機能を入れ換えることである。例えば並列データ入出力ビット数が8ビットのとき、選択的に、I/O1とI/O8、I/O2とI/O7、I/O3とI/O6、I/O4とI/O5を入れ換える場合である。
ここで切り換え回路の具体例を説明する。前記切り換え回路は、ボンディングオプションパッドに印加される電位状態に応じて所定の信号用ボンディングパッドのインタフェース機能を切り換える。図7のボンディングオプション電極の機能説明より明らかなように、切り換え回路による第1の切り換え態様は、所定の信号用ボンディングパッドのインタフェース機能の有効と無効の切り換えである。例えば選択的にI/O9〜I/O16を使用不可能にするような場合である。第2の切り換え態様は、複数の信号用ボンディングパッド間でインタフェース機能を入れ換えることである。例えば並列データ入出力ビット数が8ビットのとき、選択的に、I/O1とI/O8、I/O2とI/O7、I/O3とI/O6、I/O4とI/O5を入れ換える場合である。
図24には第1の切り換え態様に係る切り換え回路の一例が示される。同図の例は信号入力用パッドを選択する回路とされる。INA,INBは信号入力パッド、BOPはボンディングオプションパッドである。信号入力パッドINA,INBからの入力は/CEによるチップ選択状態で後段に伝達可能にされる。ボンディングオプションパッドBOPからの入力は相補信号SEL1、/SEL1として入力切り換え回路50に供給される。入力切り換え回路50は、信号SEL1がハイレベルのときに信号入力パッドINAからの入力信号を取り込む入力ゲート回路51と、信号/SEL1がハイレベルのときに信号入力パッドINBからの入力信号を取り込む入力ゲート回路52とを有し、入力ゲート回路51に出力と入力ゲート回路52の出力がワイヤード・オア結合されて内部回路53に接続される。ボンディングオプションパッドBOPのプルアップ状態では信号入力パッドINAの入力機能が有効にされ、信号入力パッドINBの入力機能が無効にされる。ボンディングオプションパッドBOPのプルダウン状態では信号入力機能はその逆になる。
図25には第1の切り換え態様に係る切り換え回路の別の例が示される。同図の例は信号出力用パッドを選択する回路とされる。ボンディングオプションパッドBOPからの入力は相補信号SEL2、/SEL2として出力切り換え回路54に供給される。出力切り換え回路54は、信号SEL2がハイレベルのときにリードイネーブル信号REを後段に伝達する出力ゲート回路55と、信号/SEL2がハイレベルのときにリードイネーブル信号REを後段に伝達する出力ゲート回路56とを有する。OUTA’OUTB’は信号出力パッド、BOPはボンディングオプションパッドである。信号出力パッドOUTA’,OUTB’には出力バッファ回路57,58の出力端子が結合される。出力バッファ回路57は出力ゲート回路55の出力がハイレベルのとき内部回路59から供給される出力データOUTを信号出力パッドOUTA’に出力する。出力バッファ回路58は出力ゲート回路56の出力がハイレベルのとき内部回路59から供給される出力データOUTを信号出力パッドOUTB’に出力する。ボンディングオプションパッドBOPのプルアップ状態では信号出力パッドOUTA’の出力機能が有効にされ、信号出力パッドOUTB’の出力機能が無効にされる。ボンディングオプションパッドBOPのプルダウン状態では信号出力機能はその逆になる。
図26には第2の切り換え態様に係る切り換え回路の一例が示される。同図の例は信号入力用パッドの機能を入れ換える回路とされる。INA,INBは信号入力パッド、BOPはボンディングオプションパッドである。信号入力パッドINA,INBからの入力は/CEによるチップ選択状態で後段に伝達可能にされる。ボンディングオプションパッドBOPからの入力は相補信号SEL1、/SEL1として入力切り換え回路60に供給される。入力切り換え回路60は、信号SEL1がハイレベルのときに信号入力パッドINAからの入力信号を取り込む入力ゲート回路61と、信号/SEL1がハイレベルのときに信号入力パッドINAからの入力信号を取り込む入力ゲート回路62と、信号/SEL1がハイレベルのときに信号入力パッドINBからの入力信号を取り込む入力ゲート回路63と、信号SEL1がハイレベルのときに信号入力パッドINBからの入力信号を取り込む入力ゲート回路64とを有する。入力ゲート回路61の出力と入力ゲート回路63の出力がワイヤード・オア結合されて内部回路65に接続される。入力ゲート回路62の出力と入力ゲート回路64の出力がワイヤード・オア結合されて内部回路66に接続される。ボンディングオプションパッドBOPのプルアップ状態では、信号入力パッドINAからの入力は入力ゲート回路61を介して内部回路65に入力可能にされ、信号入力パッドINBからの入力は入力ゲート回路64を介して内部回路66に入力可能にされる。ボンディングオプションパッドBOPのプルダウン状態では信号入力機能が切り換えられ、信号入力パッドINAからの入力は入力ゲート回路62を介して内部回路66に入力可能にされ、信号入力パッドINBからの入力は入力ゲート回路63を介して内部回路65に入力可能にされる。
図27には第2の切り換え態様に係る切り換え回路の別の例が示される。同図の例は信号出力用パッドの出力機能を入れ換える回路とされる。ボンディングオプションパッドBOPからの入力は相補信号SEL2、/SEL2として出力切り換え回路70に供給される。出力切り換え回路70は、信号SEL2がハイレベルのときに内部回路71の出力OUTAを選択し、信号SEL2がローレベルのときに内部回路72の出力OUTBを選択して後段に伝達する出力ゲート回路(出力選択回路)73と、信号/SEL2がハイレベルのときに内部回路71の出力OUTAを選択し、信号/SEL2がローレベルのときに内部回路72の出力OUTBを選択して、後段に伝達する出力ゲート回路(出力選択回路)74とを有する。出力ゲート回路73,74は共にpチャンネル型MOSトランジスタMP1〜MP4とnチャンネル型MOSトランジスタMN1〜MN4から成り、MP3,NM4は信号OUTBの伝達経路を選択的に遮断し、MP2とMN2は信号OUTAの伝達経路を選択的に遮断するように構成される。OUTA’OUTB’は信号出力パッドである。信号出力パッドOUTA’,OUTB’には出力バッファ回路75,76の出力端子が結合される。出力バッファ回路75はリードイネーブル信号REが活性状態(ハイレベル)のとき、出力ゲート回路73の出力を信号出力パッドOUTA’に出力する。出力バッファ回路76はリードイネーブル信号REが活性状態(ハイレベル)のとき、出力ゲート回路74の出力を信号出力パッドOUTB’に出力する。ボンディングオプションパッドBOPのプルアップ状態ではSEL2がハイレベル、/SEL2がローレベルにされるので、出力パッドOUTA’は内部回路71の出力信号OUTAの出力に、出力パッドOUTB’は内部回路72の出力信号OUTBの出力に割り当てられる。ボンディングオプションパッドBOPのプルダウン状態では、上記とは逆にSEL2がローレベル、/SEL2がハイレベルにされるので、出力パッドOUTA’は内部回路72の出力信号OUTBの出力に、出力パッドOUTB’は内部回路71の出力信号OUTAの出力に割り当てられる。
《ボンディングオプションによる制御機能の切り換え》
次にボンディングオプションによる制御機能の切り換えについて説明する。ここでは、図7のボンディングオプションパッドB.O.AdUによる切り換え機能について説明する。この機能は前記内部制御回路10が保有する制御部(CNT)10A(図1参照)により実現される。
次にボンディングオプションによる制御機能の切り換えについて説明する。ここでは、図7のボンディングオプションパッドB.O.AdUによる切り換え機能について説明する。この機能は前記内部制御回路10が保有する制御部(CNT)10A(図1参照)により実現される。
図20で説明した一対のフラッシュメモリチップ1を搭載したとき、アドレス、データ、及びチップ選択のボンディングパッドはフラッシュメモリチップ1間で共通接続されてMCP構造化される。このとき、フラッシュメモリチップ1を別々に選択してアクセス動作させるには、図28に例示されるように、一方のフラッシュメモリチップには0000〜3FFFのアドレス空間を割り当て、他方のフラッシュメモリチップには4000〜7FFFのアドレス空間を割り当てる、というように、別々のアドレス空間を割当てることが必要になる。そのままでは、双方のフラッシュメモリチップ1は同じ空間に配置され、単に並列動作されるに過ぎない。
そこで、ボンディングオプションパッドB.O.AdUをオープンにしたときはそのフラッシュメモリチップに下位側アドレス空間を割り当て、ボンディングオプションパッドB.O.AdUを接地電位VSSにしたときはそのフラッシュメモリチップに上位側アドレス空間を割り当てるようにする。チップに対する上記アドレス空間の割り当ては、図4で説明したSA2のアドレス入力サイクルにおけるI/O7の値を用いる。即ち、ボンディングオプションパッドB.O.AdUが接地電位VSSにされている場合、SA2のアドレス入力サイクルにおけるI/O7の値がハイレベルであることを条件にそのアドレス入力サイクルに係るコマンド入力を有効とする。I/O7の値がローレベルであればそのアドレス入力サイクルに係るコマンド入力が無効になり、アクセス動作は行なわれない。ボンディングオプションパッドB.O.AdUがオープンにされている場合には、SA2のアドレス入力サイクルにおけるI/O7の値は無視される。
ここで、SA2のアドレス入力サイクルにおけるI/O7の入力は、フラッシュメモリチップ1のアドレス最上位ビットの一つ上位のビットと位置付けられる。I/O1〜I/O8を用いる×8デバイスとしての動作が選択されたフラッシュメモリチップの場合、アドレス入力サイクルによるアドレス入力形態は図29に例示されるようにカラムアドレスが11ビット、セクタアドレスが14ビットとされる。セクタアドレスSA1、SA2の最上位ビットA24はI/O6に入力され、その一つ上位のI/O7からのハイレベル入力を上位空間へのアクセス要求とみなす。I/O1〜I/O16を用いる×16デバイスとしての動作が選択されたフラッシュメモリチップの場合、アドレス入力サイクルによるアドレス入力形態は図30に例示されるようにカラムアドレスが10ビット、セクタアドレスが14ビットとされる。セクタアドレスSA1、SA2の最上位ビットA23はI/O6に入力され、その一つ上位のI/O7からのハイレベル入力を上位空間へのアクセス要求とみなす。尚、図29及び図30において記号L*は、ローレベル固定で使用されることを意味する。また、記号L/Hはローレベル又はハイレベルに設定可能であることを意味する。
図20で説明したような前記MCP構造においてフラッシュメモリチップ1のチップ選択とアドレス入力を夫々共通化する利用形態では、一のフラッシュメモリチップ1についてボンディングオプションパッドB.O.AdUをオープンとし、他のフラッシュメモリチップ1についてボンディングオプションパッドB.O.AdUを接地電位VSSにプルダウンとし、アドレス入力サイクルSA2におけるI/O7からの入力がハイレベルであるとき前記他のフラッシュメモリチップ1のアクセス動作が可能にされ、I/O7からの入力がローレベルであるとき前記一のフラッシュメモリチップの動作が可能にされる。これにより、アドレス、データ、及びチップ選択の外部接続電極をフラッシュメモリチップ1間で共通接続してMCP構造化するとき、当該フラッシュメモリチップ1を選択してアクセス可能になり、半導体装置の外部から見えるアドレス空間を拡張することができる。
図20で説明したような前記MCP構造においてフラッシュメモリチップ1のチップ選択とアドレス入力を夫々共通化する利用形態において、パワー・オン・リードの指示に対して、ボンディングオプションパッドB.O.AdUが接地電位にプルダウンされたフラッシュメモリチップ1についてパワーオンリード動作を抑止する。これにより、パワー・オン・リードが指示されたとき、MCP形態で搭載されている一対のフラッシュメモリチップの双方が動作してリードデータが衝突することによる不都合を未然に防止することができる。図31にはパワーオンリードの動作タイミングチャートが例示される。
インタフェース機能の切り換え回路に関する更に別の観点による発明の形態を説明する。複数個の回路素子と複数個の外部接続電極が形成された半導体チップが有する上記切り換え回路は、ヒューズに対するプログラム状態により外部接続電極のインタフェース機能を切り換えるようにしてもよい。前記ヒューズは、レーザによる切断の有無に応じた情報記憶を行なうレーザヒューズ、ジュール熱による切断の有無に応じた情報記憶を行なう電気ヒューズ、又は電気的に消去・書き込み可能なフラッシュヒューズとされる。フラッシュヒューズはリセットの指示に応答して記憶情報が読み出しされなければならない。したがって、フラッシュヒューズは、リセット動作の指示を入力するリセット用外部接続電極のインタフェース機能切り換え用途から除外されなければならない。通常フラッシュヒューズの記憶情報はリセット動作の指示に応答して読み出されることによって内部レジスタなどに初期設定されるから、そのリセット動作の指示を入力するリセット用外部接続電極のインタフェース機能切り換え用途にフラッシュヒューズを用いることは不都合だからである。要するに、フラッシュヒューズの読み出し前にリセット端子及び電源端子の割り当ては確定していなければならないということである。これを考慮すれば、フラッシュヒューズを用いた場合における電源立ち上げ時の内部動作シーケンスは例えば図32に示されるようになる。
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、半導体メモリチップはフラッシュメモリチップに限定されず、SRAM、シンクロナスDRAM、EEPROMなどその他も記憶形式のメモリチップであってもよい。MCP構造の場合にチップの搭載数は2個に限定されずそれ以上であってもよい。ボンディングパッドの機能や配列は上記説明に限定されず適宜変更可能である。また、信号インタフェース機能が入れ換え可能にされるボンディングパッド相互間の配置はチップの長手辺に交差する線に対してほぼ対象である構成に限定されず、長手辺に沿った線に対してほぼ対象に構成することも可能である。但し、インタフェース切り換えに要するチップ内部の配線引き回しなどの構成は後者に比べて前者の方が簡単になる。更に、メモリカードはMMCに限定されずその他のメモリカード仕様のメモリカードにも適用可能である。本発明は半導体メモリチップそれ自体として把握することが出来る。
1 フラッシュメモリチップ
3 メモリアレイ
4 マルチプレクサ
10 内部制御回路
18 制御信号バッファ
19 ボンディングパッド
20 コントローラチップ
31 リード端子
32 ボンディングワイヤ
50 入力切り換え回路
54 出力切り換え回路
60 入力切り換え回路
70 出力切り換え回路
3 メモリアレイ
4 マルチプレクサ
10 内部制御回路
18 制御信号バッファ
19 ボンディングパッド
20 コントローラチップ
31 リード端子
32 ボンディングワイヤ
50 入力切り換え回路
54 出力切り換え回路
60 入力切り換え回路
70 出力切り換え回路
Claims (21)
- 複数個の半導体素子と複数個の外部接続電極が形成された半導体メモリチップに切り換え回路を有し、
前記切り換え回路は、ボンディングオプションにより第1の外部接続電極に印加される電位状態に応じて所定の第2の外部接続電極のインタフェース機能を切り換える、半導体装置。 - インタフェース機能の切り換え対象とされる第2の外部接続電極は、複数ビット並列入出力用の電極と、制御信号入力用の電極である、請求項1記載の半導体装置。
- 電源を供給する外部接続電極はインタフェース機能の切り換え対象から除外される、請求項2記載の半導体装置。
- 前記切り換え回路は、所定の第2の外部接続電極のインタフェース機能の有効と無効を切り換える、請求項1記載の半導体装置。
- 前記切り換え回路は、所定の第2の外部接続電極間でインタフェース機能を入れ換える、請求項1記載の半導体装置。
- インタフェース機能の入れ換え対象とされる第2の外部接続電極は、一対の半導体メモリチップを裏面同士重ねた状態で相互に表裏方向でほぼ一致する配置を有する請求項5記載の半導体装置。
- インタフェース機能の入れ換え対象とされる第2の外部接続電極は、チップの1辺側に配列された外部接続電極の内の所定の外部接続電極を中心に対称な配置を有する、請求項5記載の半導体装置。
- 前記半導体メモリチップは、ボンディングオプションにより第3の外部接続電極に印加される電位状態に応じて所定の外部接続電極からの入力に対する制御機能を切り換える制御回路を更に含む、請求項1記載の半導体装置。
- 前記制御回路は、前記第3の外部接続電極が第1電位状態のとき、アドレス入力サイクルで入力した半導体メモリチップのアドレス最上位ビットの一つ上位のビットが第1の論理値であるとき前記アドレス入力サイクルに係るコマンド入力を無効と判断し、前記一つ上位のビットが第2の論理値であるときアドレス入力サイクルに係るコマンド入力を有効と判断し、
前記第3の外部接続電極が第2電位状態のとき、アドレス入力サイクルで入力した半導体メモリチップのアドレス最上位ビットの一つ上位のビットを無視する、請求項8記載の半導体装置。 - 前記制御回路は、アドレス入力を伴わないリード動作の指示が有ったとき、前記第3の外部接続電極が第1電位状態にあるときは、そのリード動作の開始を抑止する、請求項9記載の半導体装置。
- 縁辺部分に複数個のボンディングパッドが配置された一対の半導体メモリチップが積層され、パッケージの端子と対応するボンディングパッドとがボンディングワイヤで接続された半導体装置であって、
前記半導体メモリチップは、ボンディングオプションによる第1のボンディングパッドの第1電位状態又は第2電位状態に応じて所定の第2のボンディングパッド間でインタフェース機能を入れ換える切り換え回路を含み、
前記インタフェース機能の入れ換え対象とされる第2のボンディングパッドは、複数ビット並列入出力用のボンディングパッドと、制御信号入力用のボンディングパッドから選ばれた所定のボンディングパッドであり、
インタフェース機能の入れ換え対象とされるボンディングパッドは、一対の半導体メモリチップを裏面同士重ねた状態で相互に表裏方向でほぼ一致する配置を有し、
一対の半導体メモリチップの一方は前記第1のボンディングパッドが第1電位状態となるようにボンディングされ、他方の半導体メモリチップは前記第1のボンディングパッドが第2の電位状態となるようにボンディングされた、半導体装置。 - 前記パッケージの構造としてTSOPパッケージ構造を有し、前記パッケージの端子はリード端子である、請求項11記載の半導体装置。
- 前記パッケージの構造としてCSPパッケージ構造を有し、前記パッケージの端子はパッケージ基板の表面に形成されているボンディングパッドである、請求項11記載の半導体装置。
- 縁辺部分に複数個のボンディングパッドが配置された半導体メモリチップを有し、実装基板の端子とこれに対応する前記ボンディングパッドとがボンディングワイヤで接続された半導体装置であって、
前記半導体メモリチップは、第1のボンディングパッドの第1電位状態により半導体メモリチップの所定の一辺の縁辺部分に配置された第2のボンディングパッドの信号インタフェース機能を有効とし、半導体メモリチップの所定の他辺の縁辺部分に配置された第3のボンディングパッドの信号インタフェース機能を無効とする切り換え回路を含み、
前記第1のボンディングパッドはこれを第1電位状態にするための実装基板上の端子にボンディングされた、半導体装置。 - 前記半導体メモリチップをアクセス制御するコントローラチップを有し、前記半導体メモリチップにおいて前記信号インタフェース機能が有効とされる第2のボンディングパッドは前記コントローラチップのメモリインタフェース端子に接続され、前記コントローラチップの外部インタフェース端子は実装基板の外部インタフェース端子に接続される、請求項14記載の半導体装置。
- 前記コントローラチップは所定のメモリカード仕様に準拠したカードホストインタフェース機能を有する、請求項15記載の半導体装置。
- 複数個の回路素子と複数個の外部接続電極が形成された半導体メモリチップに出力切り換え回路を有し、
前記出力切り換え回路は、第1の外部接続電極に第1電圧が印加される状態に応答して、所定の回路素子から成る第1回路で形成された第1信号を第2の外部接続電極に出力する出力経路と所定の回路素子から成る第2回路で形成された第2信号を第3の外部接続電極に出力する出力経路とを選択し、
前記第1の外部接続電極に第2電圧が印加される状態に応答して、前記第1信号を前記第3の外部接続電極に出力する出力経路と前記第2信号を第2の外部接続電極に出力する出力経路とを選択する、半導体装置。 - 複数個の回路素子と複数個の外部接続電極が形成された半導体メモリチップに入力切り換え回路を有し、
前記入力切り換え回路は、第1の外部接続電極に第1電圧が印加された状態に応答して、第2の外部接続電極から入力された第1信号を所定の回路素子から成る第1回路に与える入力経路と第3の外部接続電極から入力された第2信号を所定の回路素子から成る第2回路に与える入力経路とを選択し、
前記第1の外部接続電極に第2電圧が印加される状態に応答して、第2の外部接続電極から入力された第1信号を前記第2回路に与える入力経路と前記第3の外部接続電極から入力された第2信号を前記第1回路に与える入力経路とを選択する、半導体装置。 - 複数個の回路素子と複数個の外部接続電極が形成された半導体チップに切り換え回路を有し、
前記切り換え回路は、ヒューズに対するプログラム状態により外部接続電極のインタフェース機能を切り換える、半導体装置。 - 前記ヒューズは、レーザによる切断の有無に応じた情報記憶を行なうレーザヒューズ、ジュール熱による切断の有無に応じた情報記憶を行なう電気ヒューズ、又は電気的に消去・書き込み可能なフラッシュヒューズとされる、請求項19記載の半導体装置。
- 前記フラッシュヒューズは、リセット動作の指示を入力するリセット用外部接続電極のインタフェース機能切り換え用途から除外されている、請求項20記載の半導体装置。
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