JP2001344986A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 チップ占有面積の低減されたバックグラウン
ド・オペレーション機能付き不揮発性半導体記憶装置を
提供する。 【解決手段】 複数のメモリバンク（Ｂ♯１−Ｂ♯４）
に対しデータを外部へ読出すための外部読出用センスア
ンプ（１５）と内部動作用のデータ読出のための内部ベ
リファイセンスアンプ（２５）とを別々に設ける。好ま
しくはこの内部ベリファイセンスアンプは、メモリブロ
ックの所定数ごとに設けられる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置に関し、特に、内部での消去/書込動作中に、
外部へデータを読出すバックグラウンド・オペレーショ
ン・モードで動作可能な不揮発性半導体記憶装置に関す
る。

【０００２】

【従来の技術】図１７は、従来の不揮発性半導体記憶装
置の構成を概略的に示す図である。図１７において、従
来の不揮発性半導体記憶装置は、複数のバンクＢ♯１−
Ｂ♯４を含む。これらのバンクＢ♯１−Ｂ♯４の各々
は、行列状に配列される複数の不揮発性メモリセルを有
するメモリアレイＭＡと、与えられたアドレス信号をプ
リデコードするプリデコーダＰＤと、プリデコーダＰＤ
からのロウプリデコード信号をデコードし、メモリアレ
イＭＡのアドレス指定された行を選択するためのロウデ
コーダＲＤと、プリデコーダＰＤからのコラムプリデコ
ード信号をデコードし、メモリアレイＭＡのアドレス指
定された列を選択する列選択信号を生成するカラムデコ
ーダＣＤと、カラムデコーダＣＤからの列選択信号に従
ってメモリアレイＭＡの対応の列を選択するためのＹゲ
ートＹＧを含む。バンクＢ♯１−Ｂ♯４は、個々にアド
レス指定することができる。

【０００３】この不揮発性半導体記憶装置は、さらに、
制御信号ＣＴＬに従って外部からのアドレス信号ＡＤを
取込みかつ内部アドレス信号を生成してバンクＢ♯１−
Ｂ♯４へ与えるアドレスバッファ１と、外部装置との間
でデータの入出力を行なうためのデータバッファ２と、
データバッファ２からの内部書込データを受けて格納す
る書込データバッファ４と、バンクＢ♯１−Ｂ♯４それ
ぞれに対応して設けられ、対応のバンクの選択メモリセ
ルへ書込データを伝達しかつ選択メモリセルからのデー
タを読出す書込回路およびセンスアンプブロック５ａ−
５ｄと、アドレスバッファ１からのバンクアドレス信号
に従って指定されたバンクを活性化するためのバンクポ
インタ３と、書込動作時、書込回路およびセンスアンプ
ブロック５ａ−５ｄから読出されたベリファイ用データ
と書込データバッファ４に格納された書込データとを受
け、選択バンクにおいて消去が正確に行なわれたかおよ
びデータの書込が正確に行なわれたかを検証するための
消去／書込ベリファイ回路６と、外部からの制御信号Ｃ
ＴＬと動作モードを指定するコマンドＣＭＤとバンクポ
インタ３からのバンクアドレス信号とを受け、データバ
ッファ２およびバンクポインタ３の動作を制御するとと
もに、アドレスバッファ１から生成される内部アドレス
信号を内部動作時設定する内部制御回路７を含む。

【０００４】制御信号ＣＴＬは、チップイネーブル信号
／ＣＥ、ライトイネーブル信号／ＷＥおよび出力イネー
ブル信号／ＯＥを含む。コマンドＣＭＤは、データの消
去モード、書込モードなどを指定する。このコマンドＣ
ＭＤは、データバスを介して与えられる。

【０００５】この図１７に示す不揮発性半導体記憶装置
は、１個のメモリセルが１個のフローティングゲート型
電界効果トランジスタで構成されるフラッシュメモリで
ある。メモリセルへのデータの記憶は、フローティング
ゲート型電界効果トランジスタのフローティングゲート
への電荷の注入／引抜きによりフローティングゲート型
電界効果トランジスタのしきい値電圧を変化させること
により行なわれる。

【０００６】データ読出動作のアクセス時間は、５０ｎ
ｓｅｃ（ナノ秒）から２００ｎｓｅｃである。一方、消
去／書込動作のためには、メモリセルトランジスタのし
きい値電圧を（ブロック単位で）変化させる必要があ
り、２μｓ（マイクロ秒）から５ｓ（秒）という比較的
長時間が必要とされる。この消去／書込を行なう内部動
作期間中は、従来、チップ内からデータを外部へ読出す
ことはできなかった。しかしながら、この図１７に示す
ように複数のバンクＢ♯１−Ｂ♯４を設けた場合、１つ
のバンクに対し書込／消去の内部動作を行なっている間
に、別のバンクにアクセスしてデータを読出すことがで
きる。この１つのバンクの内部動作実行中に別のバンク
からデータを読出す動作は、ＢＧＯ（バックグラウンド
・オペレーション）機能と呼ばれる。このＢＧＯ機能を
実現するために、後に示すように、外部動作用アドレス
信号および内部動作用アドレス信号がアドレスバッファ
から生成され、また、書込回路およびセンスアンプブロ
ック５ａ−５ｄが、バンクＢ♯１−Ｂ♯４それぞれに対
応して設けられる。動作モードに応じて、これらの書込
回路およびセンスアンプブロック５ａ−５ｄが、消去／
書込ベリファイ回路６またはデータバッファ２に結合さ
れる。この接続経路の指定が、バンクポインタ３からの
バンク指定信号に従って内部制御回路７の制御の下に実
行される。

【０００７】図１８は、図１７に示す書込回路およびセ
ンスアンプブロック５ａ−５ｄに含まれるセンスアンプ
の構成を示す図である。図１８において、センスアンプ
は、センスアンプ活性化信号ＺＳＥの活性化時活性化さ
れ、ＹゲートＹＧを介して内部データ伝達線９００を介
して伝達されるデータを増幅するための電流センス回路
９０１と、センスアンプ活性化信号ＺＳＥの非活性化時
導通し、ノード９０７を接地電圧レベルにプリチャージ
するＮチャネルＭＯＳトランジスタ９０２と、ノード９
０７上の信号を増幅する２段の縦続接続されるＣＭＯＳ
インバータ９０３および９０４と、外部読出出力活性化
信号ＥＸＲＤＥの活性化時活性化され、ＣＭＯＳインバ
ータ９０４から与えられた信号をさらにバッファ（増
幅）処理してデータバッファ２へ伝達する内部出力回路
９０５と、ベリファイ出力活性化信号ＶＦＲＤＥの活性
化時活性化され、ＣＭＯＳインバータ９０４の出力信号
をバッファ（増幅）処理して消去／書込ベリファイ回路
６へ与える内部出力回路９０６を含む。

【０００８】電流センス回路９０１は、センスアンプ活
性化信号ＺＳＥの活性化時導通し、ノード９０７へ電流
を供給するＰチャネルＭＯＳトランジスタＰＱ１と、セ
ンスアンプ活性化信号ＺＳＥの活性化時導通し、導通時
電源電圧を伝達するＰチャネルＭＯＳトランジスタＰＱ
２と、ＭＯＳトランジスタＰＱ２と接地ノードの間に接
続されかつそのゲートにセンスアンプ活性化信号ＺＳＥ
を受けるＮチャネルＭＯＳトランジスタＮＱ３と、ノー
ド９０７と内部データデータ線９００との間に接続され
かつそのゲートにＭＯＳトランジスタＰＱ２およびＰＱ
３のドレインが結合されるＮチャネルＭＯＳトランジス
タＮＱ１と、ＭＯＳトランジスタＮＱ３と並列に接続さ
れかつそのゲートが内部データ伝達線９００に接続され
るＮチャネルＭＯＳトランジスタＮＱ２を含む。

【０００９】第１の内部出力回路９０５は、電源ノード
と第１の出力ノードの間に直列に接続されるＰチャネル
ＭＯＳトランジスタＰＱ３およびＰＱ４と、第１の出力
ノードと接地ノードの間に互いに直列に接続されるＮチ
ャネルＭＯＳトランジスタＮＱ４およびＮＱ５を含む。
ＭＯＳトランジスタＰＱ３およびＮＱ５のゲートへは、
ＣＭＯＳインバータ９０４の出力信号が与えられ、ＭＯ
ＳトランジスタＰＱ４のゲートへは、外部読出出力活性
化信号ＥＸＲＤＥがインバータを介して与えられる。ま
たＭＯＳトランジスタＮＱ４のゲートへは、外部読出出
力活性化信号ＥＸＲＤＥが与えられる。

【００１０】第２の内部出力回路９０６は、電源ノード
と第２の出力ノードとの間に直列に接続されるＰチャネ
ルＭＯＳトランジスタＰＱ５およびＰＱ６と、第２の出
力ノードと接地ノードの間に互いに直列に接続されるＮ
チャネルＭＯＳトランジスタＮＱ６およびＮＱ７を含
む。ＭＯＳトランジスタＰＱ５およびＰＱ７のゲートへ
は、ＣＭＯＳインバータ９０４の出力信号が与えられ
る。ＭＯＳトランジスタＰＱ６のゲートへは、ベリファ
イ出力活性化信号ＶＦＲＤＥがインバータを介して与え
られ、またＭＯＳトランジスタＮＱ６のゲートへは、ベ
リファイ出力活性化信号ＶＦＲＤＥが与えられる。

【００１１】内部データ伝達線９００は、ＹゲートＹＧ
を介して対応のメモリアレイの選択列に結合される。セ
ンスアンプ活性化信号ＺＳＥが非活性状態のＨレベルの
ときには、電流センス回路９０１において、ＭＯＳトラ
ンジスタＰＱ１およびＰＱ２がオフ状態、ＭＯＳトラン
ジスタＮＱ３がオン状態となる。したがって、ＭＯＳト
ランジスタＮＱ１のゲートがＭＯＳトランジスタＮＱ３
を介して接地ノードに結合され、ＭＯＳトランジスタＮ
Ｑ１がオフ状態となり、ノード９０７と内部データ伝達
線９００とは分離される。また、ＭＯＳトランジスタ９
０２がオン状態となり、ノード９０７は、接地電圧レベ
ルに固定される。

【００１２】センスアンプ活性化信号ＺＳＥが活性状態
のＬレベルとなると、ＭＯＳトランジスタＰＱ１および
ＰＱ２がオン状態、ＭＯＳトランジスタＮＱ３がオフ状
態となる。また、ＭＯＳトランジスタ９０２がオフ状態
となる。したがってノード９０７は、ＭＯＳトランジス
タＰＱ１により、電源電圧レベルに向かって充電され
る。また、ＭＯＳトランジスタＮＱ１が、ゲートに電源
電圧をＭＯＳトランジスタＰＱ２を介して受けてオン状
態となり、ノード９０７と内部データ伝達線９００とを
結合する。したがって、内部データ伝達線９０５には、
ＭＯＳトランジスタＮＱ１により、電源電圧よりもＭＯ
ＳトランジスタＮＱ１のしきい値電圧ぶん低い電圧が伝
達される。ＹゲートＹＧにより選択された列のメモリセ
ルのしきい値電圧が低い場合には、このメモリセルを介
して電流が流れ、内部データ伝達線９００の電圧レベル
が低下し、ＭＯＳトランジスタＮＱ２がオフ状態とな
り、ＭＯＳトランジスタＰＱ１およびＮＱ１から電流が
内部データ伝達線９００に伝達され、ノード９０７の電
圧レベルが低下する。

【００１３】一方、ＹゲートＹＧにより選択されたメモ
リセルのしきい値電圧が高い場合には、選択メモリセル
を介して電流は流れず、内部データ伝達線９００は、Ｍ
ＯＳトランジスタＰＱ１およびＮＱ１により充電された
電圧レベルとなる。応じて、ＭＯＳトランジスタＮＱ２
がオン状態となり、ＭＯＳトランジスタＮＱ１のゲート
を接地電圧レベルに放電する。応じて、ＭＯＳトランジ
スタＮＱ１がオフ状態となり、ノード９０７は、ＭＯＳ
トランジスタＰＱ１により充電されるＨレベルを維持す
る。このノード９０７の電圧レベルが、ＣＭＯＳインバ
ータ９０３および９０４により増幅されて、内部出力回
路９０５および９０６へ伝達される。

【００１４】内部出力回路９０５においては、外部読出
出力活性化信号ＥＸＲＤＥがＬレベルの非活性状態のと
きには、ＭＯＳトランジスタＰＱ４およびＮＱ４がオフ
状態であり、この内部出力回路９０５は、出力ハイイン
ピーダンス状態にある。一方、外部読出出力活性化信号
ＥＸＲＤＥがＨレベルの活性状態となると、ＭＯＳトラ
ンジスタＰＱ４およびＮＱ４がオン状態となり、内部出
力回路９０５は、ＣＭＯＳインバータ９０４から与えら
れた信号を反転してデータバッファ２へ伝達する。デー
タバッファ２が、図１７に示す内部制御回路７の制御の
下に活性化され、この内部出力回路９０５から与えられ
たデータをバッファ処理して外部へ出力する。

【００１５】一方、ベリファイ出力活性化信号ＶＦＲＤ
ＥがＬレベルの非活性状態のときには、内部出力回路９
０６において、ＭＯＳトランジスタＰＱ６およびＮＱ６
がともにオフ状態であり、この内部出力回路９０６は出
力ハイインピーダンス状態にある。ベリファイ出力活性
化信号ＶＦＲＥＤがＨレベルの活性状態となると、ＭＯ
ＳトランジスタＰＱ６およびＮＱ６がオン状態となり、
ＣＭＯＳインバータ９０４から与えられた信号をバッフ
ァ処理して消去／書込ベリファイ回路６へ与える。

【００１６】消去／書込ベリファイ回路６は、消去動作
モード時においては、この内部出力回路９０６から与え
られた信号が、消去状態に対応する論理レベルにあるか
否かを識別し、正確に消去が行なわれたかを判定する。
一方、書込動作モード時（プログラムモード時）におい
ては、消去／書込ベリファイ回路６は、内部出力回路９
０６から与えられたデータが、書込データに対応する論
理レベルにあるか否かを判定し、正確にデータの書込が
行なわれた否かを判定する。これらの出力活性化信号Ｅ
ＸＲＤＥおよびＶＦＲＤＥは、バンクポインタから生成
される信号に基づいて内部動作が行なわれるか外部動作
が行なわれるかに従って内部制御回路７により選択的に
活性化される。

【００１７】図１９は、図１７に示すＹゲートの構成を
示す図である。図１９においては、８ビットのメモリセ
ルから１ビットのメモリセルを選択するＹゲートの部分
の構成を示す。図１９において、ＹゲートＹＧは、内部
データ線ＤＬ０−ＤＬ３それぞれに対応して設けられ、
それぞれが列選択信号ＣＡＬ０−ＣＡＬ３の選択時導通
するＮチャネルＭＯＳトランジスタでそれぞれ構成され
る列選択ゲートＴＲ０−ＴＲ３と、メモリアレイＭＡの
内部データ線ＤＬ４−ＤＬ７それぞれに対応して設けら
れ、列選択信号ＣＡＬ０−ＣＡＬ３の選択時導通するそ
れぞれＮチャネルＭＯＳトランジスタで構成される列選
択ゲートＴＲ４−ＴＲ７を含む。

【００１８】内部データ線ＤＬ０−ＤＬ７は、メモリア
レイＭＡ内の、たとえばビット線であり、各々に一列の
メモリセルが接続される。列アドレスに従って、内部デ
ータ線ＤＬ０−ＤＬ３の組および内部データ線ＤＬ４−
ＤＬ７の組の各々において１つの列（内部データ線）が
列選択ゲートＴＲ０−ＴＲ３およびＴＲ４−ＴＲ７によ
り選択されて、グローバルデータ線ＧＤＬ０およびＧＤ
Ｌ１にそれぞれ結合される。

【００１９】ＹゲートＹＧは、さらに、グローバルデー
タ線ＧＤＬ０およびＧＤＬ１にそれぞれ対応して設けら
れ、列ブロック選択信号ＣＡＵ０およびＣＡＵ１の活性
化時それぞれ導通して対応のグローバルデータ線ＧＤＬ
０およびＧＤＬ１を内部データ伝達線９００へ結合する
ＮチャネルＭＯＳトランジスタで構成されるブロック選
択ゲートＴＲ８およびＴＲ９を含む。

【００２０】この図１９に示すＹゲートＹＧにおいて
は、列選択信号ＣＡＬ０−ＣＡＬ３に従って、内部デー
タ線ＤＬ０−ＤＬ３の１ビットおよび内部データ線ＤＬ
４−ＤＬ７の１ビットの合計２ビットが選択され、グロ
ーバルデータ線ＧＤＬ０およびＧＤＬ１に伝達される。
次いで、列ブロック選択信号ＣＡＵ０およびＣＡＵ１に
従って、グローバルデータ線ＧＤＬ０およびＧＤＬ１の
一方が、内部データ伝達線９００を介してセンスアンプ
回路に結合される。この内部データ伝達線９００は、ま
た対応の書込回路およびセンスアンプブロック５（５ａ
−５ｄ）に含まれる書込回路にも結合されており、Ｙゲ
ートＹＧを介してデータの読出およびデータの書込が行
なわれる。

【００２１】なお、メモリアレイＭＡは、複数ブロック
に分割され、複数ビットが並列に読出される。この図１
９においては、単に８ビットのメモリセルから１ビット
のメモリセルを選択するための構成を示しているが、一
つの列ブロックに含まれる内部データ線の数および列ブ
ロックの数に応じて、このＹゲートＹＧの規模は拡張さ
れる。

【００２２】図２０は、図１７に示すカラムデコーダＣ
Ｄの構成の一例を示す図である。図２０において、カラ
ムデコーダＣＤは、外部読出用バンク指示信号ＥＢＰ＿
Ｘと内部動作用バンク指示信号ＩＢＰ＿Ｘを受けてバン
ク指示信号ＢＰ＿Ｘを生成するＯＲ回路９１０と、プリ
デコード信号（またはアドレス信号ビット）Ａ０−Ａ２
をそれぞれ反転して補のプリデコード信号／Ａ０−／Ａ
２を生成するインバータ９１１−９１３と、バンク指示
信号ＢＰ＿Ｘの活性化時イネーブルされてデコード動作
を行なうカラムデコード回路９１４−９１９を含む。

【００２３】カラムデコード回路９１４は、プリデコー
ド信号／Ａ０および／Ａ１とバンク指示信号ＢＰ＿Ｘと
を受けて列選択信号ＣＡＬ０を生成する。デコード回路
９１５は、プリデコード信号Ａ０および／Ａ１とバンク
指示信号ＢＰ＿Ｘを受けて列選択信号ＣＡＬ１を生成す
る。デコード回路９１６は、プリデコード信号／Ａ０お
よびＡ１とバンク指示信号ＢＰ＿Ｘとを受けて列選択信
号ＣＡＬ２を生成する。デコード回路９１７は、プリデ
コード信号Ａ０およびＡ１とバンク指示信号ＢＰ＿Ｘと
を受けて列選択信号ＣＡＬ３を生成する。デコード回路
９１８はプリデコード信号／Ａ２とバンク指示信号ＢＰ
＿Ｘとを受けて列ブロック選択信号ＣＡＵ０を生成す
る。デコード回路９１９は、プリデコード信号Ａ２とバ
ンク指示信号ＢＰ＿Ｘとを受けて列ブロック選択信号Ｃ
ＡＵ１を生成する。

【００２４】これらの列選択信号ＣＡＬ０−ＣＡＬ３お
よび列ブロック選択信号ＣＡＵ０およびＣＡＵ１各々に
対しレベル変換回路９２０が設けられる。このレベル変
換回路９２０は、高電圧ＶＰを一方動作電源電圧として
受けて、対応の選択信号の電圧レベルを論理レベルを維
持したまま通常動作電源電圧から高電圧ＶＰに変換す
る。書込み動作時、図１９に示すようにｎチャネルＭＯ
Ｓトランジスタで構成される列選択ゲートを介して選択
列上に書込高電圧を伝達するために、このレベル変換回
路９２０を用いて選択信号のレベル変換を行なう。

【００２５】プリデコード信号Ａ０−Ａ２は、図１７に
示すプリデコーダＰＤから与えられる。これらのカラム
デコード回路９１４−９１９は、ＡＮＤ型デコード回路
であり、バンク指示信号ＢＰ＿ＸがＨレベルの活性状態
となるとイネーブルされてデコード動作を行なう。プリ
デコード信号Ａ０−Ａ２に従って、列選択信号ＣＡＬ０
−ＣＡＬ３の１つと列ブロック選択信号ＣＡＵ０および
ＣＡＵ１の一方が選択状態（Ｈレベル）へ駆動される。
これにより、メモリアレイＭＡにおいて１つの列（メモ
リセル）が選択される。

【００２６】なお、このプリデコード信号Ａ０−Ａ２お
よび／Ａ０−／Ａ２は、アドレス信号ビットであっても
よい。

【００２７】

【発明が解決しようとする課題】図１７に示す不揮発性
半導体記憶装置においては、１つのバンクにおいて消去
／書込を行なう内部動作が行なわれているときに、他バ
ンクへアクセスしてデータの読出を行なうことができ
る。しかしながら、このバックグラウンドオペレーショ
ン（ＢＧＯ）機能を実現するために、バンクそれぞれに
書込回路およびセンスアンプ回路を設ける必要がある。
特に、図１８に示すようにセンスアンプにおいては、外
部へのデータ出力用と内部動作用（ベリファイ用）それ
ぞれに対し出力回路を設ける必要があり、センスアンプ
の占有面積が大きくなるという問題が生じる。この不揮
発性半導体記憶装置の使用効率を改善するためにバンク
数を増加させた場合、そのまま、センスアンプの数も増
加し、応じてチップ占有面積が大幅に増大するという問
題が生じる。

【００２８】それゆえ、この発明の目的は、バックグラ
ウンド・オペレーション機能を損なうことなくバンク数
が増加してもチップ面積の増大を抑制することのできる
不揮発性半導体記憶装置を提供することである。

【００２９】この発明の他の目的は、内部データ読出回
路の数の増加を抑制しつつバンク数を増加させることの
できるバックグラウンド・オペレーション機能を有する
フラッシュメモリを提供することである。

【００３０】

【課題を解決するための手段】この発明に係る不揮発性
半導体記憶装置は、各々が複数の不揮発性メモリセルを
有する複数のメモリバンクと、これら複数のメモリバン
クの所定数のメモリバンクに対応して設けられ、対応の
メモリバンクから読出されたデータをバッファ回路を介
して外部へ出力するための少なくとも１つの外部センス
読出回路と、複数のメモリバンクに対応して外部センス
読出回路と別に設けられ、対応のメモリバンクからのメ
モリセルデータを所定の内部動作のために読出すための
内部動作用センス読出回路とを備える。

【００３１】結合回路が各バンクに対応して設けられ、
別々の経路を介して対応のバンクを外部センス読出回路
および内部動作用センス読出回路へ結合する。

【００３２】また、好ましくは、内部動作用センス読出
回路は、複数のメモリバンクに共通に設けられる１つの
センスアンプ回路を備える。

【００３３】また、好ましくは、内部動作用センス読出
回路は、複数のバンク各々に対応して設けられる複数の
センスアンプ回路を備える。

【００３４】この発明の別の観点に従う不揮発性半導体
記憶装置は、行列状に配列される複数の不揮発性メモリ
セルを有するメモリアレイと、このメモリアレイの選択
メモリセルのデータを外部へ読出すための外部センスア
ンプ回路と、この外部センスアンプ回路とは別に設けら
れ、メモリアレイの選択メモリセルのデータを所定の内
部動作のために読出すための内部センスアンプ回路と、
メモリアレイの選択メモリセルを別々の経路を介して外
部センスアンプ回路および内部センスアンプ回路へ結合
するための選択回路を備える。

【００３５】好ましくは、この選択回路は、メモリアレ
イの列を第１の列選択信号に従って選択するための第１
の列選択回路と、メモリアレイの列を第２の列選択信号
に従って選択するための第２の列選択回路と、第１の経
路選択信号に従って第１の列選択回路により選択された
列を外部読出用センスアンプ回路とを結合するための第
１の経路選択回路と、第２の経路選択信号に従って第２
の列選択回路により選択された列を内部動作用センスア
ンプ回路に結合するための第２の経路選択回路を備え
る。

【００３６】好ましくは、第１および第２の列選択回路
は、メモリアレイの両側に対向して配置される。

【００３７】また、これに代えて、好ましくは、選択回
路は、列選択信号に従ってメモリアレイから指定された
列を選択するための列選択回路と、第１の経路選択信号
に従って列選択回路により選択された列を外部センス読
出回路へ結合するための第１の経路選択回路と、第２の
経路選択信号に従って列選択回路により選択された列を
内部動作用センス読出回路へ結合するための第２の経路
選択回路を備える。

【００３８】好ましくは、第２の経路選択回路に結合さ
れて、データを選択メモリセルへ書込むための書込回路
がさらに設けられる。

【００３９】この発明のさらに他の観点に係る不揮発性
半導体記憶装置は、バックグラウンド・オペレーション
機能付不揮発性半導体記憶装置において、１つのメモリ
セルアレイからの内部データ読出経路を複数個設けたこ
とを特徴とする。

【００４０】外部読出用センス読出回路を所定数のメモ
リバンクに対応して設けることにより、メモリバンクそ
れぞれに対応して外部読出用センスアンプを設ける必要
がなく、チップ面積が低減される。

【００４１】また、この外部読出用センス読出回路と内
部動作用のセンス読出回路とを別々の経路を介してバン
クに接続することにより、効率的に内部読出用センス読
出回路を配置することができ、レイアウト効率が改善さ
れ、応じてチップ面積が低減される。

【００４２】また、メモリアレイの出力経路を複数系統
設けることにより、内部動作用センスアンプおよび外部
読出用センスアンプを効率的に別々に配置することがで
き、応じてチップ面積を効率的に利用してチップ面積を
低減することができる。

【００４３】

【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従う不揮発性半導体記憶装置の全体
の構成を概略的に示す図である。図１において、この不
揮発性半導体記憶装置は、従来と同様、複数のバンクＢ
♯１−Ｂ♯４を含む。これらのバンクＢ♯１−Ｂ♯４に
共通に、データバッファ２を介して外部へデータを読出
すための外部読出用センスアンプ１５と、内部の書込用
の書込回路および消去／書込ベリファイ用内部ベリファ
イセンスアンプブロック２５とが設けられる。

【００４４】外部読出用センスアンプ１５と書込回路お
よび内部ベリファイセンスアンプブロック２５は別々の
経路を介してバンクＢ♯１−Ｂ♯４に結合される。この
別々の経路を介してバンクＢ♯１−Ｂ♯４を外部読出用
センスアンプ１５および書込回路および内部ベリファイ
センスアンプブロック２５に結合することにより、１つ
のバンクにおいて内部動作（書込／消去動作）が行なわ
れている間に、別のバンクからデータを外部へ読出すこ
とができる。

【００４５】書込回路および内部ベリファイセンスアン
プブロック２５は、バンクＢ♯１−Ｂ♯４に共通に設け
られているため、ブロック２５へはバンクポインタ３か
らのバンク指示信号は与えられず、単に、ある内部動作
用のバンク指示信号の発生時に書込回路および内部ベリ
ファイセンスアンプブロック２５が活性化される。これ
らの書込回路および内部ベリファイセンスアンプは、内
部制御回路７からの制御信号に従って、活性化される。
この内部制御回路７による書込回路および内部ベリファ
イセンスアンプブロック２５の制御経路を、図１におい
ては破線で示す。

【００４６】外部読出用センスアンプ１５も、また、バ
ンクＢ♯１−Ｂ♯４に共通に設けられており、外部から
データ読出コマンドまたはチップ活性化信号／ＣＥが与
えられたときに、内部制御回路７の制御の下に活性化さ
れる（この経路は図１に示さず）。また、これに代え
て、外部読出用センスアンプ１５は、データ読出を示す
リードコマンドまたはチップ活性化信号／ＣＥが与えら
れたときに、バンク指示信号の活性化に同期して活性化
されてもよい。読出指示信号／ＯＥが与えられると、デ
ータバッファ２に含まれるデータ出力バッファが活性化
されて、データの外部読出が行なわれる。したがって、
データの外部読出のためには、信号／ＯＥおよび／ＣＥ
をともに活性化する。

【００４７】バンクＢ♯１−Ｂ♯４は、行列状に配列さ
れる複数の不揮発性メモリセルを有するメモリアレイＭ
Ａ、メモリセル行（ワード線）を選択するためのロウデ
コーダＲＤ、メモリアレイＭＡの列を選択するための列
選択信号を生成するカラムデコーダＣＤ、およびアドレ
スバッファ１からのアドレス信号をプリデコードするプ
リデコーダＰＤ、およびカラムデコーダＣＤからの列選
択信号に従ってメモリアレイＭＡの選択列を外部読出用
センスアンプ１５または書込回路および内部ベリファイ
センスアンプブロック２５の一方に結合するＹゲートＹ
Ｇを含む。

【００４８】カラムデコーダＣＤ、ロウデコーダＲＤお
よびプリデコーダＰＤは、バンクポインタ３からのバン
ク指示信号に従って選択的に活性化される。ＹゲートＹ
Ｇは、従来とは異なり、２つのデータ伝達経路を有して
おり、別々の経路を介して選択列（内部データ線）を外
部読出用センスアンプ１５および書込回路および内部ベ
リファイセンスアンプブロック２５に結合する。データ
バッファ２、書込データバッファ４および消去／書込ベ
リファイ回路６は、従来と同様、バンクＢ♯１−Ｂ♯４
に共通に設けられる。次に、この図１に示す不揮発性半
導体記憶装置の動作について説明する。

【００４９】消去時においては、まず、選択バンクにお
いて消去対象セル領域（セクタまたはブロック）におい
て消去が行なわれる。この消去動作が完了すると、書込
回路および内部ベリファイセンスアンプブロック２５が
内部制御回路７の制御に下に活性化され、選択バンクの
消去されたメモリセルデータが内部ベリファイセンスア
ンプにより読出されて消去／書込ベリファイ回路６へ与
えられる。消去／書込ベリファイ回路６において、この
消去されたメモリセルのしきい値電圧が、消去状態に対
応しているか否かの判定が行なわれる。ＮＯＲ型フラッ
シュメモリにおいては、「消去」状態とは、メモリセル
のしきい値電圧が一定値より低くなることであり、一
方、ＤＩＮＯＲ型フラッシュメモリにおいては「消去」
状態は、メモリセルのしきい値電圧が一定値よりも高く
なる状態である。

【００５０】内部制御回路７は、この消去／書込ベリフ
ァイ回路６の判定結果に従って、消去に必要な電圧を、
選択バンクのワード線、メモリセルのドレイン、ソース
および基板領域に必要な時間与える（消去パルスを与え
る）。この消去／ベリファイサイクルを消去完了まで繰
返す。

【００５１】次に、選択メモリセルへデータを書込む動
作について説明する。この書込時においては、まず制御
信号ＣＴＬとともに、チップ外部よりコマンドＣＭＤと
して、「書込コマンド」を与える。続いて、制御信号Ｃ
ＴＬ（ライトイネーブル信号／ＷＥおよびチップイネー
ブル信号／ＣＥ）とともに、書込データと書込対象アド
レスＡＤが与えられる。この書込データは、データバッ
ファ２を介して書込データバッファ４にラッチされる
（書込は、複数ビットを一括して行なわれる）。一方、
外部からのアドレス信号ＡＤは、アドレスバッファ１に
よりラッチされて、内部アドレス信号ＡＩが生成され
る。コマンドＣＭＤは内部制御回路７においてデコード
され、データ書込が指定されたことが検出されると、こ
の内部制御回路７は、書込に必要な動作を行なう。

【００５２】すなわち、内部制御回路７が、書込データ
バッファ４にラッチされた書込データに従って書込を行
なう。この場合、書込データバッファ４にラッチされた
データが、書込回路および内部ベリファイセンスアンプ
ブロック２５の書込回路へ与えられ、書込データがブロ
ック２５に含まれる書込回路から、選択バンクに伝達さ
れる。

【００５３】内部制御回路７は、バンクポインタ３が生
成するバンク指示信号により指定されるバンクに対し、
ワード線、メモリセルのドレインおよびソースおよび基
板領域に必要な電圧を必要時間与える。すなわちカラム
デコーダＣＤ、ロウデコーダＲＤ、およびメモリアレイ
ＭＡの基板領域（セクタ単位の基板領域）へ必要な時
間、必要なレベルの電圧を与える。

【００５４】内部制御回路７は、この書込を行なった
後、書込対象のメモリセルが、要求されるしきい値電圧
に到達しているか否かを検証するために、データの書込
を行なったメモリセルのデータの内部読出を行う。この
場合、ブロック２５に含まれる内部ベリファイセンスア
ンプが再び活性化され、書込されたメモリセルデータが
読出され、消去／書込ベリファイ回路６において、メモ
リセルデータが書込データバッファ４にラッチされたデ
ータと一致しているかの判定が行なわれる。この「書込
（プログラム）」は、ＮＯＲ型フラッシュメモリにおい
ては、メモリセルのしきい値電圧を一定値よりも高くす
ることであり、一方、ＤＩＮＯＲ型フラッシュメモリに
おいては、この「書込」は、メモリセルのしきい値電圧
を一定値よりも低くすることを示す。内部制御回路７
は、この消去／書込ベリファイ回路６の検証結果に従っ
て、書込が不十分な場合、再び、書込対象メモリセルの
各ノードに必要な電圧を必要な期間与える。この書込時
においては、書込パルスが、各領域に伝達される。

【００５５】この書込動作時においては、書込対象とな
るバンクＢ♯ｉ（ｉ＝１−４）は、書込回路および内部
ベリファイセンスアンプブロック２５に結合され、また
バンクＢ♯ｉはバンクポインタ３からの内部動作用バン
ク指定信号により活性化される。この内部動作時におい
て、外部からデータを読出すリードコマンド（信号／Ｏ
Ｅおよび／ＣＥの活性化）を与え、バンクＢ♯ｊ（ｉ≠
ｊ）を指定する。このとき、内部制御回路７は、これら
の信号／ＯＥおよび／ＣＥによりリードモードが設定さ
れると、このアドレスバッファ１に与えられた外部から
のアドレス信号ＡＤ（ＡＥ）が、書込対象のバンクＢ♯
ｉと異なるバンクＢ♯ｊを指定しているときには、この
データ読出対象となるバンクＢ♯ｊを活性化し、バンク
Ｂ♯ｊの選択メモリセルのデータの読出を、外部読出用
センスアンプ１５を用いて行なう。

【００５６】バンクＢ♯ｉの書込動作中に再びバンクＢ
♯ｉのデータ読出が指定された場合には、内部制御回路
７は、通常、内部動作時に生成されて図示しないステー
タスレジスタ格納されたステータス情報をデータバッフ
ァ２を介して外部へ読出す。このステータスレジスタに
格納されるデータは、この不揮発性半導体記憶装置１に
おいて行なわれている内部動作の状態を示す。

【００５７】したがって、この図１に示すように外部読
出用センスアンプ１５および内部ベリファイ用センスア
ンプを別々に設けるとともに、これらを別々の経路を介
してバンクＢ♯１−Ｂ♯４に結合することにより、バッ
クグラウンド・オペレーション機能を損なうことなく、
センスアンプの数を低減することができる。また、書込
回路および内部ベリファイセンスアンプブロック２５
が、バンクＢ♯１−Ｂ♯４に共通に設けられるため、こ
の書込回路および内部ベリファイセンスアンプブロック
２５を周辺回路のレイアウトを考慮して最適位置に配置
することができ、面積利用効率を改善することができ、
回路点数低減によるチップ面積低減とともに、面積利用
効率改善によるチップ面積低減を実現することができ
る。

【００５８】すなわち、図２に示すように、バンクＢ♯
ｉが書込回路および内部ベリファイセンスアンプブロッ
ク２５に結合されて内部動作が行なわれているとき、バ
ンクＢ♯ｊは、この書込回路および内部ベリファイセン
スアンプブロック２５からは切離されている。このバン
クＢ♯ｊを、外部読出用センスアンプ１５に結合して、
データバッファ２を介してこのバンクＢ♯ｊの選択メモ
リセルデータを読出す。このときバンクＢ♯ｉは外部読
出用センスアンプ１５から切離されており、バンクＢ♯
ｊからのデータ読出に何ら悪影響は及ぼさない。したが
って、この図２に示すように、外部読出用センスアンプ
１５および書込回路および内部ベリファイセンスアンプ
２５に対し別々のデータ入出力経路を設けることによ
り、外部読出用センスアンプ１５および書込回路および
内部ベリファイセンスアンプブロック２５を複数のバン
クに共通に設ける場合であっても、何らバックグラウン
ドオペレーション機能は損なわれない。

【００５９】［アドレスバッファの構成］図３は、図１
に示すアドレスバッファ１の構成を概略的に示す図であ
る。図３において、アドレスバッファ１は、外部からの
アドレス信号ＡＤと制御信号ＣＴＬ（／ＷＥ，／ＯＥ，
／ＣＥ）に基づいて生成されるアドレスバッファ活性化
信号ＡＢＥとを受けるＮＡＮＤ回路１ａと、ＮＡＮＤ回
路１ａの出力信号を反転して内部アドレス信号ＡＤｉを
生成するインバータ１ｂと、インバータ１ｂの出力する
内部アドレス信号ＡＤｉをバッファ処理して外部読出用
アドレス信号ＡＥを生成する２段の縦続接続されるイン
バータ１ｃおよび１ｄと、内部制御回路７からの内部制
御アドレス信号ＩＣＡＤとインバータ１ｂからの内部ア
ドレス信号ＡＤｉとを受け、外部アドレス取込信号ＥＡ
ＬＥおよび内部制御アドレス取込信号ＩＡＬＥとに従っ
て受けたアドレス信号を選択的にラッチして内部動作用
アドレス信号ＡＩを生成するアドレスラッチ１ｅを含
む。アドレスラッチ１ｅは、リセット信号ＺＲＳＴの活
性化時（Ｌレベルのとき）、内部動作用アドレス信号Ａ
Ｉをリセットする。リセット信号ＺＲＳＴは、１つの内
部動作完了時活性化される。

【００６０】内部制御アドレス信号ＩＣＡＤは、外部か
らのアドレス信号ＡＤを初期アドレスとして、内部制御
回路により生成される。たとえば、ページモード動作時
等において、順次内部制御アドレス信号（列アドレス信
号）が変更される。また、データ書込時においても、内
部で内部制御回路７により初期アドレスから順次アドレ
スが更新される。外部読出用アドレス信号ＡＥに従って
選択バンクのメモリセルが読出されて、外部読出用セン
スアンプ１５およびデータバッファ２を介して選択メモ
リセルのデータが読出される。内部動作用アドレス信号
ＡＩに従って、内部動作を行なうバンクの選択メモリセ
ルが、書込回路および内部ベリファイセンスアンプブロ
ック２５に結合される。

【００６１】図４は、図３に示すアドレスラッチ１ｅの
構成の一例を示す図である。図４において、アドレスラ
ッチ１ｅは、外部アドレス取込信号ＥＡＬＥの活性化時
（Ｈレベルのとき）、導通し、内部アドレス信号ＡＤｉ
を通過させるトランスファーゲート３０ａと、内部制御
アドレス取込信号ＩＡＬＥの活性化時（Ｈレベルのと
き）導通し、内部制御アドレス信号ＩＣＡＤを通過させ
るトランスファーゲート３０ｂと、第１の入力にリセッ
ト信号ＺＲＳＴを受け、第２の入力にトランスファーゲ
ート３０ａおよび３０ｂの一方から与えられたアドレス
信号を受けるＮＡＮＤ回路３０ｃと、ＮＡＮＤ回路３０
ｃの出力信号を反転してＮＡＮＤ回路３０ｃの第２の入
力にフィードバックするインバータ３０ｄと、ＮＡＮＤ
回路３０ｃの出力信号を反転して内部動作用アドレス信
号ＡＩを生成するインバータ３０ｅを含む。

【００６２】ＮＡＮＤ回路３０ｃは、リセット信号ＺＲ
ＳＴがＨレベルの非活性状態のときにはインバータとし
て動作し、ＮＡＮＤ回路３０ｃとインバータ３０ｄによ
りラッチ回路（インバータラッチ）が構成され、トラン
スファーゲート３０ａまたは３０ｂから与えられたアド
レス信号がラッチされる。リセット信号ＺＲＳＴが活性
化されると、ＮＡＮＤ回路３０ｃの出力信号がＨレベル
となり、応じて、内部動作用アドレス信号ＡＩの全ビッ
トが“０”（Ｌレベル）にリセットされる。このアドレ
スラッチ１ｅからの内部動作用アドレス信号ＡＩおよび
アドレスバッファからの外部読出用アドレス信号ＡＥ
は、図１に示すバンクＢ♯１−Ｂ♯４に共通に与えられ
る。また、これらのアドレス信号ＡＥおよびＡＩも、バ
ンクポインタ３へ与えられる。バンクポインタ３の生成
するバンク指示信号により、外部読出が指定されたか、
または内部動作が指定されたかが識別される。

【００６３】［バンクポインタの構成］図５は、図１に
示すバンクポインタ３の構成を示す図である。バンクポ
インタ３は、外部読出用アドレス信号ＡＥおよび内部動
作用アドレス信号ＡＩの上位ビットをデコードして、バ
ンクを特定するバンク指示信号を外部読出用および内部
動作用それぞれに対して生成する。このバンクポインタ
３がデコードするアドレス信号ビットの数はバンクの数
に応じて定められる。本実施の形態１においてはバンク
Ｂ♯１−Ｂ♯４が設けられており、アドレス信号ＡＥお
よびＡＩそれぞれの、最上位２ビットを用いて、バンク
指示信号を生成する。

【００６４】すなわち、図５において、バンクポインタ
３は、外部読出用アドレス信号ビットＡＥ＜ｍ＞および
ＡＥ＜ｍ−１＞に従って外部読出用バンク指示信号ＥＢ
Ｐ１−ＥＢＰ４を生成する外部読出用バンクデコード回
路３ａと、内部動作用アドレス信号ビットＡＩ＜ｍ＞お
よびＡＩ＜ｍ−１＞を受けて内部動作用バンク指示信号
ＩＢＰ１−ＩＢＰ４を生成する内部動作用バンクデコー
ド回路３ｂを含む。

【００６５】外部読出用バンクデコード回路３ａは、ア
ドレス信号ビットＡＥ＜ｍ＞を反転して、補のアドレス
信号ビット／ＡＥ＜ｍ＞を生成するインバータ３３ａ
と、アドレス信号ビットＡＥ＜ｍ−１＞を反転して、補
のアドレス信号ビット／ＡＥ＜ｍ−１＞を生成するイン
バータ３３ｂと、バンク指示信号ＥＢＰ１−ＥＢＰ４そ
れぞれに対応して設けられるＡＮＤ型デコード回路３３
ｃ−３３ｆを含む。

【００６６】ＡＮＤ型デコード回路３３ｃは、インバー
タ３３ａおよび３３ｂからのアドレス信号ビット／ＡＥ
＜ｍ＞および／ＡＥ＜ｍ−１＞を受ける。ＡＮＤ型デコ
ード回路３３ｄは、インバータ３３ａからのアドレス信
号ビット／ＡＥ＜ｍ＞とアドレス信号ビットＡＥ＜ｍ−
１＞を受ける。ＡＮＤ型デコード回路３３ｅは、アドレ
ス信号ビットＡＥ＜ｍ＞とインバータ３３ｂからの補の
アドレス信号ビット／ＡＥ＜ｍ−１＞を受ける。ＡＮＤ
型デコード回路３３ｆは、アドレス信号ビットＡＥ＜ｍ
＞およびＡＥ＜ｍ−１＞を受ける。これらのバンク指示
信号ＥＢＰ１−ＥＢＰ４は活性化されると、対応のバン
クＢ♯１−Ｂ♯４を活性化する。

【００６７】内部動作用のバンクデコーダ３ｂは、内部
動作用アドレス信号ビットＡＩ＜ｍ＞およびＡＩ＜ｍ−
１＞をそれぞれ反転するインバータ３３ｇおよび３３ｈ
と、内部動作用バンク指示信号ＩＢＰ１−ＩＢＰ４それ
ぞれを生成するＡＮＤ型デコード回路３３ｉ−３３ｌを
含む。

【００６８】ＡＮＤ型デコード回路３３ｉは、インバー
タ３３ｇおよび３３ｈからの補のアドレス信号ビット／
ＡＩ＜ｍ＞および／ＡＩ＜ｍ−１＞を受ける。ＡＮＤ型
デコード回路３３ｊは、アドレス信号ビットＡＩ＜ｍ＞
およびインバータ３３ｉからの補のアドレス信号ビット
／ＡＩ＜ｍ−１＞を受ける。ＡＮＤ型デコード回路３３
ｋは、インバータ３３ｇからの補のアドレス信号ビット
／ＡＩ＜ｍ＞とアドレス信号ビットＡＩ＜ｍ−１＞を受
ける。ＡＮＤ型デコード回路３３ｌは、アドレス信号ビ
ットＡＩ＜ｍ＞およびＡＩ＜ｍ−１＞を受ける。内部動
作用バンク指示信号ＩＢＰ１−ＩＢＰ４の各々は活性化
時、バンクＢ♯１−Ｂ♯４を内部動作用に活性化する。

【００６９】［列選択系回路の構成］図６は、１つのバ
ンクＢ♯ｉ（ｉ＝１〜４）の列選択に関連する回路の構
成を概略的に示す図である。この列選択系回路は、カラ
ムデコーダＣＤとＹゲートＹＧとを含む。カラムデコー
ダＣＤは、内部動作用アドレス信号ビット（またはプリ
デコード信号）ＡＩ＜ｓ：０＞と外部読出用アドレス信
号ビット（またはプリデコード信号）ＡＥ＜ｓ：０＞と
を受け、列選択信号ＣＡＬと、経路選択信号ＣＡＥおよ
びＣＡＩを生成する。内部動作用アドレス信号ビットＡ
Ｉ＜ｓ：０＞の所定のビットをデコードして内部動作用
接続信号ＣＡＩが生成され、外部読出用アドレス信号ビ
ットＡＥ＜ｓ：０＞の所定のビットをデコードして、外
部読出用選択信号ＣＡＥが生成される。列選択信号ＣＡ
Ｌは、アドレス信号ビットＡＩ＜ｓ：０＞およびＡＥ＜
ｓ：０＞のいずれかに従って生成される。ビットＡＥ＜
ｍ−２：ｓ＋１）およびＡＥ＜ｍ−２：ｓ＋１＞はロウ
アドレスであり、ロウデコーダへ与えられる。

【００７０】なお、プリデコーダＰＤによりプリデコー
ド動作が行なわれ、プリデコード信号がカラムデコーダ
へ与えられるが、以下では説明の簡単化のため、アドレ
スビットを直接デコードする構成について説明する。ア
ドレス信号ビットをプリデコード信号に置換えれば、ア
ドレスプリデコードの構成は、容易に得られる。

【００７１】ＹゲートＹＧは、カラムデコーダＣＤから
の列選択信号ＣＡＬに従って、メモリアレイＭＡの内部
データ線群ＤＬＧからアドレス指定された列を選択する
列選択回路３５と、カラムデコーダＣＤからの経路選択
信号ＣＡＵＥに従って列選択回路３５により選択された
列のうちの所定数の列を外部読出用センスアンプ１５に
接続するための外部読出用選択回路３６と、カラムデコ
ーダＣＤからの内部動作用選択信号ＣＡＵＩに従って、
列選択回路３５により選択された列から、さらに、所定
数の列を内部動作用センスアンプブロック２５へ接続す
る内部動作用選択回路３７とを含む。外部読出用選択回
路３６が内部データ伝達線４０を介して外部読出用セン
スアンプ１５に結合され、内部動作用選択回路３７は、
内部データ伝達線４２を介して内部動作用センスアンプ
ブロック２５に結合される。

【００７２】このＹゲートＹＧにおいて、外部読出用選
択回路３６および内部動作用選択回路３７を設けること
により、それぞれ別々の内部データ伝達線４０および４
２を介して、メモリアレイＭＡの選択列を外部読出用セ
ンスアンプ１５または内部ベリファイ用センスアンプブ
ロック２５へ選択的に接続し、１つのバンクにおける内
部動作時他バンクからデータを外部へ読出すことができ
る。

【００７３】図７は、図６に示すＹゲートＹＧの構成を
示す図である。図７においては、このＹゲートＹＧにお
ける１ビットのメモリセルを選択する部分の構成を示
す。メモリアレイＭＡは複数のブロックに分割され、複
数ブロックにおいて、列選択回路３５によりそれぞれ１
列が選択され、グローバルデータ線ＧＤＬ（ＧＤＬ０，
ＧＤＬ１）に選択列が接続される。外部読出用選択回路
３６および内部動作用選択回路３７により、これらのグ
ローバルデータ線ＧＤＬ０およびＧＤＬ１の一方が、外
部読出用センスアンプまたは内部動作用センスアンプへ
内部データ伝達線４０ａまたは４２ａを介して結合され
る。

【００７４】ここでは、１つのブロックが４列で構成さ
れる場合を一例として示し、列選択信号ＣＡＬとして、
列選択信号ＣＡＬ０−ＣＡＬ３が生成される。この列選
択回路３５の構成は、図１９に示す従来のＹゲートＹＧ
の列選択信号ＣＡＬ０−ＣＡＬ３に応答する部分の構成
と同じであり、対応する部分には同一参照番号を付す。
すなわち、メモリアレイＭＡの内部データ線群ＤＬＧの
データ線ＤＬに対してトランスファーゲートＴＲ０−Ｔ
Ｒ３およびＴＲ４−ＴＲ７が配置され、列選択信号ＣＡ
Ｌ０−ＣＡＬ３に従ってトランスファーゲートＴＲ０−
ＴＲ３の１つがオン状態、またトランスファーゲートＴ
Ｒ４−ＴＲ７の１つが同時にオン状態となり、メモリア
レイＭＡの選択列がグローバルデータ線ＧＤＬ０および
ＧＤＬ１に並列に接続される。

【００７５】外部読出用選択回路３６は、グローバルデ
ータ線ＧＤＬ０およびＧＤＬ１それぞれに対応して設け
られ、外部読出用経路選択信号ＣＡＵＥ０およびＣＡＵ
Ｅ１に応答して導通し、内部データ伝達線４０ａに選択
グローバルデータ線を接続するトランスファーゲートＴ
ＸＥ０およびＴＸＥ１を含む。

【００７６】内部動作用選択回路３７は、このグローバ
ルデータ線ＧＤＬ０およびＧＤＬ１それぞれに対応して
設けられ、内部動作用経路選択信号ＣＡＵＩ０およびＣ
ＡＵＩ１にそれぞれ応答して導通し、グローバルデータ
線ＧＤＬ０およびＧＤＬ１を選択的に内部データ伝達線
４２ａに接続するトランスファーゲートＴＸＩ０および
ＴＸＩ１を含む。内部データ伝達線４０ａおよび４２ａ
は、１ビットのメモリセルデータを伝達し、図６に示す
内部データ線４０および４２にそれぞれ含まれる。

【００７７】この図７に示すＹゲートＹＧの構成におい
て、外部読出用選択回路３６および内部動作用選択回路
３７は、それぞれカラムデコーダＣＤからの経路選択信
号ＣＡＵＥおよびＣＡＵＩに従って列選択動作を行なっ
ている。外部読出用選択回路３６の非活性時においては
トランスファーゲートＴＸＥ０およびＴＸＥ１は、オフ
状態であり、内部データ伝達線４０ａは、グローバルデ
ータ線ＧＤＬ０およびＧＤＬ１と切離される。同様、内
部動作用選択回路３７の非活性時においては、トランス
ファーゲートＴＸＩ０およびＴＸＩ１がオフ状態であ
り、内部データ伝達線４２ａは、グローバルデータ線Ｇ
ＤＬ０およびＧＤＬ１から分離される。したがって、１
つのメモリアレイにおいて、内部動作が行なわれている
場合には、この内部動作が行なわれているメモリアレイ
は、内部データ線４０ａから切離されており、他バンク
がこの内部データ線４０ａを介して外部読出用センスア
ンプへデータを伝達することができる。

【００７８】図８は、図６に示すカラムデコーダの構成
を示す図である。図８においてカラムデコーダＣＤは、
アドレス信号ビットＡＥ＜２＞、ＡＩ＜２＞、ＡＥ＜１
＞、ＡＩ＜１＞、ＡＥ＜０＞、およびＡＩ＜０＞を受け
るインバータ４５ａ−４５ｆと、アドレス信号ビットＡ
Ｅ＜２＞、ＡＩ＜２＞、／ＡＥ＜２＞および／ＡＩ＜２
＞とバンク指示信号ＥＢＰ＿ＸおよびＩＢＰ＿Ｘに従っ
て、経路選択信号（列ブロック選択信号）ＣＡＵＥ０、
ＣＡＵＥ１、ＣＡＵＥ１、ＣＡＵＩ０、およびＣＡＵＩ
１を生成する２入力ＡＮＤ型デコード回路４７ａ−４７
ｄを含む。ＡＮＤ型デコード回路４７ａは、アドレス信
号ビット／ＡＥ＜２＞とバンク指示信号ＥＢＰ＿Ｘを受
けて経路選択信号ＣＡＵＥ０を生成する。ＡＮＤ型デコ
ード回路４７ｂは、アドレス信号ビットＡＥ＜２＞とバ
ンク指示信号ＥＢＰ＿Ｘを受けて経路選択信号ＣＡＵＥ
１を生成する。ＡＮＤ型デコード回路４７ｃは、アドレ
ス信号ビット／ＡＩ＜２＞とバンク指示信号ＩＢＰ＿Ｘ
とを受けて経路選択信号ＣＡＵＩ０を生成する。ＡＮＤ
型デコード回路４７ｄは、アドレス信号ビットＡＩ＜２
＞とバンク指示信号ＩＢＰ＿Ｘとを受けて経路選択信号
ＣＡＵＩ１を生成する。バンク指示信号ＥＢＰ＿Ｘおよ
びＩＢＰ＿Ｘは、バンクポインタ３（図５参照）から生
成され、バンク♯Ｘを指定する（Ｘ＝１−４）。

【００７９】カラムデコーダＣＤは、さらに、３入力Ａ
ＮＤ型デコード回路４８ａ−４８ｈを含む。ＡＮＤ型デ
コード回路４８ａは、バンク指示信号ＥＢＰ＿Ｘとアド
レス信号ビット／ＡＥ＜１＞および／ＡＥ＜０＞とを受
ける。ＡＮＤ型デコード回路４８ｂはバンク指示信号Ｉ
ＢＰ＿Ｘおよび／ＡＩ＜０＞とを受ける。ＡＮＤ型デコ
ード回路４８ｃは、アドレス信号ビット／ＡＥ＜１＞お
よびＡＥ＜０＞とバンク指示信号ＥＢＰ＿Ｘとを受け
る。ＡＮＤ型デコード回路４８ｄは、アドレス信号ビッ
ト／ＡＩ＜１＞およびＡＩ＜０＞とバンク指示信号ＩＢ
Ｐ＿Ｘとを受ける。ＡＮＤ型デコード回路４８ｅは、ア
ドレス信号ビット／ＡＥ＜１＞および／ＡＥ＜０＞とバ
ンク指示信号ＵＢＰ＿Ｘとを受ける。ＡＮＤ型デコード
回路４８ｆは、アドレス信号ビットＡＩ＜１＞および／
ＡＩ＜０＞とバンク指示信号ＩＢＰ＿Ｘとを受ける。Ａ
ＮＤ型デコード回路４８ｇは、アドレス信号ビットＡＥ
＜０＞およびＡＥ＜１＞とバンク指示信号ＥＢＰ＿Ｘと
を受ける。ＡＮＤ型デコード回路４８ｈは、アドレス信
号ビットＡＩ＜１＞およびＡＩ＜０＞とバンク指示信号
ＩＢＰ＿Ｘとを受ける。

【００８０】カラムデコーダＣＤは、さらに、ＡＮＤ型
デコード回路４８ａおよび４８ｂの出力信号を受けて列
選択信号ＣＡＬ０を生成するＯＲ回路４９ａと、ＡＮＤ
型デコード回路４８ｃおよび４８ｄの出力信号を受けて
列選択信号ＣＡＬ１を生成するＯＲ回路４９ｂと、ＡＮ
Ｄ型デコード回路４８ｅおよび４８ｆの出力信号を受け
て列選択信号ＣＡＬ２を生成するＯＲ回路４９ｃと、Ａ
ＮＤ型デコード回路４８ｇおよび４８ｈの出力信号を受
けて列選択信号ＣＡＬ３を生成するＯＲ回路４９ｄを含
む。

【００８１】このカラムデコーダＣＤの出力部には選択
信号ＣＡＵＥ０、ＣＡＵＥ１、ＣＡＵＩ０、ＣＡＵＩ
１、およびＣＡＬ０−ＣＡＬ３各々に対して電圧レベル
の変換を行なうレベル変換回路４６が設けられる。この
レベル変換回路４６は、与えられた信号の動作電源電圧
レベルの信号を高電圧ＶＰの信号に変換する。このレベ
ル変換回路４６は、論理レベルの変換は行なわない。こ
の高電圧ＶＰにより書込時に、選択列上に書込高電圧を
Ｙゲートの選択ゲートのしきい値電圧損失の影響を受け
ることなく伝達する。

【００８２】このカラムデコーダＣＤは、外部読出用バ
ンク指示信号ＥＢＰ＿Ｘおよび内部動作用バンク指示信
号ＩＢＰ＿Ｘの一方が活性状態とされると、列選択動作
を行ない、また、信号ＥＢＰ＿ＸおよびＩＢＰ＿Ｘに従
って経路選択信号が生成される。メモリアレイ内におけ
る列選択動作は、内部動作時および外部読出動作時にお
いて同じであり、内部動作時と外部読出動作時に応じ
て、この選択された列が、外部読出用センスアンプかベ
リファイ用センスアンプ（および書込回路）の一方に接
続される。したがって、この図８に示すカラムデコーダ
ＣＤにより、内部動作時および外部読出動作いずれにお
いても、アドレス信号（プリデコード信号）に従って列
選択動作および経路選択動作を行なうことができる。

【００８３】［センスアンプの構成］図９（Ａ）は外部
読出用センスアンプ１５の構成を示す図である。図９
（Ａ）において、外部読出用センスアンプ１５は、内部
データ伝達線４０ａに流れる電流の有無を検出するため
の電流センス回路１５ａと、外部読出用センスアンプ活
性化信号ＺＥＸＳＥの非活性化時導通し、ノード１５ｆ
を接地電圧レベルにプリチャージするプリチャージトラ
ンジスタ１５ｂと、ノード１５ｆの信号を反転するＣＭ
ＯＳインバータ１５ｃと、ＣＭＯＳインバータ１５ｃの
出力信号を反転するＣＭＯＳインバータ１５ｄと、セン
スアンプ出力活性化信号ＥＸＲＤＥの活性化時ＣＭＯＳ
インバータ１５ｄの出力信号を反転してデータバッファ
２へ与えるクロックトインバータ１５ｅを含む。

【００８４】この図９（Ａ）に示す構成は、図１８に示
す従来のセンスアンプの構成から、消去／書込ベリファ
イ回路へデータを伝達する内部出力回路９０６を除いた
構成と等価であり、各対応の回路は同一構成を有する。
電流センス回路１５ａは外部読出センスアンプ活性化信
号ＺＥＸＳＥの活性化時活性化されて、内部データ伝達
線４０ａ（４０）上に伝達されたデータを検出する。こ
の内部データ伝達線４０ａ（４０）は、バンクＢ♯１−
Ｂ♯４のＹゲートＹＧに共通に結合される。

【００８５】図９（Ｂ）は、書込回路およびベリファイ
用センスアンプブロック２５に含まれるベリファイ用セ
ンスアンプの構成を示す図である。図９（Ｂ）において
ベリファイ用センスアンプは、ベリファイ用センスアン
プ活性化信号ＺＶＦＳＥの活性化時内部データ伝達線４
２ａの電流の有無を検出する電流センス回路２５ａと、
センスアンプ活性化信号ＺＶＦＳＥの非活性化時ノード
２５ｆを接地電圧レベルにプリチャージするプリチャー
ジトランジスタ２５ｂと、ノード２５ｆの信号を反転す
るＣＭＯＳインバータ２５ｃと、ＣＭＯＳインバータ２
５ｃの出力信号を反転するＣＭＯＳインバータ２５ｄ
と、ベリファイ用センスアンプ出力活性化信号ＶＦＲＤ
Ｅの活性化時活性化されてＣＭＯＳインバータ２５ｄの
出力信号を反転して消去／書込ベリファイ回路６へ伝達
するクロックトインバータ２５ｅを含む。

【００８６】この図９（Ｂ）に示すベリファイセンスア
ンプの構成は、図１８に示す従来のセンスアンプにおい
て、データバッファへデータを伝達する内部出力回路９
０５を除いた構成と等価である。内部データ伝達線４２
ａ（４２）は、バンクＢ♯１−Ｂ♯４のＹゲートに共通
に結合される。

【００８７】図９（Ａ）および（Ｂ）に示すセンスアン
プの構成においては、内部出力回路（１５ｅ，２５ｅ）
は１つそれぞれ設けられるだけであり、センスアンプ回
路自体の占有面積を低減することができる。したがっ
て、センスアンプ回路の数を低減することができるとと
もに、センスアンプ回路自体の面積をも低減でき、チッ
プ面積を低減することができる。図９（Ａ）および
（Ｂ）に示すセンスアンプ回路の動作は従来のセンスア
ンプ回路と同じである。外部読出動作時において外部読
出用センスアンプ活性化信号ＺＥＸＳＥが活性化され、
またベリファイ動作時にはベリファイセンスアンプ活性
化信号ＺＶＦＳＥが活性化される。

【００８８】［書込回路の構成］図１０（Ａ）は、ブロ
ック２５に含まれる書込回路の構成の一例を示す図であ
る。図１０（Ａ）において書込回路は、書込データＷＤ
の論理レベルを反転しかつ電圧レベルを変換するレベル
変換機能付きインバータ５０ａと、書込回路活性化信号
ＷＫＥの電圧レベルを変換しかつ相補制御信号を生成す
るレベル変換回路５０ｂと、レベル変換回路５０ｂの出
力信号に応答して選択的にイネーブルされ、レベル変換
機能付きインバータ５０ａからの信号に従って内部デー
タ伝達線４２ａ（４２）を駆動して、内部書込データＷ
Ｄｉを生成する書込ドライブ回路５０ｃを含む。内部デ
ータ伝達線４２ａ（４２）が、バンクＢ♯１−Ｂ♯４の
Ｙゲートに共通に結合される。

【００８９】書込ドライブ回路５０ｃは、電源ノードと
内部データ伝達線４２ａとの間に直列に接続されるＰチ
ャネルＭＯＳトランジスタＰＱ１０およびＰＱ１１と、
内部データ伝達線４２ａと接地ノードの間に直列に接続
されるＮチャネルＭＯＳトランジスタＮＱ１１およびＮ
Ｑ１０を含む。ＭＯＳトランジスタＰＱ１０およびＮＱ
１０のゲートへ、レベル変換機能付きインバータ５０ａ
の出力信号が与えられる。ＭＯＳトランジスタＰＱ１１
およびＮＱ１１のゲートへは、レベル変換回路５０ｂか
らの反転信号および非反転信号がそれぞれ与えられる。

【００９０】電源ノードへ高電圧ＶＰを与えることによ
り、書込動作時メモリセルトランジスタのドレイン（ビ
ット線）に正の高電圧を与える。ＮＯＲ型フラッシュメ
モリの場合には、選択メモリセルのゲート（ワード線）
へより高いプログラム高電圧ＶＰＰが与えられる。ＤＩ
ＮＯＲ型フラッシュメモリの場合には、書込動作時、選
択メモリセルのゲート（ワード線）へは、一般に、負電
圧が与えられる。

【００９１】図１０（Ｂ）は、図１０（Ａ）に示すレベ
ル変換機能付きインバータ５０ａおよびレベル変換回路
５０ｂの構成を概略的に示す図である。図１０（Ｂ）に
おいてレベル変換回路（レベル変換機能付きインバー
タ）は、入力信号ＩＮを受けるインバータＩＶと、ノー
ドＮＤＡと接地ノードの間に接続されかつそのゲートに
インバータＩＶの出力信号を受けるＮチャネルＭＯＳト
ランジスタＮＱ１２と、ノードＮＤＢと接地ノードの間
に接続されかつそのゲートに入力信号ＩＮを受けるＮチ
ャネルＭＯＳトランジスタＮＱ１３と、高電圧供給ノー
ドとノードＮＤＡの間に接続されかつそのゲートがノー
ドＮＤＢに接続されるＰチャネルＭＯＳトランジスタＰ
Ｑ１２と、高電圧供給ノードとノードＮＤＢの間に接続
されかつそのゲートがノードＮＤＡに接続されるＰチャ
ネルＭＯＳトランジスタＰＱ１３を含む。ノードＮＤＡ
から入力信号ＩＮと同じ論理レベルの出力信号ＯＵＴが
生成され、ノードＮＤＢから、入力信号ＩＮの論理レベ
ルを反転した出力信号／ＯＵＴが出力される。インバー
タＩＶは、入力信号ＩＮと同一振幅の信号を生成する。

【００９２】この図１０（Ｂ）に示すレベル変換回路
（レベル変換機能付きインバータ）においては、入力信
号ＩＮがＨレベル（電源電圧レベル）のときには、イン
バータＩＶの出力信号がＬレベルとなり、ＭＯＳトラン
ジスタＮＱ１３がオン状態、ＭＯＳトランジスタＮＱ１
２がオフ状態となる。ノードＮＤＢの電圧レベルがＭＯ
ＳトランジスタＮＱ１３により低下し、ＭＯＳトランジ
スタＰＱ１２がオン状態となり、出力信号ＯＵＴがＨレ
ベルとなり、一方、ノードＮＤＢからの出力信号／ＯＵ
ＴがＬレベルとなる。これらの信号ＯＵＴおよび／ＯＵ
Ｔがそれぞれ高電圧ＶＰおよび接地電圧レベルとなる
と、ＭＯＳトランジスタＰＱ１２は、ソースおよびドレ
インが同一電圧となり、オフ状態となり、またＭＯＳト
ランジスタＰＱ１３はゲートおよびソースが同一電圧と
なりオフ状態となる。

【００９３】入力信号ＩＮがＬレベルのときには、イン
バータＩＶの出力信号がＨレベルとなる。この状態にお
いては、ＭＯＳトランジスタＮＱ１２がオン状態、ＭＯ
ＳトランジスタＮＱ１３がオフ状態となり、ノードＮＤ
ＡがＬレベルに放電され、一方ノードＮＤＢがＭＯＳト
ランジスタＰＱ１３により充電される。したがって、出
力信号ＯＵＴがＬレベル、出力信号／ＯＵＴがＨレベル
（高電圧ＶＰレベル）となる。

【００９４】レベル変換機能付きインバータ５０ａは、
この図１０（Ｂ）に示す構成において出力信号／ＯＵＴ
を利用する。一方、レベル変換回路５０ｂは、出力信号
ＯＵＴをＮチャネルＭＯＳトランジスタＮＱ１１のゲー
トへ与え、一方、補の出力信号／ＯＵＴをＰチャネルＭ
ＯＳトランジスタＰＱ１１のゲートへ与える。

【００９５】したがって、図１０（Ａ）に示す書込回路
において、書込回路活性化信号ＷＫＥが非活性状態のＬ
レベルのときには、ＭＯＳトランジスタＰＱ１１および
ＮＱ１１がともにオフ状態となり、書込ドライブ回路５
０ｃは出力ハイインピーダンス状態となる。一方、書込
回路活性化信号ＷＫＥがＨレベルの活性状態をなると、
ＭＯＳトランジスタＰＱ１１およびＮＱ１１がオン状態
となり、レベル変換機能付きインバータ５０ａからの出
力信号に従ってＭＯＳトランジスタＰＱ１０およびＮＱ
１０の一方がオン状態となり、内部書込データＷＤｉが
生成される。書込データＷＤがＬレベルのときには、レ
ベル変換機能付きインバータ５０ａの出力信号がＨレベ
ル（高電圧ＶＰレベル）となり、ＭＯＳトランジスタＮ
Ｑ１０がオン状態、ＭＯＳトランジスタＰＱ１０がオフ
状態となり、内部データ伝達線４２ａ（４２）の内部書
込データＷＤｉは接地電圧レベルのＬレベルとなる。

【００９６】一方、書込データＷＤがＨレベルのときに
は、ＭＯＳトランジスタＰＱ１０がオン状態、ＭＯＳト
ランジスタＮＱ１０がオフ状態となり、内部データ伝達
線４２ａ（４２）上の内部書込データＷＤｉが高電圧Ｖ
Ｐレベルとなる。この内部書込データＷＤｉがＨレベル
のときに選択メモリセルに対する書込（プログラム）が
行なわれる。内部書込データＷＤｉがＬレベルのときに
は、対応のメモリセルへの書込（プログラム）は行なわ
れず、対応のメモリセルは消去状態を維持する。

【００９７】なお、図８に示すレベル変換回路４６も、
この図１０（Ｂ）に示すレベル変換回路と同様の構成を
有する。論理レベルの変換（反転）を行なわない場合、
図１０（Ｂ）の出力信号ＯＵＴが用いられる。

【００９８】［内部制御回路の構成］図１１は、図１に
示す内部制御回路７の構成を概略的に示す図である。図
１１において、内部制御回路７は、制御信号ＣＴＬに従
って外部からのコマンドＣＭＤを取込みかつデコードし
て内部動作指示信号を生成するコマンドデコーダ７ａ
と、コマンドデコーダ７ａからの動作モード指示信号に
従って各種内部制御信号を発生する内部制御信号発生回
路７ｂと、内部制御信号発生回路７ｂからの制御信号に
従って、内部動作用アドレス信号ＡＩを取込みかつ変更
して内部制御アドレス信号ＩＣＡＤを生成するアドレス
制御回路７ｃを含む。

【００９９】内部制御信号発生回路７ｂは、外部読出用
のセンスアンプ活性化信号ＺＥＸＳＥ、外部読出用セン
スアンプ出力活性化信号ＥＸＲＤＥ、ベリファイセンス
アンプ活性化信号ＺＶＦＳＥ、ベリファイ用センスアン
プ出力活性化信号ＶＦＲＤＥなどを発生する。この内部
制御信号発生回路７ｂは、通常、シーケンスコントロー
ラなどの構成を有し、書込／消去動作時に必要な制御信
号を生成するとともに、ベリファイ動作の制御も実行す
る。バンク個々の動作については、バンクポインタ３か
らのバンク指示信号により内部制御回路７が各バンクの
動作制御をしてもよく、また、内部制御回路７がメイン
制御信号を生成し、各バンクにおいてバンク指示信号に
従ってバンクに対する制御信号を生成してもよい（アド
レスデコード動作はバンク指示信号で活性化される）。

【０１００】以上のように、この発明の実施の形態１に
従えば、外部読出用のセンスアンプと内部ベリファイ用
のセンスアンプとを別々に設けるとともに、これらを別
々の経路を介してバンクに結合するように構成してお
り、１つのバンクでの内部動作時において他のバンクか
らのデータを読出すバックグラウンド・オペレーション
機能を損なうことなく、チップ占有面積を低減すること
ができる。

【０１０１】［実施の形態２］図１２は、この発明の実
施の形態２に従う不揮発性半導体記憶装置の要部の構成
を概略的に示す図である。図１２においては、１つのバ
ンクの構成を代表的に示す。この実施の形態２において
は、メモリアレイＭＡの列方向（内部データ線ＤＬの延
在方向）の両側に、対向して外部読出用ＹゲートＹＧＥ
と内部動作用ＹゲートＹＧＩが配置される。外部読出用
ＹゲートＹＧＥは、外部読出用カラムデコーダＥＸＣＤ
からの列選択信号に従って、メモリアレイＭＡの選択列
（内部データ線ＤＬ）を内部データ伝達線４０を介して
外部読出用センスアンプ１５へ結合する。内部動作用Ｙ
ゲートＹＧＩは、内部動作用カラムデコーダＩＮＣＤか
らの列選択信号に従ってメモリアレイＭＡの選択列を、
内部データ伝達線４２を介して書込回路および内部動作
用センスアンプブロック２５に結合する。

【０１０２】外部読出用カラムデコーダＥＸＣＤへは、
外部読出アドレス信号ＡＥが与えられ、内部動作用カラ
ムデコーダＩＮＣＤには、内部動作用アドレス信号ＡＩ
が与えられる。ロウデコーダＲＤには、アドレス信号Ａ
ＥおよびＡＩがともに与えられる。ただし、これらのデ
コーダＥＸＣＤ、ＩＮＣＤおよびＲＤへ与えられるアド
レス信号は、バンクアドレス信号ビットを除くアドレス
信号ビットである。ロウデコーダＲＤは、アドレス信号
ＡＥおよびＡＩに従って外部読出動作および内部動作
時、デコーダ動作を行なってアドレス指定された行に対
応するワード線ＷＬを選択する。選択ワード線および列
選択信号の電圧レベルは動作モードに応じて内部制御回
路７により制御される。

【０１０３】この図１２に示すように、Ｙゲートをメモ
リアレイＭＡの両側に外部読出動作用および内部動作用
に分離して配置することにより、実施の形態１と異なる
レイアウトパターンを実現することができる。一般に、
半導体記憶装置のチップ形状は、不揮発性半導体記憶装
置を収納するパッケージの形状に依存する。このレイア
ウトパターンを変更することにより、収納パッケージの
形状に応じてチップ形状を変更する。

【０１０４】図１３は、図１２に示すＹゲートの構成の
一例を示す図である。図１３において、外部読出用Ｙゲ
ートＹＧＥは、列選択信号ＣＡＬＥ０−ＣＡＬＥ３それ
ぞれに応答してメモリアレイの対応の内部データ線ＤＬ
をグローバルデータ線ＧＤＥＬ０に接続するトランスフ
ァゲートＴＲＥ０−ＴＲＥ３と、列選択信号ＣＡＬＥ０
−ＣＡＬＥ３に応答してそれぞれ導通して対応の内部デ
ータ線ＤＬをグローバルデータ線ＧＤＥＬ１に接続する
トランスファゲートＴＲＥ４−ＴＲＥ７と、列グループ
選択信号（経路選択信号）ＣＡＥ０に応答してグローバ
ルデータ線ＧＤＥＬ０を内部データ伝達線４０に接続す
るトランスファゲートＴＧＥ０と、列グループ選択信号
ＣＡＵＥ１に応答してグローバルデータ線ＧＤＥＬ１を
内部データ伝達線４０に接続するトランスファゲートＴ
ＧＥ１を含む。

【０１０５】列選択信号ＣＡＬＥ０−ＣＡＬＥ３および
列ブロック選択信号ＣＡＵＥ０およびＣＡＵＥ１は、図
１２に示す外部読出用カラムデコーダＥＸＣＤから与え
られる。

【０１０６】内部動作用ＹゲートＹＧＩは、メモリアレ
イＭＡの内部データ線のグループに対応して設けられ、
列選択信号ＣＡＬＩ０−ＣＡＬＩ３に応答して導通し、
対応の列をグローバルデータ線ＧＤＩＬ０に接続するト
ランスファゲートＴＲＩ０−ＴＲＩ３と、メモリアレイ
ＭＡの別の列グループに対応して設けられ、列選択信号
ＣＡＬＩ０−ＣＡＬＩ３に応答して対応の列をグローバ
ルデータ線ＤＧＩＬ１に接続するトランスファゲートＴ
ＩＲ４−ＴＩＲ７と、列ブロック選択信号ＣＡＵＩ０に
応答して導通し、内部グローバルデータ線ＤＧＩＬ０を
内部データ伝達線４２に接続するトランスファゲートＴ
ＧＩ０と、列グローバル選択信号ＣＡＵＩ１に応答して
導通し、グローバルデータ線ＤＧＩＬ１を内部データ伝
達線４２に接続するトランスファゲートＴＧＩ１を含
む。

【０１０７】このＹゲートＹＧＥにおいては、列選択信
号ＣＡＬＥ０−ＣＡＬＥ３に従って列ブロックそれぞれ
から、１列が選択され、列ブロック選択信号ＣＡＵＥ１
およびＣＡＵＥ０に従って１つの列ブロックが選択され
る。ＹゲートＹＧＩにおいても同様、列選択信号ＣＡＬ
Ｉ０−ＣＡＬＩ３に従って列ブロックそれぞれから１列
が選択され、列ブロック選択信号ＣＡＵＩ０およびＣＡ
ＵＩ１により１つの列ブロックが選択される。

【０１０８】この列選択信号ＣＡＬＩ０−ＣＡＬＩ３お
よび列ブロック選択信号ＣＡＵＩ０およびＣＡＵＩ１
は、図１２に示す内部動作用カラムデコーダＩＮＣＤか
ら与えられる。外部読出用カラムデコーダＥＸＣＤおよ
び内部動作用カラムデコーダＩＮＣＤは、それぞれ、外
部読出動作時および内部動作時にバンク指示信号に従っ
て活性化される。したがって、この図１２および図１３
に示す構成においても、外部読出用センスアンプおよび
内部動作用センスアンプが別々の経路（内部データ伝達
線４０および４２）を介してメモリアレイＭＡに結合さ
れており、１つのメモリアレイ（バンク）に対する内部
動作（消去／書込動作）時に、他バンクにおいてデータ
の読出を行なうことができる。

【０１０９】図１４（Ａ）は、図１２に示す外部読出用
カラムデコーダＥＸＣＤの構成の一例を示す図である。
図１４（Ａ）において、外部読出用カラムデコーダＥＸ
ＣＤは、アドレス信号ビット（またはプリデコード信号
ビット）ＡＥ＜２＞−ＡＥ＜０＞を受けるインバータ５
０ａ−５０ｃと、バンク指示信号ＥＢＰ＿Ｘの活性化時
活性化され、与えられた所定の組のアドレス信号ビット
の組に応じて列ブロック選択信号ＣＡＵＥ０およびＣＡ
ＵＥ１をそれぞれ生成するＡＮＤ型デコード回路５０ｄ
および５０ｅと、バンク指示信号ＥＢＰ＿Ｘの活性化時
活性化され、アドレス信号ビット（またはプリデコード
信号ビット）ＡＥ＜１：０＞および／ＡＥ＜１：０＞に
従って列選択信号ＣＡＬＥ０−ＣＡＬＥ３を生成するＡ
ＮＤ型デコード回路５０ｆ−５０ｉを含む。

【０１１０】ＡＮＤ型デコード回路５０ｄは、インバー
タ５０ａの出力信号／ＡＥ＜２＞とバンク指示信号ＥＢ
Ｐ＿Ｘとを受けて列ブロック選択信号ＣＡＵＥ０を生成
する。ＡＮＤ型デコード回路５０ｅは、アドレス信号ビ
ット（またはプリデコード信号ビット：以下、単にアド
レス信号ビットと称す）ＡＥ＜２＞とバンク指示信号Ｅ
ＢＰ＿Ｘとを受けて列ブロック選択信号ＣＡＵＥ１を生
成する。ＡＮＤ型デコード回路５０ｆは、インバータ回
路５０ｂおよび５０ｃからのアドレス信号ビット／ＡＥ
＜１＞および／ＡＥ＜０＞とバンク指示信号ＥＢＰ＿Ｘ
とを受けて列選択信号ＣＡＬＥ０を生成する。ＡＮＤ型
デコード回路５０ｇは、アドレス信号ビット／ＡＥ＜１
＞およびＡＥ＜０＞とバンク指示信号ＥＢＰ＿Ｘとを受
けて列選択信号ＣＡＬＥ１を生成する。

【０１１１】ＡＮＤ型デコード回路５０ｈは、アドレス
信号ビットＡＥ＜１＞および／ＡＥ＜０＞とバンク指示
信号ＥＢＰ＿Ｘとを受けて列選択信号ＣＡＬＥ２を生成
する。ＡＮＤ型デコード回路５０ｉは、アドレス信号ビ
ットＡＥ＜１＞およびＡＥ＜０＞とバンク指示信号ＥＢ
Ｐ＿Ｘとを受けて列選択信号ＣＡＬＥ３を生成する。

【０１１２】この外部読出用カラムデコーダＥＸＣＤの
出力部にＡＮＤ型デコード回路５０ｄ−５０ｉからの選
択信号ＣＡＵＥ０、ＣＡＵＥ１、およびＣＡＬＥ０ーＣ
ＡＬＥ３各々のレベル変換を行なうレベル変換回路５１
がＡＮＤ型デコード回路５０ｄ−５０ｉに対応して設け
られる。このレベル変換回路５１は、与えられた信号の
電圧レベルを動作電源電圧から高電圧ＶＰに変換するだ
けであり、論理レベルの変換は行なわない。このレベル
変換回路５１の構成は、たとえば図１０（Ｂ）に示す構
成と同じである。対応の選択信号を入力信号ＩＮとして
受けて出力信号ＯＵＴを生成する。

【０１１３】この外部読出用カラムデコーダＥＸＣＤ
は、バンクポインタからの外部読出用バンク指示信号Ｅ
ＢＰ＿Ｘが活性状態のＨレベルとなると、デコード動作
を行なって、列ブロック選択信号および列選択信号をア
ドレス信号ビットＡＥ＜２：０＞に従って選択状態（高
電圧ＶＰレベル）へ駆動する。外部読出用バンク指示信
号ＥＢＰ＿Ｘが非活性状態のＬレベルのときには、列選
択信号ＣＡＬＥ０−ＣＡＬＥ３および列ブロック選択信
号ＣＡＵＥ０およびＣＡＵＥ１は、すべてＬレベルであ
る。

【０１１４】図１４（Ｂ）は、図１２に示す内部動作用
カラムデコーダＩＮＣＤの構成を示す図である。図１４
（Ｂ）において、内部動作用カラムデコーダＩＮＣＤ
は、アドレス信号ビットＡＩ＜２：０＞をそれぞれ反転
するインバータ５２ａ−５２ｃと、インバータ５２ａか
らの補のアドレス信号ビット／ＡＩ＜２＞と内部動作用
バンク指示信号ＩＢＰ＿Ｘとを受けて列ブロック選択信
号ＣＡＵＩ０を生成するＡＮＤ型デコード回路５２ｄ
と、アドレス信号ビットＡＩ＜２＞とバンク指示信号Ｉ
ＢＰ＿Ｘとを受けて列ブロック選択信号ＣＡＵＩ１を生
成するＡＮＤ型デコード回路５２ｅと、アドレス信号ビ
ットＡＩ＜１：０＞および／ＡＩ＜１：０＞とバンク指
示信号ＩＢＰ＿Ｘとに従って列選択信号ＣＡＬＩ０−Ｃ
ＡＬＩ３を生成する３入力ＡＮＤ型デコード回路５２ｆ
−５２ｉを含む。

【０１１５】ＡＮＤ型デコード回路５２ｆは、インバー
タ５２ｂおよび５２ｃからの補のアドレス信号ビット／
ＡＩ＜１：０＞とバンク指示信号ＩＢＰ＿Ｘとを受けて
列選択信号ＣＡＬＩ０を生成する。ＡＮＤ型デコード回
路５２ｇは、アドレス信号ビット／ＡＩ＜１＞およびＡ
Ｉ＜０＞とバンク指示信号ＩＢＰ＿Ｘとを受けて列選択
信号ＣＡＬＩ１を生成する。ＡＮＤ型デコード回路５２
ｈは、アドレス信号ビットＡＩ＜１＞および／ＡＩ＜０
＞とバンク指示信号ＩＢＰ＿Ｘとを受けて列選択信号Ｃ
ＡＬＩ２を生成する。ＡＮＤ型デコード回路５２ｉは、
アドレス信号ビットＡＩ＜１＞およびＡＩ＜０＞とバン
ク指示信号ＩＢＰ＿Ｘとを受けて列選択信号ＣＡＬＩ３
を生成する。

【０１１６】この内部動作用カラムデコーダＩＮＣＤに
おいても、ＡＮＤ型デコード回路５２ｄ−５２ｉ各々に
対応して、選択信号各々のレベル変換を行なうレベル変
換回路５３が設けられる。このレベル変換回路５３は図
１０（Ｂ）に示すレベル変換回路と同様の構成を有し、
対応のＡＮＤ型デコード回路５２ｄ−５２ｉからの選択
信号ＣＡＵＩ０、ＣＡＵＩ１、およびＣＡＬＩ０−ＣＡ
ＬＩ３の電圧レベルを動作電源電圧レベルから高電圧Ｖ
Ｐレベルに変換する。このレベル変換回路５３により書
込時に、書込高電圧を選択列上に伝達することができ
る。

【０１１７】この図１４（Ｂ）に示す内部動作用カラム
デコーダＩＮＣＤも、内部動作用のバンク指示信号ＩＢ
Ｐ＿Ｘが活性状態のＨレベルのときに活性化されてデコ
ード動作を行なう。バンク指示信号ＩＢＰ＿ＸがＬレベ
ルの非活性状態のときには、列ブロック選択信号ＣＡＵ
Ｉ０、ＣＡＵＩ１および列選択信号ＣＡＬＩ０−ＣＡＬ
Ｉ３はすべてＬレベルの非選択状態となる。

【０１１８】図１４（Ａ）および（Ｂ）に示すように、
カラムデコーダＥＸＣＤおよびＩＮＣＤを、それぞれ外
部読出用のバンク指示信号ＥＢＰ＿Ｘおよび内部動作用
バンク指示信号ＩＢＰ＿Ｘで活性化することにより、実
行される動作に応じて正確に列選択動作を行なうことが
できる。

【０１１９】なお、このカラムデコーダＥＸＣＤおよび
ＩＮＣＤ前段に、カラムプリデコーダが設けられてお
り、外部読出用のカラムプリデコーダおよび内部動作用
のカラムプリデコーダがそれぞれ設けられる。またメモ
リアレイに含まれる列ブロックの数および各列ブロック
に含まれる列の数に応じてアドレス信号ビットの数も設
定される。

【０１２０】バンク指示信号ＥＢＰ＿ＸおよびＩＢＰ＿
Ｘは、先の実施の形態１におけるバンクポインタと同様
の構成を有するバンクポインタを用いて生成することが
できる。

【０１２１】バンクポインタ３から生成されるバンク指
示信号ＥＢＰ＿ＸおよびＩＢＰ＿Ｘについても、この不
揮発性半導体記憶装置内に設けられるバンクの数に応じ
て、使用されるバンクアドレスのビットの数も調整され
る。

【０１２２】図１５は、この発明の実施の形態２に従う
不揮発性半導体記憶装置の全体の構成を概略的に示す図
である。図１５において、バンクＢ♯１−Ｂ♯４が設け
られる。これらのバンクＢ♯１−Ｂ♯４の内部動作用Ｙ
ゲートＹＧＩが内部データ伝達線４２に共通に結合され
る。この内部データ伝達線４２は、書込回路および内部
ベリファイセンスアンプブロック２５に結合される。一
方、バンクＢ♯１−Ｂ♯４の外部読出用ＹゲートＹＧＥ
は、内部データ伝達線４０を介して外部読出用センスア
ンプ１５に結合される。これらの内部データ伝達線４２
および４０は、バンクＢ♯１−Ｂ♯４の両側に設けられ
るＹゲートＹＧＩおよびＹＧＥに対応して、これらのバ
ンクＢ♯１−Ｂ♯４の両側に配設する。これにより、書
込回路および内部ベリファイセンスアンプ回路２５およ
び外部読出用センスアンプ１５の配置の自由度が高くな
り、チップレイアウトをパッケージ形状に合わせて変更
することができる。またバンクＢ♯１−Ｂ♯４の配置に
応じてこれらの書込回路および内部ベリファイセンスア
ンプブロック２５および外部読出用センスアンプ１５を
最適位置に配置することができ、面積利用効率が改善さ
れ、レイアウト面積を低減することができる。他の回路
は、図１に示す構成と同じ、これらの回路２−４，６お
よび７も応じて最適配置される。

【０１２３】［変更例１］図１６は、この発明の実施の
形態２に従う不揮発性半導体記憶装置の変更例１の構成
を示す図である。この図１６に示す構成において、バン
クＢ♯１−Ｂ♯４それぞれには、内部動作用ＹゲートＹ
ＧＩと外部読出用ＹゲートＹＧＥが設けられる。バンク
Ｂ♯１−Ｂ♯４それぞれに対応して、書込回路および内
部ベリファイセンスアンプブロック５５ａ−５５ｄが設
けられる。さらに書込回路および内部ベリファイセンス
アンプブロック５５ａ−５５ｄは、共通にグローバル内
部データ伝達線５７を介して消去／書込ベリファイ回路
６に結合される。また、書込回路および内部ベリファイ
センスアンプブロック５５ａ−５５ｄは、内部データ伝
達線５４ａ−５４ｄを介して対応のバンクＢ♯１−Ｂ♯
４の内部動作用ＹゲートＹＧＩに結合される。

【０１２４】バンクＢ♯１−Ｂ♯４の外部読出用Ｙゲー
トＹＧＥは、共通に内部データ伝達線４０を介して外部
読出用センスアンプ１５に結合される。

【０１２５】この図１６に示す構成においては、バンク
Ｂ♯１−Ｂ♯４各々に対して内部ベリファイセンスアン
プが設けられる。しかしながら、これらの内部ベリファ
イセンスアンプ各々においては、データ伝達経路は１つ
であり、従来のように、１つのセンスアンプに外部読出
用の内部出力回路およびベリファイ用の内部出力回路２
つを設ける必要がなく、したがって、従来の構成に比べ
て、これらの内部ベリファイセンスアンプの行を低減す
ることができ、従来よりもチップ面積を低減することが
できる。

【０１２６】また、バンクＢ♯１−Ｂ♯４に、内部動作
用のＹゲートＹＧＩと外部読出用のＹゲートＹＧＥが設
けられているため、書込回路および内部ベリファイセン
スアンプブロック５５ａ−５５ｄを、効率的に配置する
ことができ、応じてチップ面積利用効率を改善してチッ
プ面積を低減することができる。

【０１２７】これらの書込回路および内部ベリファイセ
ンスアンプ５５ａ−５５ｄは、内部制御回路７からの制
御信号および制御電圧とバンクポインタ３からのバンク
指示信号とに応答して選択的に活性化される。他の構成
は、先の図１５に示す構成と同じであり、対応する部分
には同一参照番号を付す。

【０１２８】なお、図１６に示す構成において、バンク
Ｂ♯１−Ｂ♯４それぞれに対応して書込回路および内部
ベリファイセンスアンプブロックが設けられている。し
かしながら、この書込回路および内部ベリファイセンス
アンプブロックが、所定数のバンクごとに設けられる構
成であってもよい。また、書込回路がバンクＢ♯１−Ｂ
♯４に共通に設けられ、内部ベリファイセンスアンプが
バンクＢ♯１−Ｂ♯４それぞれに対応して設けられても
よい。

【０１２９】以上のように、この発明の実施の形態２に
従えば、バンクそれぞれにおいて、内部動作用のＹゲー
トと外部読出用のＹゲートとを別々に設けているため、
内部回路レイアウトを容易に最適化して効率的に内部回
路を配置することができ、チップ面積を、面積利用効率
改善により低減することができる。また、この内部回路
のレイアウトの自由度が改善されるため、パッケージ形
状に応じてチップ形状を容易に変更するために、レイア
ウト変更にも容易に対応することができる。

【０１３０】［他の構成］この実施の形態１および２に
おいてはバンクの数は、４つである。しかしながら、こ
のバンクの数は４に限定されず他の数のバンクが設けら
れていてもよい。

【０１３１】また不揮発性半導体記憶装置は、ＮＯＲ型
フラッシュメモリおよびＤＩＮＯＲ型フラッシュメモ
リ、ＡＮＤ型フラッシュメモリ、ＮＡＮＤ型フラッシュ
メモリのいずれであってもよく、１つのバンクへの内部
動作時に外部へデータを読出すバックグラウンド・オペ
レーション機能を有する不揮発性半導体記憶装置であれ
ば本発明は適用可能である。

【０１３２】また複数のバンクそれぞれのサイズはすべ
て同じサイズ（記憶容量）であってもよく、また互いに
異なる記憶容量を有していてもよい。

【０１３３】また、図１，１５および１６においては、
書込データバッファ４および消去／書込ベリファイ回路
６へ内部動作用バンク指示信号の活性化時、これらの回
路４，６をイネーブルするため、バンクポインタ３から
のバンク指示信号が与えられている。しかしながら、こ
れらの回路４および６は内部制御回路７の制御のもとに
選択バンクにかかわらず一括して制御されてもよい。

【０１３４】

【発明の効果】以上のように、この発明に従えば、内部
動作用のセンスアンプと外部データ読出用のセンスアン
プとを別々に設けているため、これらのセンスアンプを
別々の経路を介して各バンクに接続する構成とすれば、
バックグラウンド・オペレーション機能を損なうことな
くセンスアンプ回路の占有面積の低減およびレイアウト
の自由度の改善を容易に実現することができ、面積利用
効率の優れた不揮発性半導体記憶装置を実現することが
できる。

【０１３５】すなわち、複数のメモリバンクの所定数の
メモリバンクに共通に外部データ読出用のセンスアンプ
回路を設け、かつ複数のメモリバンクに対応して所定の
内部動作のために対応のメモリバンクのデータを読出す
ための少なくとも１個の内部動作用センス読出回路とを
別々に設けているためセンス読出回路の占有面積を低減
できる。

【０１３６】これらの外部センス読出回路と内部動作用
センス読出回路を別々の経路を介して選択メモリバンク
へ結合することにより、バックグラウンド・オペレーシ
ョン機能を損なうことなく、センスアンプ回路の占有面
積を低減することができ、応じてチップ面積を低減する
ことができる。バンクそれぞれに共通に設ける際に内部
データ伝達経路を振り分けるための複数の内部読出回路
が不要となるためである。

【０１３７】また、内部動作用のセンスアンプ回路を複
数のメモリバンクに共通に設けることにより、センスア
ンプ回路の数を低減でき、応じてバンク数増大時におい
てもセンスアンプ回路の占有面積が増大せず、チップ面
積を大幅に低減することができる。

【０１３８】また、内部センスアンプ回路を複数のバン
ク各々に対応して設ける場合でも、センスアンプ回路に
は、経路変更のための内部出力回路を２つ設ける必要が
なく、センスアンプ回路の占有面積を低減することがで
きる。

【０１３９】また、外部データ読出用のセンスアンプ回
路および内部動作用のセンスアンプ回路を別々の経路を
介してメモリアレイに結合するように構成することによ
り、バックグラウンド・オペレーション機能を損なうこ
となくセンスアンプ回路を効率的に配置することがで
き、チップ内部レイアウトの自由度が改善される。

【０１４０】また内部動作用の列選択系回路および外部
読出用の列選択系回路を設けることにより、容易に別々
の経路を介してメモリアレイを外部読出用センスアンプ
回路および内部動作用センスアンプ回路に結合すること
ができる。

【０１４１】これらの列選択系回路をメモリアレイの両
側に対向して配置することにより、列選択系回路の配置
が容易となり、またセンスアンプ回路の配置も、自由度
が高くなり、最適配置を実現することができる。

【０１４２】また、メモリアレイに共通に列選択回路を
設け、経路選択回路を外部読出用および内部動作用別々
に設けることにより、列選択回路を外部データ読出およ
び内部動作用で共有することができ、列選択系回路の占
有面積の増大を抑制することができる。

【０１４３】また、書込回路を内部動作用センスアンプ
回路と同じ経路に接続することにより、書込回路の数お
よび占有面積の増大を抑制でき、またレイアウトが簡略
化される。

【０１４４】また、１つのメモリアレイからの内部デー
タ読出経路を複数個設け、これらの読出経路を、それぞ
れ外部読出用センスアンプ回路および内部動作用センス
アンプ回路に結合することにより、センスアンプ回路の
数／占有面積の増大を抑制でき、また効率的にセンスア
ンプを配置して、バックグラウンド・オペレーション機
能を損なうことなく、チップ面積の増大を抑制すること
ができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に従う不揮発性半導
体記憶装置の全体の構成を概略的に示す図である。

【図２】 この発明の実施の形態１に従う不揮発性半導
体記憶装置の内部接続状態を概略的に示す図である。

【図３】 図１に示すアドレスバッファの構成を概略的
に示す図である。

【図４】 図３に示すアドレスラッチの構成を示す図で
ある。

【図５】 図１に示すバンクポインタの構成を示す図で
ある。

【図６】 図１に示すＹゲートの構成を概略的に示す図
である。

【図７】 図６に示すＹゲートの構成をより具体的に示
す図である。

【図８】 図６に示すカラムデコーダの構成を示す図で
ある。

【図９】 （Ａ）は図１に示す外部読出用センスアンプ
の構成を示し、（Ｂ）は図１に示す内部ベリファイセン
スアンプの構成を示す図である。

【図１０】 （Ａ）は図１に示す書込回路の構成を示
し、（Ｂ）は図１０（Ａ）に示すレベル変換回路および
レベル変換機能付きインバータの構成を示す図である。

【図１１】 図１に示す内部制御回路の構成を概略的に
示す図である。

【図１２】 この発明の実施の形態２に従う不揮発性半
導体記憶装置の１つのバンクの構成を概略的に示す図で
ある。

【図１３】 図１２に示すＹゲートの構成を示す図であ
る。

【図１４】 （Ａ）は図１２に示す外部読出用カラムデ
コーダの構成を示し、（Ｂ）は図１２に示す内部動作用
カラムデコーダの構成を示す図である。

【図１５】 この発明の実施の形態２に従う不揮発性半
導体記憶装置の全体の構成を概略的に示す図である。

【図１６】 この発明の実施の形態２の変更例の構成を
概略的に示す図である。

【図１７】 従来の不揮発性半導体記憶装置の全体の構
成を概略的に示す図である。

【図１８】 従来のセンスアンプの構成を示す図であ
る。

【図１９】 従来のＹゲートの構成を示す図である。

【図２０】 従来のカラムデコーダの構成を示す図であ
る。

【符号の説明】

Ｂ♯１−Ｂ♯４ メモリバンク、ＹＧ Ｙゲート、ＭＡ
メモリアレイ、１５外部読出用センスアンプ、２５
書込回路および内部動作用センスアンプブロック、３５
列選択回路、３６ 外部読出用選択回路、３７ 内部
動作用選択回路、４０，４２，４０ａ，４２ａ 内部デ
ータ伝達線、ＹＧＥ 外部読出用Ｙゲート、ＹＧＩ 内
部動作用Ｙゲート、５４ａ−５４ｄ 内部データ伝達
線、５５ａ−５５ｄ 書込回路および内部ベリファイセ
ンスアンプブロック。

Claims (10)

【特許請求の範囲】
1. 【請求項１】 各々が複数の不揮発性メモリセルを有す
   る複数のメモリバンク、 前記複数のメモリバンクの所定数のメモリバンクに対応
   して設けられ、対応のメモリバンクから読出されたデー
   タをバッファ回路を介して外部へ出力するための少なく
   とも１つの外部センス読出回路、および前記複数のメモ
   リバンクに対応してかつ前記外部センス読出回路と別に
   設けられ、各々が対応のメモリバンクからのメモリセル
   データを所定の内部動作のために読出すための内部動作
   用センス読出回路とを備える、不揮発性半導体記憶装
   置。
2. 【請求項２】 前記少なくとも１つの外部センス読出回
   路は、前記複数のメモリバンクに共通に設けられる１つ
   のセンスアンプ回路を備える、請求項１記載の不揮発性
   半導体記憶装置。
3. 【請求項３】 前記内部動作用センス読出回路は、前記
   複数のメモリバンク各々に対応して設けられる複数のセ
   ンスアンプ回路を備える、請求項１記載の不揮発性半導
   体記憶装置。
4. 【請求項４】 各前記メモリバンクに対応して設けら
   れ、対応の外部センス読出回路と対応の内部動作用セン
   ス読出回路とを別々の経路を介して対応のメモリバンク
   へ接続するための接続回路をさらに備える、請求項１記
   載の不揮発性半導体記憶装置。
5. 【請求項５】 行列状に配列される複数の不揮発性メモ
   リセルを有するメモリアレイ、 前記メモリアレイの選択メモリセルのデータを外部へ読
   出すための外部センスアンプ回路、 前記外部センスアンプ回路と別に設けられ、前記メモリ
   アレイの選択メモリセルのデータを所定の内部動作のた
   めに読出すための内部センスアンプ回路、および前記メ
   モリアレイの選択メモリセルを別々の経路を介して前記
   外部センスアンプ回路および前記内部センス読出回路へ
   結合するための選択回路を備える、不揮発性半導体記憶
   装置。
6. 【請求項６】 前記選択回路は、 前記メモリアレイの列を、第１の列選択信号に従って選
   択するための第１の列選択回路、 前記メモリアレイの列を第２の列選択信号に従って選択
   するための第２の列選択回路、 第１の経路選択信号に従って前記第１の列選択回路によ
   り選択された列と前記外部読出用センスアンプ回路とを
   結合するための第１の経路選択回路、および第２の経路
   選択信号に従って、前記第２の列選択回路により選択さ
   れた列を前記内部センス読出回路へ結合するための第２
   の経路選択回路を備える、請求項５記載の不揮発性半導
   体記憶装置。
7. 【請求項７】 前記第１および第２の列選択回路は、前
   記メモリアレイの両側に対向して配置される、請求項６
   記載の不揮発性半導体記憶装置。
8. 【請求項８】 前記選択回路は、 列選択信号に従って前記メモリアレイの列を選択するた
   めの列選択回路と、 第１の経路選択信号に従って、前記列選択回路により選
   択された列を前記外部センスアンプ回路へ結合するため
   の第１の経路選択回路と、 第２の経路選択信号に従って、前記列選択回路により選
   択された列を前記内部センスアンプ回路へ結合するため
   の第２の経路選択回路とを備える、請求項５記載の不揮
   発性半導体記憶装置。
9. 【請求項９】 前記第２の経路選択回路に結合され、前
   記メモリアレイの選択メモリセル列へ書込データを伝達
   するための書込回路をさらに備える、請求項６または８
   記載の不揮発性半導体記憶装置。
10. 【請求項１０】 バックグラウンドオペレーションが可
    能な不揮発性半導体記憶装置において、１つのメモリセ
    ルアレイからの内部データ読出経路を複数個設けたこと
    を特徴とする、不揮発性半導体記憶装置。