JP2006079796A - 不揮発性半導体記憶装置および半導体記憶装置 - Google Patents

不揮発性半導体記憶装置および半導体記憶装置 Download PDF

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Abstract

【課題】 スキューを小さくしてマージンのある動作を実現することのできる不揮発性半導体記憶装置を提供する。
【解決手段】 メモリブロック（ＭＢＡ，ＭＢＢ）それぞれに対応して、与えられたアドレス信号をプリデコードするプリデコーダ（３Ａ，３Ｂ）と、これらのプリデコーダの出力信号をそれぞれラッチするアドレスラッチ回路（４Ａ，４Ｂ）と、アドレスラッチ回路それぞれの出力信号をデコードして対応のメモリブロックにおいてメモリセル選択動作を行なうデコード回路（５Ａ，５Ｂ）とを設ける。ラッチプリデコード信号の伝播遅延のばらつきを小さくして内部読出タイミングに対するマージンを拡大することができる。
【選択図】 図１

Description

この発明は、半導体記憶装置において高速かつ正確にデータを読出すためのデータ読出に関連する部分の構成に関し、特に、不揮発性半導体記憶装置における高速データ読出を実現するための構成に関する。
フラッシュメモリなどの不揮発性半導体記憶装置は、データを不揮発的に記憶することができるため、携帯機器などの用途において広く用いられている。この不揮発性半導体記憶装置のメモリセル構造としては、ポリシリコンなどの導電性のフローティングゲートに電荷を蓄積する積層ゲート型トランジスタを利用する構造と、窒化膜に電荷を蓄積する絶縁膜トラップ型メモリセル構造とがある。いずれのメモリセル構造においても、捕獲された電荷の量に応じてメモリセルトランジスタのしきい値電圧を設定し、このしきい値電圧の大小に応じてデータを記憶する。
このような不揮発性半導体記憶装置は、メモリセルに典型的に６個のトランジスタを必要とするＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）に比べてビット当りのセル占有面積が小さく、またＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）のような、データを保持するためのリフレッシュ動作が不要であると言う特徴を有している。不揮発性半導体記憶装置においても、音声または画像などの大量のデータを格納することが要求され、その記憶容量を増大させることが要求される。
このような大記憶容量の不揮発性半導体記憶装置においては、メモリアレイを複数のブロックに分割し、各ブロックに対して、メモリセルを選択するＸデコーダおよびＹデコーダを配置し、ブロック単位でメモリセル選択を行なう構成が一般に用いられる。選択ブロックのみを動作させることにより、消費電力を低減する。また、ブロック分割により、ビット線に接続されるメモリセルの数を低減して、ビット線負荷を低減し高速アクセスを実現するためである。
このような大記憶容量の不揮発性半導体記憶装置の構成は、たとえば、PROCEEDINGS of the IEEE vol.91, No.4, April 2003,“An Overview of Flash Architectural Developments” pp.523-535 （プロシーディングス・オブ・ＩＥＥＥ、第９１巻、第４号の２００３年４月の「フラッシュアーキテクチャ開発の概説」、第５２３頁から第５３５頁）に開示されている。
PROCEEDINGS of the IEEE vol.91, No.4, April 2003,"An Overview of Flash Architectural Developments" pp.523-535
上述の非特許文献１に示されるように、不揮発性半導体記憶装置においては、メモリアレイブロック各々に対して、アドレスデコード回路（プリデコード回路を含む）が設けられる。外部クロック信号に同期して与えられるアドレス信号は、メモリアレイブロックに共通に配置されるアドレスラッチ回路でラッチされた後、プリデコードされた後各アドレスデコード回路へ供給される。
不揮発性半導体記憶装置においては、動作モードを指定するコマンドが、アドレス信号線を介してアドレス入力回路に供給される。アドレスラッチ回路は、アドレス入力回路に近接してメモリアレイの一端部に配置される。また、プリデコード回路は、内部アドレス信号線の数を低減するためにまた内部アドレス信号線の充放電電流を低減するために、アドレスラッチ回路に近接してメモリアレイの一端に配置され、プリデコード信号を各アドレスデコード回路に供給する。従って、記憶容量の増大に伴ってメモリアレイサイズが大きくなった場合、アドレスプリデコード回路から各アドレスデコード回路へ内部アドレス信号を伝達する信号線が長くなり、信号線負荷が増大する。したがって、このアドレスプリデコード信号のスキューが大きくなり、すなわち、アドレスプリデコード信号伝達線の始端と終端とでのアドレスプリデコード信号の到達時間差が大きくなり、メモリセル選択開始タイミングに対するマージンが小さくなり、正確なメモリセル選択動作を保証することができなくなる。メモリセル選択動作およびデータ読出動作に対するマージンを十分に確保するためには、このアドレスプリデコード信号のアドレスデコード回路への到達の最悪ケースを想定してメモリセル選択／データ読出動作タイミングを設定する必要があり、高速動作を実現することができなくなる。
また、正確なデータの読出を行なうためには、誤りビットが存在した場合、その誤りビットを訂正することが要求される。この誤り訂正機能（ＥＣＣ機能）を設けることにより、不良ビットの救済効率を改善し、歩留りを改善することが可能である。内部読出データのビット幅が６４ビットまたは１２８ビットと大きくなった場合、応じてエラー検出/訂正用のビットの数も、正確な誤り検出／訂正のためには多くすることが要求される。
単に記憶データのエラーを検出する場合には、偶数／奇数パリティビットが付加され、通常８ビット単位で１ビットのパリティビットが付加される。この場合、読出した８ビットデータの加算値の最下位ビットがパリティビットと一致しているかに応じてエラーが存在するか否かを検出することができる。しかしながら、偶数／奇数パリティビットを用いてパリティチェックを行なう場合、エラーの検出は行なうことができても、エラーの発生したビットを特定することはできないため、エラーの訂正を行なうことができない。このエラー検出／訂正機能を実現するためにＥＣＣコードを利用する場合、６４ビットのデータに対し通常７ビットのＥＣＣコードが付加される。この場合、情報データとＥＣＣデータとは、同じ速度で読出されてエラー検出および訂正を行なう必要がある。しかしながら、上述の非特許文献１においては、このエラー検出／訂正用のデータビットをどのように、メモリアレイ内に格納し、ほぼ同様の速度でデータビットおよびＥＣＣコードビットを読出して高速読出を実現するかについては何ら考慮していない。
また、高速でデータ読出を行う場合ためには、内部をできるだけ早いタイミングで初期化して次の読出サイクルに備えることが要求される。通常、不揮発性半導体記憶装置は、ＳＲＡＭと同様にスタティックに動作してアドレスのデコードおよびデータ出力を行う。大容量のメモリにおいてはデータ読出経路の信号線の長さが異なり、選択メモリセルの位置により内部データの伝播時間が異なり、データ出力回路でのデータ確定タイミングに差が生じる。従って、この場合においても正確にデータを読出すためには、最悪ケースを想定してデータの読出タイミングおよびデータ出力経路の初期化タイミングを設定する必要があり、データ読出サイクル時間を短縮することができず、高速読出を実現することができなくなる。
それゆえ、この発明の目的は、高速に、かつ正確にデータの読出を行なうことのできる不揮発性半導体記憶装置を提供することである。
この発明の他の目的は、データ読出時の動作マージンが拡大された半導体記憶装置を提供することである。
この発明の第１の観点に係る不揮発性半導体記憶装置は、行列状に配列され、各々が不揮発的にデータを記憶する複数のメモリセルを有するメモリアレイと、このメモリアレイの一方側に沿って配置され、メモリアレイのメモリセルを指定するアドレス信号をプリデコードしてプリデコードアドレス信号を生成するプリデコード手段と、このプリデコード手段に対応してメモリアレイの一方側に沿って配置され、プリデコード手段からのプリデコードアドレス信号をラッチするラッチするアドレスラッチ手段と、アドレスラッチ手段アドレスラッチに応答して、アドレスラッチ手段からのラッチアドレス信号に従ってメモリアレイのアドレス指定されたメモリセルを選択するセル選択手段と、データ読出モード時、このセル選択手段により選択されたメモリセルのデータを読出すデータ読出手段とを備える。
この発明の第２の観点に係る半導体記憶装置は、行列状に配列される複数のメモリセルを有するメモリアレイと、このメモリアレイのメモリセルを指定するアドレス信号をラッチするアドレスラッチ手段と、アドレスラッチ手段のラッチアドレス信号に従ってメモリアレイのアドレス指定されたメモリセルを選択するセル選択手段と、データ読出モード時、このセル選択手段により選択されたメモリセルのデータを読出して内部データを生成するデータ読出手段とを含む。このセル選択手段は、データ読出モード時、メモリセルの選択後アドレスラッチ手段を初期状態にリセットする。
この発明の第３の観点に係る半導体記憶装置は、各々が複数のメモリセルを有しかつデータ読出時並行してメモリセルの選択およびデータの読出が行われる複数のメモリマットに分割されるメモリアレイを含む。各メモリマットは、データビットを格納するデータ領域と、このデータに対する誤り訂正用符号を構成するパリティビットを格納するエラー訂正ビット領域とを含む。
プリデコード手段からのプリデコード信号をアドレスラッチ手段によりラッチし、このアドレスラッチ手段からアドレスデコード回路へラッチアドレス信号を伝達してメモリセルを選択している。プリデコード手段およびアドレスラッチ手段はメモリアレイの一方側に沿って配置される。したがって、ラッチアドレスがセル選択手段に伝達される時間差を低減でき、データ読出マージンを大きくすることができる。
また、データ読出サイクル時に、メモリセルの選択後アドレスラッチ手段をリセットすることにより、次の読出サイクル時におけるラッチアドレス信号の変化方向を常にリセット状態（非活性状態）からリセット状態と異なる方向（活性状態）への一方方向に設定することができ、指定アドレスに拘らず多重選択状態が生じるのを防止することができ、常にアドレス変化タイミングをほぼ同一とすることができ、読出タイミングを早くすることができる。
また、エラー訂正用のパリティビットをメモリマットに分散して配置することにより、このメモリマットのサイズを同じとすることができ、メモリセル選択線の負荷をほぼ同一とすることができ、同様のタイミングで各メモリマットからデータを読出すことができる。また、不揮発性半導体記憶装置の場合、各ソース線に接続されるメモリセルの数を同一とすることができ、データ読出時のソース線電位の上昇を抑制でき、応じて、各メモリマットで選択メモリセルが駆動することのできる電流を均等にすることができ、正確なデータの高速読出を実現することができる。
［実施の形態１］
図１は、この発明の実施の形態１に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。図１においては、データ読出に関連する部分のみの構成を示し、データ書込および消去に関連する部分の構成は示していない。
図１において、不揮発性半導体記憶装置は、不揮発性メモリセルが行列状に配列されるメモリアレイ１を含む。このメモリアレイ１は、２つのメモリブロックＭＢＡおよびＭＢＢに分割される。メモリブロックＭＢＡおよびＭＢＢは、各々、情報（データ）ビットと、この情報ビットのエラー検出／訂正用のＥＣＣコードを構成するパリティビットを格納する。パリティビットは、メモリブロックＭＢＡおよびＭＢＢ各々において、均等に分散して格納される。
不揮発性半導体記憶装置は、さらに、外部からのコマンドＣＭＤおよびアドレス信号ＡＤＤをクロック信号ＣＬＫに従って取込むアドレス入力回路２と、メモリブロックＭＢＡおよびＭＢＢそれぞれに対応して設けられ、アドレス入力回路２からの内部アドレス信号をプリデコードするプリデコーダ３Ａおよび３Ｂと、プリデコーダ３Ａおよび３Ｂからのプリデコード信号をそれぞれラッチするアドレスラッチ回路４Ａおよび４Ｂと、アドレスラッチ回路４Ａおよび４Ｂからのラッチプリデコード信号をさらにデコードして、対応のメモリブロックＭＢＡおよびＭＢＢにおいてメモリセルを選択する選択信号を生成するデコード回路５Ａおよび５Ｂを含む。
アドレス入力回路２は、メモリアレイの一端に配置され、クロック信号ＣＬＫに同期して外部からのアドレス信号を取り込んで内部アドレス信号を生成してプリデコーダ３Ａおよび３Ｂに伝達する。
プリデコーダ３Ａおよび３Ｂは、アドレス入力回路２からのアドレス信号が対応のメモリブロックを指定しているときに活性化されてプリデコード動作を行なって、プリデコード信号を生成して、対応のアドレスラッチ回路４Ａおよび４Ｂへ伝達する。したがって、メモリブロックＭＢＡおよびＭＢＢにおいては、データ読出時、択一的にメモリセルの選択動作が行なわれる。
メモリブロックＭＢＡおよびＭＢＢそれぞれに対応してプリデコーダ３Ａおよび３Ｂを設ける。アドレス入力回路２からプリデコーダ３Ａおよび３Ｂに対する配線の長さは実質的に同じである。プリデコーダ３Ａおよび３Ｂからアドレスラッチ回路４Ａおよび４Ｂへの配線距離は同じである。したがって、プリデコード信号を、メモリアレイ１の一端からメモリアレイ１の他端に向かって伝達する際のプリデコード信号の伝搬遅延の発生を抑制でき、アドレススキューを抑制でき、速いタイミングで読出を行なうことができる。
また、アドレスラッチ回路４Ａおよび４Ｂからデコード回路５Ａおよび５Ｂそれぞれに対する配線距離も同じであり、メモリブロックＭＢＡおよびＭＢＢにおいてアドレス確定タイミングを同じとすることができ、デコード動作に対するマージンを大きくすることができ、安定かつ高速な読出を実現することができる。
不揮発性半導体記憶装置は、さらに、メモリブロックＭＢＡまたはＭＢＢの選択されたメモリセルのデータを読出メインビット線ＲＭＢＬを介して受けてラッチして内部出力データを生成する出力ラッチ回路６と、出力ラッチ回路６から読出データバスＲＤＢを介して内部出力データを受け、パリティビットに基づいて情報ビットのエラーの検出／訂正を行なうＥＣＣ回路（誤り検出／訂正回路）８と、ＥＣＣ回路８からの情報ビットから、さらに出力データビット幅に応じたビット数のデータを選択して外部読出データＱを生成するセレクタ９を含む。
一例として、メモリブロックＭＢＡまたはＭＢＢからは、６４ビットの情報ビットと７ビットのパリティビットとが並行して読出されて、出力ラッチ回路６へ与えられる。セレクタ９は、このＥＣＣ回路８によりエラーの検出／訂正が行なわれた６４ビットデータから、３２ビットまたは１６ビットを選択して外部読出データＱを生成する。
この不揮発性半導体記憶装置は、さらに、読出メインビット線ＲＭＢＬに読出されるデータの転送状況に応じて、出力ラッチ回路６をリセットする出力制御回路７を含む。この出力制御回路７は、内部読出データの読出状況をモニタし、そのモニタ結果に従って内部読出データに従って確実に内部出力データが生成された後に出力ラッチ回路をリセットする。
出力制御回路７により、出力ラッチ回路６においてデータがラッチされた後所定のタイミングでリセットすることにより、選択メモリ位置に応じて内部読出データの伝播時間が異なる場合においても、出力ラッチ回路６においてデータがラッチされて読出された後、出力ラッチ回路６のラッチデータがリセットされる。従って、読出制御のタイミングを、メモリアレイ１における選択メモリセルの位置に係らず同一とすることができ、データ読出時の動作マージンを拡大することができる。
図２は、図１に示すメモリアレイ１に含まれる不揮発性メモリセルの構成の一例を示す図である。図２において、不揮発性メモリセルＭＣは、基板領域１０ａ表面に間をおいて形成される不純物領域１０ｂおよび１０ｃと、基板領域１０ａ上に、不純物領域１０ｂに近接してゲート絶縁膜１０ｄを介して形成されるコントロールゲート１０ｅと、不純物領域１０ｃに近接して絶縁膜１０ｇ上に形成されるメモリゲート１０ｆとを含む。これらのコントロールゲート１０ｅおよびメモリゲート１０ｆの間には、絶縁層１０ｇが延在して形成される。この絶縁層１０ｇはたとえば、ＯＮＯ膜（酸化膜−窒化膜−酸化膜）で構成され、例えば窒化膜で構成される電荷トラップ層１０ｊを含む。
メモリゲート１０ｆ側壁には不純物領域１０ｃに達する側壁絶縁膜１０ｉが形成される。コントロールゲート１０ｅ側壁には、不純物領域１０Ｂに達する側壁絶縁膜が形成され、その上部にはたとえばコバルトシリサイド膜（ＣｏＳｉ膜）などの低抵抗金属が形成される。
不純物領域１０ｂおよび１０ｃは、データ読出時、それぞれ、ドレインおよびソースとして機能し、不純物領域１０ｂがビット線ＢＬに接続され、不純物領域１０ｃがソース線ＳＬに接続される。コントロールゲート１０ｅは、コントロールゲート線ＣＧＬに接続され、メモリゲート１０ｆはワード線ＷＬに接続される。コントロールゲート１０ｅ上部の低抵抗金属層１０ｈによりコントロールゲート線ＣＧＬの抵抗を低減する。
この図２に示す不揮発性メモリセルＭＣにおいて、電荷トラップ層１０ｊへの電荷の蓄積時（書込動作時）においては、コントロールゲート線ＣＧＬに例えば１、５Ｖの電圧を印加し、ワード線ＷＬには例えば１１Ｖの高電圧を印加して、コントロールゲート１０ｅ下部に、チャネルを形成する。基板領域１０ａは接地電位レベルに保持される。この書込時においては、ソース線ＳＬに例えば５、５Ｖの電圧を印加し、ドレインに定電流源を接続する。ソース線ＳＬからビット線ＢＬへ電流を流し、コントロールゲート１０ｅとメモリゲート１０ｆとの間の領域の基板領域１０ａにおいて電界を集中させる。この高電界によりホットキャリア（電子）を発生して、メモリゲート１０ｆに印加される電圧に応じて発生したホットキャリアを加速して、電荷トラップ層１０ｊに捕獲する（ソースサイドインジェクション）。この書込動作により、メモリセルのしきい値電圧が、データ読出時のメモリゲート電圧（例えば１．５Ｖ）よりも高い電圧レベルに設定される。
消去時においては、不純物領域１０ｂをオープン状態に設定し、コントロールゲート線ＣＧＬを介してコントロールゲート１０ｅを接地電圧レベルに設定し、基板領域１０ａを接地電圧レベルに維持する。メモリゲート１０ｆに例えば−６Ｖの負電圧をワード線ＷＬを介して印加し、不純物領域１０ｃにはソース線ＳＬを介して例えば５、５Ｖの電圧を印加する。この状態では、メモリゲート１０ｆ下部の高電界により生成されるホットキャリアのホールが、メモリゲート１０ｆの負電圧に引かれて電荷トラップ層１０ｊに注入され、捕獲された電子と結合して、電荷トラップ層１０ｊの蓄積電子が中和される。この消去動作により、メモリセルのしきい値電圧が、読出時のメモリゲート電圧よりも低い電圧レベルに低下する。
データ読出時においては、メモリゲート１０ｆには、１．５Ｖの読出電圧が印加され、不純物領域１０ｃは接地電圧レベルに維持される。不純物領域１０ｂにはビット線ＢＬを介して１．５Ｖ程度の読出電圧が供給される。コントロールゲート１０ｅにはコントロールゲート線ＣＧＬを介して１．５Ｖが印加される。電荷トラップ層１０ｊの蓄積キャリア量に応じて、メモリセルＭＣは、しきい値電圧の絶対値が大きい状態およびしきい値の絶対値が小さい状態のいずれかの状態をとる（２値データの格納時）。
コントロールゲート線ＣＧＬを選択状態に駆動すると、このコントロールゲート１０ｅ下部にチャネルが形成される。電荷トラップ層１０ｊに電子が捕獲され、しきい値電圧が高い場合には、この電荷トラップ層１０ｊ下部には、反転層は形成されず、不純物領域１０ｂおよび１０ｃの間に電流が流れない。一方、この正孔の注入により電荷トラップ層１０ｊに捕獲される電子量が小さくまたは正孔の量が大きくしきい値電圧が小さい場合には、この電荷トラップ層１０ｊ下部には、反転層が形成され、不純物領域１０ｂおよび１０ｃの間に電流が流れる。ビット線ＢＬを流れる電流量を検出することにより、不揮発性メモリセルＭＣの記憶データの読出が行なわれる。
なお、この不揮発性メモリセルＭＣの構成は、図２に示す構成に限定されず、別のメモリセル構造が用いられてもよい。また、データの書込／消去の方法としても別の方法が用いられても良い。例えば、電荷トラップ層１０ｊの捕獲電子の基板領域１０ａまたはメモリゲート１０ｆへの放出により消去が行われても良い。
また、メモリセルの消去状態がしきい値電圧が高い状態であり書込状態がしきい値電圧の低い状態であっても良い。
このメモリセル構造においては、データを記憶するメモリトランジスタと、メモリトランジスタを選択する選択トランジスタとが、ビット線とソース線との間に直列に接続される。従って、メモリトランジスタがいわゆる過消去状態となってしきい値電圧が負電圧となっても、選択トランジスタが非導通状態であれば、選択メモリセルのデータ読出に影響を及ぼさない。従って、過消去状態を防止するためのしきい値電圧調整ステップが不要となり、書込時間を短縮することができる。また、過消去セルのデータ読出に対する影響を抑制することができ、不良セルの救済を、容易に冗長セルとの置換により行うことができる。
図３は、図１に示すアドレス入力回路２の構成の一例を示す図である。図３において、アドレス入力回路２は、クロック信号ＣＬＫを反転するインバータ２ａと、クロック信号ＣＬＫと外部からのアドレス信号ＡＤＤとを受けるＡＮＤゲート２ｂと、インバータ２ａの出力信号と外部からのコマンドＣＭＤとを受けるＡＮＤゲート２ｃと、ＡＮＤゲート２ｂおよび２ｃの出力信号を受けて内部アドレス信号ＩＡＤＤを生成するＮＯＲゲート２ｄを含む。これらのゲート２ｂ−２ｄは、複合ゲートで構成される。
この図３に示すアドレス入力回路２においては、クロック信号ＣＬＫがＨレベルのときには、外部からアドレス信号ＡＤＤに従って内部アドレス信号ＩＡＤＤが生成される。クロック信号ＣＬＫがＬレベルとなると、インバータ２ａの出力信号がＨレベルとなり、コマンドＣＭＤに基づいて内部アドレスＩＡＤＤが生成されて図１に示すプリデコーダ３Ａおよび３Ｂへ与えられる。コマンドＣＭＤおよびアドレス信号ＡＤＤは、通常、共通の端子を介して与えられる。コマンドＣＭＤは、データの書込、消去、テストモードなどを指定する。このコマンドＣＭＤの印加時、内部アドレス信号ＩＡＤＤはコマンドとして、図示しないシーケンスコントローラへ与えられてデコードされ、指定された動作が実行される。
アドレス入力回路２において、コマンドＣＭＤおよびアドレス信号ＡＤＤをクロック信号ＣＬＫの異なる位相で取込むことにより、ライトイネーブル信号に従って動作モード（書込または消去）モードが指定される場合においても、確実に、アドレス信号とコマンドの区別をつけることができる。
図４は、図１に示す不揮発性半導体記憶装置のアドレスの伝搬波形を概略的に示す図である。アドレス入力回路２は、クロック信号ＣＬＫの立上がりに応答して外部アドレス信号ＡＤＤから、内部アドレス信号ＩＡＤＤを生成する。このアドレス入力回路２から、プリデコーダ３Ａおよび３Ｂへの配線距離はほぼ同じであり、これらのプリデコーダ３Ａおよび３Ｂにおいては、ほぼ同じタイミングでプリデコード動作を開始する。プリデコード後の信号は、対応のアドレスラッチ回路４Ａおよび４Ｂに伝達される。したがって、選択ブロックについては、アドレスラッチ回路へは、短い配線距離でプリデコーダからプリデコードアドレス信号が伝達されるだけであり、安定にかつ小さなスキューで、アドレスラッチ回路へ伝達されるため、このアドレスラッチ回路４Ａおよび４Ｂでのアドレスラッチタイミングを早くすることができる。
また、このラッチプリデコード信号は、アドレスラッチ回路４Ａまたは４Ｂから対応のデコード回路５Ａまたは５Ｂへ伝達されるだけであり、その配線距離は短い。したがってラッチアドレスに従ってデコード回路５Ａまたは５Ｂがデコード信号を生成する場合、高速で伝達でき、アドレスデコード回路５Ａまたは５Ｂで早いタイミングでデコード動作を行なってデコード信号を生成することができる。したがって、この場合も、アドレスラッチ回路３Ａおよび３Ｂからのラッチアドレスからデコード信号が生成されて確定状態に至るまでの時間は短く、高速でデコード信号を確定状態に駆動することができる。これにより、読出動作マージンを大きくすることができ、また、読出動作開始タイミングを早くすることができ、高速読出を実現することができる。
以上のように、この発明の実施の形態１に従えば、メモリアレイをメモリブロックに分割し、各メモリブロックに対して、プリデコーダおよびアドレスラッチ回路およびアドレスデコード回路を配置しており、アドレス入力回路からの内部アドレス信号に従って、スキューを十分に小さくして伝達してデコード動作を行なうことができ、読出動作開始タイミングに対するマージンを大きくすることができ、高速かつ正確な読出を行なうことができる。
［実施の形態２］
図５は、図１に示すメモリアレイ１およびデコード回路５ａおよび５ｂの構成をより具体的に示す図である。図５においては、メモリアレイ１のメモリブロックＭＢＡおよびＭＢＢのうちの１つのメモリブロックにおける構成を示す。メモリブロックＭＢ（ＭＢＡまたはＭＢＢ）は、８個のメモリマットＭＭ０Ｕ−ＭＭ３ＵおよびＭＭ０Ｌ−ＭＭ３Ｌを含む。これらのメモリマットＭＭ０Ｕ−ＭＭ３ＵおよびＭＭ０Ｌ−ＭＭ３Ｌは、それぞれ情報（データ）ビットを格納する情報ビット領域ＩＢＲと、パリティビットを格納するパリティ領域ＰＢＲを含む。情報ビット領域ＩＢＲには、３２本のビット線（サブビット線）を含むビット線ブロックが１６個設けられ、合計５１２本のビット線（サブビット線）が配置される。
デコード回路５（５Ａまたは５Ｂ）は、整列して配置されるメモリマットＭＭＯＵ−ＭＭ３Ｕに対して設けられるＸデコーダ１２Ｕと、メモリマットＭＭ０Ｌ−ＭＭ３Ｌに対して設けられるＸデコーダ１２ｌと、Ｙデコーダ１３を含む。Ｘデコーダ１２ｕおよび１２ｌは、対応のアドレスラッチ回路４からのラッチアドレス（プリデコードアドレス信号）をデコードして、そのデコード結果に基づいてドライバ帯１４に含まれるドライバを介して、コントロールゲート線を駆動する。
Ｘデコーダ１２ｕからのコントロールゲート線は、対応のメモリマットＭＭ０Ｕ−ＭＭ３Ｕに共通に延在して配置される。Ｘデコーダ１２ｌからドライバ帯１４を介して与えられるコントロールゲート駆動信号は、メモリマットＭ０Ｌ−Ｍ３Ｌに対し共通に与えられる。Ｘデコーダ１２ｕおよび１２ｌの一方が選択され、上側のメモリマットＭＭ０Ｕ−ＭＭ３Ｕまたは下側のメモリマットＭＭ０Ｌ−ＭＭ３Ｌにおいてコントロールゲートが選択状態へ駆動される。
但し、メモリブロックＭＢＡおよびＭＢＢの一方が選択状態へ駆動され、両者において同時にコントロールゲート線が選択状態へ駆動されることはない。
また、後に詳細に説明するように、１つのメモリブロックにおいては、図５に示すメモリマットＭＭ０Ｕ−ＭＭ３ＵおよびＭＭ０Ｌ−ＭＭ３Ｌの組が２つ配置されるものの、本実施の形態２においては、図面を簡単にするために、１組のメモリマット列ＭＭ０Ｕ−ＭＭ３ＵおよびＭＭ０Ｌ−ＭＭ３Ｌを示す。
メモリマットＭＭ０Ｕ−ＭＭ３Ｕそれぞれに対応して、Ｙデコーダ１３からのＹ選択信号に従って対応のビット線を選択するセレクタＹＧ０Ｕ−ＹＧ３Ｕが設けられ、メモリマットＭＭ０Ｌ−ＭＭ３Ｌに対し、Ｙデコーダ１３からのＹ選択信号に従って対応のメモリマットから列（ビット線）を選択するセレクタＹＧ０Ｌ−ＹＧ３Ｌが設けられる。これらのセレクタＹＧ０Ｕ−ＹＧ３ＵとセレクタＹＧ０Ｌ−ＹＧ３Ｌの間に、Ｙデコーダ１３からのセンスアンプイネーブル信号に従って選択メモリセルデータの検知および増幅を行なうセンスアンプ回路ＳＫ０−ＳＫ３が設けられる。
データ読出時においては、メモリマットＭＭ０Ｕ−ＭＭ３ＵまたはＭＭ０Ｌ−ＭＭ３Ｌ各々において１６ビットの情報ビットが読出され、合計６４ビットの情報ビットが読出される。６４ビット情報の誤りの検出および訂正を行なうために、７ビットのＥＣＣコードが用いられる。ＥＣＣコードは、６４ビットの情報ビットを所定のアルゴリズムに従って７組のビットに分割し各分割組のビットに対するパリティビットを求めることにより形成される。このＥＣＣコードを構成するパリティビットを、メモリマットＭＭ０Ｕ−ＭＭ３ＵまたはＭＭ０Ｌ−ＭＭ３Ｌに均等に分散して配置する。すなわちメモリマットＭＭ０Ｕ−ＭＭ２Ｕにおいては、パリティ領域ＰＢＲに２ビットのパリティビットを格納し、メモリマットＭＭ３Ｕにおいてパリティ領域ＰＢＲに、１ビットのパリティビットを格納する。このメモリマットＭＭ０Ｕ−ＭＭ３ＵおよびＭＭ０Ｌ−ＭＭ３Ｌの長さＭＬを、できるだけ同じ長さに設定する。
メモリマットＭＭ０Ｕ−ＭＭ３ＵおよびＭＭ０Ｌ−ＭＭ３Ｌの間に、ソース線ドライバ部ＳＬＤ０−ＳＬＤ２が設けられる。これらのソース線ドライバ部ＳＬＤ０−ＳＬＤ２は、データの書込または消去時に、ソース線に対し所定の電圧を供給する。データ読出時においては、ソース線ドライバ部ＳＬＤ０−ＳＬＤ２は、対応のメモリマットのソース線を接地電圧レベルに維持する。メモリマットＭＭ０Ｕ−ＭＭ３ＵおよびＭＭ０Ｌ−ＭＭ３Ｌに、均等にパリティビットを分散して格納することにより、以下の効果を得ることができる。
図６（Ａ）に示すように、１つのメモリマットＭＭにおいてＥＣＣコードを集中的に配置する場合を考える。この場合、図６（Ａ）に示すように、データ読出時、ソース線ドライバ部ＳＬＤにおいて共通ソース線ＣＳＬが接地電位に結合される。この共通ソース線ＣＳＬが、１つのメモリマットにおいて情報ビット領域ＩＢＲおよびパリティビットＰＢＲに共通に延在して配置される。データ読出時に、共通ソース線ＣＳＬには、情報ビット領域ＩＢＲにおいて１６ビットのメモリセルＭＣ０−ＭＣ１５が結合され、またパリティビット領域ＰＢＲにおいて共通ソース線ＣＳＬに７ビットのメモリセルＭＣ１６−ＭＣ２２が結合される。データの読出は、ビット線ＢＬからメモリセルＭＣ（ＭＣ０−ＭＣ２２）を介して流れるメモリセル電流Ｉｍの大きさを検出することにより行なわれる。
この場合、共通ソース線ＣＳＬにおいて配線抵抗Ｒｐが存在するため、合計２３個のメモリセルが結合される場合、共通ソース線ＣＳＬも長くなり、配線抵抗Ｒｐも大きくなる。したがって、メモリセル電流Ｉｍが流れるとき、大きな配線抵抗およびメモリセル電流を流すメモリセル数の増大による電流増加により、この共通ソース線ＣＳＬの電位の浮き上がりが大きくなり、メモリセルＭＣ０−ＭＣ２２においてソース電位の分布が生じ、同じしきい値電圧状態において駆動するメモリセル電流Ｉｍの大きさが異なる場合が生じる。特に、ソース線電位の浮き上がりが大きいメモリセルにおいては、このメモリセル電流Ｉｍが小さくなり、しきい値電圧が小さい状態がしきい値電圧が大きい状態と誤って判定される場合が生じる。
一方、図６（Ｂ）に示すように、このパリティビット領域ＰＢＲを各メモリマットに均等に配置することにより、１つの共通ソース線ＣＳＬに、最大２ビットのパリティビットを格納するメモリセルＭＣ１６およびＭＣ１７が結合されてメモリセル電流Ｉｍが流れるだけである。この場合、共通ソース線ＣＳＬの長さも図６（Ａ）に示す場合よりも短くなり、配線抵抗Ｒｐｐも小さくなり、また駆動ソース線電流も低減される。したがって、共通ソース線ＣＳＬの電位の浮き上がりを抑制でき、安定にメモリセルのしきい値電圧に応じたメモリセル電流Ｉｍを駆動することができ、正確なデータの読出を行なうことができる。
したがって、図５に示すようにメモリマットＭＭの長さＭＬを、すべて等しい値に設定することにより、共通ソース線ＣＳＬの長さを等しくすることができ、メモリマットにおけるメモリセルのソース電位の浮き上がりのばらつきを抑制でき、安定なデータの読出を行なうことができる。
なお、この共通ソース線ＣＳＬの配置は、３２本のビット線ＢＬに接続されるメモリセルＭＣに共通に接続されるサブソース線と、このメモリマットにおけるサブソース線に共通にグローバルソース線が配置される階層構造であっても同様であり、グローバルソース線の電位の浮き上がりが、共通サブソース線に伝達され、同様の問題が生じる。従って、パリティビットを格納するメモリセルを複数のメモリマットに均等に分散して配置することにより、同様に、１つのグローバルソース線に接続される選択メモリセルの数を均等にすることができ、ソース電位のばらつきを抑制できる。
また、共通ソース線ＣＳＬに接続される選択メモリセルの数が小さくなり、流入するメモリセル電流Ｉｍの総和も小さく、応じて、共通ソース線ＣＳＬの電位の浮き上がりをさらに抑制することができる。
なお、上述の構成においては、６４ビットデータが、４つのメモリマットに分散して格納される。しかしながら、この情報（データ）のビット幅は、他のサイズであってもよく、また分割されるメモリマットの数も、４に限定されず、８等の別の分割数であってもよい。
以上のように、この発明の実施の形態２に従えば、ＥＣＣコードのパリティビットをメモリブロックの分割領域、すなわち複数のメモリマットに均等に分散して格納しており、各メモリマットにおいて、各ソース線ドライバ部ＳＤＬ０−ＳＤＬ３に対して、流入するメモリセル電流およびソース線抵抗を均等にすることができ、共通ソース線電位の浮き上がりを抑制できる。応じて、各メモリセルにおいて十分なメモリセル電流を流すことができ、正確なデータの読出および高速の読出を行なうことができる。
［実施の形態３］
図７は、この発明の実施の形態３に従う不揮発性半導体記憶装置の１ビットの内部データを読出す部分の構成を概略的に示す図である。図７において、メモリマットＭＭｋおよびＭＭｊから１ビットのメモリセルデータを読出す部分の構成を代表的に示す。メモリマットＭＭｋおよびＭＭｊは、図５に示すメモリマットＭＭＵ（ＭＭ０Ｕ−ＭＭ３Ｕ）およびＭＭＬ（ＭＭ０Ｌ−ＭＭ３Ｌ）に対応する。
メモリマットＭＭｋおよびＭＭｊそれぞれにおいては、３２本のビット線（サブビット線）ＳＢＬから１本のビット線（サブビット線）が選択される。３２本のサブビット線は、各々８本のサブビット線ＳＢＬを含むサブビット線グループＢＬＧ０−ＢＬＧ３に分割される。サブビット線ＳＢＬに、メモリセルが接続される。ここで、内部データ読出経路において、共通ビット線およびメインビット線と順次データが転送されるため、メモリセルが接続されるビット線をサブビット線として参照する。
メモリマットＭＭｋにおいて、サブビット線グループＢＬＧ０−ＢＬＧ３それぞれから、Ｙ選択信号ＹＲＡに従って１つのサブビット線を選択する第１セレクタ２０ｋと、Ｙ選択信号ＹＲＢに従って、第１セレクタ２０ｋにより選択された４つのサブビット線から１つのサブビット線を選択する第２セレクタ２１ｋが設けられる。同様、メモリマットＭＭｊに対しても、サブビット線グループＢＬＧ０−ＢＬＧ３各々からＹ選択信号ＹＲＡに従って１ビットのサブビット線を選択する第１セレクタ２０ｊと、Ｙ選択信号ＹＲＢに従って、第１セレクタ２０ｊが選択した４つのサブビット線から１つのサブビット線を選択する第２セレクタ２１ｊが設けられる。
第１セレクタ２０ｋおよび第２セレクタ２１ｋが、図５に示すセレクタＹＧ０Ｕ−ＹＧ３ＵまたはセレクタＹＧ０Ｌ−ＹＧ３Ｌに含まれ、第１セレクタ２０ｊおよび２１ｊが、他方のセレクタに含まれる。
第１セレクタ２０ｋと第２セレクタ２１ｋの間のデータ線（共通ビット線）それぞれと、第１セレクタ２０ｊと第２セレクタ２１ｊの間の共通ビット線それぞれに対して、参照電流供給回路ＶＲＦ０−ＶＲＦ３が結合される。これらの参照電流供給回路ＶＲＦ０−ＶＲＦ３が、ブロック選択信号ＲＦＢＳに従って、非選択メモリマットに対して、参照電流を供給する（参照電流を引抜く）。
第２セレクタ２１ｋおよび２１ｊの出力は、センスアンプ回路ＳＡに結合される。このセンスアンプ回路ＳＡは、センスアンプ活性化信号（センスアンプイネーブル信号）ＳＡＥの活性化に従って、第２セレクタ２１ｋおよび２１ｊにより選択された共通ビット線を流れる電流を差動的に増幅し、その増幅結果に従ってセンス出力線ＩｂｋおよびＩｂｊを駆動する。この内部読出データ線ＩｂｋおよびＩｂｊは、図示しない内部読出バッファ回路に結合され、さらにセンスアンプ回路出力信号が増幅されて、出力ラッチ回路６（図１参照）に増幅された内部読出データが伝達される。
メモリマットＭＡｋおよびＭＡｊにおいては、情報ビット領域において、サブビット線グループＢＬＧ０−ＢＬＧ３の組が、１６組設けられ、各組において１ビットのメモリセルが選択され、合計１６ビットのメモリセルデータ（情報ビット）の読出が行なわれる。このときパリティ領域についても、同様の構成が設けられており、１ビットまたは２ビットのパリティビットも同時に並行して読出される。
図８は、図７に示す内部データ読出部の２つのサブビット線グループに対するセレクタ、参照電流供給回路およびセンスアンプ回路の構成をより具体的に示す図である。図８において、メモリマットＭＭｋおよびＭＭｊそれぞれにおいて、サブビット線グループＢＬＧ０が、サブビット線ＳＢＬ０−ＳＢＬ７を含み、サブビット線グループＢＬＧ１が、サブビット線ＳＢＬ８−ＳＢＬ１５を含む。
第１セレクタ２０ｋおよび２０ｊは、各々、各サブビット線グループの８本のサブビット線に対して設けられるＰチャネルＭＯＳトランジスタで構成されるサブビット線選択ゲートＴ０−Ｔ７を含む。これらのサブビット線選択ゲートＴ０−Ｔ７へは、それぞれ、第１のＹ選択信号ｙｒａ＜０＞−ｙｒａ＜７＞が与えられる。第１のＹ選択信号ｙｒａ＜０＞−ｙｒａ＜７＞のうちの１つが選択状態（Ｌレベル）となり、サブビット線選択ゲートＴ０−Ｔ７のうちの１つが選択状態となり、選択されたサブビット線が、対応の共通ビット線に結合される。たとえばＹ選択信号ｙｒａ＜０＞が選択状態のＬレベルとなったとき、サブビット線選択ゲートＴ０が導通し、サブビット線ＳＢＬ０およびＳＢＬ８が、それぞれ、共通ビット線ＣＢＬ０およびＣＢＬ１へ結合される。各サブビット線グループに対応して共通ビット線が配置され、各サブビット線グループの選択サブビット線が対応の共通ビット線に結合される。
これらの第１のＹ選択信号ｙｒａ＜０＞−ｙｒａ＜７＞が、図７に示すＹ選択信号ＹＲＡに対応する。
第２セレクタ２１ｋおよび２１ｊは、各々、共通ビット線ＣＢＬ０−ＣＢＬ３それぞれに対して設けられるＰチャネルＭＯＳトランジスタで構成される共通ビット線選択ゲートＧ０−Ｇ３を含む。これらの共通ビット線選択ゲートＧ０−Ｇ３のゲートには、第２のＹ選択信号ｙｒｂ＜０＞−ｙｒｂ＜３＞がそれぞれ与えられる。これらの第２のＹ選択信号ｙｒｂ＜０＞−ｙｒｂ＜３＞が、図７に示すＹ選択信号ＹＲＢに対応する。
第２のＹ選択信号ｙｒｂ＜０＞−ｙｒｂ＜３＞において１つが選択状態へ駆動され、対応の共通ビット線選択ゲートＧ０−Ｇ３のいずれかがオン状態となり、対応の共通ビット線ＣＢＬｋ０−ＣＢＬｋ３のいずれかおよびＣＢＬｊ０−ＣＢＬｊ３のいずれかがセンスアンプ回路ＳＡに結合される。
参照電流供給回路ＶＲＦ０は、共通ビット線ＣＢＬｋ０およびＣＢＬｊ０に結合され、参照電流供給回路ＶＲＦ１は、共通ビット線ＣＢＬｋ１およびＣＢＬｊ１に結合される。これらの参照電流供給回路ＶＲＦ０およびＶＲＦ１は、同じ構成を備え、対応する構成要素には同一参照番号を付す。
参照電流供給回路ＶＲＦ０は、プリチャージ指示信号ｐｃ＜０＞に応答して導通し、導通時共通ビット線ＣＢＬｋ０およびＣＢＬｊ０を電源ノードに結合するＰチャネルＭＯＳトランジスタＰＧ１およびＰＧ２と、このプリチャージ指示信号ｐｃ＜０＞に応答して、共通ビット線ＣＢＬｋ０およびＣＢＬｊ０を分離するＰチャネルＭＯＳトランジスタＰＧ０と、基準電圧Ｖｍｓｇをゲートに受けるＮチャネルＭＯＳトランジスタＮＧ１と、参照ブロック選択信号ＶＦＤＣｊＮに応答してＮチャネルＭＯＳトランジスタＮＧ１を共通ビット線ＣＢＬｊに結合するＰチャネルＭＯＳトランジスタＰＧ４と、参照ブロック選択信号ＶＦＤＣｋＮに応答して導通し、導通時、ＮチャネルＭＯＳトランジスタＮＧ１を共通ビット線ＣＢＬｋ０に結合するＰチャネルＭＯＳトランジスタＰＧ３を含む。
参照電流供給回路ＶＲＦ１も同様、プリチャージ指示信号ｐｃ＜１＞に応答して共通ビット線ＣＢＬｋ１およびＣＢＬｊ１を電源ノードに結合するプリチャージ用のＰチャネルＭＯＳトランジスタＰＧ１およびＰＧ２と、プリチャージ指示信号ｐｃ＜１＞に応答して共通ビット線ＣＢＬｋ１およびＣＢＬｊ１を分離するＰチャネルＭＯＳトランジスタＰＧ０と、基準電圧Ｖｍｓｇをゲートに受けて定電流源として機能するＮチャネルＭＯＳトランジスタＮＧ１と、参照ブロック選択信号ＶＦＤＣｊＮおよびＶＦＤＣｋＮに従ってＮチャネルＭＯＳトランジスタＮＧ１を、共通ビット線ＣＢＬｋ１およびＣＢＬｊ１にそれぞれ結合するＰチャネルＭＯＳトランジスタＰＧ４およびＰＧ３を含む。
これらの参照電流供給回路ＶＲＦ０およびＶＲＦ１においては、プリチャージ指示信号ｐｃ＜０＞およびｐｃ＜１＞が活性状態のＬレベルのときには、ＰチャネルＭＯＳトランジスタＰＧ０−ＰＧ２により、共通ビット線ＣＢＬｋ０およびＣＢＬｊ０が電源電圧レベルにプリチャージされかつイコライズされ、また共通ビット線ＣＢＬｋ１およびＣＢＬｊ１が、電源電圧レベルにプリチャージされかつイコライズされる。プリチャージ指示信号ｐｃ＜０＞およびｐｃ＜１＞が非活性状態のＨレベルとなると、プリチャージ動作が完了し、また共通ビット線のイコライズ動作が完了する。
データ読出時においては、参照ブロック選択信号ＶＦＤＣｊＮおよびＶＦＤＣｋＮのいずれかが活性状態のＬレベルとなる。したがって、参照ブロックすなわち選択メモリセルを含むメモリマットと異なるメモリマットに対して共通ビット線が定電流源ＭＯＳトランジスタＮＧ１を介して放電される。図８においては、メモリマットＭＭｋにおいてメモリセルが選択されず、第１セレクタ２０ｋの選択されたサブビット線選択ゲートを介して、充電されたサブビット線電流が、この参照電流供給回路ＶＲＦ０を介して放電され、メモリマットＭＭｊにおいて、サブビット線ＳＢＬに、プリチャージされた電流が選択メモリセルを介して流れる状態を一例として示す。
この参照電流供給回路ＶＲＦ０またはＶＲＦ１が駆動する参照電流が、メモリセルが駆動するサブビット線電流とセンスアンプ回路ＳＡにより比較される。
センスアンプ回路ＳＡは、センスアンプ活性化信号ＳＡＥの活性化時（Ｈレベル）のとき導通するＰチャネルＭＯＳトランジスタＰＧ５およびＮチャネルＭＯＳトランジスタＮＧ４と、ＭＯＳトランジスタＰＧ５およびＮＧ４の間に接続されてＣＭＯＳインバータを構成するＰチャネルＭＯＳトランジスタＰＧ６およびＮチャネルＭＯＳトランジスタＮＧ３と、ＭＯＳトランジスタＰＧ５およびＮＧ４の間に接続されてＣＭＯＳインバータを構成するＰチャネルＭＯＳトランジスタＰＧ７およびＮチャネルＭＯＳトランジスタＮＧ２を含む。このＭＯＳトランジスタＰＧ６およびＮＧ３のゲートが、センス出力線Ｉｂｊに結合され、ＭＯＳトランジスタＰＧ７およびＮＧ２のゲートが、センス出力線Ｉｂｋに結合される。
このセンスアンプ回路ＳＡは、さらに、センスアンプ活性化信号ＳＡＥの非活性化時、ＭＯＳトランジスタＮＧ２およびＮＧ３の共通ソースノードを電源電位レベルにプリチャージするＰチャネルＭＯＳトランジスタＰＧ８を含む。
このセンスアンプ回路ＳＡは、ＣＭＯＳインバータラッチ回路であり、交差結合されたＭＯＳトランジスタＰＧ６およびＰＧ７と、交差結合されたＮチャネルＭＯＳトランジスタＮＧ３およびＮＧ２により、メモリセル電流および参照電流の差に応じたセンス出力線ＩｂｋおよびＩｂｊの電位を、差動的に増幅してラッチする。
したがって、センス出力線ＩｂｋおよびＩｂｌには、相補な差動信号が伝達される。センス出力線ＩｂｋおよびＩｂｌｊ上の電位は、図示しない内部読出バッファ回路により増幅されて読出メインビット線上に伝達される。
参照電流供給回路ＶＲＦ０およびＶＲＦ１が駆動する電流ｉｒｅは、Ｈレベルデータを格納するメモリセルが駆動する電流とＬレベルを格納するメモリセルが駆動する電流の中間値（１／２）の電流レベルに設定される。この参照電流ｉｒｅとメモリセル電流Ｉｍとを比較することにより、選択メモリセルの格納データを読出すことができる。
ここで、ＨおよびＬレベルデータとメモリセルのしきい値電圧との対応関係は任意である。すなわち、しきい値電圧の高い状態およびしきい値電圧の低い状態が、それぞれＨレベルデータおよびＬレベルデータに対応してもよく、また、その逆であっても良い。また、先に説明したように、書込状態および消去状態としきい値電圧の高い状態および低い状態との対応関係は、任意である。
図９は、図８に示す内部データ読出部の動作を示すタイミング図である。以下、図９を参照して、図８に示す内部データ読出部の動作について説明する。
メインクロック信号ＣＫＭ（クロック信号ＣＬＫ）の立上がりに同期して、アドレス入力回路から内部アドレス信号が生成され、プリデコーダを介してアドレスラッチ回路へ伝達され、アドレスラッチ回路の出力するラッチアドレス（プリデコードアドレス）信号ＬＡＤＤが確定する（図１および図５参照）。
メインクロック信号ＣＫＭが立上がり、アドレスラッチ回路がラッチ状態となり、ラッチアドレス信号ＬＡＤＤが確定すると、サブビット線ディスチャージ信号ｄｃがＬレベルに駆動され、内部でのデータ読出サイクルが開始される。この状態においては、メモリマットにおいて、メモリセルの選択動作はまだ行なわれておらず、コントロールゲート線ＣＧＬを駆動するコントロールゲート信号ｃｇ＜Ｎ：０＞は、すべてＬレベルであり、メモリセルはすべて非選択状態にある。１つのメモリマットにおいては、２５６本のコントロールゲート線が一例として配置される（Ｎ＝２５５）。
またプリチャージ信号ｐｃ＜３：０＞は、すべてＨレベルであり、参照電流供給回路ＶＲＦ０−ＶＲＦ３はすべて非活性状態にある。また、センスアンプ活性化信号ＳＡＥもＬレベルであり、センスアンプ回路ＳＡも、ＭＯＳトランジスタＰＧ５およびＮＧ４がオフ状態であり、非活性状態にある。
また、サブビット線ＳＢＬ＜５１１：０＞（１つのメモリマットにおいて情報ビット格納のための５１２本のサブビット線）は、すべて非選択状態であり、Ｌレベルにある。
内部読出サイクルが開始されると、まずＹデコーダにより、第２Ｙ選択信号（共通ビット線選択信号）ｙｒｂ＜３：０＞のうちの１つの共通ビット線選択信号が選択状態（Ｌレベル）へ駆動され、第２セレクタ２１ｋおよび２１ｊ各々において、共通ビット線選択ゲートＧ０−Ｇ３のうちの１つがオン状態となり、センスアンプ回路ＳＡが、選択された共通ビット線に結合される。
この共通ビット線選択信号ｙｒｂ＜３：０＞が確定してから、所定時間ΔＴ経過後、第１Ｙ選択信号（サブビット線選択信号）ｙｒａ＜７：０＞が、同様、Ｙデコーダにより確定状態へ駆動される。サブビット線選択信号ｙｒａ＜７：０＞により、第１セレクタ２０ｋおよび２０ｊにおいて、サブビット線選択ゲートＴ０−Ｔ７のうちの１つが導通し、対応のサブビット線がそれぞれ対応の共通ビット線に接続される。共通ビット線ＣＢＬ０−ＣＢＬ３には、参照電流供給回路ＶＲＦ０−ＶＲＦ３がそれぞれ結合されている。共通ビット線選択信号ｙｒｂ＜３：０＞とプリチャージ終了イネーブル信号ｐｃｅｎｄとに基づいて、プリチャージ信号ｐｃ＜３：０＞の１つが、選択状態へ駆される。図９においては、選択状態をｓｅｌで示し、非選択状態をｕｓｅｌで示す。これにより、センスアンプ回路に結合される共通ビット線に接続される参照電流供給回路が活性化され、ＭＯＳトランジスタＰＧ０−ＰＧ２により、共通ビット線が所定の電圧（電源電圧）にプリチャージされ、また選択サブビット線に、このプリチャージ電流が供給され、選択サブビット線ＳＢＬの電圧レベルが上昇する。この場合、メモリマットＭＭｋおよびＭＭｊそれぞれにおいて、同じ位置のサブビット線に対するプリチャージ電流の供給が行なわれ、選択サブビット線電位がＨレベルに上昇する。このプリチャージ動作時においては、参照電流供給回路ＶＲＦ（ＶＲＦ０−ＶＲＦ３のいずれか）においては、ＭＯＳトランジスタＰＧ３およびＰＧ４が共にオン状態であるため、基準電圧Ｖｍｓｇに応じて、参照電流が駆動される。
選択サブビット線が所定電圧レベルにプリチャージされると、Ｘデコーダのデコード動作開始直前に、参照ブロック選択信号ＶＦＤＣｊＮおよびＶＦＤＣｋＮの一方がＨレベルとなり、参照電流供給回路において、ＭＯＳトランジスタＰＧ３およびＰＧ４の一方がオフ状態となり、選択メモリマットの共通ビット線が定電流源ＭＯＳトランジスタＮＧ１から分離される。
次いで、図５に示すＸデコーダ１２ｕおよび１２ｌがデコード動作を行ない、コントロールゲート信号ｃｇ＜Ｎ：０＞の１つを選択状態へ駆動する。コントロールゲート信号ｃｇ＜Ｎ：０＞は、メモリセルが接続されるコントロールゲート線（ＣＧＬ）へそれぞれ伝達され、選択コントロールゲート線に接続されるメモリセルにおいて、コントロールゲート直下の基板領域表面に反転層が形成される。一方、メモリゲートも同様、選択状態へ駆動されるものの、記憶データに応じて、このメモリゲート下部には選択的に反転層が形成される。メモリマットＭＭｋおよびＭＭｊの一方において、コントロールゲート線ＣＧＬが選択状態へ駆動され、他方のメモリマットにおいては、コントロールゲートは、すべて非選択状態にある。
このコントロールゲート線の選択状態への駆動と同期して、プリチャージ終了イネーブル信号ｐｃｅｎｄが、Ｈレベルとなり、応じて、選択状態のプリチャージ信号ｐｃ（ｐｃ＜３：０＞のいずれか）がＨレベルとなり、選択共通ビット線に対する参照電流供給回路ＶＲＦ（ＶＲＦ０−ＶＲＦ３）においてＭＯＳトランジスタＰＧ０−ＰＧ２がオフ状態となり、プリチャージ動作が完了する。
このサブビット線に対する参照電流駆動とメモリセル電流駆動のタイミングをできるだけ同期させることにより、参照電流およびメモリセル電流に応じた電位差を、確実に、内部読出データ線ＩｂｋおよびＩｂｊに伝達する。図９においては、メインクロック信号ＣＫＭの立上がりを基準として、遅延時間ＤＬ２経過後に、サブビット線を定電流駆動し、次いで、コントロールゲート線を選択状態へ駆動した後、メインクロック信号ＣＫＭの立ち上がりから遅延時間ＤＬ１経過後にプリチャージ終了イネーブル信号ｐｃｅｎｄを活性化してプリチャージ動作を完了する。この選択サブビット線へのプリチャージ動作と選択コントロールゲート線ＣＧＬの選択状態への駆動のオーバーラップ期間が、期間ΔＴ程度存在する。これにより、コントロールゲート線ＣＧＬが中間電圧レベルの状態においてメモリセル電流が不安定となって誤読出が生じるのを防止する。
この選択メモリセルが接続されるサブビット線においては、メモリセルの記憶データに応じて、その電圧レベルの変化速度が異なり、図９においては、しきい値電圧が高い状態および低い状態両者のサブビット線ＳＢＬの電位変化を併せて示す。一方、参照電流駆動するサブビット線ＳＢＬにおいては、定電流源ＭＯＳトランジスタＮＧ１により放電されるため、その電位レベルが徐々に低下する。この参照サブビット線ＳＢＬの電位変化速度は、選択メモリセルが接続される選択サブビット線ＳＢＬのＨレベルおよびＬレベルの電位変化速度の中間値である。
この選択サブビット線および参照サブビット線の電位変化により、センスアンプ回路に接続されるセンス出力線ＩｂｋおよびＩｂｊの電圧レベルに電位差が生じ、たとえば１００ｍＶ程度となると、センスアンプ活性化信号ＳＡＥが活性化されて、この内部読出データ線（センス出力線）ＩｂｋおよびＩｂｊの電位差を差動的に増幅する。
このセンスアンプ活性化信号ＳＡＥの活性化に応答して、サブビット線ディスチャージ信号ｄｃ、サブビット線選択信号ｙｒａ＜７：０＞および共通ビット線選択信号ｙｒｂ＜３：０＞が非活性化される（Ｙデコーダを非活性化する）。応じて、センスアンプ回路ＳＡは、共通ビット線およびサブビット線から分離され、その負荷が軽減され高速でセンス動作を行なう。このセンス動作は、６４ビットデータ（パリティビットを考慮せず）のデータＩｂｊ＜６３：０＞およびＩｂｋ＜６３：０＞について並行して行なわれ、６４ビットのデータ（パリティビットを含む場合７１ビットデータ）が並列に内部読出される。
センスアンプ活性化信号ＳＡＥが活性化されてから所定時間が経過すると、サブビット線ディスチャージャ信号ｄｃの非活性化を条件として、Ｘデコーダが非活性化され、コントロールゲート信号ｃｇ＜Ｎ：０＞が非活性化され、コントロールゲート線が接地電圧レベルへ駆動される。一方、先のセンスアンプの活性化により、サブビット線ＳＢＬが参照電流供給回路から分離されるため、サブビット線ＳＢＬは、接地電圧レベルにまで放電される（後に説明するように、サブビット線放電トランジスタが設けられている）。
この後、参照電流制御信号ＶＦＤＣｊＮおよびＶＦＤＣｋＮのうちの選択メモリマットに対する参照電流制御信号が非活性状態へ駆動され、参照電流供給回路の定電流源トランジスタＮＧ１により、共通ビット線が接地電圧レベルにまで放電される。
この後、センスアンプ活性化信号ＳＡＥが非活性化され、１つのデータ読出サイクルが完了する。
この図９に示すようにセンスアンプ活性化信号ＳＡＥの活性化に応答して、サブビット線を非選択状態へ駆動する、すなわちＹデコーダを非活性化し、またコントロールゲート線ＣＧＬを非活性化する（Ｘデコーダをリセットする）ことにより、次の読出サイクル開始時においては、Ｙ選択信号、すなわちサブビット線選択信号ｙｒａ＜７：０＞および共通ビット線選択信号ｙｒｂ＜３：０＞を初期状態のＨレベルから選択された信号をＬレベルへ駆動することが要求されるだけである。スタティックにデコード動作を行なう場合の様に、これらのサブビット線選択信号および共通ビット線選択信号をＨレベルからＬレベルおよびＬレベルからＨレベルへと高速で駆動することは要求されない。従って、Ｙデコーダの駆動力を低減することができる（活性化のみ高速に行うことが要求されるだけである）。また、これらのサブビット線選択信号ｙｒａ＜７：０＞および共通ビット線選択信号ｙｒｂ＜３：０＞が両選択状態になることがなく（非選択状態への移行と選択状態への移行とが重なることがなく）、早いタイミングで確定状態へ駆動することができる。
また、コントロールゲート線をセンスアンプ活性化信号ＳＡＥに従って非活性化する（Ｘデコーダをリセットする）ことにより、読出サイクルの終了時点を早くすることができ、次の読出サイクルの開始タイミングを早くすることができる。
また、プリデコード後のアドレス信号をアドレスラッチ回路によりラッチしてラッチアドレス信号ＬＡＤＤを生成しており、アドレスラッチ回路がラッチ状態となると、ラッチアドレス信号ＬＡＤＤは確定状態にあり、ラッチアドレス信号ＬＡＤＤのスキューを低減できる。これにより、ラッチアドレス信号（ラッチプリデコード信号）ＬＡＤＤに従って、アドレスデコード回路（ＸデコーダおよびＹデコーダ）においてデコード動作を早いタイミングで行なうことができ、デコード動作のマージンを大きくすることができ、また、読出タイミングを早くすることができる。
図１０は、このデータ読出時のプリチャージ時のセンスアンプに関連する部分の状態を概略的に示す図である。図１０に示すように、プリチャージ時においては、参照電流供給回路ＶＲＦが、共通ビット線ＣＢＬｋおよびＣＢＬｊを介してサブビット線ＳＢＬｋおよびＳＢＬｊに、電源電圧ＶＣＣを供給し、かつ定電流源トランジスタＮＧ１により定電流を駆動する（信号ＶＦＤＣｊＮおよびＶＦＤＣｋＮがともにＬレベルのため）。このとき、また、共通ビット線ＣＢＬｊおよびＣＢＬｋが、イコライズされている（ＭＯＳトランジスタＰＧ０による）。
この後、選択コントロールゲート線の選択状態への駆動およびサブビット線のプリチャージ動作のオーバーラップ期間が生じた後、図１１に示すように、サブビット線電流によるメモリセルデータの読出が行なわれる。この場合、一例として、図１１に示すように、サブビット線ＳＢＬｋにメモリセルＭＣが接続され、その記憶データに応じたメモリセル電流Ｉｍがソース線ＳＬへ駆動される。一方、サブビット線ＳＢＬｊにおいては、コントロールゲート線が非選択状態であり、共通ビット線ＣＢＬｊから、参照電流駆動回路ＶＲＦ内の定電流源トランジスタＮＧ１により、参照電流ｉｒｅｆが駆動される（放電される）。この定電流源トランジスタＮＧ１は、共通ビット線ＣＢＬｋから分離されている。メモリセル電流Ｉｍと参照電流ｉｒｅｆの差により、センスアンプ回路ＳＡのセンスノード（センス出力線ＩｂｋおよびＩｂｊ）の電位差が増大すると、センスアンプ回路ＳＡが共通ビット線ＣＢＬｋおよびＣＢＬｊから分離され、センス動作を実行する。
したがって、非選択サブビット線グループにおいては、第１セレクタにより、サブビット線が共通ビット線に結合されても、対応の共通ビット線は、参照電流駆動回路の定電流源トランジスタにより、接地電圧レベルに放電されるだけであり、プリチャージ動作は行なわれない（プリチャージ信号ｐｃは、Ｈレベルを維持するため）。したがって、非選択サブビット線群においては、消費電流は発生しない。
特に、読出後、リセットをデコーダに対してかけることにより、データ読出サイクル開始時、共通ビット線選択信号を初期状態に設定することができ、プリチャージ信号を、この共通ビット線選択信号に基づいて容易に生成することができる。
図１２は、このプリチャージ信号ｐｃ＜３：０＞を発生する回路の構成の一例を示す図である。図１２においてプリチャージ信号発生部は、プリチャージ終了イネーブル信号ｐｃｅｎｄと、共通ビット線選択信号ｙｒｂ＜３：０＞を受けるＯＲ回路２４を含む。このＯＲ回路２４は、共通ビット線選択信号ｙｒｂ＜３：０＞それぞれの各ビットに対して設けられるＯＲゲートを含み、４ビットのプリチャージ信号ｐｃ＜３：０＞を生成する。したがって、プリチャージ終了イネーブル信号ｐｃｅｎｄおよび共通ビット線選択信号ｙｒｂ＜３：０＞がともにＬレベルとなると、プリチャージ信号ｐｃ＜３：０＞がＬレベルとなり、選択サブビット線に対するプリチャージ動作が実行される。
各メモリマットにおいて、このＹデコーダからの共通ビット線選択信号ｙｒｂ＜３：０＞とメインのプリチャージ終了イネーブル信号ｐｃｅｎｄとに従って、対応のプリチャージ信号ｐｃ＜３：０＞を生成することにより、各メモリマットにおいて、このプリチャージ信号の負荷を軽減して高速でプリチャージ信号を生成することができる。
上述の構成においては、参照電流供給回路ＶＲＦを用いて、メモリセルに対する参照電流を駆動している。しかしながら、メモリマット内にダミーセルを設け、このダミーセルを用いて参照電流を生成するように構成しもよい。
以上のように、この発明の実施の形態３に従えば、センスアンプ活性化信号ＳＡＥにより、アドレスデコード回路をリセットしており、高速で内部読出系回路を初期状態に復帰させることができ、読出サイクルを短縮することができ、高速のデータ読出を実現することができる。
また次サイクルにおいて信号の変化方向は、活性化への方向だけであり、信号の活性化と非活性化との両者を行う必要がなく、確実に高速で各選択信号および制御信号を活性状態へ移行させることができる。
また、プリチャージ信号を、メインのプリチャージ制御信号と共通ビット線選択信号とに基づいて生成しており、各メモリマットでプリチャージ信号を生成するだけでよく、リセット状態の共通ビット線選択信号に基づいて、正確に、プリチャージ信号を生成することができる。
［実施の形態４］
図１３は、この発明に従う不揮発性半導体記憶装置の１つのＸデコーダ（１２ｕまたは１２ｌ）の出力とメモリマットＭＭのコントロールゲート線との対応を概略的に示す図である。メモリマットＭＭは、先の図５に示すメモリマット（ＭＭ０Ｕ−ＭＭ３Ｕ（ＭＭＵ）およびＭＭ０Ｌ−ＭＭ３Ｌ（ＭＭＬ））に対応する。
図１３において、Ｘデコーダ出力により、メモリマットＭＭは、各々が３２本のコントロールゲート線ＣＧＬを含むコントロールゲートブロックＳＣＴ０−ＳＣＴ３１に分割される。このコントロールゲートブロックＳＣＴ０−ＳＣＴ３１は、各々、１つのセクタを構成し、このセクタ単位で消去が行なわれてもよい。コントロールゲートブロックＳＣＴ０−ＳＣＴ３１は、それぞれ、プリデコードブロック指定信号ｂｓ＜０＞−ｂｓ＜３１＞により指定される。このプリデコードブロック指定信号ｂｓ＜０＞−ｂｓ＜３１＞は、図５に示すＸデコーダ（１２ｕまたは１２ｌ）から生成される。従って、１つのメモリマットには１０２４本のコントロールゲート線が配置される。選択メモリブロック（図１のメモリブロックＭＢＡまたはＭＢＢ）において、１つのコントロールゲートブロックが指定される。
図１４は、図１３に示すコントロールゲートブロックのさらに詳細構成を示す図である。図１４に示すように、コントロールゲートブロックＳＣＴ（ＳＣＴ０−ＳＣＴ３１）は、各々が４本のコントロールゲート線ＣＧＬを含むコントロールゲートグループＳＳＣＴ０−ＳＳＣＴ７に分割される。これらのコントロールゲートグループＳＳＣＴ０−ＳＳＣＴ７は、プリデコード信号ビットｘｃｌｋａ＜０＞−ｘｃｌｋａ＜７＞によりそれぞれ特定される。これらのプリデコード信号ビットｘｃｌｋａ＜０＞−ｘｃｌｋａ＜７＞は、図５に示すアドレスラッチ回路から与えられ、すなわち、図１に示すプリデコーダ３（３Ａまたは３Ｂ）から生成されるプリデコード信号ビットである。このコントロールゲートグループＳＣＣＴが、４本のコントロールゲート線ＣＧＬを含んでおり、１つのコントロールゲートブロックが８個のコントロールゲートグループを含むため、１つのコントロールゲートブロックに３２本のコントロールゲート線ＣＧＬが含まれる。
後に説明するように、１つのセンスアンプ帯（センスアンプ）に対応するメモリマットは、８個のコントロールゲートブロックを含むため、１つのセンスアンプ帯に対応するメモリマットにおいては、２５６本のコントロールゲート線ＣＧＬが設けられる。このコントロールゲート線は、１つのメモリブロックにおいて、列方向に整列するメモリセルにより共有される。
図１５は、図１４に示すコントロールゲートグループの詳細な構成を示す図である。コントロールゲートグループＳＳＣＴ（ＳＳＣＴ０−ＳＳＣＴ７）は、各々、４本のコントロールゲート線ＣＧＬ０−ＣＧＬ３を含む。これらのコントロールゲート線ＣＧＬ０−ＣＧＬ３は、各々、プリデコード信号ビットｘｃｌｋｂ＜０＞−ｘｃｌｋｂ＜３＞により特定される。これらのプリデコード信号ビットｘｃｌｋｂ＜０＞−ｘｃｌｋｂ＜３＞も、図５に示すアドレスラッチ回路４から与えられるプリデコード信号ビットである。
この図１３から図１５に示すように、選択メモリブロックにおいて、プリデコードブロック指定信号ビットｂｓ＜０：３１＞およびプリデコード信号ビットｘｃｌｋａ＜０：７＞およびｘｃｌｋｂ＜０：３＞の組合せにより、Ｘデコーダの出力信号に従って、１つのコントロールゲート線ＣＧＬが選択状態へ駆動される。
図１６は、この発明の実施の形態４におけるアドレスラッチ回路およびデコード回路の構成を概略的に示す図である。図１６においては、１つのメモリブロックに対して設けられるアドレスラッチ回路４、デコーダ１２、およびＹデコーダ１３を示す。このＸデコーダ１２は、図５に示すＸデコーダ１２ｕおよび１２ｌを含む構成に対応する。
アドレスラッチ回路４は、プリデコーダからの８ビットプリデコード信号をセット指示信号ＳＥＴＡＮに従ってラッチし、８ビットのラッチプリデコード信号ｌｔｂｓａを出力するラッチ回路３０と、セット指示信号ＳＥＴＢＮに従ってプリデコーダからのプリデコード信号をラッチして、４ビットのラッチプリデコード信号ｌｔｂｓｂを出力するラッチ回路３１と、セット指示信号ＳＥＴＢＮに従ってプリデコーダからのプリデコード信号をラッチして、８ビットのラッチプリデコード信号ＸＣＬＫＡを出力するラッチ回路３２と、ラッチ指示信号ＳＥＴＢＮに従ってプリデコーダからの４ビットのプリデコード信号をラッチして４ビットのラッチプリデコード信号ＸＣＬＫＢを出力するラッチ回路３３と、ラッチプリデコード信号ｌｔｂｓａおよびｌｔｂｓｂをデコードして、３２ビットのコントロールゲートブロック指示信号ＢＳを駆動するブロックデコード回路３４を含む。
セット指示信号ＳＥＴＡＮおよびＳＥＴＢＮは、対応のメモリブロックの選択時に活性化され、プリデコーダから与えられるプリデコード信号をラッチする。このセット指示信号ＳＥＴＡＮおよびＳＥＴＢＮは、したがってプリデコーダによりプリデコードされたブロックアドレス信号とアドレスラッチタイミング信号とに基づいて生成される。
ラッチプリデコード信号ＸＣＬＫＡおよびＸＣＬＫＢは、それぞれプリデコード信号ビットｘｃｌｋａ＜０：７＞およびｘｃｌｋｂ＜０：３＞に対応する。ブロックデコード回路３４は、ＡＮＤ型デコード回路で構成され、８ビットのラッチプリデコード信号ｌｔｂｓａと４ビットのラッチプリデコード信号ｌｔｂｓｂとから、３２個のコントロールゲートブロックのうちの１つのコントロールゲートブロックを指定するコントロールゲートブロック指定信号ＢＳ（コントロールゲートブロック指定信号ｂｓ＜０：３１＞）を生成する。
ラッチ回路３０−３３へは、また、Ｘアドレスリセット信号ＸＲＳＴが与えられる。このリセット信号ＸＲＳＴの活性化時（Ｈレベルのとき）、これらのラッチ回路３０−３３の保持内容が、初期状態（非選択状態）にリセットされる。
ラッチ回路３０−３３においては、セット時、それぞれ、プリデコーダの出力信号に従って、選択時、対応のプリデコード信号ビットの１つが活性状態に設定され、残りは非選択状態に維持される。
Ｘデコーダ１２（図５のＸデコーダ１２ｕおよび１２ｌ）は、コントロールゲート電源回路４０と、コントロールゲートブロック指定信号ｂｓ＜０：３１＞とプリデコード信号ｘｃｌｋａ＜０：７＞およびｘｃｌｋｂ＜０：３＞とからそれぞれ１ビットを受けるＸ単位デコード回路ＸＤＥＣと、単位デコード回路ＸＤＥＣそれぞれに対応して設けられ、コントロールゲート電源回路４０からの電源を動作電源電圧として受けて、対応のＸ単位デコード回路ＸＤＥＣの出力信号に従って対応のコントロールゲート線ＣＧＬを駆動するコントロールゲートドライブ回路ＣＤＶを含む。
このＸ単位デコード回路ＸＤＥＣおよびコントロールゲートドライブ回路ＣＤＶは、対応のメモリブロックにおいて設けられるコントロールゲート線ＣＧＬそれぞれに対して配置される。
コントロールゲートブロック指定信号ＢＳが３２個のコントロールゲートブロックのうちの１つを指定し、プリデコード信号ｘｃｌｋａおよびｘｃｌｋｂにより、１つのコントロールゲートグループおよびコントロールゲートが指定される。したがって、このＸデコーダ１２においては、３２・３２＝１０２４個のＸ単位デコード回路が設けられ、１０２４本のコントロールゲート線ＣＧＬの１つが選択状態へ駆動される。
コントロールゲート電源回路４０は、テストモード指示信号ＴＥＳＴ１に従って、電源ノード４１へコントロールゲート電圧Ｖｃｇを伝達するＮチャネルＭＯＳトランジスタ４０ｃと、データ読出モード指示信号ＭＤＳＡを受けるインバータ４０ａと、インバータ４０ａの出力信号に従ってコントロールゲート電圧Ｖｃｇを電源ノード４１へ伝達するＰチャネルＭＯＳトランジスタ４０ｂと、テストモード指示信号ＴＥＳＴ２を受けるインバータ４０ｄと、インバータ４０ｄの出力信号に従ってテスト電圧ＶＦを電源ノード４１へ伝達するＰチャネルＭＯＳトランジスタ４０ｅを含む。
読出モード時においては、データ読出モード指示信号ＭＤＳＡに従って、ＰチャネルＭＯＳトランジスタ４０ｂを介してコントロールゲート電圧Ｖｃｇがコントロールゲート線ドライブ回路ＣＤＶへ供給される。テストモード時においては、テストモード指示信号ＴＥＳＴ１に従って、電圧Ｖｃｇ−Ｖｔｈの電圧が、コントロールゲート線ドライブ回路ＣＤＢへ伝達される。ここで、Ｖｔｈは、ＭＯＳトランジスタ４０ｃのしきい値電圧を示す。このテストモード指示信号ＴＥＳＴ１の活性化時、読出モード指示信号ＭＤＳＡは、Ｌレベルの非活性状態であり、内部でのデータ読出は停止される（列選択動作は停止される）。
テストモード指示信号ＴＥＳＴ２の活性化時においては、テスト電圧ＶＦがコントロールゲートドライブ回路ＣＤＶへ動作電源電圧として供給される。この電圧ＶＦを変更することにより、たとえば書込モード時におけるコントロールゲート電圧のマージンなどを測定する。
Ｙデコーダ１３は、プリデコーダからの４ビットプリデコード信号をセット指示信号ＹＲＳＥＴＮの活性化に応答してラッチするラッチ回路４２と、活性化時、ラッチ回路４２の出力するラッチプリデコード信号に従って４ビットのＹ選択信号（共通ビット線選択信号）ＹＲＢＮ（ｙｒｂ＜０：３＞）を生成する反転バッファ回路ＹＢＦＢと、プリデコーダからのプリデコード信号をセット指示信号ＹＲＳＥＴＮの活性化に応答してラッチするラッチ回路４３と、活性化時、ラッチ回路４３のラッチプリデコード信号に従ってＹ選択信号（サブビット線選択信号）ＹＲＡＮ（ｙｒａ＜０：７＞）を出力する反転バッファ回路ＹＢＦＡと、ラッチ回路４３の出力信号の遷移に従って各種列選択系（Ｙ系）の動作を制御するＹ系制御信号を生成する遅延部４４と、遅延部４４の出力信号ＣＫＳＡＥＦと読出モード指示信号ＭＤＳＡとに従って、センスアンプ活性化信号ＳＡＥを出力するバッファ回路４５と、遅延部４４の出力信号ＣＫＳＡＥＦとテストモード指定信号ＭＴＥＳＴとを受けるＮＯＲゲート４６と、ＮＯＲゲート４６の出力信号を受けるインバータ４８と、ＮＯＲゲート４６の出力信号と読出モード指示信号ＭＤＳＡとを受けてＸアドレスリセット信号ＸＲＳＴを出力するバッファ回路５０を含む。
反転バッファ回路ＹＢＦＡおよびＹＢＦＢは、ともに、インバータ４８の出力信号がＨレベルでありかつ読出モード指示信号ＭＤＳＡがＨレベルの活性状態のときに活性化されて、それぞれ、対応のラッチ回路４３および４２からのラッチプリデコード信号を反転してＹ選択信号ＹＲＡＮおよびＹＲＢＮを出力する。
テストモード指定信号ＭＴＥＳＴは、この不揮発性半導体記憶装置においてテストモードが指定されるときにＨレベルに設定され、ＮＯＲゲート４６の出力信号がＬレベルに固定され、応じてＸアドレスリセット信号ＸＲＳＴがＬレベルに固定される。
このＹデコーダ１３は、さらに、ＮＯＲゲート４６の出力信号と読出モード指示信号ＭＤＳＡとを受けてリセット信号ＹＲＲＳＴを出力するＡＮＤ回路４７を含む。このＡＮＤ回路４７の出力信号ＹＲＲＳＴがＨレベルとなると、ラッチ回路４２および４３がリセットされる。従って、テストモード指示信号ＭＴＥＳＴが活性状態のときにはラッチ回路４２および４３に対するリセット信号ＹＲＲＳＴはＬレベルに固定される。従って、テスト動作時において、１本のコントロールゲート線を持続的に選択状態に維持する場合、また、メモリセル選択／非選択移行をクロック信号に同期して行う場合に、このセンスアンプ活性化に応じたリセット信号ＸＲＳＴおよびＹＲＲＳＴの活性化は禁止される。
図１７は、図１６に示すＸデコーダの４つのＸ単位デコード回路の部分の具体的構成を示す図である。図１７において、Ｘデコード回路（４つのＸ単位デコード回路）は、出力ノードＮＤ０−ＮＤ３それぞれに接続され、かつそれぞれのゲートに共通にプリデコード信号ｘｃｌｋａ＜ｍ＞を受けるＰチャネルＭＯＳトランジスタＰＱＡ０−ＰＱＡ３と、出力ノードＮＤ０−ＮＤ３それぞれに接続され、それぞれのゲートにプリデコード信号ｘｃｌｋｂ＜０＞−ｘｃｌｋｂ＜３＞を受けるＰチャネルＭＯＳトランジスタＰＱＢ０−ＰＱＢ３と、出力ノードＮＤ０−ＮＤ３それぞれに接続され、それぞれのゲートにプリデコード信号ｘｃｌｋｂ＜０＞−ｘｃｌｋｂ＜３＞を受けるＮチャネルＭＯＳトランジスタＮＱＢ０−ＮＱＢ３と、ＭＯＳトランジスタＮＱＢ０−ＮＱＢ−に共通に接続され、そのゲートにプリデコード信号ｘｃｌｋａ＜ｍ＞を受けるＮチャネルＭＯＳトランジスタＮＱＡと、ＭＯＳトランジスタＮＱＡと接地ノードに結合され、そのゲートにコントロールゲートブロック選択用のプリデコードブロック指定信号ｂｓを受けるＮチャネルＭＯＳトランジスタＮＱＣと、出力ノードＮＤ０−ＮＤ３それぞれに設けられ、それぞれのゲートに共通にコントロールゲートブロック選択用のプリデコードブロック指定信号ｂｓを受けるＰチャネルＭＯＳトランジスタＰＰ０−ＰＰ３と、出力ノードＮＤ０−ＮＤ３それぞれに設けられるインバータドライバＩＶ０−ＩＶ３を含む。
インバータドライバＩＶ０−ＩＶ３の出力信号ｘｅ＜０＞−ｘｅ＜３＞に従って、コントロールゲート線ＣＧＬ０−ＣＧＬ３が選択または非選択状態に駆動される。
ＭＯＳトランジスタＮＱＣは、プリデコードブロック指定信号ｂｓを受ける３２個のＸ単位デコード回路に共通に設けられる。ＭＯＳトランジスタＮＱＡは、このコントロールゲートブロックに含まれる８本のコントロールゲート線に対応して配置される８個の単位Ｘデコード回路に共通に設けられる。
コントロールゲートブロック指定用のプリデコードブロック指定信号ｂｓが非選択状態のときには、ＭＯＳトランジスタＰＰ０−ＰＰ３により出力ノードＮＤ０−ＮＤ３が電源電圧レベルにプリチャージされて維持される。また、ＭＯＳトランジスタＮＱＣがオフ状態であり、この出力ノードＮＤ０−ＮＤ３の放電経路が遮断されるため、インバータドライバＩＶ０−ＩＶ３の出力信号ｘｅ＜０＞−ｘｅ＜３＞はすべてＬレベルとなる。したがって、図１３に示すコントロールゲートブロックが非選択状態のときには、その内部に含まれる３２本のコントロールゲート線ＣＧＬに対するコントロールゲート駆動信号は、すべてＬレベルの非活性状態を維持する。
このプリデコードブロック指定信号ｂｓが選択状態のＨレベルとなると、ＭＯＳトランジスタＮＱＣがオン状態、ＭＯＳトランジスタＰＰ０−ＰＰ３がオフ状態となる。
プリデコード信号ビットｘｃｌｋａ＜ｍ＞がＬレベルのときには、ＭＯＳトランジスタＮＱＡがオフ状態、ＭＯＳトランジスタＰＱＡ０−ＰＱＡ３がオン状態となり、出力ノードＮＤ０−ＮＤ３は電源電圧レベルに維持され、対応のコントロールゲート線ＣＧＬ０−ＣＧＬ３は非選択状態となる。したがって、図１３に示すコントロールゲートブロックＳＣＴ（ＳＣＴ０−ＳＣＴ３１のいずれか）が選択されても、図１４に示すコントロールゲートグループＳＳＣＴ（ＳＳＣＴ０−ＳＳＣＴ７のいずれか）が非選択状態のときには対応のコントロールゲート線ＣＧＬ０−ＣＧＬ３は非選択状態を維持する。
プリデコードブロック指定信号ｂｓおよびプリデコード信号ビットｘｃｌｋａ＜ｍ＞が選択状態となると、ＭＯＳトランジスタＮＱＣおよびＮＱＡがオン状態、ＭＯＳトランジスタＰＱＡ０−ＰＱＡ３およびＰＰ０−ＰＰ３がすべてオフ状態となる。この場合、プリデコード信号ビットｘｃｌｋｂ＜０＞−ｘｃｌｋｂ＜３＞のいずれかが選択状態のＨレベルとなり、出力ノードＮＤ０−ＮＤ３のいずれかが接地電圧レベルへ駆動される。応じて、インバータドライバＩＶ０−ＩＶ３の出力ｘｅ＜０＞−ｘｅ＜３＞のいずれかがＨレベルへ駆動され、対応のコントロールゲートグループＳＳＣＴの４本のコントロールゲート線のうちのいずれかのコントロールゲート線が選択状態へ駆動される。
この図１７に示すように、Ｘデコーダにおいて、コントロールゲートブロックを選択するＭＯＳトランジスタＮＱＣを、このコントロールゲートブロックに対して設けられる３２個のＸ単位デコード回路に共通に配置し、コントロールゲートグループに含まれる８個のＸ単位デコード回路に対し共通にＭＯＳトランジスタＮＱＡを配置することにより、Ｘデコーダの回路構成要素数を低減でき、消費電力を低減する。また、プリデコード信号ｂｓおよびｘｃｌｋｂ＜ｍ＞の負荷が軽減され（ゲート容量が小さい）、高速でプリデコード信号に従ってデコード動作を行なうことができる。
図１８は、図１６に示すアドレスラッチ回路４、Ｘデコーダ１２およびＹデコーダ１３の動作を示すタイミング図である。以下、図１８を参照して、図１６に示す回路の動作について説明する。
クロック信号ＣＫＭ（ＣＬＫ）の立上がりに応答して、内部アドレス信号ＩＡＤＤが、アドレス入力回路から出力される。このクロック信号ＣＬＭの立上がり前に、コマンド（ライトイネーブル信号）が、データ読出モードを指定している場合には、読出モード指定信号ＭＤＳＡがＨレベルとなる。
内部アドレス信号ＩＡＤＤが、プリデコーダによりプリデコードされると、選択メモリブロック（ＭＢＡまたはＭＢＢ）に対するラッチ指示信号ＳＥＴＡＮおよびＳＥＴＢＮおよびＹＲＦＳＴＮが活性状態のＬレベルとなる。応じて、ラッチ回路３０−３３および４２および４３がラッチ状態となり、プリデコーダから与えられたプリデコード信号をラッチする。
アドレスラッチ回路４においては、Ｘアドレスデコード回路３４により、プリデコードブロック選択信号ＢＳ（ｂｓ＜０：３１＞）が出力され、またラッチ回路３１−３３から出力されるラッチプリデコード信号ｂｔｂｓｂ、ＸＣＬＫＡおよびＸＣＬＫＢが確定状態となる。これらのプリデコード信号は、選択状態（ｓｅｌ）がＨレベルであり、非選択状態（ｕｓｅｌ）はＬレベルである。
Ｙデコーダ１３においては、反転バッファ回路ＹＢＦＡおよびＹＢＦＢが、信号ＭＤＳＡおよびインバータ４８の出力信号がＨレベルであるため、それぞれラッチ回路４３および４２の出力信号をバッファ処理して（論理を反転して）、Ｙ選択信号ＹＲＡＮおよびＹＲＢＮを出力する。サブビット線選択信号ＹＲＡＮ（ｙｒａ＜０：７＞）および共通ビット線選択信号ＹＲＢＮ（ｙｒｂ＜０：３＞）は、選択状態がＬレベルであり、非選択状態（ｕｓｅｌ）がＨレベルである。このバッファプリデコード信号ＹＲＡＮおよびＹＲＢＮに従って、サブビット線が選択され対応のセンスアンプに結合される。また、これらの信号ＢＳ、ＸＣＬＫＡおよびＸＣＬＫＢに従って、コントロールゲート線ＣＧＬが選択状態へ駆動される。
一方、ラッチ回路４３の出力信号の変化に従って遅延部４４が、Ｙ系の制御信号を順次活性／非活性化し、サブビット線への充放電が行われる。次いで、遅延部４４からの信号ＣＫＳＡＥＦが活性化されると、バッファ回路４５からのセンスアンプ活性化信号ＳＡＥが活性状態へ駆動され、センス動作が行なわれる。一方、遅延部４４の出力信号ＣＫＳＡＥＦがＨレベルとなると、ＮＯＲゲート４６の出力信号がＨレベルとなる。読出モード指定信号ＭＤＳＡはＨレベルであるため、バッファ回路４７の出力信号ＹＲＲＳＴがＨレベルとなり、ラッチ回路４２および４３がリセットされ、そのラッチプリデコード信号が初期状態の非選択状態に復帰し、応じてＹＲＡＮおよびＹＲＢＮも非選択状態へ駆動される。
また、ＮＯＲゲート４６の出力信号に従って、バッファ回路５０からのＸアドレスリセット信号ＸＲＳＴがＨレベルとなり、ラッチ回路３０−３３がリセットされ、そのラッチしたプリデコード信号が初期状態へ復帰する。このＸアドレスリセット信号ＸＲＳＴの活性化に従って、信号ＢＳ、ＸＣＬＫＡおよびＸＣＬＫＢが非選択状態となり、応じてコントロールゲート線ＣＧＬが非選択状態へ駆動される。
遅延部４４の出力信号ＣＫＳＡＥＦがＹデコーダ１３のリセットにより、非活性状態へ駆動されると、応じてセンスアンプ活性化信号ＳＡＥが非活性化され、またリセット信号ＹＲＲＳＴおよびＸＲＳＴがともに非活性化される。
このデータ読出時、センスアンプ活性化後、ラッチ回路３０−３３および４２および４３がラッチしているプリデコード信号をリセットしており、次の読出サイクルまでの時間Ｔｓｍを長く取ることができ、次回のサイクルのデータ読出時の処理を早いタイミングで開始することができ、読出の高速化を実現することができる。
また、ラッチ回路のみならず、Ｙ選択信号ＹＲＡＮおよびＹＲＢＮをリセットしており、ラッチ回路のプリデコード信号のリセットのみでは、次段のデコード回路等におけるゲート伝搬遅延によりリセット動作が遅くなる場合でも、高速でＹデコーダの出力信号をリセットすることができ、同様、次のサイクル開始時においては確実に内部を初期状態（非活性状態）に復帰させることができる。
なお、上述の構成においては、コントロールゲート線ＣＧＬを駆動するＸ単位デコーダ回路ＸＤＥＣには、リセット信号は与えられていない。しかしながら、この単位ＸデコーダＸＤＥＣに対しても、Ｘアドレスリセット信号ＸＲＳＴが与えられてもよい。この場合においても、コントロールゲート線ＣＧＬの非活性化タイミングを早くすることができ、確実に、次のサイクルにおける読出動作の開始を早くすることができる。
図１９は、図１６に示すテストモード指示信号ＭＴＥＳＴがＨレベルに設定されたときの動作を示す信号波形図である。このテストモード指示信号ＭＴＥＳＴがＨレベルに設定されると、図１６に示すＮＯＲゲート４６の出力信号はＬレベルに固定され、応じて、ＡＮＤ回路４７および５０の出力信号がＬレベルに固定される。一方、インバータ４８の出力信号はＨレベルに維持される。
図１９に示すように、内部アドレス信号ＩＡＤＤに従って、プリデコード信号ＸＣＬＫＡおよびＸＣＬＫＢが変化し、またコントロールゲートブロック指定用のプリデコード指定信号ＢＳもこのラッチ内部アドレス信号に従って変化する。コントロールゲートＣＧＬが選択状態（ｓｅｌ）に駆動された後、遅延部４４によりリセット制御信号ＣＫＳＡＥＦが活性状態へ駆動され、次いで、センスアンプ活性化信号ＳＡＥが活性化される。所定期間が経過すると、この遅延部４４からの信号ＣＫＳＡＥＦがＬレベルとなり、センスアンプ活性化信号ＳＡＥが非活性化される。
この遅延部４４から、リセット制御信号ＣＫＳＡＥＦが発生されても（活性化されても）、リセット信号ＸＲＳＴおよびＹＲＲＳＴはＬレベルに固定されており、選択コントロールゲート線ＣＧＬおよび選択サブビット線の状態は変化しない。
次のサイクルにおいて、内部アドレス信号ＩＡＤＤが変化すると、再び、この新たな内部アドレス信号に従ってコントロールゲートブロック指示信号ＢＳ、プリデコード信号ＸＣＬＫＡ、ＸＣＬＫＢ、ＹＲＡＮおよびＹＲＢＮが変化する。この信号の変化に従ってコントロールゲートＣＧＬが変化し、また選択サブビット線が変化する。
したがってこのテストモード指示信号ＭＴＥＳＴがＨレベルに設定されたときには、クロック信号ＣＫＭ（ＣＬＫ）に従ってラッチされる内部アドレス信号に従ってコントロールゲート線およびサブビット線選択信号を切換える。これにより、メインクロック信号ＣＫＭのサイクル時間にたいする内部動作のマージンをテストすることができる。
また、内部アドレス信号をラッチした後、クロック信号ＣＬＭ（ＣＬＫ）をＬレベルに維持した場合、内部状態は変化しないため、コントロールゲート線ＣＧＬを持続的に選択的に維持することができ、たとえば電圧ストレス加速試験などを行なうことができる。
したがって、このテストモード指示信号ＭＴＥＳＴを用いてリセット信号ＹＲＳＴおよびＸＲＳＴの活性化を禁止することにより、１つの読出サイクル内において、コントロールゲート線選択信号およびサブビット線選択信号のリセットを禁止することができる。このテストモード指示信号ＭＴＥＳＴは、外部からのコマンドに従って、図示しないシーケンスコントローラ（ＣＰＵ）などの内部制御回路から生成される。このテストモード指示信号ＭＴＥＳＴの具体的機能については、また、後に詳細に説明するが、ここでは単にテストモードを設定する信号としてのみ説明する。
以上のように、この発明の実施の形態４に従えば、データ読出サイクル時、内部でアドレスラッチ回路、およびＹデコード回路をリセットするように構成しており、次の読出サイクルに対して、内部状態を初期状態に十分余裕を持って復帰させることができ、次の読出サイクル開始タイミングを早くすることができる。
また、テストモード時において、このリセット動作を禁止することにより、コントロールゲート線およびサブビット線の選択を、クロック信号に同期して与えられるアドレス信号に従ってスタティックに行うことができる。
［実施の形態５］
図２０は、この発明の実施の形態５に従うデータ読出部の構成を概略的に示す図である。図２０において、メモリブロック（ＭＢＡおよびＭＢＢ）それぞれに対応してセンスアンプ帯ＳＫＡおよびＳＫＢが配置される。これらのセンスアンプ帯ＳＫＡおよびＳＫＢは、それぞれ、図５に示すセンスアンプＳＫ０−ＳＫ３を含む。後に詳細に説明するように、１つのメモリブロックは、４列のメモリマット列に分割され、２つのセンスアンプ列が配置される。ここでは、内部読出データの伝播時間を問題とするために、メモリブロック各々に対応してセンスアンプ帯が配置される構成を代表的に示す。
これらのセンスアンプ帯ＳＫＡおよびＳＫＢに共通に読出メインビット線ＲＭＢＬが配置され、センスアンプ帯ＳＫＡまたはＳＫＢにおいてセンスアンプ回路により増幅されたデータが読出メインビット線ＲＭＢＬを介して出力ラッチ回路６へ伝達される。一例として、この読出メインビット線ＲＭＢＬは、６４ビットデータおよび７ビットＥＣＣコードを並行して伝達するため、７１ビットの読出メインビット線ｒｍｂｌ＜０＞−ｒｍｂｌ＜７０＞を含む。
センスアンプ帯ＳＫＡおよびＳＫＢは、それぞれセンスアンプ制御回路６０Ａおよび６０Ｂから与えられるプリチャージ終了イネーブル信号ｐｃｅｎｄおよびセンスアンプ活性化信号ＳＡＥに従って、サブビット線プリチャージ／イコライズおよびセンス動作が制御される。これらのセンスアンプ制御回路６０Ａおよび６０Ｂは、また、センスアンプ活性化信号ＳＡＥに同期してモニタ信号ＭＳＡＥを生成して、モニタ信号線６２を介して出力制御回路７へモニタ信号ＭＳＡＥを伝達する。このモニタ信号線６２は、読出メインビット線ＲＭＢＬと同様の負荷を有し、このモニタ信号ＭＳＡＥにより内部読出データの出力ラッチ回路６への伝播状況が反映される。
出力制御回路７は、このモニタ信号ＭＳＡＥに従って出力ラッチ回路６をリセットするためのメインビット線プリチャージ指示信号ｍｂｌｐｃｎおよびバッファリセット信号ｒｓｔｑｂｎを含む出力リセット信号ＱＲＳＴを出力する。これにより、選択メモリセルの位置に応じて（活性化されるセンスアンプ帯の位置に応じて）内部読出データの伝播時間が異なる場合においても、正確に内部読出データの伝播状態に応じて出力ラッチ回路６の動作を制御することができる。
図２１は、図２０に示す内部データ読出部の動作を概略的に示す図である。以下、図２１を参照して、図２０に示す内部データ読出部の動作について説明する。
センスアンプ制御回路６０Ａまたは６０Ｂが、センスアンプ活性化信号ＳＡＥを活性化し、対応のセンスアンプ帯ＳＫＡまたはＳＫＢのセンスアンプ回路を活性化する。この活性化されたセンスアンプ帯ＳＫＡまたはＳＫＢにおいてセンスアンプ回路がセンス動作を行ない、メモリセルから読出されたデータを増幅する。この増幅データに基づいて読出メインビット線ＲＭＢＬが駆動されてその電位が変化する。この読出メインビット線ＲＭＢＬには、後に説明するように、センスアンプ回路出力に応じた差動信号が伝達される。
このセンスアンプ活性化信号ＳＡＥの活性化と同期して、センスアンプ制御回路６０Ａまたは６０Ｂから、モニタ信号ＭＳＡＥが生成されて（活性化されて）モニタ信号線６２上に出力される。出力制御回路７においては、この伝達されたモニタ信号ＭＳＡＥが活性化されてから所定期間経過後に、リセット信号ＱＲＳＴを活性化し、出力ラッチ回路６のラッチデータをリセットする。
モニタ信号線６２は、内部読出データ伝達線であるセンス出力線（Ｉｂｋ、Ｉｂｊ）および読出メインビット線ＲＭＢＬのデータ伝播時間と同様の信号伝播時間を有している。モニタ信号ＭＳＡＥおよびセンスアンプイネーブル信号ＳＡＥは、同一の回路から出力される。これにより、モニタ信号ＭＳＡＥとセンスアンプ回路により検知増幅されて読出メインビット線ＲＭＢＬ上を伝達される内部読出データのフライトタイムはほぼ同じである。従って、出力制御回路７はこのモニタ信号ＭＳＡＥにより内部読出データの伝播状況を正確にモニタすることができる。このモニタ信号ＭＳＡＥに基づいて出力ラッチ回路６の動作を制御することにより、出力ラッチ回路６において読出データがラッチされて内部データがＥＣＣ回路へ転送された後に、正確に、出力ラッチ回路６をリセット状態へ駆動することができる。
すなわち、選択メモリブロックの位置に応じて、出力ラッチ回路６に対する内部読出データの伝搬時間が異なる。したがって、早いタイミングでリセットをかけた場合、内部読出データが出力ラッチ回路６に到達してラッチされる前にリセットされてデータが反転する可能性があり、モニタ信号ＭＳＡＥを利用することにより、個々のデータ伝送に対するリセットタイミングのマージンを確保することができ、データ読出期間中に出力ラッチ回路６がリセットされて読出データが反転するのを防止することができる。
より具体的に、センスアンプ帯ＳＫＡおよびＳＫＢと出力ラッチ回路６の距離が異なり、選択メモリブロック（またはセンスアンプ列）からの読出データが出力ラッチ回路６に到達するまでに要する時間が異なる。しかしながら、このモニタ信号ＭＳＡＥを用いて出力ラッチ回路６のリセットを制御することにより、出力ラッチ回路６においては、選択メモリブロックの位置にかかわらず、そのデータ保持時間を同一とすることができる。
出力ラッチ回路６の内部データ読出状況に応じたリセット動作により、選択メモリブロック位置にかかわらず、出力ラッチ回路６のデータ保持期間およびリセットタイミングに対するマージンを同じとすることができ、正確なデータの読出を行なうことができ、また読出メインビット線および出力ラッチ回路６のリセットを行なうことにより、次の読出サイクルに対し早いタイミングで内部状態を初期状態に復帰させて次の読出動作に備えることができる。
図２２は、図２０に示す内部データ読出部の１ビットのデータ読出に関連する部分の構成を具体的に示す図である。センスアンプ帯ＳＫＡにおいては、センスアンプＳＡＡと、このセンスアンプＳＡＡの出力信号線（センス出力線）ＩｂｊおよびＩｂｋに従って読出メインビット線ｒｍｂｌｋおよびｒｍｂｌｊを駆動するリードバッファ７０Ａとが設けられる。
センスアンプ帯ＳＫＢにおいては、センスアンプＳＡＢと、このセンスアンプＳＡＢの出力信号に従って読出メインビット線ｒｍｂｌｋおよびｒｍｂｌｊを駆動するリードバッファ７０Ｂが設けられる。この読出メインビット線ｒｍｂｌｋおよびｒｍｂｌｊは、読出メインビット線ｒｍｂｌ＜ｍ＞を構成し、相補データを伝達する。
出力ラッチ回路６は、読出メインビット線ｒｍｂｌ＜ｍ＞上の内部読出データをラッチする出力ラッチ７２と、この出力ラッチ７２の相補信号からシングルエンドの内部出力データｑ＜ｍ＞を生成する出力バッファ７４を含む。
リセット信号ＱＲＳＴは、出力ラッチ７２へ与えられる読出メインビット線プリチャージ信号ｍｂｌｐｃと、出力バッファ７４へ与えられるバッファリセット信号ｒｓｔｑｄｂｎを含む。
リードバッファ７０Ａおよび７０Ｂは、同一構成であるため、図２２においてはリードバッファ７０Ａの具体的構成を示す。
リードバッファ７０Ａは、センスアンプ活性化信号ｓａｅａの反転信号ｓａｅｂａの活性化時（Ｌレベルのとき）、それぞれセンスアンプＳＡＡからセンス出力線ＩｂｊおよびＩｂｋ上に伝達された信号をバッファ処理して伝達するゲート回路７０ａおよび７０ｂと、センスアンプ活性化信号ｓａｅｂａの活性化に応答して導通するｐチャネルＭＯＳトランジスタ７０ｃおよび７０ｆと、ゲート回路７０ａの出力信号がＬレベルのときに導通してＰチャネルＭＯＳトランジスタ７０ｃを読出メインビット線ｒｍｂｌｋに結合するｐチャネルＭＯＳトランジスタ７０ｄと、ゲート回路７０ａの出力信号がＨレベルのときに導通して読出メインビット線ｒｍｂｌｋを接地電圧ＶＳＳに結合するＮチャネルＭＯＳトランジスタ７０ｅと、ゲート回路７０ｂの出力信号がＬレベルのときに導通してＭＯＳトランジスタ７０ｆを読出メインビット線ｒｍｂｌｊに結合するｐチャネルＭＯＳトランジスタ７０ｇと、ゲート回路７０ｂの出力信号がＨレベルのときに導通して読出メインビット線ｒｍｂｌｊを接地電圧ＶＳＳに結合するｎチャネルＭＯＳトランジスタ７０ｈを含む。
ゲート回路７０ａおよび７０ｂは、センスアンプ活性化信号ｓａｅｂａの非活性化時（Ｈレベルのとき）Ｌレベルの信号を出力する。このときには、ＭＯＳトランジスタ７０ｄおよび７０ｇがオン状態となるものの、ＭＯＳトランジスタ７０ｃおよび７０ｆがオフ状態であり、このリードバッファ７０Ａは出力ハイインピーダンス状態となる。
センスアンプ活性化信号ｓａｅｂａが活性化されると（Ｌレベルとなると）、ＭＯＳトランジスタ７０ｃおよび７０ｆがオン状態となる。ＭＯＳトランジスタ７０ｄおよび７０ｅが、ＣＭＯＳインバータを構成し、また、ＭＯＳトランジスタ７０ｇおよび７０ｈがＣＭＯＳインバータを構成する。ゲート回路７０ａおよび７０ｂは、バッファ回路として動作し、センスアンプＳＡＡからセンス出力線ＩｂｊおよびＩｂｋ上に伝達された信号をバッファ処理した信号をそれぞれ出力する。
ＭＯＳトランジスタ７０ｄおよび７０ｅにより、ゲート回路７０ａの出力信号が反転されて読出メインビット線ｒｍｂｌｋに伝達され、また、ＭＯＳトランジスタ７０ｇおよび７０ｈにより、ゲート回路７０ｂの出力信号が反転されて読出メインビット線ｒｍｂｌｊに伝達される。
センスアンプ帯ＳＫＡのセンス動作時においては、センスアンプ帯ＳＫＢに対するセンスアンプ活性化信号ｓａｅｂｂが非活性状態であり、リードバッファ７０Ｂは出力ハイインピーダンス状態である。したがって、読出メインビット線ｒｍｂｌ＜ｍ＞上を、リードバッファ７０Ａの出力データが伝達されて出力ラッチ７２へ伝達される。
逆に、センスアンプ帯ＳＫＢの動作時においては、センスアンプ帯ＳＫＡが非活性状態であり、リードバッファ７０Ａは、出力ハイインピーダンス状態を維持する。
図２３は、図２０に示すセンスアンプ制御回路６０Ａおよび６０Ｂの構成を概略的に示す図である。、センスアンプ制御回路６０Ａおよび６０Ｂは、同一構成を有するため、図２３においては、これらのセンスアンプ制御回路６０Ａおよび６０Ｂ各々を、総称的に符号６０で示す。この図２３に示すセンスアンプ制御回路６０は、先の図１６に示す遅延部４４の構成に対応する。
図２３において、センスアンプ制御回路６０は、読出指示信号ｌｔｙｒｅｌを入力ノードｉｎに受けて、サブビット線プリチャージ制御信号ｆｃｋｄｌｐｃｅｎｄおよびセンスアンプ活性化制御信号ｆｃｋｄｌｓａｅを生成するプリチャージ／センス制御信号発生回路８０と、プリチャージ／センス制御信号発生回路８０の出力信号ｆｃｋｄｌｐｃｅｎｄをバッファ処理してサブビット線プリチャージ終了制御信号ｃｋｄｌｐｃｅｎｄを生成するバッファ回路８１と、プリチャージ／センス制御信号発生回路８０の出力信号ｆｃｋｄｌｓａｅをバッファ処理してセンス活性化制御信号ｃｋｄｌｓｅａを生成するバッファ回路８２と、プリチャージ／センス制御信号発生回路８０の出力信号ｆｃｋｄｌｓａｅを反転してモニタセンス活性化信号ｍｓａｅｎを生成するインバータ８３と、インバータ８３の出力信号ｍｓａｅｎを反転してデコーダリセット信号ｄｅｃｌｒｓｅｌを生成するインバータ８４を含む。
このバッファ回路８２からのセンスアンプ制御信号ｃｋｄｌｓａｅは、先の図１６に示す活性化制御信号ＣＫＳＡＥＦに対応し、この信号に基づいてアドレスラッチ回路のリセットが行なわれる。信号ｄｅｃｌｒｓｅｌは、デコーダをリセットする信号であり、図１６に示すＸデコーダ１２へ与えられる。このデコーダリセット信号ｄｅｃｌｒｓｅｌは、また、図１６に示すインバータ４８の出力信号に対応し、Ｙデコーダ１３内のデコード回路ＹＢＦＡおよびＹＢＦＢをリセットしてもよい。いずれの場合においても、センスアンプの活性化を制御する信号ｃｋｄｌｓａｅの活性化後、デコーダリセット信号ｄｅｃｌｒｓｅｌが生成されて、アドレスラッチ回路およびデコーダのリセットが行なわれる。
また、プリチャージ／センス制御信号発生回路８０については、その内部構成は後に詳細に説明するが、入力ノードｉｎへ与えられる信号ｌｔｙｒｅｌは、アドレスラッチ回路からのＹプリデコードアドレス信号の遷移を示す信号であり、読出モード時活性化されて、Ｙ系の回路が動作開始したことを示す。
電圧ｄｌｙｐｍｇおよびｄｌｙｎｍｊは、プリチャージ／センス制御信号発生回路８０内に含まれる電流制限型遅延回路の駆動電流量を設定する基準電圧である。テスト信号ｔｅｓｄｂｓａはセンスアンプの活性化タイミングを変更するタイミングテスト指示信号であり、信号ｔｅｓｄｒｓａ＜０：１＞は、このセンスアンプの活性化タイミングを設定するテストセンスアンプ活性化タイミング設定信号である。
信号ｔｅｓｄｂｐｃは、サブビット線のプリチャージ終了タイミングをテストするモードを指定する信号であり、信号ｔｅｓｄｂｐｃ＜０：１＞は、このサブビット線プリチャージ終了タイミングを設定する信号である。
信号ｔｅｓｄｂｄｍ＜０：１＞は、このプリチャージ／センス制御信号発生回路８０に含まれる遅延回路の出力の負荷容量の大きさを調整するテスト制御信号である。
センスアンプ制御回路６０は、さらに、Ｙアドレスラッチ指示信号ｃａｄｄｌｔを受けるインバータ８５と、インバータ８５の出力信号を所定時間遅延する遅延回路８６と、遅延回路８６の出力信号を受ける２段の縦続接続されるインバータ８７および８８と、インバータ８８の出力信号とＹアドレスラッチ指示信号ｃａｄｄｌｔを受けるＮＡＮＤゲート８９も含む。
このＹアドレスラッチ指示信号ｃａｄｄｌｔに基づいて、図１６に示すラッチ回路に対するセット信号ＳＥＴＡＮ、ＳＥＴＢＮ、ＹＲＳＥＴＮが生成される。
インバータ８５、８７および８８と遅延回路８６とＮＡＮＤゲート８９とにより反転立上り遅延回路が構成され、Ｙアドレスラッチ指示信号ｃａｄｄｌｔの立ち上がり後、インバータ８５、８７および８８および遅延回路８６が有する遅延時間経過後に、Ｌレベルに立下がるワンショットのパルス信号が生成される。
センスアンプ制御回路６０は、さらに、参照電流放電テスト信号ｔｅｓｄｂｒｅｆｔ＜０：１＞をデコードする参照電流放電タイミングデコード回路９０と、テストモード指示信号ＭＴＥＳＴを受けるインバータ９１と、インバータ８８および９１の出力信号を受けるＮＡＮＤゲート９２と、ＮＡＮＤゲート９２の出力信号とインバータ８５の出力信号を受けるＮＯＲゲート９３と、ＮＯＲゲート９３の出力信号をそれぞれ所定時間遅延する遅延回路９４および９５と、プリチャージ／センス制御信号発生回路８０の出力信号ｃｌｋｄｌｐｃｅｎｄｎを所定時間遅延する遅延回路９６と、遅延回路９６の出力信号とインバータ９１の出力信号を受けるＮＡＮＤゲート９７と、ＮＡＮＤゲート９７の出力信号とプリチャージ／センス制御信号発生回路８０の出力信号ｃｌｋｄｌｐｃｅｎｄｎを受けるＮＯＲゲート９８と、参照電流放電タイミングデコーダ９０の出力信号に従って、ＮＯＲゲート９３の出力信号、遅延回路９４および９５の出力信号およびＮＯＲゲート９８の出力信号を選択的に反転して通過させるトライステートインバータ９９−１０２と、プリチャージ／センス制御信号発生回路８０の出力信号ｆｃｋｄｌｓｅａを受けるインバータ１０３と、インバータ１０３の出力信号に従ってセットされかつサブビット線放電タイミング信号ｒｅｓｔｂｆｆｎまたはＮＡＮＤゲート８９の出力信号の活性化に応答してリセットされるセット／リセットフリップフロップ１０４と、セット／リセットフリップフロップ１０４の補の出力信号をバッファ処理してサブビット線放電制御信号ｃｋｄｌｄｃｎを生成するバッファ回路１０５と、トライステートインバータ９９−１０２のいずれかの出力信号に応答してセットされかつインバータ１０３の出力信号またはサブビット線放電タイミング信号ｒｅｓｔｂｆｆｎの活性化に応答してリセットされるセット／リセットフリップフロップ１０６と、セット／リセットフリップフロップ１０６の出力信号をバッファ処理して参照電流放電制御信号ｃｋｄｌｒｅｆｄｃを生成するバッファ回路１０７を含む。
フリップフロップ１０４および１０６は、それぞれセット入力ＳおよびリセットＲを有し、セット入力Ｓまたはリセット入力ＲにＬレベルの信号が与えられると、セットまたはリセットされる。
参照電流放電タイミングデコード回路９０は、電源電圧ｖｄｄを受けるインバータＩＧ１と、テストビットｔｅｓｄｂｒｅｆｔ＜１＞およびｔｅｓｄｂｒｅｆｔ＜０＞をそれぞれ受けるインバータＩＧ２およびＩＧ３と、インバータＩＧ１−ＩＧ３の出力信号を受けるＮＯＲゲートＮＧ１と、インバータＩＧ１およびＩＧ２の出力信号とテストビットｔｅｓｄｂｒｅｆｔ＜０＞を受けるＮＯＲゲートＮＧ２と、インバータＩＧ１およびＩＧ２の出力信号とテストビットｔｅｓｄｂｒｅｆｔ＜０＞を受けるＮＯＲゲートＮＧ３と、インバータＩＧ１の出力信号とテストビットｔｅｓｄｂｒｅｆｔ＜１＞およびｔｅｓｄｂｒｅｆｔ＜０＞を受けるＮＯＲゲートＮＧ４を含む。
ＮＯＲゲートＮＧ１−ＮＧ４は、各々、その入力に与えられる信号がすべてＬレベルのときにＨレベルの信号を出力する。したがって、テストビットｔｓｅｄｂｒｅｆｔ＜０：１＞の状態に従って、ＮＯＲゲートＮＧ１−ＮＧ４のいずれかの出力信号がＨレベルとなる。これらのＮＯＲゲートＮＧ１−ＮＧ４の出力信号が、トライステートインバータバッファ１０２−９９それぞれの制御ノードに与えられており、これらのＮＯＲゲートＮＧ１−ＮＧ４の出力信号に従ってトライステートインバータ９９−１０２の出力信号が活性化される。これにより、セット／リセットフリップフロップ１０６のセット入力Ｓに与えられる信号の遅延時間を調整することができる。
すなわち、テストビットｔｅｓｄｂｒｅｆｔ＜０：１＞を適当な論理レベルに設定することにより、図８に示す参照電流制御信号ＶＦＤＣｋＮおよびＶＦＤＣｊＮの基本信号である参照電流放電制御信号ｃｋｄｌｒｅｆｄｃの活性化タイミングを調整することができ、応じて、参照電流ｉｒｅｆの放電タイミングを調整することができる。
図２４は、図２３に示すセンスアンプ制御回路６０に対する入力信号（Ｙ系制御信号）を発生する部分の構成を概略的に示す図である。図２４において、Ｙ系制御信号発生部は、クロック信号ＣＫＭ（またはＣＬＫ）に同期して外部からのコマンドおよびアドレスＡＤを取込み、各種テストモード指示信号ｔｅｓｄｐｃ、ｔｅｓｄｓａ等を生成するテストモード制御回路１１０と、クロック信号ＣＫＭに同期して外部からのコマンドＣＭＤを取込み、リセット信号ｒｅｓｔｂｆｆｎ、ｒｅｓｔｂｃｎおよびＹアドレスラッチ指示信号ｃａｄｄｌｔを生成するリード活性制御回路１１２と、図示しないプリデコーダからのメモリマット列を特定するプリデコード信号ｙｐｒ１６とリード活性制御回路１１２からのＹアドレスラッチ指示信号ｃａｄｄｌｔとに従ってアドレスラッチ指示信号ＳＥＴＡＮ、ＳＥＴＤＮおよびＹＲＳＥＴＮを生成するアドレスラッチ制御回路１１４と、アドレスラッチ制御回路１１４からのＹアドレスラッチ指示信号ＹＲＳＥＴＮに従ってプリデコード信号ｙｐｒａをラッチし、かつこのラッチプリデコード信号の変化に従ってＹアドレス変化検出信号（読出動作開始指示信号）ｌｔｒｅｌを生成するラッチ回路４３と、プリデコード信号ｙｐｒ１６に従って選択マット指定信号ｓｅｌｂｏｏｔｋおよびｓｅｌｂｏｏｔｊを生成する選択マット検出回路１１６と、プリデコード信号ｙｐｒ１６に従ってＹ系回路の動作開始タイミング検出信号ｙａｂ１６を生成するＹ系動作開始検出回路１１８を含む。
Ｙ系回路は、Ｙデコーダ、センスアンプ回路、参照電流供給回路、および出力ラッチ回路等の列選択および内部データ読出に関連する回路を含む。
プリデコード信号ｙｐｒ１６は、例えば、図１に示すメモリブロックＭＢＡおよびＭＢＢのいずれが指定されたかを特定し、かつこの選択メモリブロックにおける上側メモリマット列および下側メモリマット列のいずれにおいてメモリセルデータを読出すかを指定する２ビット信号である（１つのメモリブロックが２つのメモリマット列を含む場合）。
ラッチ回路４３は、図１６に示すラッチ回路４３と同じであり、プリデコード信号をセット信号ＹＲＳＥＴＮに従ってセットして、サブビット線選択信号ｙｒａ＜０：７＞を生成し、かつこれらの信号の変化を検出して読出動作開始指示信号ｌｔｒｅｌを生成する。
選択マット検出回路１１６は、プリデコード信号ｙｐｒ１６に従って、上側メモリマット列および下側メモリマット列のいずれが選択されたかを指定する信号ｓｅｌｂｏｏｔｋおよびｓｅｌｂｏｏｔｊを生成する。この信号は、後に詳細に説明するように、出力ラッチ回路に含まれる出力バッファでの、相補信号からシングルエンド信号を生成する場合の信号の反転／非反転を制御する。
Ｙ系動作開始検出回路１１８は、このプリデコード信号ｙｐｒ１６の変化を検出して、Ｙ系動作開始タイミング信号ｙａｂ１６を生成する。
この選択マット検出回路１１６およびＹ系動作開始検出回路１１８は、図１６に示す遅延部４４内に含まれる。信号ｌｔｒｅｌも、また、図１６に示す遅延部４４において、アドレス変化検出回路により生成されてもよい。
リード活性制御回路１１２は、コマンドＣＭＤがデータ読出を示すとき（ライトイネーブル信号／ＷＥがＨレベルのとき）、クロック信号ＣＫＭの立上がりに応答して、リセット信号ｒｅｓｔｂｆｆｎおよびｒｅｓｔｃｎを活性状態のＬレベルに設定し、このリセット後、Ｙアドレスラッチ指示信号ｃａｄｄｌｔを生成する。
図２５は、図２４に示す回路の読出モード時の動作を示すタイミング図である。以下、図２５を参照して、図２４に示すＹ系制御信号発生部の通常の読出動作モード時の動作について説明する。
通常動作モード時において、コマンドＣＭＤとして、たとえば、ライトイネーブル信号／ＷＥがＨレベルに設定されるとデータ読出モードが指定される。クロック信号ＣＫＭの立上がりに応答してリード活性制御回路１１２が、所定期間リセット信号ｒｅｓｔｂｃｎおよびｒｅｓｔｂｆｆｎをＬレベルに設定する。これらのリセット信号ｒｅｓｔｂｃｎおよびｒｅｓｔｂｆｆｎの活性化に従って内部信号線（データバスおよびサブビット線）が初期状態にリセットされる。ここで、先の実施の形態１に示すようにセンスアンプ活性化信号ｓａｅの活性化後所定のタイミングで内部状態がリセットされ、これらのリセット信号ｒｅｓｔｂｃｎおよびｒｅｓｔｂｆｆｎに従って確実に、各リードサイクル開始時に内部状態が初期状態に設定される。
これらのリセット信号ｒｅｓｔｂｃｎおよびｒｅｓｔｂｆｆｎが非活性化されると、Ｙアドレスラッチ指示信号ｃａｄｄｌｔが所定期間Ｈレベルに設定される。
クロック信号ＣＫＭの立上がりに応答して内部アドレス信号が生成され、プリデコーダを介してプリデコード信号ｙｐｒ１６およびｙｐｒａが変化する。これらのプリデコード信号ｙｐｒ１６およびｙｐｒａが確定した後、Ｙアドレスラッチ指示信号ｃａｄｄｌｔの活性化に従ってアドレスラッチ制御回路１１４が、選択メモリブロックに対して、アドレスセット信号ＳＥＴＡＮ、ＳＥＴＤＮおよびＹＲＳＴＥＮを活性化する。Ｙアドレスセット信号ＹＲＳＴＥＮに従って、ラッチ回路４３がプリデコード信号ｙｐｒａをラッチし、このプリデコード信号ｙｐｒａの変化に従って、サブビット線の選択動作を規定する信号ｌｔｒｅｌが活性化される。
一方、Ｙアドレスラッチ指示信号ｃａｄｄｌｔの活性化に従って、図２３に示すセット／リセットフリップフロップ１０４がリセットされ、サブビット線放電タイミング信号ｃｋｄｌｄｃｎが活性化される。
一方、図２３に示すプリチャージ／センス制御信号発生回路８０が、信号ｌｔｒｅｌの活性化に従ってそれぞれ所定のタイミングで、センスアンプ活性化タイミング信号ｆｃｋｄｌｓａｅおよびサブビット線プリチャージ終了指示信号ｆｃｋｄｌｐｃｅｎｄを活性化する。Ｙアドレスラッチ指示信号ｃａｄｄｌｔの活性化に従って、セット／リセットフリップフロップ１０６がセットされ、応じて、参照電流制御信号ｃｋｄｌｒｅｆｄｃが活性化され、参照電流の供給が開始される。
信号ｌｔｒｅｌが、センスアンプ回路が活性化されてから後所定期間経過後に非活性化されると、プリチャージ／センス制御信号発生回路８０により、プリチャージ終了制御信号ｆｃｋｄｌｐｃｅｎｄが非活性化され、またセンスアンプ活性化制御信号ｆｃｋｄｌｓａｅが非活性化される。
一方、センスアンプ活性化制御信号ｆｃｋｄｌｓａｅの活性化に従って、図２３に示すセット／リセットフリップフロップ１０４および１０６がセットおよびリセットされ、信号ｃｋｄｌｄｃｎが非活性化され、また信号ｃｋｄｌｒｅｆｄｃが非活性化される。これにより、参照電流の共通ビット線への供給が停止され、またサブビット線におけるメモリセル電流の放電が停止する。
また、センスアンプ活性化制御信号ｆｃｋｄｌｓａｅの活性化に従って、Ｙアドレスラッチ回路がリセットされ、信号ｌｔｒｅｌが応じて非活性化され、この信号ｌｔｒｅｌの非活性化に従って、センスアンプ活性化制御信号ｆｃｋｄｌｓａｅおよびサブビット線プリチャージ終了制御信号ｆｃｋｄｌｐｃｅｎｄが非活性化される。
この図２５に示す動作タイミングにおいては、Ｙ系動作開始検出回路１１８からの信号ｙａｂ１６は用いられていない。これは、後に詳細に説明するように、信号ｙａｂ１６は、図２０に示す出力制御回路７において用いられ、出力バッファおよび出力ラッチの動作制御に用いられるためである。
図２６は、図２３に示すプリチャージ／センス制御信号発生回路８０の構成を概略的に示す図である。図２６において、プリチャージ／センス制御信号発生回路８０は、テスト信号ｔｅｓｄｂｄｍ＜１＞を受けるインバータ１２０と、インバータ１２０の出力信号とテスト信号ｔｅｓｄｂｄｍ＜０＞を受けるＮＡＮＤゲート１２１と、ＮＡＮＤゲート１２１の出力信号がＨレベルのときに活性化され、プリチャージテストタイミング信号ｔｅｓｄｐｃ＜０＞およびｔｅｓｄｐｃ＜１＞をデコードするデコード回路１２２と、ＮＡＮＤゲート１２１の出力信号がＨレベルのとき活性化され、センスアンプタイミングテスト信号ｔｅｓｔｒｓａ＜１＞およびｔｅｓｔｒｓａ＜０＞をデコードするデコード回路１２３と、プリチャージタイミングテスト信号ｔｅｓｔｒｐｃを受けるインバータ１２５と、インバータ１２５の出力信号ｎｍｇｐを受けて信号ｐｍｇｐを生成するインバータ１２６と、センスアンプ活性化タイミングテスト信号ｔｅｓｄｓａを受けるインバータ１２７と、インバータ１２７出力信号ｎｍｇｓを受けて信号ｐｍｇｓを生成するインバータ１２８を含む。
デコード回路１２２および１２３は、それぞれ２ビットデコーダであり、与えられた２ビットのテスト信号をデコードして、４ビットの制御信号を生成する。これらのデコード回路１２２および１２３により、プリチャージ活性化タイミング信号およびセンスアンプ活性化タイミング信号の活性化タイミングが変更される。
プリチャージ／センス制御信号発生回路８０は、さらに、入力ノードｉｎに与えられる信号ｌｔｒｅｌをそれぞれ遅延する遅延回路ＤＬＡ０−ＤＬＡ２およびＤＬＢ０およびＤＬＢ１と、遅延回路ＤＬＡ２の出力信号をさらに遅延する遅延回路ＤＬＣ０と、遅延回路ＤＬＢ０およびＤＬＢ１の出力信号をそれぞれ反転するインバータ１２７および１２９と、インバータ１２７の出力信号をバッファ処理して信号ｃｋｄｌｐｃｅｎｄｎを生成するバッファ回路１２８と、活性化時、インバータ１２７の出力信号を反転するトライステートインバータ１３１と、活性化時遅延回路ＤＬＡ１の出力信号を反転するトライステートインバータ１３２と、活性化時、インバータ１２９の出力信号を反転するトライステートインバータ１３３と、活性化時、遅延回路ＤＬＡ２の出力信号を反転するトライステートインバータ１３５と、活性化時、遅延回路ＤＬＣ０出力信号を反転するトライステートインバータ１３５を含む。
これらのトライステートインバータ１３１−１３５の出力部は共通に結合される。トライステートインバータ１３１−１３４は、デコード回路１２２の出力信号に従って選択的に活性化され、トライステートインバータ１３５は、インバータ１２４の出力信号ｐｍｇａがＨレベルのときに活性化される。
遅延回路ＤＬＡ０−ＤＬＡ２と遅延回路ＤＬＢ０，ＤＬＢ１は、交互に配列される。遅延回路ＤＬＡ０−ＤＬＡ２の遅延量は、ＮＡＮＤゲート１２１およびインバータ１２４の出力信号ｎｍｇａおよびｐｍｇａに従って設定され、遅延回路ＤＬＢ０およびＤＬＢ１の出力信号はインバータ１２５および１２６の出力信号ｎｍｇｐおよびｐｍｇｐに従って設定される。これらの遅延回路ＤＬＡ０−ＤＬＡ２およびＤＬＢ０，ＤＬＢ１は、基準電圧ｄｌｙｐｍｇおよびｄｌｙｎｍｇにより駆動電流量が調整される電流制限型遅延回路である。これらの基準電圧ｄｌｙｐｍｇおよびｄｌｙｎｍｇは、基準電圧であり、その電圧レベルを一定に維持するため、シールド配線を用いて伝達される。
また、信号ｎｍｇａおよびｐｍｇａを伝達する信号線の寄生容量は十分小さくされる。これにより、遅延回路ＤＬＡ０−ＤＬＡ２の出力に設けられる負荷容量に対する影響を低減して、正確な遅延時間を設定する。
プリチャージ／センス制御信号発生回路８０は、さらに、テストモード指示信号ＭＴＥＳＴを受けるインバータ１２６と、インバータ１２６の出力信号とトライステートインバータ１３１−１３５のいずれかの出力信号とを受けてプリチャージ終了制御信号ｆｃｋｄｌｐｃｅｎｄを生成するＡＮＤ回路１３６と、インバータ１２６の出力信号を受けるインバータ１３７と、遅延回路ＤＬＣ０の出力信号とインバータ１３７の出力信号とを受けるＮＯＲゲート１３８と、トライステートインバータ１３１−１３５のいずれかの出力信号を遅延する遅延回路ＤＬＡ３−ＤＬＡ６およびＤＬＢ２−ＤＬＢ４と、遅延回路ＤＬＡ６の出力信号をそれぞれ遅延する遅延回路ＤＬＣ１およびＤＬＣ２とを含む。
遅延回路ＤＬＡ３−ＤＬＡ６と遅延回路ＤＬＢ２−ＤＬＢ４は、交互に配置され、基準電圧ｄｌｙｐｍｇおよびｄｌｙｎｍｇに従ってこの駆動電流量が調整される。また、遅延回路ＤＬＡ３−ＤＬＡ６は、信号ｎｍｇａおよびｐｍｇａによりその出力負荷が調整され、また、遅延回路ＤＬＢ２−ＤＬＢ４は、各々、信号ｎｍｇｓおよびｐｍｇｓにより、その出力負荷が調整される。
プリチャージ／センス制御信号活性回路８０は、さらに、遅延回路ＤＬＢ３の出力信号を受けるインバータ１３９と、遅延回路ＤＬＢ４の出力信号を受けるインバータ１４０と、活性化時、インバータ１３９の出力信号を反転するトライステートインバータ１４１と、活性化時、遅延回路ＤＬＡ５の出力信号を反転するトライステートインバータ１４２と、活性化時、インバータ１４０の出力信号を反転するトライステートインバータ１４３と、活性化時、遅延回路ＤＬＡ６の出力信号を反転するインバータ１４４と、活性化時、遅延回路ＤＬＣ２の出力信号を反転するトライステートインバータ１４５と、ＮＯＲゲート１３８の出力信号とトライステートインバータ１４１−１４５のいずれかの出力信号とを受けてセンスアンプ活性化制御信号ｆｃｋｄｌｓａｅを生成するＡＮＤ回路１４６を含む。
トライステートインバータ１４１−１４４は、デコード回路１２３の出力信号に従って選択的に活性化され、トライステートインバータ１４５は、インバータ１２４の出力信号ｐｍｇａの活性化時活性化される。
図２７は、図２６に示す遅延回路ＤＬＡ０−ＤＬＡ６の構成の一例を示す図である。図２７において、１つの遅延回路ＤＬＡを代表的に示す。
図２７において、遅延回路ＤＬＡ（ＤＬＡ０−ＤＬＡ６）は、電源ノードとノード１５０の間に並列に接続され、それぞれのゲートに基準電圧ｄｌｙｐｍｇを受けるＰチャネルＭＯＳトランジスタＰＴＡ０−ＰＴＡ３と、電源ノードとノード１５０を短絡する短絡配線ＳＲＴと、ノード１５０と出力ノード１５２の間に接続されかつそのゲートが入力ノードＩＮに接続されるＰチャネルＭＯＳトランジスタＰＴＡ４と、ノード１５１および出力ノード１５２との間に接続されかつそのゲートが入力ノードＩＮに接続されるＮチャネルＭＯＳトランジスタＮＴＡ２と、ノード１５１と接地ノードの間に接続されかつそのゲートに基準電圧ｄｌｙｎｍｇを受けるＮチャネルＭＯＳトランジスタＮＴＡ０およびＮＴＡ１と、ノード１５３にそれぞれのゲートが接続されかつソースおよびドレインが接地ノードに結合されるＮチャネルＭＯＳトランジスタで構成されるＭＯＳキャパシタＣＱＡ０−ＣＱＡ５と、ノード１５４にそれぞれのゲートが接続されかつそのそれぞれのソースおよびドレインが接地ノードに接続されるＮチャネルＭＯＳトランジスタで構成されるＭＯＳキャパシタＣＱＡ６−ＣＱＡ８と、制御信号ｐｍｇａに従ってノード１５３を出力ノード１５２に結合するＰチャネルＭＯＳトランジスタＰＴＡ５と、制御信号ｎｍｇａに従ってノード１５４を出力ノード１５２に結合するＮチャネルＭＯＳトランジスタＮＴＡ３を含む。
ＭＯＳキャパシタＤＱＡ１−ＤＱＡ３は、それぞれゲート、ソースおよびドレインが接地ノードに結合されるＭＯＳトランジスタで構成される。これらのＭＯＳキャパシタＤＱＡ１−ＤＱＡ３は、レイアウトの規則性を維持するために形成されており、出力ノード１５２に対する負荷としては機能せず、単にダミーキャパシタとして配置される。
この遅延回路ＤＬＡにおいては、基準電圧ｄｌｙｐｍｇおよびｄｌｙｎｍｇに従ってＭＯＳトランジスタＰＴＡ０−ＰＴＡ３およびＮＴＡ０，ＮＴＡ１が駆動する電流量が規定される。したがって、入力ノードＩＮに与えられる信号に従ってＭＯＳトランジスタＰＴＡ４およびＮＴＡ２はが出力ノード１５２を駆動する能力は、これらのＭＯＳトランジスタＰＴＡ０−ＰＴＡ３およびＮＴＡ０およびＮＴＡ１により制限され、出力変化速度が調整されて遅延回路として機能する。短絡配線ＳＲＴは、その配線幅により駆動電流量が調整される。
ＭＯＳトランジスタＰＴＡ５およびＮＴＡ３は、導通時に、ＭＯＳキャパシタＣＱＡ０−ＣＱＡ５およびＣＱＡ６−ＣＱＡ８を出力ノード１５２に結合する。これらの制御信号ｐｍｇａおよびｎｍｇａは、相補信号であり（図２６参照）、出力ノード１５２の電圧レベル変化時、これらのＭＯＳキャパシタＣＱＡ０−ＣＱＡ８が出力ノード１５２に対する容量負荷として機能し、出力ノード１５２からの出力信号ＯＵＴの変化速度を遅くする。
この遅延回路ＤＬＡにおいて、ＰチャネルＭＯＳトランジスタに対し、電流供給トランジスタＰＴＡ０−ＰＴＡ３が、ＮチャネルＭＯＳトランジスタＮＴＡ２に対する電流供給用ＭＯＳトランジスタＮＴＡ０およびＮＴＡ１よりも多く設けられる。これは、ＰチャネルＭＯＳトランジスタの電流駆動力はＮチャネルＭＯＳトランジスタよりも小さいため（サイズが同じ場合）、これらのその電流駆動力の差を調整するために、ＰチャネルＭＯＳトランジスタＰＴＡ４の駆動電流量が多くされ、立上がりおよび立下がり速度を調整する（等しくする）。
図２８は、図２６に示す遅延回路ＤＬＢ（ＤＬＢ０−ＤＬＢ４）の構成を概略的に示す図である。遅延回路ＤＢＬ０−ＤＬＢ４は同一構成を有するため、図２８においては１つの遅延回路ＤＬＢを代表的に示す。図２８において、遅延回路ＤＬＢは、電源ノードとノード１５５の間に並列に接続されかつそれぞれのゲートに基準電圧ｄｌｙｐｍｇを受けるＰチャネルＭＯＳトランジスタＰＴＢ０−ＰＴＢ３と、ノード１５５と出力ノード１５７の間に接続されかつそのゲートが入力ノードＩＮに接続されるＰチャネルＭＯＳトランジスタＰＴＢ４と、ノード１５６と接地ノードとの間に接続されかつそれぞれのゲートに基準電圧ｄｌｙｎｍｇを受けるＮチャネルＭＯＳトランジスタＮＴＢ０およびＮＴＢ１と、出力ノード１５７とノード１５６の間に接続されかつそのゲートが入力ノードＩＮに接続されるＮチャネルＭＯＳトランジスタＮＴＢ２と、ノード１５８にゲートが接続されかつソースおよびドレインノードが接地ノードに接続されるＮチャネルＭＯＳトランジスタで構成されるＭＯＳキャパシタＣＱＢ０と、制御信号ｐｍｇ（ｐｍｇｐまたはｐｍｇｓ）に従ってノード１５８を出力ノード１５７に電気的に結合するＰチャネルＭＯＳトランジスタＰＴＢ５と、ゲートがノード１５９に接続されかつそのソースおよびドレインが接地ノードに接続されるＮチャネルＭＯＳトランジスタで構成されるＭＯＳキャパシタＣＱＢ１と、制御信号ｎｍｇ（ｎｍｇｐまたはｎｍｇｓ）に従ってノード１５９を出力ノード１５７に結合するＮチャネルＭＯＳトランジスタＮＴＢ３を含む。
ＭＯＳキャパシタＣＱＢ０と並列して配置されるＮチャネルＭＯＳトランジスタで構成されるＭＯＳキャパシタＢＱＢ０−ＢＱＢ４は、おのおの、ゲート、ソースおよびドレインが接地ノードに結合されてダミーキャパシタとして配置される。同様、ＭＯＳキャパシタＣＱＢ１と並行して配置されるＭＯＳキャパシタＢＱＢ５−ＢＱＢ９は、ゲート、ドレインおよびソースを接地ノードに結合され、ダミーキャパシタとして配置される。これらのダミーキャパシタＢＱＢ０−ＢＱＢ９は、単に遅延回路のレイアウトの規則性を維持するために配置されている。ＭＯＳキャパシタＣＱＢ０およびＣＱＢ１は、図２７に示す遅延回路ＤＬＡのＭＯＳキャパシタＣＱＡ０−ＣＱＡ５、ＣＱＡ６−ＣＱＡ８よりもサイズが小さく、その容量値は小さくされる。
この図２８に示す遅延回路ＤＬＢにおいても、基準電圧ｄｌｙｐｍｇおよびｄｌｙｎｍｇに従って出力ノード１５７の駆動電流量が調整され、その遅延時間が設定される。ＭＯＳキャパシタＣＱＢ０およびＣＱＢ１は、ＭＯＳトランジスタＰＴＢ５およびＮＴＢ３の導通時出力ノード１５７に結合され、出力ノード１５７の電圧変化時キャパシタとして機能する。したがって、これらのＭＯＳキャパシタＣＱＢ０およびＣＱＢ１により、出力信号ＯＵＴの変化速度が遅延される。
なお、図２７および図２８に示す遅延回路ＤＬＡおよびＤＬＢにおいて、設計上の問題として、出力ノード１５２および１５７の寄生容量はできるだけ小さくされ、また電流駆動用のＭＯＳトランジスタＰＴＡ４、ＰＴＢ４、ＮＴＡ２およびＮＴＢ２のソースノードの寄生容量は十分小さくされ、不必要な遅延要因を排除して、設計値に近い遅延時間を与えるようにされる。
遅延回路ＤＬＣ０−ＤＬＣ２は、駆動電流量が調整された遅延素子であり、信号の論理反転は行なわない。
再び図２６に戻って、テストモード指示信号ＭＴＥＳＴがＨレベルのときには、センス／プリチャージ制御信号発生回路８０へ与えられる反転テストモード指示信号ＭＴＥＳＴＮは、Ｌレベルであり、ＡＮＤ回路１３６の出力信号ｆｃｋｄｌｐｃｅｎｄがＬレベルである。また、インバータ１３７の出力信号がＨレベルとなるため、ＮＯＲゲート１３８の出力信号がＬレベルとなり、ＡＮＤ回路１４６からの信号ｆｃｋｄｌｓａｅはＬレベルである。したがって、このテストモード指示信号ＭＴＥＳＴの活性化時、デコーダおよびアドレスラッチ回路のリセットは行なわれず、またサブビット線に対するプリチャージも行なわれず、内部読出は停止される。
図２９は、通常の読出モード時におけるプリチャージ／センス制御信号発生回路８０の等価的構成を概略的に示す図である。図２９において、このプリチャージ／センス制御信号発生回路８０は、通常読出モード時、入力信号ｌｔｒｅｌを所定時間遅延する第１遅延回路１５０と、第１遅延回路１５０の出力信号に従って、プリチャージ制御タイミング信号ｆｃｋｄｌｐｃｅｎｄを生成するＡＮＤ回路１３６と、第１遅延回路１５０の出力信号をさらに遅延する第２遅延回路１５１と、第１遅延回路１５０の出力信号と第２遅延回路１５１の出力信号とに従って信号ｆｃｋｄｌｓａｅを生成するＡＮＤ回路１４６を含む。第１遅延回路１５０の中段の遅延段から、信号ｃｌｋｄｌｐｃｅｎｄｎが生成される。
第１遅延回路１５０は遅延段ＤＬＡ０−ＤＬＣ０で構成され、第２遅延回路１５１は、遅延段ＤＬＡ２−ＤＬＣ２で構成される。
図３０は、図２９に示すプリチャージ／センス制御信号発生回路８０の動作を示すタイミング図である。以下、図３０を参照して、この図２９に示すプリチャージ／センス制御信号発生回路８０の通常のデータ読出時の動作について説明する。
図３０において、内部読出動作開始指示信号ｌｔｒｅｌがＨレベルとなると、所定時間経過後に第１遅延回路１５０の中間段からの信号ｃｌｋｄｌｐｃｅｎｄｎがＬレベルに立下がる。図２３に示すように、この信号ｃｌｋｄｌｐｃｅｎｄｎまたはＹアドレスラッチ指示信号ｃａｄｄｌのいずれかにより、参照電流放電タイミングを規定する。
第１遅延回路１５０の有する遅延時間が経過した後、ＡＮＤ回路１３６の出力信号ｆｃｋｄｌｐｃｅｎｄがＨレベルとなり、第２遅延回路１５１の有する遅延時間が経過すると、ＡＮＤ回路１４６からの信号ｆｃｋｄｌｓａｅがＨレベルに立上がる。
このＡＮＤ回路１４６の出力信号ｆｃｋｄｌｓａｅがＨレベルに立上がると、先の実施の形態１において示すように、デコーダおよびアドレスラッチ回路のリセットが行なわれ、信号ｌｔｒｅｌがＬレベルの非活性状態となる。応じて、信号ｃｌｋｄｌｐｃｅｎｄｎがＨレベルの非活性状態となり、またＡＮＤ回路１３６および１４６の出力信号ｆｃｋｄｌｐｃｅｎｄおよびｆｃｋｄｌｓａｅがそれぞれＬレベルとなる。
タイミングテスト時においては、テストモード指示信号ＭＴＥＳＴがＬレベルに設定され、応じて、信号ＭＴＥＳＴＮがＨレベルとなる。この状態で、テストビットｔｅｓｄｂｄｍ＜０：１＞を、（１，０）に設定する。応じて、ＮＡＮＤゲート１２１の出力信号がＬレベルとなり、制御信号ｐｍｇａおよびｎｍｇａが、それぞれ、ＨレベルおよびＬレベルとなり、遅延段ＤＬＡ０−ＤＬＡ６の出力負荷が、それぞれの出力ノードから分離され、遅延時間が短くされる。一方、トライステートインバータバッファ１３５および１４５が、制御信号ｐｍｇａに従って活性化される。デコード回路１２２および１２３が非活性状態であり、テストタイミング指示信号ｔｅｓｔｒｐｃおよびｔｅｓｄｂｓａをＬレベルに設定することにより、遅延段ＤＬＢ０−ＤＬＢ１および遅延段ＤＬＢ２−ＤＬＢ４に対する出力負荷制御信号ｎｍｇｐ、ｐｍｇｐおよびｎｍｇｓ、ｐｍｇｓを活性化することができ、応じて、第１遅延回路１５０および第２遅延回路１５１の遅延時間を長くすることができる。
テストビットｔｅｄｄｂｄｍ＜０：１＞が、上述の状態以外のときには、ＮＡＮＤゲート１２１の出力信号がＨレベルとなり、応じて制御信号ｐｍｇａおよびｎｍｇａが、それぞれ、ＬレベルおよびＨレベルとなり、トライステートインバータバッファ１３５および１４５が出力ハイインピーダンス状態に設定される。また、遅延段ＤＬＡ０−ＤＬＡ６の出力負荷が有効となる。デコード回路１２２および１２３がイネーブルされ、デコード回路１２２および１２３において、テストビットｔｅｓｄｐｃ＜０：１＞およびｔｅｓｄｓａ＜０：１＞に従ってトライステートインバータ選択信号を生成することにより、プリチャージ終了活性化制御信号ｆｃｋｄｌｐｃｅｎｄおよびセンスアンプ活性制御信号ｆｃｋｄｌｓａｅの活性化タイミングを調整してテストすることができる。
この第１遅延回路１５０および第２遅延回路１５１それぞれの遅延時間を、テスト結果に基づいて的確な時間に設定することにより、正確に、図９に示す読出動作時のタイミングを決定することができる。
図３１は、図１６に示すＹデコーダ１３の構成をより詳細に示す図である。この図３１に示すＹデコーダは、図２０に示すセンスアンプ制御回路６０Ａまたは６０Ｂの出力信号に従って対応のメモリブロックに対するＹ系の制御信号を生成する。
図３１において、Ｙデコーダ１３は、テスト制御信号ｔｅｓｄｂｄｍ＜１＞およびｔｅｓｄｂｄｍ＜０＞を受けるＮＡＮＤゲート１６１と、ＮＡＮＤゲート１６１の出力信号を受けるインバータ１６２と、インバータ１６２の出力信号とテストモード指示信号ＭＴＥＳＴを受けるＮＯＲゲート１６３と、テストモード指示信号ＭＴＥＳＴとＮＡＮＤゲート１６１の出力信号を受けるＭＯＳゲート１６４と、ＮＯＲゲート１６３の出力信号とセンスアンプ活性化制御信号（リセット信号）ｃｋｄｌｓａｅを受けるＡＮＤゲート１２５と、ＮＯＲゲート１６４の出力信号とセンスアンプ活性化信号ｓａｅとを受けるＡＮＤゲート１６６と、ＡＮＤゲート１２５および１６６の出力信号を受けるＮＯＲゲート１６７と、内部読出開始指示信号ｌｔｙｒｅｌを受けるインバータ１６８と、各々がＮＯＲゲート１６７の出力信号とインバータ１６８の出力信号とを受けてリセット信号ＲＳＴ＜２＞−ＲＳＴ＜０＞を生成するＯＲ回路ＯＧ０−ＯＧ２と、読出モード指示信号ＭＤＳＡを受けるインバータ１６９と、メモリマット列特定プリデコード信号ｌｔａ１６＜０：１＞と内部読出開始指示信号ｌｔｙｒｅｌと読出モード指示信号ＭＤＳＡを受けるＮＡＮＤゲート１７０と、ＮＡＮＤゲート１７０の出力信号とインバータ１６８の出力信号を受けるＮＯＲゲート１７２と、メモリマット列特定プリデコード信号ｌｔａ１６＜０：１＞と内部読出開始指示信号ｌｔｙｒｅｌと読出モード指示信号ＭＤＳＡを受けるＮＡＮＤゲート１７４と、ＮＡＮＤゲート１７４の出力信号とインバータ１６８の出力信号を受けるＮＯＲゲート１７６と、ラッチプリデコード信号ｌｔｙ＜４：７＞を内部読出開始指示信号ｌｔｙｒｅｌとＯＲゲートＯＧ０の出力信号とを受け、イネーブル時、受けたラッチプリデコード信号ｌｔｙｒａ＜４：７＞に従ってサブビット線選択信号ｙｒａｊｎ＜４：７＞を生成するサブビット線選択信号発生回路１８２ａｊと、ラッチプリデコード信号ｌｔｙｒａ＜０：３＞と内部読出開始指示信号ｌｔｙｒｅｌとＯＲゲートＯＧ２の出力信号とを受けて、サブビット線選択信号ｙｒａｊｎ＜０：３＞を生成するサブビット線選択信号発生回路１８２ａｊｌと、参照電流放電制御信号ｃｋｄｌｒｅｆｄｃとＮＯＲゲート１７２の出力信号とを受けて、参照電流放電制御信号ｒｅｆｄｃｊｎを生成する参照電流制御信号発生回路１８４ｊと、電源電圧ｖｄｄとセンスアンプ活性化制御信号ｃｋｄｌｓａｅとを受けてセンスアンプ活性化信号ｓａｅを生成するセンスアンプ活性化信号発生回路１８６と、信号ｌｔｙｒｅｌとビット線プリチャージ終了制御信号ｃｋｄｌｐｃｅｎｄとを受けてプリチャージ終了信号ｐｃｅｎｄを生成するプリチャージ制御信号発生回路１８６と、ラッチプリデコード信号ｌｔｙｒｅ＜０：３＞と信号ｌｔｙｒｅｌとＯＲゲートＯＧ１の出力信号を受けて共通ビット線選択信号ｙｒｂｌ＜０：３＞を生成する共通ビット線選択信号発生回路１８８と、参照電流放電タイミング制御信号ｃｋｄｌｒｅｆｄｃとＮＯＲゲート１７６の出力信号に従って参照電流制御信号ｒｅｆｄｃｋｍを生成する参照電流制御信号発生回路１８４ｋと、ラッチプリデコード信号ｌｔｙｒａ＜４：７＞と信号ｌｔｙｒｅｌとＯＲゲートＯＧ１の出力信号に従ってサブビット線選択信号ｙｒａｋｎ＜４：７＞を生成するサブビット線選択信号発生回路１８２ａｋｈと、ラッチプリデコード信号ｌｔｙｒａ＜０：３＞とＯＲゲートＯＧ０の出力信号と信号ｌｔｙｒｅｌとを受けてサブビット線選択信号ｙｒａｋｎ＜０：３＞を生成するサブビット線選択信号発生回路１８２ｂｋｌと、インバータ１７８の出力信号と信号ｌｔｙｒｅｌと放電タイミング制御信号ｃｋｄｌｄｃを受けてサブビット線放電制御信号ｂｉｔｌｏｗｋｎを生成するサブビット線放電制御回路１８０ｋと、インバータ１６９の出力信号と信号ｌｔｙｒｅｌの出力信号とサブビット線放電制御信号ｃｋｄｌｄｃとを受けてサブビット線放電制御信号ｂｉｔｌｏｗｊｎを生成するサブビット線放電制御回路１８０ｊを含む。
サブビット線放電制御信号ｂｉｔｌｏｗｊｎは、メモリマットＭＭｊの選択サブビット線を接地電圧レベルに放電する制御信号である。サブビット線放電制御回路１８０ｊは、放電制御信号ｃｋｄｌｄｃと信号ｌｔｙｒｅｌとを受けるＡＮＤゲートＧＧ１と、ＡＮＤゲートＧＧ１の出力信号とインバータ１６９の出力信号とを受けるＮＯＲゲートＧＧ２と、ＮＯＲゲートＧＧ２の出力信号を受けてサブビット線放電制御信号ｂｉｔｌｏｗｊｎを生成する２段の縦続接続されるインバータＶＧ１およびＶＧ２を含む。
サブビット線放電制御回路１８０ｋは、サブビット線放電制御回路１８０ｊと同一構成を有する。インバータ１６９および１７８が、ともの読出モード指示信号ＭＤＳＡを反転しており、従って、サブビット線放電制御信号ｂｉｔｌｏｗｊｎおよびｂｉｔｌｏｗｋｎは、同じタイミングで活性／非活性化される。
サブビット線選択信号発生回路１８２ａｊｈ、１８２ａｊｌ、１８２ａｋｈおよび１８２ｂｋｌは同一構成を有し、図３１においては、サブビット線選択信号発生回路１８２ａｊｈの１ビットのサブビット線選択信号の発生する部分の構成を示す。
サブビット線選択信号発生回路１８２ａｊｈは、ラッチプリデコード信号ｌｔｙｒａ＜ａ＞と信号ｌｔｙｒｅｌとＯＲゲートＯＧ２の出力信号とを受けるＮＡＮＤゲートＧＧ３と、ＮＡＮＤゲートＧＧ３の出力信号を受ける２段の縦続接続されるインバータＶＧ３およびＶＧ４を含む。このプリデコード信号ｌｔｙｒａ＜４：７＞の各ビットそれぞれに対応して、選択信号発生回路１９０ａ−１９０ｄが設けられる。これらの選択信号発生回路１９０ａ−１９０ｄが同一構成を有し、図３１においては、選択信号発生回路１９０ａの構成を代表的に示す
選択信号発生回路１９０ａは、内部読出動作開始指示信号ｌｔｒｅｌとラッチプリデコード信号ｌｔｙｒａ＜７＞とリセット信号ＲＳＴ＜２＞とを受けるＮＡＮＤゲートＧＧ３と、ＮＡＮＤゲートＧＧ３の出力信号を受けてビットｙｒａｊｎ＜７＞を生成する２段の縦続接続されるインバータＶＧ３およびＶＧ４を含む。
このサブビット線選択信号発生回路１８２ａｊｈおよび１８２ａｊｌにより、メモリマットＭＭｊに対するサブビット線選択信号ｙｒａｊｎ＜０：７＞が生成される。
参照電流制御信号発生回路１８４ｊおよび１８４ｋは同一構成を有し、図３１においては、参照電流制御信号発生回路１８４ａの構成を代表的に示す。この参照電流制御信号発生回路１８４ｊは、ＮＯＲゲート１７２の出力信号と参照電流放電制御信号ｃｋｄｌｒｅｆｄｃとを受けるＮＡＮＤゲートＧＧ４と、ＮＡＮＤゲートＧＧ４の出力信号を受けて参照電流制御信号ｒｅｆｄｃｊｎを生成する２段の縦続接続されるインバータＶＧ５およびＶＧ６を含む。この参照電流制御信号ｒｅｆｄｃｊｎは、図８に示す制御信号ＶＦＤＣｊＮに対応する。ＮＡＮＤゲート１７０にはメモリマットＭＭｋを指定するラッチプリデコード信号ｌｔａ１６＜０＞が与えられ、ＮＡＮＤゲート１７４には、メモリマット、ＭＭｊを指定するラッチプリデコード信号ｌｔａ１６＜１＞が与えられる。従って、メモリマットＭＭｋの選択時に参照電流放電制御信号ｃｋｄｌｄｃに従って、参照電流制御信号ｒｅｆｄｃｊｎがＬレベルとなり、参照電流がメモリマットＭＭｊにより駆動される。
センスアンプ活性化信号発生回路１８６は、電源電圧ｖｄｄとセンスアンプ活性化制御信号（リセットタイミング信号）ｃｋｄｌｓａｅとを受けるＮＡＮＤゲートＧＧ５と、ＮＡＮＤゲートＧＧ５の出力信号を受ける３段の縦続接続されるインバータＶＧ７−ＶＧ９を含む。インバータＶＧ９からセンスアンプ活性化信号ｓａｅが出力される。
このセンスアンプ活性化信号発生回路１８６は、実質的にバッファ回路であり、センスアンプ活性化タイミング制御信号ｃｋｄｌｓａｅに従ってセンスアンプ活性化信号ｓａｅを生成する。
プリチャージ終了制御信号発生回路１８６は、信号ｌｔｙｒｅｌとプリチャージ終了活性化信号ｃｋｄｌｐｃｅｎｄとを受けるＮＡＮＤゲートＧＧ６と、ＮＡＮＤゲートＧＧ６の出力信号を受ける３段の縦続接続されるインバータＶＧ１０−ＶＧ１２を含む。その最終段のインバータＶＧ１２から、プリチャージ終了指示信号ｐｃｅｎｄが出力される。
この図３１に示すＹデコーダ１３の構成において、テストモード指示信号ＭＴＥＳＴがＨレベルのときには、ＮＯＲゲート１６３および１６４の出力信号がＬレベルであり、ＮＯＲゲート１６７の出力信号がＨレベルとなり、ＯＲ回路ＯＧ０−ＯＧ２の出力信号ＲＳＴ＜０＞−ＲＳＴ＜２＞がすべてＨレベルとなる。したがって、サブビット線選択信号発生回路１８２ａｊｈ、１８２ａｊｌ、１８２ａｋｈおよび１８２ｂｋｌのセンスアンプ活性化タイミングに応じたリセット動作は禁止される。この場合、図２６に示すように、テストモード指示信号ＭＴＥＳＴの反転信号ＭＴＥＳＴＮがＬレベルであり、制御信号ｆｃｋｄｌｐｃｅｎｄおよびｆｃｋｄｌｓａｅが、Ｌレベルに固定され、内部データの読出は行われない。
テストモード指示信号ＭＴＥＳＴがＬレベルのとき、テストモード指定信号ｔｅｓｄｂｄｍ＜１＞およびｔｅｓｄｂｄｍ＜０＞がともにＨレベルに設定された場合には、ＮＡＮＤゲート１６１の出力信号がＬレベルとなり、インバータ１６２の出力信号がＨレベルとなる。したがってこの場合には、ＮＯＲゲート１６４の出力信号がＨレベルとなり、センスアンプ活性化信号ｓａｅに従ってＮＯＲゲート１６７の出力信号がＬレベルとなる。インバータ１６８の出力信号がＬレベルであるため、これらのＯＲ回路ＯＧ０−ＯＧ２の出力信号ＲＳＴ＜０：２＞が応じてＬレベルとなり、サブビット線選択信号発生回路１８２ａｊｈ、１８２ａｊｌ、１８２ａｋｈおよび１８２ｂｋｌがリセットされ、サブビット線選択信号ｙｒａｊｎ＜０：７＞、ｙｒａｋｎ＜０：７＞およびビット線選択信号ｙｒｂｎ＜０：３＞がすべて初期状態に復帰する。
一方、ＮＡＮＤゲート１６１の出力信号がＨレベルのときには、ＮＯＲゲート１６３の出力信号がＨレベルとなり、センスアンプ活性化タイミング制御信号ｃｋｄｌｓａｅに従ってＮＯＲゲート１６７の出力信号がＬレベルとなる。したがって、この場合には、このセンスアンプ活性化タイミング制御信号ｃｋｄｌｓａｅに従って、サブビット線選択信号ｙｒａｊｎ＜０：７＞およびｙｒａｋｎ＜０：７＞および共通ビット線選択信号ｙｒｂｎ＜０：３＞がリセットされる。
従って、図２６に示すプリチャージ／センス制御回路８０の構成においてセンスアンプ活性化およびサブビット線プリチャージのタイミングを調整する場合、調整されたセンスアンプ活性化タイミングに応じてＹ系回路のリセットを行うことができる。
通常動作モード時においては、ＮＯＲゲート１６３および１６４の出力信号はともにＮＯＲゲート１６３および１６４の一方の出力信号がＨレベルとなり、センスアンプ活性化信号ｓａｅまたはセンスアンプ活性化タイミング制御信号ｃｋｄｌｓａｅに従ってサブビット線および共通ビット線の選択動作がリセットされる（実施の形態１においては、センスアンプ活性化タイミング制御信号ｃｋｄｌｓａｅに従ってＹデコーダのリセットが行なわれる）。
この通常動作モード時においては、データ読出時、読出モード指示信号ＭＤＳＡがＨレベルとなり、インバータ１６９の出力信号はＬレベルである。したがって、この読出動作開始タイミング制御信号ｌｔｙｒｅｌの活性化に従って、ビット線放電制御信号ｂｉｔｌｏｗｊｎおよびｂｉｔｌｏｗｋｎが、ビット線放電制御信号ｃｋｄｌｄｃに従ってＬレベルとなり、サブビット線の放電が停止される。
図２６に見られるように、読出動作モード時においては、テストモード指示信号ＭＴＥＳＴがＬレベルであり（信号ＭＴＥＳＴＮがＨレベル）、内部読出開始指示信号ｌｔｒｅｌに基づいて信号ｃｋｄｌｐｃｅｎｄおよびｃｋｄｌｓａｅが生成される。
通常読出モード時、信号ｌｔｙｒｅｌおよびＭＤＳＡがともにＨレベルとなると、ＮＡＮＤゲート１７０および１７４イネーブルされ、ラッチプリデコード信号ｌｔａ１６＜０：１＞に従って、メモリマット列の指定が行なわれる。図３１においては、ＮＡＮＤゲート１７０においては、ラッチプリデコード信号ｌｔａ１６＜０＞が与えられ、ＮＡＮＤゲート１７４には、ラッチプリデコード信号ｌｔａ１６＜１＞が与えられる状態が一例として示される。選択メモリブロックにおいて、非選択メモリマット列に対するＮＡＮＤゲート１７０または１７４の出力信号がＬレベルとなる。
データ読出時、信号ｌｔｙｒｅｌがＨレベルであり、インバータ１６８の出力信号が応じてＬレベルとなり、ＮＯＲゲート１７２および１７６が、インバータとして機能する。したがって、この参照電流制御信号発生回路１８４ｊおよび１８４ｋにおいては、対応のメモリマットが選択メモリセルを含まない場合には、参照電流制御信号ｒｅｆｄｃｊｎまたはｒｅｆｄｃｋｎを、それぞれ参照電流放電タイミング制御信号ｃｋｄｌｒｅｆｄｃに従ってＬレベルに駆動する。これにより、先のテスト動作時と同様に参照メモリマットに対して参照電流駆動源が接続される。
サブビット線選択信号発生回路１８２ａｊｈ、１８２ａｊｌ、１８２ａｋｈおよび１８２ｂｋｌは、信号ｌｔｙｒｅｌがＨレベルでありかつＯＲ回路ＯＧ０−ＯＧ２の出力信号（リセット信号ＲＳＴ）がＨレベルのときに、それぞれ与えられたラッチプリデコード信号ｌｔｙｒａ＜０：７＞およびｌｔｙｒｂ＜０：３＞に従ってサブビット線選択信号ｙｒａｊｎ＜０：７＞およびｙｒａｋｎ＜０：７＞および共通ビット線選択信号ｙｒｂｎ＜０：３＞を生成する。
プリチャージ制御信号発生回路１８６は、信号ｌｔｙｒｅｌがＨレベルでありかつプリチャージ終了タイミング制御信号ｃｋｄｌｐｃｅｎｄがＨレベルとなると、プリチャージ終了信号ｐｃｅｎｄをＨレベルに駆動し、信号ｌｔｙｒｅｌおよびｃｋｄｌｐｃｅｎｄの一方がＬレベルのときには、プリチャージ終了指示信号ｐｃｅｎｄをＬレベルに駆動する。
したがって、この図３１に示すＹデコーダ１３の構成においても、テストモード指示信号ＭＴＥＳＴがＨレベルのとき、センスアンプ活性化信号ｓａｅまたはセンスアンプ活性化タイミング制御信号ｃｋｄｌｓａｅによるサブビット線選択信号および共通ビット線選択信号のリセットは停止される。テストモード指示信号ＭＴＥＳＴがＬレベルのときには、データ読出モード時、センスアンプ活性化信号ｓａｅまたはセンスアンプ活性化タイミング制御信号ｃｋｄｌｓａｅに従って、サブビット線選択信号ｙｒａｊｎ＜０：７＞およびｙｒａｋｎ＜０：７＞および共通ビット線選択信号ｙｒｂｎ＜０：３＞がリセットされる。
図３２は、図２２に示す出力ラッチ７２および出力バッファ７４の具体的構成の一例を示す図である。図３２において、出力ラッチ７２は、メインビット線プリチャージ指示信号ｍｂｌｐｃｎを受けるインバータ１９０と、インバータ１９０の出力信号がＬレベルのときに、読出メインビット線ｒｍｌｊおよびｒｍｂｌｋをそれぞれ電源電圧ＶｄｄレベルにプリチャージするＰチャネＭＯＳトランジスタＴＰ１およびＴＰ２と、読出メインビット線ｒｍｌｊがＬレベルのとき導通し、読出メインビット線ｒｍｂｌｋを電源電圧Ｖｄｄレベルに充電するｐチャネルＭＯＳトランジスＴＰ３と、活性化時、読出メインビット線ｒｍｌｊ上の信号を反転して内部ノード２１０へ伝達するＣＭＯＳインバータ１９１と、活性化時読出メインビット線ｒｍｂｌｋの電位を反転して内部ノード２１０へ伝達するＣＭＯＳインバータ１９２と、活性化時読出メインビット線ｒｍｂｌｋ上の電位を反転して内部ノード２１２へ伝達するＣＭＯＳインバータ１９３と、活性化時、読出メインビット線ｒｍｌｊ上の信号を反転して内部ノード２１２へ伝達するＣＭＯＳインバータ１９４と、内部ノード２１０の周波数信号を反転して出力バッファ７４へ伝達するインバータ１９５と、内部ノード２１２の信号を反転して出力バッファ７２へ伝達するインバータ１９６を含む。
電源電圧Ｖｄｄは、Ｙデコーダにおいて利用される電源電圧ｖｄｄと同じ電源からの電圧であってもよく、出力専用の電源からの電源電圧であっても良い。
この出力ラッチ７２においては、読出メインビット線ｒｍｌｊおよびｒｍｂｌｋの信号を増幅して出力バッファ７４へ伝達する場合と、読出メインビット線ｒｍｌｊおよびｒｍｂｌｋのデータを入れ換えて出力バッファ７４へ伝達する場合とが存在する。これは、後に詳細に説明するように、出力バッファ７４において、読出メインビット線ｒｍｌｊおよびｒｍｂｌｋの差動信号からシングルエンドの内部読出データｄｏｔｑｄ（Ｑ＜ｍ＞）を生成するため、選択メモリマットの位置に応じて、データを反転する必要が生じるためである。
この出力ラッチ７２の活性／非活性を制御するために、出力ラッチリセット信号ｒｓｔｑｄを受けるインバータ２００と、インバータ２００の出力信号を所定時間遅延する遅延段２０１と、遅延段２０１の出力信号とインバータ２００の出力信号とを受けるＡＮＤゲート２０２と、ＡＮＤゲート２０２の出力を受けるインバータ２０３と、インバータ２０３の出力信号と選択メモリマット指示信号ｓｅｌｊとを受けるＮＡＮＤゲート２０４と、ＮＡＮＤゲート２０４の出力信号を受けるインバータ２０５と、インバータ２０３の出力信号と選択メモリマット指示信号ｓｅｌｋを受けるＮＡＮＤゲート２０６と、ＮＡＮＤゲート２０６の出力信号を受けるインバータ２０７と、ＮＡＮＤゲート２０４の出力信号がＬレベルのときに導通し、ＣＭＯＳインバータ１９１および１９３のハイ側電源ノードをそれぞれ電源ノードへ結合するＰチャネルＭＯＳトランジスタＴＰ４およびＴＰ６と、インバータ２０５の出力信号がＨレベルのとき導通し、ＣＭＯＳインバータ１９１および１９３のロー側電源ノードをそれぞれ接地ノードに結合するＮチャネルＭＯＳトランジスタＴＮ１およびＴＮ３と、ＮＡＮＤゲート２０６の出力信号がＬレベルのとき導通し、ＣＭＯＳインバータ１９２および１９４のハイ側電源ノードをそれぞれ電源ノードに接続するＰチャネルＭＯＳトランジスタＴＰ５およびＴＰ７と、インバータ２０７の出力信号がＨレベルのとき導通し、ＣＭＯＳインバータ１９２および１９４のロー側電源ノードをそれぞれ接地ノードに結合するＮチャネルＭＯＳトランジスタＴＮ２およびＴＮ４と、ＡＮＤゲート２０２の出力信号がＨレベルのとき、内部ノード２１２を接地ノードに結合するＮチャネルＭＯＳトランジスタＴＮ５と、インバータ２０３の出力信号がＬレベルのとき導通し、内部ノード２１０を電源ノードに結合するＰチャネルＭＯＳトランジスタＴＰ８とが設けられる。
この制御信号を発生する部分は出力ラッチ回路内の全出力ラッチに共通に設けられてもよく、また、読出データビット毎に各出力ラッチに対応して配置されても良い。
選択メモリマット指示信号ｓｅｌｊおよびｓｅｌｋは、先の図２４に示す選択マット検出回路１１６から生成されるマット選択信号ｓｅｌｂｏｏｔｋおよびｓｅｌｂｏｏｔｊに基づいて生成される。インバータ２００、遅延段２０１およびＡＮＤゲート２０２は、反転立下り遅延回路を構成し、リセット信号ｒｓｔｑｄｂｎがＨレベルに立ち上がるとＬレベルに立下がり、リセット信号ｒｓｔｑｄｂｎがＬレベルに立下がると、遅延段２０１の有する遅延時間経過後にＨレベルに立ち上がる信号を生成する。
メインビット線プリチャージ信号ｍｂｌｐｃｎは、後に詳細に説明するが、出力制御回路からモニタ信号ＭＳＡＥに基づいて生成される。
この出力ラッチ回路７２において、メインビット線プリチャージ信号ｍｂｌｐｃｌがＨレベルのとき、ＣＭＯＳインバータ１９０の出力がＬレベルとなり、ＭＯＳトランジスタＴＰ１およびＴＰ２がオン状態となり、読出メインビット線ｒｍｌｊおよびｒｍｂｌｋをそれぞれ電源電圧Ｖｄｄレベルに設定する。
また、リセット信号ｒｓｔｑｄｂｎがＬレベルとなると、遅延段２０１の有する遅延時間が経過した後、ＡＮＤゲート２０２の出力信号がＨレベルとなり、またインバータ２０３の出力信号がＬレベルとなる。応じて、ＭＯＳトランジスタＴＮ５およびＴＰ８がオン状態となり、内部ノード２１２が接地電圧Ｖｓｓレベル、内部ノード２１０が電源電圧Ｖｄｄレベルに設定される。
リセット信号ｒｓｔｑｄｂｎがＨレベルのときには、インバータ２００の出力信号がＬレベルであり、ＡＮＤゲート２０２の出力信号はＬレベルである。したがって、この状態においては、ＭＯＳトランジスタＴＮ５およびＴＰ８は、オフ状態を維持する。
インバータ２０３の出力信号がＨレベルのときに、ＮＡＮＤゲート２０４および２０６がイネーブルされ、選択メモリマット指示信号ｓｅｌｊおよびｓｅｌｋをそれぞれ反転する。選択メモリマット指示信号ｓｅｌｊがＨレベルのときには、選択メモリマット指示信号ｓｅｌｋはＬレベルである。この状態においては、ＮＡＮＤゲート２０４の出力信号がＬレベルとなり、ＭＯＳトランジスタＴＰ４、ＴＮ１、ＴＰ６およびＴＮ３がオン状態となり、ＣＭＯＳインバータ１９１および１９３がイネーブルされ、読出メインビット線ｒｍｌｊおよびｒｍｂｌｋ上の信号電位を反転して内部ノード２１０および２１２へそれぞれ伝達する。
一方、選択メモリマット指示信号ｓｅｌｊがＬレベルであり、選択メモリマット指示信号ｓｅｌｋがＨレベルのときには、ＮＡＮＤゲート２０６の出力信号がＬレベルとなり、ＮＡＮＤゲート２０４の出力信号がＨレベルとなる。ＣＭＯＳインバータ１９１および１９３が出力ハイインピーダンス状態となる。一方、ＭＯＳトランジスタＴＰ５、ＴＮ２、ＴＰ７およびＴＮ４がオン状態となるため、ＣＭＯＳインバータ１９２および１９４がイネーブルされ、読出メインビット線ｒｍｌｊおよびｒｍｂｌｋの信号電位が、それぞれ、ＣＭＯＳインバータ１９４および１９２により反転されて、内部ノード２１２および２１０へ伝達される。
内部ノード２１０および２１２の電圧はインバータ１９５および１９６により反転されて出力バッファ７４へ伝達される。
出力バッファ７４は、インバータ１９６の出力信号を受けるインバータ２０８と、インバータ１９５の出力信号を受けるインバータ２０９と、インバータ１９５の出力信号がＬレベルのとき導通し、内部ノード２１４を電源ノードに結合するＰチャネルＭＯＳトランジスタトランジスタＴＰ９と、インバータ２０８の出力信号がＨレベルのとき導通し、内部ノード２１４を接地ノードに結合するＮチャネルＭＯＳトランジスタＴＮ６と、インバータ１９６の出力信号がＬレベルのとき導通し、内部ノード２１６を電源ノードに結合するＮチャネルＭＯＳトランジスタＴＰ１０と、インバータ２０９の出力信号がＨレベルのとき導通し、内部ノード２１６を接地ノードに結合するＮチャネルＭＯＳトランジスタＴＮ７と、活性化時、内部ノード２１４上の信号を反転して内部ノード２１６へ伝達するＣＭＯＳインバータ１９７と、活性化時、内部ノード２１６上の信号を反転して内部ノード２１４へ伝達するＣＭＯＳインバータ１９８と、内部ノード２１６上の信号を反転して内部出力データｄｏｔｑｄ（Ｑ＜ｍ＞）を生成するＣＭＯＳインバータ１９９を含む。
出力バッファ７４は、さらに、インバータ２０８の出力信号がＬレベルのとき導通し、ＣＭＯＳインバータ１９７のハイ側電源ノードを電源ノードに結合するＰチャネルＭＯＳトランジスタＴＰ１１と、インバータ１９６の出力信号がＨレベルのとき導通し、ＣＭＯＳインバータ１９７のロー側電源ノードを接地ノードに結合するＮチャネルＭＯＳトランジスタＴＮ８と、インバータ２０９の出力信号がＬレベルのとき、導通しＣＭＯＳインバータ１９８のハイ側電源ノードを電源ノードに結合するＰチャネルＭＯＳトランジスタＴＰ１２と、インバータ１９５の出力信号がＨレベルのとき導通し、ＣＭＯＳインバータ１９８のロー側電源ノードを接地ノードに結合するＮチャネルＭＯＳトランジスタＴＮ９と、内部ノード２１４に結合されるＭＯＳキャパシタＣＰＰおよびＣＰＮを含む。
ＭＯＳキャパシタＣＰＰは、ＰチャネルＭＯＳトランジスタで構成され、そのゲートが内部ノード２１４に結合され、そのソースおよびドレインノードが、電源ノードに結合される。ＭＯＳキャパシタＣＰＮは、ＮチャネルＭＯＳトランジスタで構成され、そのゲートは内部ノード２１４に結合され、そのソースおよびドレインが接地ノードに結合される。したがって、内部ノード２１４がＨレベルのときには、ＭＯＳキャパシタＣＰＮが容量素子として機能し、一方、内部ノード２１４が接地電圧レベルに駆動されるときには、ＭＯＳキャパシタＣＰＰが容量素子として機能する。これらのＭＯＳキャパシタＣＰＰおよびＣＰＮにより、ＣＭＯＳインバータ１９９のゲート容量を模擬する負荷を内部ノード２１４に接続して内部ノード２１４および２１６の負荷を等しくする。
出力ラッチ７２のリセット状態時においては、内部ノード２１０が電源電圧Ｖｄｄレベル、内部ノード２１２が接地電圧Ｖｓｓレベルである。したがって、インバータ１９５および１９６の出力信号が、それぞれＬレベルおよびＨレベルとなり、ＭＯＳトランジスタＴＰ９がオン状態、ＭＯＳトランジスタＴＰ１０がオフ状態であり、内部ノード２１４が電源電圧Ｖｄｄレベルに維持される。一方、ＭＯＳトランジスタＴＰ１１およびＴＮ８がオン状態となり、ＣＭＯＳインバータ１９７が活性化され、内部ノード２１４上の電源電圧Ｖｄｄレベルの信号を反転して内部ノード２１６へ伝達し、応じて、内部ノード２１６が接地電圧レベルに維持される。
このとき、また、出力ラッチ７２の内部ノード２１０の電圧レベルが電源電圧レベルであり、インバータ２０９の出力信号がＨレベルであるため、ＭＯＳトランジスタＴＮ７がオン状態となり、内部ノード２１６が接地ノードに結合される。インバータ２０９の出力信号はＨレベル、インバータ１９５の出力信号がＬレベルであるために、ＭＯＳトランジスタＴＰ１２おＴＮ９がオフ状態であり、ＣＭＯＳインバータ１９８は出力ハイインピーダンス状態となる。したがって、このセット状態時においては、内部ノード２１４が、電源電圧Ｖｄｄレベル、内部ノード２１６が、接地電圧Ｖｓｓレベルである。
内部データの読出モード時においては、インバータ１９５および１９６の出力信号に従って、ＣＭＯＳインバータ１９７および１９８の一方が活性化され、他方が非活性状態（出力ハイインピーダンス状態）となる。したがって、この内部ノード２１６が、これらのインバータ１９５および１９６の出力信号に応じたレベルに設定され、インバータ１９９により内部出力データｄｏｔｑｄ（Ｑ＜ｍ＞）が生成される。
たとえば、インバータ１９５の出力信号がＨレベル、インバータ１９６の出力信号がＬレベルのときには、ＭＯＳトランジスタＴＭ６およびＴＰ１０がオン状態となり、内部ノード２１４および２１６がそれぞれ接地電圧Ｖｓｓおよび電源電圧Ｖｄｄレベルに駆動される。この場合には、ＣＭＯＳインバータ１９８が活性化され、この内部ノード２１６上のＨレベルの信号を反転して内部ノード２１４上にＬレベルの信号を伝達する。インバータ１９８並びにＭＯＳトランジスタＴＮ６およびＴＰ１０により、内部ノード２１４および２１６の電圧レベルが維持される。
図３３は、図２０に示す出力制御回路７の具体的構成の一例を示す図である。図３３において、出力制御回路７は、選択信号ｓｅｌｂｏｏｔｋを受けるバッファ回路２２０と、選択信号ｓｅｌｂｏｏｔｊを受けるインバータ２２１と、リセット信号ｒｅｓｔｂｃｎの活性化に応答してリセットされ、かつＹアドレスラッチ指示信号ｃａｄｄｌｔの活性化に応答してＹ系動作開始指示信号ｙａｂ１６を取込むフリップフロップ２２２と、フリップフロップ２２２の出力ｑからの信号とインバータ２１１の出力信号を受けるＡＮＤゲート２２３と、バッファ回路２２０の出力信号とＡＮＤゲート２２３の出力信号を受けるＮＯＲゲート２２４と、ＮＯＲゲート２２４の出力信号を受けるインバータ２２５と、インバータ２２５の出力信号を所定時間遅延して、選択メモリマット指示信号ｓｅｌｋを生成するバッファ回路２２６と、インバータ２２５の出力信号を反転しかつ所定時間遅延して、選択メモリマット指示信号ｓｅｌｊを生成する反転バッファ回路２２７と、モニタ信号ｍｓａｅｎ００−ｍｓａｅｎ０３およびｍｓａｅｎｂ０を受けて、メインビット線プリチャージ指示信号ｍｂｌｐｃｎを生成するメインビット線プリチャージ制御信号発生回路２２８を含む。
後に詳細に説明するように、メモリアレイが１０個のメモリマット列に分割され、各メモリマット列の対に対応してセンスアンプ列（センスアンプ帯）が配置される。これらの、５列のセンスアンプ列各々に対応してセンスアンプ活性化信号が生成される。各センスアンプ列に対応して配置されるセンスアンプ制御回路（図２３参照）により、これらのセンスアンプ活性化信号に対応してモニタ信号ｍｓａｅｎ００−ｍｓａｅｎ０３およびｍｓａｅｎｂ０がそれぞれ生成される。モニタ信号ｍｓａｅｎ００−０３およびｍｓａｅｎｂ０は、各々、図２３に示すセンスアンプ制御回路から生成されるモニタ信号ｍｓａｅｎに対応し、モニタ信号ＭＳＡＥとは、論理レベルが反転した信号である。センス動作時、モニタ信号ｍｓａｅｎ００−ｍｓａｅｎ０３およびｍｓａｅｎｂのいずれかがＬレベルとなり（モニタ信号ＭＳＡＥがＨレベルとなり）、対応のセンスアンプ列が活性化したことが知らされる。
メインビット線プリチャージ制御信号発生回路２２８は、モニタ信号ｍｓａｅ００−ｍｓａｅ０２を受けるＮＡＮＤゲートＧＤ１と、電源電圧Ｖｄｄとモニタ信号ｍｓａｅ０３およびｍｓａｅｂ０を受けるＮＡＮＤゲートＧＤ２と、出力ノードが共通に結合されかつ各々がＮＡＮＤゲートＧＤ１およびＧＤ２の出力信号を受けるＮＯＲゲートＧＲ１およびＧＲ２と、これらのＮＯＲゲートＧＲ１およびＧＲ２の共通出力ノードからの信号をバッファ処理してメインビット線プリチャージ指示信号ｍｂｌｐｃｎを生成するバッファ回路ＧＶ１を含む。
モニタ信号ｍｓａｅｎ００−ｍｓａｅｎ０３およびｍｓａｅｎｂ０がすべてＨレベルとなると、ＮＡＮＤゲートＧＤ１およびＧＤ２の出力信号がＬレベルとなり、ＮＯＲゲートＧＲ１およびＧＲ２の出力信号がＨレベルとなる。応じて、バッファ回路ＧＶ１からのメインビット線プリチャージ指示信号ｍｂｌｐｃｎがＨレベルとなり、読出メインビット線ｒｍｌｊおよびｒａｍｂｌｋのプリチャージが開始され、出力ラッチでの内部読出データのリセットが行なわれる。
センス動作が行われて、モニタ信号ｍｓａｅｎ００−ｍｓａｅｎ０３およびｍｓａｅｎｂ０の少なくとも１つがが活性化されてＬレベルとなると、ＮＡＮＤゲートＧＤ１およびＧＤ２の少なくとも一方の出力信号がＨレベルとなり、ＮＯＲゲートＧＲ１およびＧＲ２の出力信号がＬレベルとなる。応じて、バッファ回路ＧＶ１からのメインビット線プリチャージ指示信号ｍｂｌｐｃｎがＬレベルとなり、図３２に示すインバータ１９０の出力信号がＨレベルとなり、読出メインビット線ｒｍｌｊおよびｒｍｂｌｋのプリチャージが終了し、読出メインビット線を転送される信号がラッチされる。
出力制御回路７は、さらに、リセット信号ｒｓｔｑｄｂｅｎｄおよびｒｅｓｔｂｆｆｎを受けるＮＡＮＤゲート２２９と、ＮＡＮＤゲート２２９の出力信号を反転するインバータ２３０と、Ｙアドレスラッチ指示信号ｃａｄｄｌｔの立上がりに応答してワンショットのパルス信号を発生するワンショットパルス発生回路２３１と、メインビット線プリチャージ指示信号ｍｂｌｐｃｎの立上がりに応答してワンショットのパルス信号を発生するワンショットパルス発生回路２３２と、インバータ２３０またはワンショットパルス発生回路２３１の出力信号の一方がＬレベルのときにリセットされかつワンショットパルス発生回路２３２の出力信号がＬレベルのときにセットされるセット／リセットフリップフロップ２３４と、セット／リセットフリップフロップ２３４の出力信号を受けるインバータ２３５と、インバータ２３５の出力信号をバッファ処理して入力バッファイネーブル信号ｆｉｌ＿ｅｎｉｄｂｎを生成する２段の縦続接続されるインバータ２３６および２３７と、インバータ２３６の出力信号を反転するインバータ２３８と、インバータ２３８の出力信号をバッファ処理して、リセット信号ｒｓｔｑｄｂｎを生成するバッファ回路２４０を含む。
このバッファ回路２４０は入力部に、電源電圧Ｖｄｄとインバータ２３８の出力信号を受けるＮＡＮＤゲートを含み、このＮＡＮＤゲートがインバータとして機能する。従ってバッファ回路２４０は、等価的に偶数段の（図３３においては４段）インバータで構成され、インバータ２３８の出力信号をバッファ処理して、リセット信号ｒｓｔｑｄｂｎを生成する。
この出力制御回路７からの信号ｍｂｌｐｃｎおよびｒｓｔｑｄｂｎが、図２０に示すリセット信号ＱＲＳＴに対応し、これらの信号に従って、図３３に示すように読出メインビット線ｒｍｌｊおよびｒｍｂｌｋのプリチャージおよび出力ラッチの内部ノードのリセットが行われる。
図３４は、図３３に示す出力制御回路７の動作を示すタイミング図である。以下、図３４を参照して、図３３に示す出力制御回路７の動作について説明する。
データ読出を行なうリードサイクル時、クロック信号ＣＫＭの立上がりに応答して、リセット信号ｒｅｓｔｂｃｎおよびｒｅｓｔｂｆｆが所定期間Ｌレベルとなる。応じて、ＮＡＮＤゲート２２９の出力信号がＨレベルとなり、インバータ２３０の出力信号がＬレベルとなる。この状態においては、メインビット線プリチャージ信号ｍｂｌｐｃｎがすでにＨレベルに立上がっており、ワンショットパルス発生回路２３２の出力信号はＨレベルであり、セット／リセットフリップフロップ２３４の出力状態は変化せず、インバータ２３５の出力信号はＬレベルであり、リセット信号ｒｓｔｑｄｂｅｎはＨレベルを維持する。
リセット信号ｒｅｓｔｂｆｆｎおよびｒｅｓｔｂｃｎがＨレベルとなると、次いで、Ｙアドレスラッチ信号ｃａｄｄｌｔがＨレベルとなる。フリップフロップ２２２は、リセット信号ｒｅｓｔｂｃｎの活性化に従ってリセットされ、次いで、このＹアドレスラッチ信号ｃａｄｄｌｔに従って、すでにプリデコード動作により確定している内部列選択動作の開始を指示する信号ｙａｂ１６を取込み、出力ｑからＨレベルの信号を出力する。
また、Ｙアドレスラッチ指示信号ｃａｄｄｌｔの活性化までに、既にプリデコーダがプリデコード動作を行なっているため、選択信号ｓｅｌｂｏｏｔｋおよびｓｅｌｂｏｏｔｊの状態が確定しており、バッファ回路２２６および反転バッファ回路２２７からの選択信号ｓｅｌｋおよびｓｅｌｊが、これらの選択信号ｓｅｌｂｏｏｔｋおよびｓｅｌｂｏｏｔｊに従ってその状態が設定される。
リセット信号ｒｅｓｔｂｆｆｎの活性化に応答してインバータ２３０の出力信号がＬレベルとなり、フリップフロップ２３４がリセットされる。応じて、インバータ２３６の出力信号がＬレベルとなり、バッファ回路２４０からのバッファリセット信号ｒｓｔｗｄｂｎがＨレベルとなり、出力ラッチの内部ノードのリセット状態が解放され、データ読出を待ち受ける状態となる。
また、ワンショットパルス発生回路２３１の出力信号が、Ｙアドレスラッチ指示信号ｃａｄｄｌｔの立ち上がりに応答して所定期間Ｌレベルとなり、フリップフロップ２３４がリセットされ、インバータ２３５の出力信号がＨレベルとなり、応じて、すでにリセット信号ｒｅｓｔｂｆｆｎの立下りによりリセットされていたフリップフロップ２３４が確実にリセットされ、バッファリセット信号ｒｓｔｑｄｂｎが、Ｈレベルに維持される。このＹアドレスラッチ指示信号ｃａｄｄｌｔの活性化に応答してリセット信号ｒｓｔｑｄｂｅｎｄがＬレベルとなり、リセット信号ｒｓｔｑｄｂｎが確実に非活性状態に維持される。
このリセット信号ｒｓｔｑｄｂｎが非活性化されると、図３２に示すようにインバータ２０３の出力信号がＨレベルとなり選択メモリマット指示信号ｓｅｌｊおよびｓｅｌｋに従って出力ラッチ内部でのデータの転送経路が設定される。
内部でサブビット線選択およびセンスアンプ活性化が行なわれると、センスアンプの活性化に同期してモニタ信号ＭＳＡＥが活性化される。このモニタ信号ＭＳＡＥが活性化すると（モニタ信号ｍｓａｅｎ００−ｍｓａｅｎ０３およびｍｓａｅｎｂ０のいずれかがＬレベルとなると）、メインビット線プリチャージ信号ｍｂｌｐｃｎがＬレベルとなり、図３２に示すように、出力ラッチにおける読出メインビット線のプリチャージ動作が完了し、伝達されたメモリセルデータの増幅およびラッチが行なわれる。
このセンスアンプの活性化に従って、リセット信号ｒｓｔｑｄｂｅｎｄがＨレベルとなり、フリップフロップ２３４が強制リセット状態から解放され、読出メインビット線のリセットに応じた出力ラッチの内部ノードのリセットに対する準備が行われる。ここで、メインビット線プリチャージ信号ｍｂｌｐｃｎがＬレベルとなると、このリセット信号ｒｓｔｑｄｂｅｎｄがＨレベルとなる様に構成されても良い。
読出メインビット線のデータの内部読出および出力ラッチ回路内部でのデータ転送が行われ、出力バッファから内部出力データが出力される。
内部データの読出が完了し、センスアンプ活性化が完了すると、応じてモニタ信号ＭＳＡＥが非活性化される。応じて、メインビット線プリチャージ制御信号発生回路２２８からのメインビット線プリチャージ信号ｍｂｌｐｃｎがＨレベルに立上がり、出力ラッチでの読出メインビット線のプリチャージが再び実行される。
一方、モニタ信号ＭＳＡＥに対応して生成されるセンスアンプ活性化信号に従ってアドレスラッチ回路のリセットおよびデコーダ回路のリセットが行なわれ、選択信号ｓｅｌｂｏｏｔｋおよびｓｅｌｂｏｏｔｊがＨレベルにリセットされる。応じて、選択信号ｓｅｌｋおよびｓｅｌｊがそれぞれＨレベルおよびＬレベルにリセットされる。
出力バッファリセット終了信号ｒｅｓｔｑｄｂｅｎｄは、Ｈレベルである。このメインビット線プリチャージ信号ｍｂｌｐｃｎの立上がりに応答してワンショットパルス発生回路２３２からＬレベルのワンショットパルスが発生され、フリップフロップ２３４がセットされ、インバータ２３６の出力信号がＨレベルとなり、応じて、リセット信号ｒｓｔｑｄｂｎがＬレベルとなり、出力ラッチの内部ノードのリセットが行われる。図３２に示すように、リセット信号ｒｓｔｑｄｂｎがＬレベルとなってから遅延段２０１の有する遅延時間の経過後に、ＡＮＤゲート２０２の出力信号がＨレベルとなり、内部ノード２１０および２１２のリセットが行われる。応じて、出力バッファ７４からの出力信号も初期化される。
リセット信号ｒｓｔｑｄｂｅｎｄは、このリセット信号ｒｓｔｑｄｂｎがＬレベルとなった後に、例えばメインビット線プリチャージ信号ｍｂｌｐｃｎまたはリセット状態へのプリデコードアドレスの変化検出に従ってまたは所定のタイミングでＨレベルにリセットされる。
したがって、この出力制御回路３３において、モニタ信号ＭＳＡＥの活性／非活性化に従って読出メインビット線プリチャージ信号ｍｂｌｐｃｎおよび出力ラッチリセット信号ｒｓｔｑｄｂｎを活性／非活性化することにより、内部読出データが読出メインビット線を介して出力ラッチに伝達されたタイミングで、内部読出データの増幅およびラッチを行ない、確実に、増幅およびラッチが行なわれた後に、出力ラッチおよび出力バッファをリセットすることができる。
図３５は、メモリアレイの具体的構成およびセンスアンプの配列を概略的に示す図である。メモリブロックＭＢＡまたはＭＢＢは、各々、４つのメモリマット列を含む。すなわち、メモリブロックＭＢＡは、メモリマット列ＭＵＡ０、ＭＬＡ０、ＭＵＡ１およびＭＬＡ１を含み、メモリブロックＭＢＢは、メモリマット列ＭＵＢ０、ＭＬＢ０、ＭＵＢ１およびＭＬＢ１を含む。
メモリアレイは、さらに、特殊データを格納するメモリブロックＭＢＣを含む。このメモリブロックは、ブートプログラムなどの起動プログラム情報などのデータと冗長置換のための冗長メモリセル配置領域等を含む。このメモリブロックＭＢＣは、メモリマット列ＭＵＣ０およびＭＬＣ０を含む。
これらのメモリマット列ＭＵＡ０−ＭＬＣ０の各々は、先の実施の形態２において示すように４つのメモリマットを含む。１つのメモリブロックに対して１０２４本のコントロールゲート線を選択するＸデコーダが配置され、従って、各メモリマット列においては２５６本のコントロールゲート線が配置される。
これらのマット列の間に、それぞれセンスアンプ回路、リードバッファおよび参照電流供給回路を含むセンスアンプ帯が配置される。すなわち、メモリマット列ＭＵＡ０およびＭＬＡ０の間にセンスアンプ帯ＳＬＡ０が配置され、メモリマット列ＭＵＡ１およびＭＬＡ１の間にセンスアンプ帯ＳＡＬ１が配置される。メモリマット列ＭＵＢ０およびＭＬＢ０の間にセンスアンプ帯ＳＡＬ２が配置され、メモリマット列ＭＵＢ１およびＭＬＢ１の間にセンスアンプ帯ＳＡＬ３が配置される。メモリマット列ＭＵＣ０およびＭＬＣ０の間にセンスアンプ帯ＳＡＬｂが配置される。
これらのセンスアンプ帯ＳＡＬ０−ＳＡＬ３およびＳＡＬｂに対して、それぞれ、センスアンプ制御回路６０Ａ０、６０Ａ１、６０Ｂ０、６０Ｂ１および６０Ｃが設けられ、各センスアンプ帯ＳＡＬ０−ＳＡＬ３およびＳＡＬｂに対しそれぞれ対応のセンスアンプ制御回路からセンスアンプ活性化信号ｓａｅ０−ｓａｅ３およびｓａｅｂが与えられる。
これらのセンスアンプ制御回路６０Ａ０−６０Ｃは、それぞれ、対応のセンスアンプセ活性化信号ｓａｅ０−ｓａｅ３およびｓａｅｂに対応してモニタ信号ｍｓａｅｎ０−ｍｓａｅｎ３およびｍｓａｅｎｂを生成して出力制御回路７へ転送する。
内部データ読出時においては、１つのセンスアンプ帯が選択されてセンス動作が行われる。選択センスアンプ帯から出力ラッチ回路７まで転送される内部読出データの転送時間は選択センスアンプ帯の位置に応じて異なる。しかしながら、選択されたセンスアンプ帯により生成された内部読出データが出力ラッチ回路６に転送されて到達するまでの時間と選択センスアンプ帯に対応するセンスアンプ制御回路からのモニタ信号ｍｓａｅｎの出力制御回路７までの転送時間はほぼ同じである。
なお、Ｙデコーダについても、図３１に示すＹデコーダと同様の構成が、センスアンプ制御回路と同様、各センスアンプ帯に対応して配置され、選択メモリマット列（選択センスアンプ帯）に対してサブビット線選択信号および共通ビット線選択信号が出力され、非選択センスアンプ帯においてはサブビット線および共通ビット線の選択は行われず、また、参照電流供給回路も非選択状態を維持する。メモリマット列の選択は、プリデコードメモリブロック選択信号に従って行われる。Ｙアドレスラッチ回路も、Ｙデコーダと同様、各センスアンプ帯に対応してすなわち各Ｙデコーダに対応して配置されても良い。Ｘデコーダは、１０２４本のコントロールゲート線を選択するため、各メモリブロック毎に配置される。ただし、当然Ｘデコーダは、各メモリマット列に対応して配置される。
図３６は、この１つのセンスアンプ回路ＳＡから出力ラッチ７２および出力バッファ７４へのデータ伝達経路を概略的に示す図である。
図３６において、センスアンプ回路ＳＡに対し、メモリセルＭＣｊおよびＭＣｋが結合され、メモリセルデータの検知および増幅がセンスアンプ活性化信号ｓａｅに従って行なわれる。このセンスアンプ回路ＳＡの出力信号は、センス出力線ＩｂｊおよびＩｂｋを介してセンスリードバッファ７０へ伝達される。このセンスリードバッファ７０は、図２２に示すように、補のセンスアンプ活性化信号（ｓａｅｂ：センスアンプ活性化信号ｓａｅの反転信号）に従って活性化され、センス出力線ＩｂｊおよびＩｂｋ上の信号を増幅して読出メインビット線ｒｍｂｌｊおよびｒｍｂｌｋ上に伝達する。
出力ラッチ７２は、活性化時、読出メインビット線ｒｍｂｌｊおよびｒｍｂｌｋ上の信号を増幅しラッチする。この出力ラッチ７２において、選択メモリマット指示信号ｓｅｌｋおよびｓｅｌｊに従って、内部読出データの伝達経路の切換／非切換（内部読出データの反転／非反転）が選択的に行なわれる。
出力バッファ７４は、出力ラッチ７２の伝達する相補信号の一方の信号に従ってシングルエンドの内部読出データｑを生成する。すなわち、メモリセルＭＣｋのデータを読出す場合には、読出メインビット線ｒｍｂｌｋ上のデータに従って出力バッファ７４が、内部読出データｑを生成する。一方、メモリセルＭＣｊのデータの読出を行なう場合には、読出メインビット線ｒｍｂｌｊデータに基づいて、出力バッファ７４が内部読出データｑを生成する。
この内部読出データ転送と並行して、センスアンプ活性化信号ｓａｅと同様のタイミングでモニタ信号ｍｓａｅｎ（ＭＳＡＥ）が生成されて出力制御回路に転送され、出力制御回路７において、モニタ信号ｍｓａｅｎに従って、メインビット線プリチャージ信号ｍｂｌｐｃおよび出力リセット信号ｒｓｔｑｄｂｎが生成される。
したがって、センスアンプ活性化信号ｓａｅが活性化され、センスアンプ回路ＳＡがセンス動作を行ない、内部読出データが伝達される経路のデータ伝搬時間とモニタ信号ｍｓａｅｎの信号伝搬時間は、ほぼ同じである。したがって、モニタ信号ｍｓａｅｎにより内部読出データの読出状況をモニタすることができ、モニタ信号ｍｓａｅｎに従って出力タッチのリセットを行うことにより、出力ラッチ７２における内部データの伝達状況（内部読出データの読出状況）に応じて、この出力ラッチ７２および出力バッファ７４の活性／非活性化を制御することができる。
図３７は、図３６に示す内部読出データ伝達系の動作を示すタイミング図である。図３７において、センスアンプ活性化信号ｓａｅが活性化されると、モニタ信号ｍｓａｅｎも同様に活性化され、出力制御回路（７）へ伝達される。このセンスアンプ活性化信号ｓａｅの活性化に従って、読出メインビット線ｒｍｂｌｊおよびｒｍｂｌｋに内部読出データが伝達され、次いで、出力ラッチ７２へ伝達される。
出力ラッチ７２への内部読出データの伝播時間と、出力制御回路へのモニタ信号ｍｓａｅｎの伝播時間はほぼ同じである。このモニタ信号ｍｓａｅｎに従って出力制御回路７においてリセット信号ＱＲＳＴを生成して、出力ラッチ７２および出力バッファ７４の活性／非活性、特に初期状態へのリセットを制御する。
したがって、選択メモリマット列（センスアンプ帯）の位置が異なり、内部読出データの伝搬時間が異なる場合においても、正確に、出力制御回路７においてリセット信号ＱＲＳＴを、出力ラッチ７２および出力バッファ７４における内部データ読出状況に応じて活性化することができる。リセット信号ＱＲＳＴの活性化は、内部読出データの伝搬状況（内部データ読出状況）に応じて設定され、出力バッファ７４からの内部読出データｑの保持期間は、内部読出データの到達時間に応じて変化する。したがって、出力バッファ７４において、内部読出データの到達時間が早い場合および最も遅い場合いずれにおいてもデータ保持時間はＴｈとほぼ一定とすることができる。
例えば、動作マージンを見込んで、出力ラッチ７２および出力バッファ７４のリセットタイミングを固定的に最も遅い読出データ到達時間に応じて設定した場合、内部読出データがそれより早いタイミングでリセットされている場合が生じ、このリセットデータが読出され、誤データが読出される。また、この誤読出データにより、内部読出データの信号電位が変化し、内部出力バスにクロストークが発生し、誤読出が生じる。しかしながら、このデータ読出状況に応じて出力ラッチ７２および出力バッファ７４のリセットを制御することにより、確実に、出力制御位相を、内部読出データの読出状況に応じて設定することができ、正確に内部データを読出すことができる。
また、リセットによる誤読出を防止するためにリセットタイミングを固定的に最も早い内部読出データ到達時間に応じて設定する必要がなく、十分にデータ保持時間を確保することができ、動作マージンを拡大することができる。
以上のように、この発明の実施の形態５に従えば、内部データの読出状況に応じて出力ラッチ回路のリセットおよび読出メインビット線のリセット終了を制御しており、内部データの読出状況に応じて出力制御位相を自動的に設定することができ、動作マージンを拡大することができる。
［実施の形態６］
図３８は、この発明の実施の形態６に従う不揮発性半導体記憶装置の構成を概略的に示す図である。この図３８に示す不揮発性半導体記憶装置においては、アドレス入力回路２からのアドレス信号をプリデコードするプリデコーダ３００およびプリデコーダ３００の出力信号をラッチするアドレスラッチ回路４００が、メモリブロックＭＢＡおよびＭＢＢに共通に設けられる。メモリブロックＭＢＡおよびＭＢＢそれぞれに対応して、デコード回路５Ａおよび５Ｂが配置される。この図３８に示す不揮発性半導体記憶装置の他の構成は、先の図１に示す不揮発性半導体記憶装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
この図３８に示す不揮発性半導体記憶装置の構成においては、プリデコーダ３００により、メモリブロックＭＢＡおよびＭＢＢを特定するブロックプリデコード信号が生成されて、アドレスラッチ回路４００によりラッチされたブロック特定プリデコード信号に従ってデコード回路５Ａおよび５Ｂのいずれかが活性化されてデコード動作を行なう。
デコード回路５Ａおよび５Ｂは、先の図５に示すＸデコーダ１２ｕ、および１２ｌとＹデコーダ１３とを含み、センスアンプ活性化後、そのデコード動作がリセットされ、またアドレスラッチ回路４００も、センスアンプ活性化後、そのラッチアドレスがリセットされる。
また、出力制御回路７により、内部読出データの読出状況をモニタし、そのモニタ結果に従って出力ラッチ回路６が選択的にセット／リセットされる。
内部回路のリセットを、センスアンプ活性化信号に基づいて行なうことにより、次の読出サイクル開始までに十分に余裕をもって内部状態を初期化することができる場合には、プリデコーダ３００およびアドレスラッチ回路４００が、メモリブロックＭＢＡおよびＭＢＢに共通に設けられる構成においても、アドレスラッチ回路４００によりプリデコード信号をラッチすることにより、読出サイクル時間を短くすることができる。
すなわち、図３９に示すように、クロック信号ＣＫＭ（ＣＬＫ）に従ってアドレス入力回路２から内部アドレスが伝達され、プリデコーダ３００からプリデコーダが出力される場合、このアドレス入力回路２からの信号伝搬遅延のばらつき（スキュー）により、プリデコーダ３００の出力信号にスキューが存在する場合、アドレスラッチ回路４００の出力信号を、最悪ケースに応じてセットして確定状態に駆動する。このアドレスラッチ回路４００の出力信号が確定した後、所定のタイミングでセンスアンプ活性化信号ｓａｅが活性化され、応じてアドレスラッチ回路４００がリセットされ、またデコード回路５Ａまたは５Ｂがリセットされる。
この場合、アドレスラッチ回路４００がリセットされて次の読出サイクルが始まるまでの時間Ｔｓを十分長くすることができ、初期状態から次の読出サイクルを開始することができる。内部データ読出動作開始時においては、常に信号の一方方向への状態変化が生じるだけであり、例えばサブビット線選択信号等の同一種類の信号においては、非選択状態への変化および選択状態への変化が並行して行われることがなく、データ読出状態への駆動を早く行うことができ、次の読出サイクルにおいて十分余裕をもってアドレス信号のラッチおよびデコードを行なうことができる。
センスアンプ活性化信号ｓａｅのモニタ信号に従って出力ラッチ回路６から出力データビットｑが出力される。セレクタ９からは、クロック信号ＣＫＭ（またはＣＬＫ）に同期してデータＱが出力されるかまたはクロック信号ＣＫＭの立上がりタイミングで出力データＱが確定状態となるタイミングでデータが出力される。
したがって、プリデコーダ３００の出力信号に内部アドレス信号伝搬遅延のばらつきによるスキューが存在する場合でも、読出サイクルタイムＴｃｙｃｌｅを短くすることができ、高速読出を実現することができる。
また、図３８に示す構成の場合、プリデコーダ３００およびアドレスラッチ回路４００を、メモリブロックＭＢＡおよびＭＢＢに共通に設けることができ、回路占有面積を低減でき、また消費電流を低減することができる。
また、この図３８に示す構成においても、テストモード時には、このアドレスラッチ回路４００およびデコード回路５Ａおよび５Ｂのリセット処理が停止される構成が用いられてもよい。
さらに、１つのメモリブロックにおいて、複数のセンスアンプ帯が対応して配置される場合であっても、デコード回路５Ａおよび５ＢにおいてＹデコード回路を各センスアンプ帯に対応して配置することにより、同様の効果を得ることができる。
この発明は、通常の、フラッシュメモリなどの不揮発性半導体記憶装置に対して適用することにより、高速読出を実現することができる。また、不揮発性半導体記憶装置としては、ＭＯＮＯＳ型不揮発性半導体メモリに限定されず、他のＭＮＯＳ（金属−窒化膜−酸化膜−半導体）型メモリであってもよく、また可変磁気抵抗素子を利用する磁性体メモリ、または相変化素子を利用する相変化メモリなどの他の構成の不揮発性半導体記憶装置であってもよい。
また、不揮発性半導体記憶装置に限定されず、ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）などの揮発性半導体記憶装置に対しても、本発明のデータ読出に関連する回路の構成を適用することができる。
この発明の実施の形態１に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。 図１に示す不揮発性半導体記憶装置に用いられるメモリセルの構造を概略的に示す図である。 図１に示すアドレス入力回路の構成の一例を示す図である。 図１に示す不揮発性半導体記憶装置のアドレスラッチおよびデコード動作のタイミングを示すタイミング図である。 この発明の実施の形態２に従うメモリブロックの構成を具体的に示す図である。 （Ａ）はＥＣＣコードの集中配置を行なう場合のソース線電流の分布を概略的に示す図であり、（Ｂ）は、この発明の実施の形態１に従うＥＣＣコード分散格納のソース線の電流分布を概略的に示す図である。 この発明の実施の形態３に従う不揮発性半導体記憶装置の１つのセンスアンプに関連する部分の構成を概略的に示す図である。 図７に示すセンスアンプ、セレクタおよび参照電流供給回路の構成を概略的に示す図である。 図７および８に示す回路の動作を示すタイミング図である。 図８に示す回路のプリチャージ時の動作を模式的に示す図である。 図８に示す回路のセンス動作時の回路接続を模式的に示す図である。 図８に示すプリチャージ信号を発生する部分の構成を概略的に示す図である。 この発明の実施の形態４におけるメモリマットの構成を概略的に示す図である。 図１３に示すコントロールゲートブロックの構成を概略的に示す図である。 図１４に示すコントロールゲートグループの構成を概略的に示す図である。 この発明の実施の形態４に従うアドレスラッチ回路およびアドレスデコード回路の具体的構成の一例を示す図である。 図１６に示すＸデコーダの構成をより具体的に示す図である。 図１６に示す回路の動作を示すタイミング図である。 図１７に示す回路のテスト動作時のタイミングを示す信号波形図である。 この発明の実施の形態５に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。 図２０に示す構成の動作を示すタイミング図である。 この発明の実施の形態５に従う不揮発性半導体記憶装置の内部データ伝達部の構成を概略的に示す図である。 図２２に示すセンスアンプ制御回路の構成の一例を示す図である。 図２３に示す入力信号の発生部の構成を概略的に示す図である。 図２４に示す回路の動作を示す信号波形図である。 図２３に示すプリチャージ／センス制御信号発生回路の構成を概略的に示す図である。 図２６に示す遅延回路の構成の一例を示す図である。 図２６に示す第２の遅延回路の一例を示す図である。 図２６に示す回路の通常読出モード時の等価的構成を概略的に示す図である。 図２９に示す回路の動作を示すタイミング図である。 この発明の実施の形態５におけるＹデコーダの構成の一例を示す図である。 図２２に示す出力ラッチおよび出力バッファの構成の一例を示す図である。 図２０に示す出力制御回路の構成の一例を示す図である。 図３３に示す出力制御回路の動作を示すタイミング図である。 この発明の実施の形態５におけるセンスアンプ帯の構成を概略的に示す図である。 この発明の実施の形態６における内部読出データおよびモニタ信号の伝搬経路を概略的に示す図である。 図３６に示す回路の動作を示すタイミング図である。 この発明の実施の形態６に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。 図３８に示す不揮発性半導体記憶装置の動作を示す信号波形図である。
符号の説明
１ メモリアレイ、ＭＢＡ，ＭＢＢ メモリブロック、３，３Ａ，３Ｂ プリデコーダ、４，４Ａ，４Ｂ アドレスラッチ回路、５，５Ａ，５Ｂ デコード回路、６ 出力ラッチ回路、７ 出力制御回路、ＭＣ メモリセル、１２ｕ，１２ｌ Ｘデコーダ、１３ Ｙデコーダ、ＭＭ０Ｕ−ＭＭ３Ｕ，ＭＭ０Ｌ−ＭＭ３Ｌ メモリマット、ＳＬＤ０−ＳＬＤ２ ソース線ドライバ部、ＹＧ０Ｕ−ＹＧ３Ｕ，ＹＧ０Ｌ−ＹＧ３Ｌ セレクタ、ＣＳＬ 共通ソース線、ＳＡ センスアンプ、２０ｋ，２０ｊ 第１セレクタ、２１ｋ，２１ｊ 第２セレクタ、ＶＲＦ０−ＶＲＦ３ 参照電流供給回路、Ｔ０−Ｔ７ サブビット線選択ゲート、Ｇ０−Ｇ３ サブビット線選択ゲート、３０−３３ ラッチ回路、３４ デコーダ、ＸＤＥＣ Ｘ単位デコード回路、４２，４３ ラッチ回路、４５ バッファ回路、ＹＢＦＢ，ＹＢＦＡ バッファ回路、４６ ＮＯＲゲート、４７ バッファ回路、４８ インバータ、５０ ＡＮＤ回路、４５ バッファ回路、６０Ａ，６０Ｂ センスアンプ制御回路、ＳＡＡ，ＳＡＢ センスアンプ、７０Ａ，７０Ｂ リードバッファ、８０ プリチャージ／センス制御信号発生回路、８３ インバータ、８１，８２ バッファ回路、ＤＬＡ０−ＤＬＡ６，ＤＬＢ０−ＤＬＢ４，ＤＬＣ０−ＤＬＣ２ 遅延回路、１３１−１３５，１４１−１４５ トライステートインバータ、１２８ バッファ回路、１３６，１４６ ＡＮＤ回路、１８０ｊ，１８０ｋ サブビット線放電制御信号発生回路、１８２ａｊｈ，１８２ａｊｌ，１８２ａｋｈ，１８２ａｋｌ サブビット線選択信号発生回路、１８６ センスアンプ活性化信号発生回路、１８７ プリチャージ終了信号発生回路、１８８ 共通ビット線選択信号発生回路、１９０−１９４ ＣＭＯＳインバータ、１９５，１９６ インバータ、１９７，１９８ ＣＭＯＳインバータ、ＣＰＰ，ＣＰＮ ＭＯＳキャパシタ、１９９ ＣＭＯＳインバータ、ＴＰ１−ＴＰ１２ ＰチャネルＭＯＳトランジスタ、ＴＮ１−ＴＮ９ ＮチャネルＭＯＳトランジスタ、２２０，２２６ バッファ回路、２２７ 反転バッファ回路、２２２ フリップフロップ、２２３ ＡＮＤゲート、２２４ ＮＯＲゲート、２２５ インバータ、２２８ メインビット線プリチャージ信号発生回路、２４０ バッファ回路、２３２，２３１ ワンショットパルス発生回路、２３４ フリップフロップ、３００ プリデコーダ、４００ アドレスラッチ回路。

Claims (15)

  1. 行列状に配列され、各々がデータを不揮発的に記憶する複数の不揮発性メモリセルを有するメモリアレイ、
    前記メモリアレイの一方側に沿って配置され、前記メモリアレイのメモリセルを指定するアドレス信号をプリデコードしてプリデコードアドレス信号を生成するプリデコード手段と、
    前記プリデコード手段に対応して前記メモリアレイの一方側に沿って配置され、前記プリデコード手段からのプリデコードアドレス信号をラッチするアドレスラッチ手段、
    前記アドレスラッチ手段のアドレスラッチに応答して、前記アドレスラッチ手段のラッチするラッチアドレス信号に従って前記メモリアレイのアドレス指定されたメモリセルを選択するセル選択手段、および
    データ読出モード時、前記セル選択手段により選択されたメモリセルのデータを読出すデータ読出手段を備える、不揮発性半導体記憶装置。
  2. 前記メモリアレイは複数のブロックに分割され、
    前記アドレスラッチ手段は、各ブロックに対応して配置される複数のアドレスラッチ回路を含み、
    前記セル選択手段は、前記ブロックに対応して配置され、各々が対応のブロックに配置されたアドレスラッチ回路からのアドレス信号をデコードしてセル選択信号を生成する複数のデコード回路を備え、前記複数のアドレスラッチ回路と対応のデコード回路の間の配線長さは互いに等しくされる、請求項１記載の不揮発性半導体記憶装置。
  3. 前記プリデコード手段は、前記ブロックに対応して配置される複数のプリデコード回路を備え、各前記プリデコード回路の出力信号が対応のアドレスラッチ回路へ与えられる、請求項２記載の不揮発性半導体記憶装置。
  4. 前記セル選択手段は、
    前記アドレスラッチ手段からの行を指定するＸアドレス信号をデコードして行選択信号を生成するＸデコード回路と、
    前記アドレスラッチ手段からの列を指定するＹアドレス信号をデコードして列選択信号を生成するＹデコード回路とを備える、請求項１記載の不揮発性半導体記憶装置。
  5. 前記セル選択手段は、メモリセルの選択後、前記アドレスラッチ手段を初期状態にリセットする、請求項１から４のいずれかに記載の不揮発性半導体記憶装置。
  6. 前記セル選択手段は、さらに、前記メモリセルの選択後、前記セル選択手段の内部状態を初期状態にリセットする、請求項５記載の不揮発性半導体記憶装置。
  7. 前記データ読出手段は、前記選択されたメモリセルのデータを増幅して内部読出データを生成するセンスアンプ回路を備え、
    前記セル選択手段は、前記センスアンプ回路の活性化を制御する信号に応答して前記アドレスラッチ手段をリセットする、請求項５または６に記載の不揮発性半導体記憶装置。
  8. 行列状に配列される複数のメモリセルを有するメモリアレイ、
    前記メモリアレイのメモリセルを指定するアドレス信号をラッチするアドレスラッチ手段、および
    前記アドレスラッチ手段のラッチアドレス信号に従って前記メモリアレイのアドレス指定されたメモリセルを選択するセル選択手段を備え、前記セル選択手段は、データ読出モード時、前記メモリセルの選択後、前記アドレスラッチ手段を初期状態にリセットし、
    前記データ読出モード時、前記セル選択手段により選択されたメモリセルのデータを読出して内部データを生成するデータ読出手段を備える、半導体記憶装置。
  9. 前記セル選択手段は、前記メモリセルの選択後、前記アドレスラッチ手段のリセットと並行して前記セル選択手段をリセットする、請求項８記載の半導体記憶装置。
  10. 前記セル選択手段は、テストモードが設定されたとき、前記リセット動作を中止する、請求項８記載の半導体記憶装置。
  11. 前記データ読出手段からのデータから内部出力データを生成するデータ出力回路と、
    前記データ読出手段からのデータ読出状況をモニタし、該モニタ状況に従って前記データ出力回路をリセットする出力制御回路をさらに備える、請求項８記載の半導体記憶装置。
  12. 前記データ出力回路は、前記データ読出手段からのデータをラッチするデータラッチ回路を含み、
    前記データ出力制御回路は、前記データ読出手段の活性化を制御する活性化信号に応じて生成されるモニタ信号に応答して前記データ出力回路をリセットする、請求項１１記載の半導体記憶装置。
  13. 前記出力制御回路は、前記データ読出手段から前記データ出力回路までの信号伝搬経路の信号伝播遅延に対応する信号伝播遅延を与える信号線を介して前記モニタ信号を受け、該受けた活性化信号に従って前記データ出力回路をリセットする、請求項１１記載の半導体記憶装置。
  14. 各々が複数のメモリセルを有しかつデータ読出時並行してメモリセルの選択およびデータ読出が行われる複数のメモリマットに分割されるメモリアレイを備え、各前記メモリマットは、データビットを格納するデータ領域と、前記データに対する誤り訂正用符号を構成するパリティビットを格納するエラー訂正ビット領域とを含む、半導体記憶装置。
  15. １つの多ビットデータに対する誤り訂正用符号のパリティビットは、前記複数のメモリマットに均等に分散して格納される、請求項１４に記載の半導体記憶装置。
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