JPH01294294A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は、半導体記憶装置に関し、特に、確実に読出
動作を行なうことの可能な半導体記憶装置に関する。

［従来の技術］ 第４図は、従来のスタティック型ランダムアクセスメモ
リ（以下ＳＲＡＭと略称する）の内部同期信号を発生す
るための回路を示す回路図である。

第４図を参照して、この回路は、大力バッファ３３を介
して外部からアドレス信号を受けるように接続されたア
ドレストランジションディテクタ（以下ＡＴＤと略称す
る）回路３４と、ＡＴＤ回路３４の出力に接続されたＯ
Ｒゲート３５と、ＯＲゲート３５の出力に接続された内
部同期パルス発生回路２と、内部同期パルス発生回路２
の出力に接続された内部同期信号発生回路３１と、ＯＲ
ゲート３５の出力に接続された内部同期信号発生回路３
２とを含む。

内部同期パルス発生回路２は、インバータ２１および２
２の直列接続と、２つのインバータ２１および２２の接
続点と接地との間に設けられたキャパシタ２３とを含む
。

動作において、ＡＴＤ回路３４はアドレス信号の変化を
検出し、ＡＴＤパルスがＯＲゲート３５から出力される
。内部同期パルス発生回路２において、キャパシタ２３
は、インバータ２１に与えられたＡＴＤパルスに応答し
て充電される。キャパシタ２３が充電されたとき、イン
バータ２２が反転し、出力信号が内部同期信号発生回路
３１に与えられる。回路３１は、この出力信号に応答し
て内部同期信号ＷＬＥＮおよび５ＡＥＮを出力する。キ
ャパシタ２３の容量を適当に設定することにより、ＡＴ
Ｄパルスが与えられてから内部同期信号が出力されるま
での時間が決められる。

一方、内部同期信号発生回路３２は、遅延されずにＡＴ
Ｄパルスを受け、内部同期信号ＢＬＥＱ。

１０ＥＱおよび５ＡＥＱを出力する。

第５図は、従来のＳＲＡＭの一部を示す回路図である。

第５図を参照して、このＳＲＡＭは、メモリセル４を含
むメモリアレイと、ワード線ＷＬ１ないしＷＬｎを選択
するためのロウデコーダ８と、Ｉ１０線およびＩ１０線
に接続され、メモリセル４から読出された信号を差動増
幅するセンスアンプ５と、センスアンプ５力（非活性状
態になったとき、出力された信号をラッチするラッチ回
路７と、その信号を出力する出力バッファ６とを含む。

第６図は、第５図に示されたＳ　ＲＡ　Ｍの動作を説明
するためのタイミング図である。

第５図および第６図を参照して、次に、動作について説
明する。

まず、外部から与えられたアドレス信号Ａｎが変化する
と、第４図において述べたように、高レベルのビット線
イコライズ信号ＢＬＥＱおよびＩ１０線イコライズ信号
ｌ０ＥＱが出力される。ビット線およびＩ１０線は、こ
れらの信号に応答してイコライズされる。また、高レベ
ルのワード線イネーブル信号ＷＬＥＮおよびセンスアン
プイネーブル信号５ＡＥＮが出力され、ロウデコーダ８
およびセンスアンプ５が活性化される。

次に、ロウデコーダ８およびコラムデコーダ（図示せず
）は、１本のワード線および１本のコラム選択線を高レ
ベルにもたらす。これにより、１つのメモリセル４が選
択され、そこにストアされているデータ信号によりｒ１
０線およびＩ１０線間に電位差が生じる。

このとき、センスアンプ５は、活性化された後、高レベ
ルのセンスアンプイコライズ信号５ＡＥＱに応答して既
にイコライズがなされている。Ｉ１０線およびＩ１０線
間にセンスアンプ５がセンスするのに十分な電位差が生
じたとき、センスアンプ５のイコライズが終了し、セン
スアンプ５は、Ｉ１０線およびＩ１０線間の電位差を増
幅して読出し、ＲＷＤ線にデータ信号を供給する。ＲＷ
Ｄ線に与えられたデータ信号は、出力バッファ６を介し
て出力され、また、ラッチ回路７によりラッチされる。

以上の動作において、たとえば、ワード線ＷＬ１および
コラム選択線Ｃ０Ｌ１が高レベルにもたらされ、センス
アンプ５が活性化されているとき、ビット線負荷トラン
ジスタ痣を介して電源からメモリセル４にビット線電流
ｊＢが流れる。また、センスアンプ５にも電流ｉ、が流
れ、これらの電流が流れることにより電力消費を生ずる
。

そこで、アドレス信号Ａｎが変化した後、一定の時間が
経過しデータ信号が読出されたとき、ロウデコーダ８お
よびセンスアンプ５を不活性状態にする工夫がなされて
いる。これにより、このＳＲＡＭは、スタンバイ状態に
もたらされ、電力消費が減じられる。このような工夫は
、ＳＲＡＭかサイクル時間の長いタイミングで動作する
とき自動的にスタンバイ状態になる（オートパワーダウ
ンモード）ので、低い消費電力が要求される携帯用機器
に適用される場合有用である。

消費電力を減じるために、ロウデコーダ８およびセンス
アンプ５が活性化されている時間はできるだけ短いこと
が好ましい。しかし、あまり短くしすぎると、メモリセ
ル４にストアされたデータ信号が読出される前に、セン
スアンプ５が不活性化されることになり、ラッチ回路７
が正確なデータ信号をラッチできなくなる。したがって
、ワード線イネーブル信号ＷＬＥＮおよびセンスアンプ
イネーブル信号５ＡＥＮは、正確に読出動作が行なえる
範囲内で、できる限り短いパルス幅を持つよう設定する
必要がある。

［発明が解決しようとする課ａ］ 従来のＳＲＡＭでは、ワード線イネーブル信号ＷＬＥＮ
およびセンスアンプイネーブル信号５ＡＥＮは、正確に
データ信号の読出を行なうのに十分な時間長さのパルス
幅を持つように設定されている。そのため、電源から負
荷トランジスタ店を介してメモリセル４およびセンスア
ンプ５に電流ｉＢおよび１．が流れる時間が長くなり、
不必要な消費電力が生じるという課題があった。

この発明は、上記のような課題を解決するためになされ
たもので、消費電流を増加させることなく、確実に読出
動作を行なうことのできる半導体記憶装置を得ることを
目的とする。

［課題を解決するための手段］ この発明に係る半導体記憶装置は、外部から与えられた
アドレス信号の変化に応答して読出動作に必要な内部同
期信号を出力する内部同期信号発生手段と、内部同期信
号に応答してメモリアレイ中のメモリセルにストアされ
たデータ信号を増幅して読出すデータ読出手段と、デー
タ読出手段から信号が出力されるタイミングに応答して
読出動作の終了を示す読出終了信号を出力する読出終了
検出手段とを含み、内部同期信号発生手段はさらに読出
終了信号に応答して内部同期信号を出力する。

［作用］ この発明における半導体記憶装置は、読出終了検出手段
がデータ読出手段から信号が出力されるタイミングを検
出して読出終了信号を出力する。

内部同期信号発生手段はアドレス信号の変化および読出
終了信号に応答して内部同期信号を出力する。データ読
出手段が読出終了信号に応答して得られた内部同期信号
に応答して動作するので、確実な読出動作を最低限の電
力消費で行なえる。

［発明の実施例］ 第２図は、この発明の一実施例を示すＳ　ＲＡＭの一部
を示す回路図である。

第２図を参照して、このＳＲＡＭは、第５図に示された
従来のＳＲＡＭと比較して、センスアンプ５の差動出力
信号を受けるように接続された差動出力信号検出回路１
が新たに設けられていることが異なる。また、この回路
１の出力は改善された内部同期パルス発生回路２に接続
される。

第１図は、第２図に示されたＳＲＡＭの差動出力信号検
出回路、および内部同期パルス発生回路の一例を示す回
路図である。

第１図を参照して、差動出力信号検出回路１は、インバ
・−夕１０ないし１４と、ＮＡＮＤゲート１５ないし１
８と、立上がり信号だけを遅延させる立上がり遅延回路
１つとを含む。内部同期パルス発生回路２は、第４図に
示された従来のものと比較して、電源と２つのインバー
タ２１および２２の接続点（ノードＦ）との間に接続さ
れたＰチャネルトランジスタ２４が新たに設けられ、ト
ランジスタ２４のゲートは差動出力信号検出回路１の出
力信号を受けるように接続される。第１図に示された他
の回路部分は第４図に示された従来のものと同様であり
説明は省略される。

第３図は、第１図に示された差動出力信号検出回路およ
び内部同期パルス発生回路の動作を説明するためのタイ
ミング図である。この図において、記号ＡＴＤはＡＴＤ
パルスを示し、ＳＡおよび丁Ａはセンスアンプの差動出
力信号を示す。また、ＡないしＧは第１図に示された各
ノードの電圧信号を示す。

第１図および第３図をり照して、次に、動作について説
明する。

まず、読出動作が行なわれていないとき、差動出力信号
検出回路１は、センスアンプから同じ電圧レベルの出力
信号ＳＡおよびＳＡを受ける。このとき、ノードＡおよ
びＢは同じ電圧レベルにもたらされ、したがって、ノー
ドＣは低レベルにもたらされる。

次に、読出動作が行なわれたとき、センスアンブが異な
ったレベルの出力信号ＳＡおよびＳＡを出力する。この
とき、ノードＡおよびＢは異なった電圧レベルにもたら
され、したがって、ノードＣは低レベルから高レベルの
電圧にもたらされる。

ノードＣの電圧信号は、ＮＡＮＤゲート１８の一方入力
に与えられ、また、立上がり遅延回路１９およびインバ
ータ１４を介して他方入力に与えられる。したがって、
ＮＡＮＤゲート１８が負のパルス信号（ノードＥの電圧
信号）を出力する。

このようにして、差動出力信号検出回路１は、センスア
ンプの出力信号ＳＡおよびＳＡの電圧、差を検出するこ
とにより、センスアンプによる読出動作の終了を検出し
、負のパルス信号を内部同期パルス発生回路２に与える
。

内部同期パルス発生回路２は、通常、ＡＴＤパルスのみ
に応答して動作する。第３図において点線で示されたノ
ードＦおよびノードＧの電圧信号の変化はこの場合を示
す。このように、通常、ノードＦは緩やかに充電され、
ノードＧに時間幅の長いパルス信号が得られる。

センスアンプによる読出動作が行なわれたとき、トラン
ジスタ２４は、差動出力信号検出回路１からの出力信号
に応答してオンする。これにより、ノードＦは、トラン
ジスタ２４を介して接続された電源により急速に充電さ
れる。したがって、ノードＦおよびＧの電圧はミ第３図
において実線で示されるように急速に変化する。これに
より、ノードＧから時間長さの短いパルス信号が得られ
る。

このようにして、差動出力信号検出回路１を設け、改善
された内部同期パルス発生回路２を適用すると、読出速
度が遅いときはパルス幅が長く、読出速度が速いときは
パルス幅の短い内部同期パルスが得られる。ワード線イ
ネーブル信号ＷＬＥＮおよびセンスアンプイネーブル信
号５ＡＥＮは、こうして得られた内部同期パルスに応答
してパルスの後縁が制御され、内部同期信号発生回路に
より発生される。

このようにして得られたワード線イネーブル信号ＷＬＥ
Ｎおよびセンスアンプイネーブル信号５ＡＥＮは、セン
スアンプによる読出動作の終了を検出して得られるので
、第２図に示されたＳＲＡＭにおいて、誤ってデータ信
号の読出を行なうことがなく、また、電源からメモリセ
ル４およびセンスアンプ５に流れる電流ｉ５およびｉ、
を必要最低限に少なくすることができる。

［発明の効果］ 以上のように、この発明によれば、データ読出手段によ
る読出動作の終了を検出し、これに応答して読出動作に
必要な内部同期信号を発生するように構成したので、消
費電力を増加させることなく確実に読出動作を行なうこ
とのできる半導体記憶２置が得られた。

【図面の簡単な説明】

第１図は、この発明の一実施例を示し、第２図に示され
たＳＲＡＭの差動出力信号検出回路および内部同期パル
ス発生回路を示す回路図である。 第２図は、この発明の一実施例を示すＳＲＡＭの一部を
示す回路図である。第３図は、第１図に示された回路の
動作を説明するためのタイミング図である。第４図は、
従来のＳＲＡＭの内部同明信号を発生するための回路を
示す回路図である。第５図は、従来のＳＲＡＭの一部を
示す回路図である。第６図は、第５図に示されたＳＲＡ
Ｍの動作を説明するためのタイミング図である。 図において、１は差動出力信号検出回路、２は内部同期
パルス発生回路、４はメモリセル、５はセンスアンプ、
６は出力バッファ、７はラッチ回路、８はロウデコーダ
、３１および３２は内部同期信号発生回路、３３は人力
バッファ、３４はＡＴＤ回路である。 なお、図中、同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 外部から与えられたアドレス信号の変化を検出し、それ
   に応答して読出動作に必要な内部同期信号を出力する内
   部同期信号発生手段を含む半導体記憶装置であって、 データ信号をストアするためのメモリセルを含むメモリ
   アレイと、 前記メモリアレイに接続され、内部同期信号に応答して
   前記メモリセルにストアされたデータ信号を増幅して読
   出すデータ読出手段と、 前記データ読出手段の出力に接続され、前記データ読出
   手段から信号が出力されるタイミングに応答して読出動
   作の終了を検出し、読出終了信号を出力する読出終了検
   出手段とを含み、 前記内部同期信号発生手段は、前記読出終了検出手段に
   接続され、さらに読出終了信号に応答して前記内部同期
   信号を出力する、半導体記憶装置