KR100298133B1 - 반도체기억장치 - Google Patents

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KR100298133B1
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Abstract

기본적으로, 반도체 기억장치는 메모리 셀 어레이, 어드레스 버퍼, 행 디코더, 열 디코더, 감지증폭회로로 구성된 마스크 ROM과 유사하게 배열되어 있다. 상기 반도체 기억장치는 시간의 마진없이 어드레스 사이클과 동기하여 순차적으로 그에 입력된 어드레스들을 취급하도록 특별히 설계되어 있다. 어드레스-전이 검출 회로는 상기 어드레스 사이클의 변화에 수반되는 어드레스 전이를 검출하도록 구비되어 있다. 감지-결정 검출회로는 제어신호를 생성하기 위해서 상기 어드레스 전이를 기초로 하여 감지증폭회로의 감지결정을 검출한다. 데이타 래치회로는 상기 제어신호에 따라서 감지증폭회로의 출력을 래치한다.
제어신호는 감지증폭회로의 출력이 어드레스 사이클과 동기하여 데이터 래치회로에 차례로 래치되는 식으로 결정된다. 어드레스 사이클에 의해서 시간의 마진이 필요하지 않으므로, 매모리 셀 어레이상에서 고속판독작동을 행할 수 있다. 또한, 감지결정검출회로는 메모리 셀 어레이와 유사하게 배열되어 있는 더미 셀 어레이를 포함하는 지연회로를 이용하므로, 감지증폭회로의 감지가 결정될 때까지 경과되는 시간을 정확하게 자동적으로 측정할 수 있다.

Description

반도체 기억장치
제1도는 본 발명의 일실시예인 마스크 ROM의 전체구성을 도시한 블럭도.
제2도는 메모리 셀 어레이 및 더미 셀 어레이를 포함하는 마스크 ROM의 선택된 일부를 도시한 블럭도.
제3도는 제2도의 더미 셀 어레이로부터 연장되어 있는 더미 비트라인에 대한 마스크 ROM의 또다른 부분을 도시한 블럭도.
제4도는 제3도의 감지-결정-펄스 발생회로의 내부 구성의 일예를 도시한 회로도.
제5도는 제2도의 구동기의 내부 구성의 일예를 도시한 블록도.
제6도는 본 실시예의 동작을 설명하기 위한 시간도.
제7도는 본 발명의 또다른 실시예인 마스크 ROM의 주요부를 도시한 블록도이다.
* 도면의 주요부분에 대한 부호의 설명
11 : 메모리 셀 어레이 12 : 어드레스 버퍼
13 : 행 디코더 14 : 열 디코더
15 : 감지증폭회로 16 : 데이타 래치 회로
17 : 출력버퍼 18 : 어드레스-전이 검출 회로
19 : 감지-결정 검출회로 21a,21b : 더미 셀 어레이
22 : 구동기 31 : 더미 열 선택기
32 : 더미 감지증폭회로 41a, 41b : 배타-논리합 게이트
42a, 42b : 지연소자 44 : NOR 게이트
45 : 반전 버퍼 51 : 카운터
51a,51b : T-타입 플립플롭 52a,52b : 버퍼
본 발명은 마스크 ROM으로 이용되는 반도체 기억장치에 관한 것이다.
고도의 기술의 진보에 따라, 다양한 반도체기억장치가 개발되고 있으며, 그 집적도가 증가되고 있다. 대규모 반도체 기억장치에서는 내부 선의 저항이 증가되므로, 내부신호의 지연은 크게 된다. 따라서, 대규모 반도체 기억장치에서는 고속 엑세스를 행하기가 어렵다.
반도체기억장치의 엑세스 시간은 입력된 외부 어드레스에 따라서 데이터 출력이 결정될 때까지 요구되는 시간이다. 통상, 외부 어드레스를 입력하는 사이클은 엑세스시간에 의해 제약을 받으므로 어느 정도의 시간의 마진을 엑세스 시간에 가함으로써 사이클 시간은 설정된다. 상기 엑세스시간을 단축시키기 위해, 여러 측정법이 이용되고 있다. 예를들면, 비트-라인 선(先)-충전이 이용되고 있다.
그런데, 지연소자들로 인해서, 엑세스시간을 더욱 단축시키는 것은 어렵다. 이들 지연소자중에는 워드 라인으로 인한 지연, 센스 증폭기의 작동으로 인한 지연, 출력용량으로 인한 지연이 있다. NAND 타입 메모리 셀을 이용하는 마스크 ROM, EPROM의 경우에는 대규모 집적이 용이한 반면 고속작동을 행하기는 어렵다.
본 발명의 목적은 고속 판독작동을 행할 수 있는 반도체 기억장치를 제공하는 데에 있다.
기본적으로, 본 발명의 반도체기억장치는 메모리 셀 어레이, 어드레스 버퍼, 행 디코더, 열 디코더, 감지 증폭회로로 구성된 마스크 ROM과 유사하게 배열되어 있다. 특히, 반도체 기억장치는 시간의 마진없이 어드레스 사이클과 동기하여 그에 순차적으로 입력된 어드레스를 취급하도록 설계되어 있다. 이를 목적으로, 반도체 기억장치는 다음과 같은 3종류의 회로를 구비하고 있다.
어드레스-전이 검출회로는 어드레스 사이클의 변화에 수반되는 어드레스 전이를 검출하도록 구비되어 있다. 감지-결정 검출회로는 제어신호를 생성하기 위하여 어드레스-전이에 기초하여 감지증폭회로의 감지결정을 검출한다. 데이타 래치회로는 제어신호에 따라서 감지증폭회로의 출력을 래치한다. 감지증폭회로의 출력이 어드레스 사이클과 동기하여 상기 데이타 래치회로에 의해 차례로 래치되도록 제어신호는 결정된다.
따라서, 반도체 기억장치는 선행세트의 어드레스에 관해서 최종데이타가 출력되기 전에 다음 세트의 어드레스를 입력하도록 기동될 수 있다. 그러므로, 엑세스시간과 관련된 어드레스 사이클에 대해서 시간의 마진을 준비할 필요가 없으므로, 반도체 기억장치는 각각 엑세스 시간보다 더 짧은 어드레스 사이클을 이용하여 데이타-판독 작동을 행할 수 있다.
또한, 감지-결정 검출회로는 메모리 셀 어레이와 유사하게 배열되어 있는 더미 셀 어레이를 포함하는 지연회로를 이용하므로, 감지증폭회로의 감지결정때까지 경과되는 시간을 정확하게 자동적으로 측정할 수 있다.
이하, 첨부한 도면을 참고하여 본 발명의 목적을 더옥 명확히 설명한다.
제1도는 본 발명의 실시예에 따라서 설계한 마스크 ROM을 도시한 블럭도이다. 제1도의 마스크 ROM의 기본 구성은 통상의 ROM에서와 유사하다. 상세하게는, 메모리 셀 어레이(11), 어드레스 버퍼(12), 행 디코더(13), 열 디코더(14), 감지증폭회로(또는 감지 증폭기)(15)가 구비되어 있다. 메모리 셀 어레이(11)는 마스크 프로그램에 의해 데이타를 기억한다. ; 어드레스 버퍼(12)는 외부 어드레스(A0,A1,...,Am)를 입력한다. 행 디코더(13) 및 열 디코더(14)는 입력된 외부 어드레스를 디코딩함으로써 워드 라인 및 비트라인에 대해 선택온 행한다.; 감지증폭회로(15)는 열 디코더(14)에 의해 선택된 비트라인상에서 데이타를 판독한다.
감지증폭회로(15)의 출력은 판독된 데이타를 입력하여 일시적으로 보유하는 데이타 래치 회로(16)에 공급된다. 상기 데이타 래치회로(16)에 의해 보유된 데이타는 출력버퍼(17)를 통해 외부출력단자(D0, D1,..)에 공급된다.
감지증폭회로(15)로부터 데이타 래치 회로(16)로의 데이타 전이의 타이밍을 제어하기 위하여, 어드레스-전이 검출회로(18) 및 감지-결정 검출회로(19)가 구비되어 있다. 어드레스-전이 검출회로(18)는 어드레스-버퍼(12)에 의해 입력된 어드레스의 전이를 검출한다. : 따라서, 소정 어드레스에 대한 어드레스-전이 타이밍이 검출된다. 감지-결정 검출회로(19)는 상기 소정 어드레스에 의해 선택된 데이타에 대해서 감지증폭회로(15)의 출력이 결정될 때까지 경과하는 지연시간을 검출한다.
감지-결정 검출회로(19)는 2시리즈의 지연, 즉 지연회로(192a 및 192b)를 포함한다. 또한, 감지-결정 검출회로(19)는 어드레스-전이 검출회로(18)로부터 출력된 어드레스-전이 검출펄스를 기수펄스 및 짝수펄스로 분할하는 기수-짝수 분할회로(191)를 포함한다.
지연회로(192a)는 기수펄스에 대응하여 어드레스에 의해 선택된 데이터에 대해 감지결정(즉, 감지증폭회로(15)의 출력의 결정)할 때까지 경과되는 시간을 검출하기 위해서 기수펄스를 수신한다.
또다른 지연회로(192b)는 짝수펄스에 대응하여 어드레스에 의해 선택된 데이터에 대해 감지결정때까지 경과되는 시간을 검출하기 위해서 짝수펄스를 수신한다. 지연회로(192a 및 192b)의 출력신호는 감지-결정 펄스 발생회로(193)에 공급되므로 감지-결정 펄스는 래치제어회로로서 데이터 래치회로(16)에 공급된다.
제1도의 상기 구성에 따르면, 감지-결정 검출회로(19)는 소정어드레스 입력이후의 감지결정때까지 경과되는 지연시간을 검출하므로, 감지증폭회로(15)의 데이타는 데이타 래치 회로(16)에 일시적으로 입력된다. : 그 직후에, 다음 어드레스의 입력이 행해질 수 있다.
간략하게는, 상기 구성으로 인해서, 상기 소정 어드레스 입력에 의해 선택된 데이타가 출력버퍼(17)로부터 최종적으로 출력되기 전에 다음 어드레스의 입력이 가능하다.
다음에, 제2도 내지 제5도를 참고하여, NAND타입 메모리 셀을 이용하는 ROM에 본 실시예를 적용시켜 설계한 특수 구성을 설명한다.
제2도에서, 메모리 셀 어레이(11)는 각각 4개의 메모리 트랜지스터로 이루어진 NAND타입의 메모리 셀로 구성되어 있다. 여기서, 각각의 메모리 트랜지스터는 데이타에 따라서 인핸스먼트 타입의 트랜지스터 또는 공핍형 트랜지스터중의 하나로 설정된다. 상기 메모리 셀 어레이(11)와 유사하게, 각각의 제1 및 제2 더미 셀 어레이(21a, 21b)는 각각 4개의 메모리 트랜지스터로 이루어진 NAND타입의 메모리 셀로 구성되어 있다. 더미 셀 어레이(21a,21b)는 각각 제1도의 지연회로(192a 및 192b)의 주요부분을 이룬다.
더미 씰 어레이(21a,21b)의 메모리 트랜지스터는 모두 인핸스먼트 타입의 트랜지스터로 설정되어 있다. 더미 셀 어레이(21a,21b)에 대해 구비되어 있는 더미 워드 라인중에서, 그라운드 지점에 가장 가까운 더미 워드 라인(DWL1, DWL2)은 구동기(22)에 의해 선택적으로 구동되는 한편, 전원(VDD)은 통상 다른 더미 워드 라인들에 가해진다. 더미 워드 라인(DWL1, DWL2)의 최종 스테이지에 배열되어 있는 NAND타입의 메모리 셀로부터 더미 비트 라인(DBL1, DBL2)만이 연장되어 있고, 다른 메모리 셀의 모든 비트 라인은 접지되어 있다.
구동기(22)는 제1도의 상기 기수-짝수 분할회로(191)를 포함한다. ; 이후, 그 상세한 구성을 설명한다.
각각 더미 설 어레이(21a,21b)로부터 연장되어 있는 더미 비트 라인(DBL1,DBL2)은 제3도에 도시한 바와 같이 더미 열 선택기(31)를 통해 더미 감지 증폭 회로(32)에 연결되어 있다. 열 디코더(14) 및 감지증폭회로(15)는 메모리 실 어레이(11)에 대해 구비되어 있으며, 여기에서, 더미 열 선택기(31)는 열 디코더(14)와 유사하게 구성되어 있고, 더미 감지증폭회로(32)는 감지증폭회로(15)와 유사하게 구성되어 있다.
제1도에서, 지연회로(192a 및 192b)는 제3도의 더미 열선택기(31) 및 더미 감지 증폭회로(32)뿐만 아니라 제2도의 더미 셀어레이(21a,21b)로도 구성되어 있다.
더미 워드 라인(DWL1,DWL2)의 최종 스테이지에서 연결되어 있는 NAND타입의 메모리 셀로부터 더미 비트 라인(DBL1,DBL2)이 연장되어 있도록 한 이유는 메모리 셀 어레이(11)의 워드 라인에서 최대지연에 대응하는 지연시간을 공급하기 위함이다. 더미 열 선택기(31) 및 더미 감지 증폭회로(32)는 메모리 셀 어레이(11)에 대해 구비되어 있는 감지증폭회로(15)의 지연 및 열 선택기(14)의 지연을 고려하여 정확한 시간을 검출하기 위해서 구비되어 있다.
특히, 더미 감지증폭회로(32)는 더미 비트 라인(DBL1, DBL2)에 대해 각각 구비되어 있는 한 쌍의 감지 증폭기에 의해 구성되어 있다. 따라서, 감지-결정-펄스 발생회로(193)는 더미 감지증폭회로(32)의 출력에 기초하여, 각각 소정 펄스폭을 가지는 감지결정펄스를 발생한다.
제4도는 감지-결정 펄스 발생회로(193)의 구성의 일예를 도시한 회로도이다. 더미 워드 라인(DWL1, DWL2)이 구동기(22)에 의해 선택되고, 'VSS'레벨에 설정된 때에, 메모리 셀의 "전류-인입-차단(current-lead-in-shutdown)"으로 인해 더미 비트 라인(DBL1, DBL2)상에 전위의 감소가 발생하므로 전위의 감소는 더미 감지증폭회로(32)에 의해 검출된다. 더미 비트 라인(DBL1, DBL2)의 출력신호는 배타-논리합 게이트(41a,41b)의 제1출력에 각각 공급되고, 또한 지연소자(42a, 42b)를 통해 배타-논리합 게이트(41a, 41b)의 제2입력에 각각 공급된다. 지연소자(42a,42b)의 개입으로 인해, 배타-논리합 게이트(41a,41b)는 지연소자(42a,42b)의 각각의 지연소자에 응답하여 결정된 펄스폭을 각각 가지고 있는 펄스(R1,R2)를 생성한다(제6도 참고).
상기 펄스(R1, R2)는 감지-결정 펄스이다. 감지-결정 펄스(R1,R2)는 LOR게이트(44) 및 반전 버퍼(45)에 의한 논리합이 행해진다. 따라서, 데이타 래치 회로(16)를 제어하는 제어펄스(LA)를 생성하는 것이 가능하다. 부수적으로, 감지-결정 펄스(R1,R2)는 더미 워드 라인(DWL1,DWL2)을 구동하는 구동기(22)에 대해서 리셋펄스로서 이용된다.
제5도는 제2도의 더미 셀 어레이(21a 또는 21b)를 선택적으로 구동하는 구동기(22)의 구체적인 구성의 일예를 도시한 블럭도이다. 상기 어드레스-전이 검출회로(18)는 카운터(51)에 의해서 기수-어드레스-전이 펄스 (ATD a) 및 짝수-어드레스-전이 펄스 (ATD b)로 분할되는 어드레스-전이 검출펄스(ATD)를 생성한다. T-타입 플립플롭(51a,51b)은 L-레벨 출력을 생성하기 위해서 상기 펄스(ATD a, ATD b)를 각각 수신한다. L-레벨 출력은 버퍼(52a,52b)를 통해 더미 워드 라인(DWL1, DWL2)으로 전송된다. T-타입 플립플롭(51a,51b)은 그 리셋펄스로서 상기 감지-결정 펄스(R1,R2)를 각각 이용한다.
다음에, 제6도의 타임 차트를 참고하여, 상기 구성의 NAND타입의 마스크 ROM의 데이타 판독 작동을 상세히 설명한다. 제6도는 어드레스 사이클(①,②...)에 따라서 마스크 ROM에 외부 어드레스가 공급되는 특수한 상황을 도시한 도면이다('어드레스 입력' 참고). 이제, 어드레스 입력에 기초하여, 메모리 셀 어레이(11)에 액세스하기 위해서 정상 작동이 행해지므로 데이타 판독 작동이 행해진다. 어드레스 전이에서, 어드레스-전이 검출 펄스'ATD'가 생성된다. 어드레스-전이 펄스는 제5도의 카운터(51)에 의해서 기수-어드레스-전이 펄스(ATD a) 및 짝수-어드레스-전이 펄스 (ATD b)로 분할된다. 따라서, 더미 셀 어레이(21a,21b)에 대한 더미 워드 라인(DWL1, DWL2)은 교번적으로 구동된다.
더미 워드 라인(DWL1, DWL2)의 최종 스테이지에서의 전위가 더미워드 라인(DWL1, DWL2)의 최종 스테이지에 구비된 메모리 트랜지스터에 대해 설정되어 있는 임계레벨보다 더 낮게 되는 때에, 더미 비트 라인(DBL1, DBL2)의 각각에서 전위가 증가한다. 전위의 증가는 더미 감지증폭회로(32)에 의해 검출된다. 제6도는 각각 더미 셀 어레이(21a 또는 21b)의 감지 지연의 방식을 나타내는 개략적인 파형을 도시한 도면이다. 특히, 감지-결정 펄스(R1)는 펄스(ATD a)에 기초하여 구동되는 제1더미 셀 어레이(21a)에 대해 공급되는 감지-지연시간(Ta)을 이용하여 얻어지고, 감지-결정 펄스(R2)는 펄스(ATD b)에 기초하여 구동되는 제2더미 셀 어레이(21b)에 대해 공급되는 감지-지연시간(Tb)을 이용하여 얻어진다. 여기에서, 감지-지 연시 간(Tb)은 감지-지연시간(Ta)와 거의 같다.
감지결정펄스(R1)가 제1더미 셀 어레이(21a)에서 발생되는 때에, 제5도에서의 T-타입 플립플롭(51a)은 감지-결정 펄스(R1)의 하강에지에서 리셋된다. 따라서, 제1더미 셀 어레이(21a)의 구동이 리셋되므로, 제1더미 셀 어레이(21a)는 다음 구동을 위해 준비될 수 있다. 유사하게, 감지-결정 펄스(R2)가 제2더미 셀 어레이(21b)에서 발생되는 때에, 제5도에서의 T-타입 플립플롭(51b)은 감지-결정 펄스(R2)의 하강에지에서 리싯된다. 따라서, 제2더미 셀 어레이(21b)의 구동이 리셋되므로, 제2더미 셀 어레이(21b)는 다음 구동을 위해 준비될 수 있다.
감지-결정 펄스(R1, R2)의 논리합에 자자 대응-하는 제어펀스(LA)에 따라서, 감지증폭회로(15)의 데이타는 데이타 래치 회로(16)에 의해 순차적으로 입력된다. 데이타 래치 회로(16)가 소정 사이클의 데이터를 보유한 직후에 다음 사이클의 데이타에 대한 판독이 시작된다. 제6도에 도시한 바와 같이, 사이클(①)의 데이타는 다음 사이클(②)에서 데이터 래치 회로(16)로부터 출력된다.
상기한 바와 같이, 본 실시예는 다음과 같이 설계되어 있다.
데이타 래치 회로(16)는 감지증폭회로(15)의 출력을 수용하도록 구비되어 있다. : 더미 셀 어레이(21a,21b)는 감지결정에 대한 시간측정을 행하는 데에 이용된다. : 따라서, 감지증폭회로(15)의 출력은 데이터 래치 회로(16)에 의해 보유된다.
본 실시예의 잇점은 종래기술과는 달리, 엑세스 타임't'와 관련하여 어드레스 사이클에 대한 시간의 마진을 공급할 필요가 없다는 데에 있다. 따라서, 데이타 엑세스는 엑세스 타임 't'보다 더 짧은 단기 사이클로 행해질 수 있다. 감지결정때까지 경과하는 지연시간을 측정하기 위해서, 본 실시예는 더미 열 선택기(31) 및 더미 감지증폭회로(32)뿐만 아니라, 메모리 셀 어레이와 유사하게 구성되어 있는 더미 셀 어레이(21a,21b)로도 이용한다. 그러므로, 정확한 시간 측정을 행하는 것이 가능하며, 출력부하용량 및 출력버퍼에서 어떠한 지연도 발생하지 않는다. 따라서, 고속 엑세스를 얻을 수 있다.
본 발명은 NOR 타입의 메모리 셀을 이용한 마스크 ROM과 같은 다른 타입의 마스크 ROM등에도 적용될 수 있다. NOR 타입의 메모리 셀을 이용한 마스크 ROM을 실현시키는 일실시예의 주요부는 제2도 및 제3도에 대응하는 제7도의 블럭도에 도시되어 있다. 제7도에서, 제2도 및 제3도에서와 유사한 부분은 동일한 참고부호로 표시하였으며, 그 상세한 설명은 생략한다.
더미 셀 어레이(21a,21b)의 모든 메모리 셀에는 임계전압이 상승되는 'HiVt'처리(여기에서 Vt는 임계전압을 표시함)를 행한다. 더미 셀 어레이는 메모리 셀 어레이와 유사하게 구성되어 있으므로, 메모리 셀은 더미 워드 라인(DWL1, DWL2)을 따라 평행하게 연결되어 있다. 더미 셀 어레이(21a,21b)의 소오스 및 드레인은 접지되어 있다. 더미 워드 라인(DWL1, DWL2)은 더미 셀 어레이(21c,21b)의 제1스테이지에 배열되어 있는 메모리 트랜지스터의 게이트에 연결되어 있다. 각각의 더미 셀 어레이(21c,21d)는 메모리 셀 어레이처럼 열방향으로 배열되어 있는 메모리 트랜지스터로 구성되어 있다. 더미 셀 어레이(21c, 21d)의 제1스테이지에 배열되어 있는 메모리 트랜지스터만이 인핸스먼트 타입이고, 다른 메모리 트랜지스터들에는 'HiVt'처리를 행한다. 상기
NAND타입의 메모리와는 달리, 워드-라인-선택 모드는 'H'레벨에 설정되어 있고 워드-라인-비선택 모드는 'L'레벨에 설정되어 있도록, NOR 타입의 메모리 셀은 구성되어 있다.
상기한 실시예에서처럼, 제7도의 실시예에서는 엑세스시간에 의해서 어드레스 사이클이 제한을 받지 않으며, 고속 데이타 판독이 행해질 수 있는 잇점이 있다.
마지막으로, 본 발명의 적용은 마스크 ROM에만 제한되는 것은 아니다. 따라서, 본 발명은 SRAM 및 DRAM 뿐만 아니라 PROM 및 EPROM과 같은 모든 ROM에 적용될 수 있으며, 상기한 바와 같은 효과를 얻을 수 있다.
본 발명을 상기한 실시예에 대해서만 설명하였으나, 청구범위의 개념 및 범위를 이탈하지 않는 범위내에서 여러 변형 및 수정이 가능함은 물론이다.

Claims (3)

  1. 데이타를 기억하는 메모리 셀 어레이와; 어드레스를 입력하는 어드레스 버퍼와; 상기 입력된 어드레스를 디코딩함으로써 상기 메모리 셀 어레이에 액세스하는 디코더와; 상기 어드레스에 의해 선택된 데이타를 상기 메모리 셀 어레이로부터 판독하는 감지증폭수단과; 어드레스-전이 검출 펄스를 생성하기 위해서, 상기 어드레스 버퍼에 의해 입력된 어드레스들간의 변동을 검출하는 어드레스-전이 검출 수단과; 상기 어드레스-전이 검출 펄스내에서의 기수-어드레스-전이 검출 펄스에 대응하는 어드레스에 의해 선택된 데이타에 대한 상기 감지증폭수단의 출력이 결정될 때까지 경과하는 제1시간을 검출하는 제 1지 연수단과 ; 상기 어드레스-전이 검출 펄스내에서의 짝수-어드레스-전이 검출 펄스에 대응하는 어드레스에 의해 선택된 데이타에 대한 상기 감지증폭수단의 출력이 결정될 때까지 경과하는 제2시간을 검출하는 제2지 연수단과; 상기 제1 및 제2 지연수단의 출력에 기초하여 감지-결정 펄스를 발생하는 감지-결정-펄스 발생수단과; 상기 감지-결정 펄스에 응답하여 상기 감지증폭수단의 출력을 기억하는 데이타 래치 회로로 구성된 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 제1 및 제2 지연수단은 상기 메모리 셀 어레이와 유사하게 배열되어 있는 더미 셀 어레이와, 상기 어드레스-전이 검출 펄스에 의해 상기 더미 셀 어레이의 더미 워드 라인을 선택적으로 구동하는 더미-워드-라인 구동수단과; 상기 더미 셀 어레이로부터 연장되어 있는 더미 비트 라인과 접속되어 있는 더미 열 선택기 및 더미 감지증폭수단으로 구성되고, 상기 감지-결정-펄스 발생수단은 각각 소정 펄스폭을 갖는 감지-결정 펄스를 발생시키기 위해서 상기 더미 감지 증폭수단의 출력의 변동을 검출하는 것을 특징으로 하는 반도체 기억장치.
  3. 제1항에 있어서, 상기 제1 및 제2 지연수단은 상기 메모리 셀 어레이와 유사하게 낸드(NAND) 타입의 메모리 셀로 구성되어 있는 제1 및 제2 더미 셀 어레이와; 상기 제1 및 제2 더미 셀 어레이의 더미 워드 라인들중에서 선택된 소정 더미 워드 라인을 상기 기수-어드레스-전이 검출 펄스 및 상기 짝수-어드레스-전이 검출 펄스에 의해 선택적으로 구동하고, 상기 소정 더미 워드 라인을 제외한 더미 워드 라인에는 정상적으로 전원을 인가하는 더미-워드-라인 구동수단과; 상기 제1 및 제2 더미 셀 어레이의 최종 스테이지에 배열되어 있는 낸드타입의 메모리 셀로부터 연장되어 있는 더미 비트 라인과 연결된 더미 열 선택기 및 더미 감지증폭수단으로 구성되며, 상기 감지-결정-펄스 발생수단은 각각 소정 펄스 폭을 가지는 감지-결정-펄스를 발생하기 위해서 상기 더미 감지증폭수단의 출력의 변동을 검출하는 것을 특징으로 하는 반도체 기억장치
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