JPH0855492A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH0855492A
JPH0855492A JP20800994A JP20800994A JPH0855492A JP H0855492 A JPH0855492 A JP H0855492A JP 20800994 A JP20800994 A JP 20800994A JP 20800994 A JP20800994 A JP 20800994A JP H0855492 A JPH0855492 A JP H0855492A
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Abstract

(57)【要約】 【目的】 アドレス入力サイクルのアクセス時間に対す
るマージンを不要として高速読出しを可能とした半導体
記憶装置を提供する。 【構成】 メモリセルアレイ１１、アドレスバッファ１
２、ロウデコーダ１３、カラムデコーダ１４、及びセン
スアンプ１５を有するマスクＲＯＭであって、アドレス
バッファ１２に取り込まれるアドレスの変化を検出する
アドレス遷移検出回路１８と、このアドレス遷移検出回
路１８により検出される所定アドレスのアドレス遷移タ
イミングからそのアドレスにより選択されたデータに対
応するセンスアンプ１５の出力確定までの時間を検出す
るセンス確定検出手段１９が設けられ、このセンス確定
検出手段１９の出力によりセンスアンプ１５の出力を取
り込む出力データラッチ回路１６が設けられる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、高速アクセスを可能
とした半導体記憶装置に関する。
【０００２】
【従来の技術】各種半導体記憶装置は、微細加工技術の
進歩によりますます大規模化が進んでいる。大規模化半
導体記憶装置では、内部配線抵抗の増大により内部信号
遅延が大きくなり、高速アクセスが難しくなっている。
半導体記憶装置のアクセス時間は、外部アドレス入力か
らそのアドレスに対応するデータ出力が確定するまでの
時間であり、通常外部アドレスを入力するサイクルはこ
のアクセス時間により制限されて、アクセス時間に所定
のマージンを加えてサイクル時間が設定される。このた
め従来より、アクセス時間を短縮するために、例えばビ
ット線プリチャージを行うといった工夫が種々とられて
きた。
【０００３】
【発明が解決しようとする課題】しかし、ワード線によ
る遅延、センスアンプ動作の遅延、出力容量に起因する
遅延等、多くの遅延要素がアクセス時間の一層の短縮を
難しくしている。例えば、ＮＡＮＤ型メモリセルを用い
るマスクＲＯＭやＥＰＲＯＭ等を例にとると、他の形式
に比べて大規模化が容易である反面、高速化が難しいこ
とが問題となっている。
【０００４】この発明は、上記の点に鑑みなされたもの
で、アドレス入力サイクルのアクセス時間に対するマー
ジンを不要として高速読出しを可能とした半導体記憶装
置を提供することを目的としている。
【０００５】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、データを記憶するメモリセルアレイと、外部
アドレスを取り込むアドレスバッファと、取り込まれた
アドレスをデコードして前記メモリセルアレイをアクセ
スするデコーダと、前記メモリセルアレイの選択された
データを読み出すセンスアンプと、前記アドレスバッフ
ァに取り込まれるアドレスの変化を検出するアドレス遷
移検出手段と、このアドレス遷移検出手段により検出さ
れる所定アドレスのアドレス遷移タイミングからそのア
ドレスにより選択されたデータに対応する前記センスア
ンプの出力確定までの時間を検出するセンス確定検出手
段と、このセンス確定検出手段の出力により前記センス
アンプの出力を取り込む出力データラッチ回路とを有す
ることを特徴としている。
【０００６】この発明においてセンス確定検出手段は例
えば、アドレス遷移検出手段の奇数番目アドレス遷移検
出パルスからそのアドレスにより選択されたデータに対
応する前記センスアンプの出力確定までの時間を検出す
る第１の遅延手段と、前記アドレス遷移検出手段の偶数
番目アドレス遷移検出パルスからそのアドレスにより選
択されたデータに対応する前記センスアンプの出力確定
までの時間を検出する第２の遅延手段と、これら第１及
び第２の遅延手段の出力からセンス確定パルスを発生す
るセンス確定パルス発生手段とから構成される。
【０００７】更にこの発明において好ましくは、前記第
１及び第２の遅延手段はそれぞれ、前記メモリセルアレ
イと同様の構成のダミーセル列と、このダミーセル列の
ダミーワード線を前記アドレス遷移検出パルスにより選
択的に駆動するダミーワード線駆動手段と、各ダミーセ
ル列から引き出されたダミービット線に接続されたダミ
ーカラムセレクタ及びダミーセンスアンプとを有し、前
記センス確定パルス発生手段は、前記ダミーセンスアン
プの出力変化を検出して所定パルス幅のセンス確定パル
スを発生するものであることを特徴とする。
【０００８】
【作用】この発明における半導体記憶装置では、センス
アンプの出力に出力データラッチ回路を設けて、内部的
にセンスアンプ出力確定を検出してセンスアンプ出力を
データラッチ回路に取り込むようにしている。これによ
り、最終のデータ出力端子にデータが出力される前に次
のアドレスを入力することができる。従って、アクセス
時間に対するアドレス入力サイクルのマージンをとるこ
とが不要になり、アクセス時間より短いサイクルでのデ
ータ読出しが可能になる。特にセンス確定検出手段とし
て、メモリセルアレイと同様の構成のダミーセル列を用
いた遅延手段を利用することにより、センスアンプの確
定時間を高精度に自動計測することが可能になる。
【０００９】
【実施例】以下、図面を参照して、この発明の実施例を
説明する。図１はこの発明の一実施例に係るマスクＲＯ
Ｍのブロック構成を示す。通常のＲＯＭと同様に、マス
クプログラムによりデータを記憶するメモリセルアレイ
１１、外部アドレスＡ０，Ａ１，…，Ａｍを取り込むア
ドレスバッファ１２、取り込まれたアドレスをデコード
してワード線選択及びビット線選択を行うロウデコーダ
１３及びカラムデコーダ１４、カラムデコーダ１４によ
り選択されビット線データを読み出すセンスアンプ１５
を有する。
【００１０】センスアンプ１５の出力には読み出された
データを一旦取り込んで保持する出力データラッチ回路
１６が設けられている。このデータラッチ回路１６に保
持されたデータが出力バッファ１７を介して、Ｄ０，Ｄ
１，…，Ｄｎとして外部出力端子に取り出される。
【００１１】センスアンプ１５からデータラッチ回路１
６へのデータ転送のタイミングを制御するために、アド
レスバッファ１２に取り込まれるアドレスの遷移を検出
するアドレス遷移検出回路１８と、これにより検出され
る所定アドレスのアドレス遷移タイミングからそのアド
レスにより選択されたデータに対応するセンスアンプ１
５の出力確定までの遅延時間を検出するセンス確定検出
手段１９が設けられている。
【００１２】センス確定検出手段１９は、この実施例で
は２系統の遅延回路１９２ａ，１９２ｂを有する。ま
た、アドレス遷移検出回路１８からのアドレス遷移検出
パルスを奇数番目と偶数番目とに分ける分別回路１９１
が設けられている。第１の遅延回路１９２ａは、奇数番
目アドレス遷移検出パルスからそのアドレスにより選択
されたデータに対応するセンスアンプ出力確定までの時
間を検出するものであり、第２の遅延回路１９２ｂは、
偶数番目アドレス遷移検出パルスからそのアドレスによ
り選択されたデータに対応するセンスアンプ出力確定ま
での時間を検出するものである。これら遅延回路１９２
ａ，１９２ｂの出力にセンス確定パルスを発生するパル
ス発生回路１９３が設けられて、このセンス確定パルス
がデータラッチ回路１６にラッチ制御信号として送られ
るようになっている。
【００１３】この様な構成として、センス確定検出手段
１９によりあるアドレス入力からセンスアンプ１５によ
るセンス確定までの遅延時間を検出して、センスアンプ
１５のデータを一旦データラッチ回路１６に取り込む
と、直ちに次のアドレスを入力することができる。即ち
この実施例によると、あるアドレスにより選択されたデ
ータが出力バッファ１７から最終的に取り出される前
に、次のアドレス入力が可能となる。
【００１４】より具体的に、ＮＡＮＤ型メモリセルを用
いたＲＯＭに適用した場合の各部の構成を、図２〜図５
に示す。メモリセルアレイ１１は、例えば図２に示すよ
うに、４段構成のＮＡＮＤ型メモリセルを用いて構成さ
れ、データに応じて各メモリトランジスタがＥタイプま
たはＤタイプに設定される。このようなメモリセルアレ
イ１１に対して、これと同様の４段構成のＮＡＮＤ型メ
モリセルを用いた第１，第２のダミーセル列２１ａ，２
１ｂが配置される。これら第１，第２のダミーセル列２
１ａ，２１ｂはそれぞれ、図１における第１，第２の遅
延回路１９２ａ，１９２ｂの主要部となるものである。
【００１５】ダミーセル列２１ａ，２１ｂの全てのメモ
リトランジスタは例えばエンハンスメント（Ｅ）タイプ
に設定されている。またダミーセル列２１ａ，２１ｂ
は、それぞれ最も接地側にあるダミーワード線ＤＷＬ
１，ＤＷＬ２のみがドライバ２２により選択的に駆動さ
れるようになっており、残りのダミーワード線には常時
電源ＶDDが与えられている。また、ダミーワード線ＤＷ
Ｌ１，ＤＷＬ２の最終端のＮＡＮＤ型メモリセルのみか
らそれぞれダミービット線ＤＢＬ１，ＤＢＬ２が引き出
されていて、残りのメモリセルのビット線は全て接地さ
れている。ドライバ２２は、図１に示す奇／偶分別回路
１９１を含むもので、その構成は後述する。
【００１６】ダミーセル列２１ａ，２１ｂから引き出さ
れたダミービット線ＤＢＬ１，ＤＢＬ２は、図３に示す
ようにダミーカラムセレクタ３１を介し、ダミーセンス
アンプ３２につながる。ダミーカラムセレクタ３１及び
ダミーセンスアンプ３２はそれぞれメモリセルアレイ１
１側のカラムデコーダ１４及びセンスアンプ１５と同様
の構成のものとする。図２のダミーセル列２１ａ，２１
ｂから、図３のダミーカラムセレクタ３１，ダミーセン
スアンプ３２までが、図１の遅延回路１９２ａ，１９２
ｂを構成している。
【００１７】ダミーワード線ＤＷＬ１，ＤＷＬ２の終端
のＮＡＮＤ型メモリセルのみからそれぞれダミービット
線ＤＢＬ１，ＤＢＬ２を引き出しているのは、メモリセ
ルアレイ１１でのワード線での最大遅延に相当する遅延
時間を得るためである。そして、ダミーカラムセレクタ
３１やダミーセンスアンプ３２は、メモリセルアレイ１
１側のカラムデコーダ１４及びセンスアンプ１５での遅
延を考慮したセンス確定までの正確な時間を検出するた
めに設けられている。
【００１８】ダミーセンスアンプ３２は具体的には、二
本のダミービット線ＤＢＬ１，ＤＢＬ２にそれぞれ対応
して設けられたセンスアンプ対により構成されている。
そしてこのダミーセンスアンプ３２の出力に基づいて、
センス確定パルス発生回路１９３が所定パルス幅のセン
ス確定パルスを発生する。
【００１９】図４は、上述のセンス確定パルス発生回路
１９３の構成例である。ダミーワード線ＤＷＬ１，ＤＷ
Ｌ２がドライバ２２により選択されてＶSSレベルになる
と、ダミービット線ＤＢＬ１，ＤＢＬ２がセルの電流引
き込み遮断により電位低下し、これがダミーセンスアン
プ３２により検出される。このダミービット線ＤＢＬ
１，ＤＢＬ２の出力をそれぞれＥＸ−ＯＲゲート４１
ａ，４１ｂの一つの入力端子に入れ、他の端子には遅延
素子４２ａ，４２ａを通して入れることにより、それぞ
れ遅延素子４２ａ，４２ｂの遅延時間で決まるパルス幅
のパルス出力Ｒ１，Ｒ２が得られる。これらがセンス確
定パルスである。
【００２０】センス確定パルスＲ１，Ｒ２は、ＮＯＲゲ
ート４４及びインバータバッファ４５により論理和がと
られて、データラッチ回路１６を制御する制御パルスＬ
Ａが作られる。またセンス確定パルスＲ１，Ｒ２は、以
下に明らかにするように、ダミーワード線ＤＷＬ１，Ｄ
ＷＬ２を駆動するドライバ２２のリセットパルスとして
用いられる。
【００２１】図５は、図２に示すダミーセル列２１ａ，
２１ｂの選択駆動を行うドライバ２２の具体的な構成例
である。アドレス遷移検出回路１８から出力されるアド
レス遷移検出（ＡＴＤ）パルスはカウンタ５１により、
奇数番目アドレス遷移パルスＡＴＤａと、偶数番目アド
レス遷移パルスＡＴＤｂとに分けられる。これらのＡＴ
ＤａパルスとＡＴＤｂパルスによりそれぞれＴ型フリッ
プフロップ５１ａ，５１ｂがＬレベル出力を出し、これ
らがバッファ５２ａ，５２ｂを介してそれぞれダミーワ
ード線ＤＷＬ１，ＤＷＬ２に供給されるようになってい
る。フリップフロップ５１ａ，５１ｂには、それぞれ前
述のセンス確定パルスＲ１，Ｒ２がリセットパルスとし
て供給される。
【００２２】以上のように構成されたＮＡＮＤ型マスク
ＲＯＭでのデータ読出し動作を、具体的に図６のタイミ
ング図を用いて説明する。外部アドレスが図６に示すよ
うなサイクル，，…で入力されたとする。このアド
レス入力により通常動作に従ってメモリセルアレイ１１
がアクセスされてデータ読出しがなされる。このときア
ドレス遷移に伴って図６に示すように、ＡＴＤパルスが
得られ、これが図５に示す回路で奇数番目のＡＴＤａパ
ルスと偶数番目のＡＴＤｂパルスに分別されて、ダミー
セル列２１ａ，２１ｂのダミーワード線ＤＷＬ１，ＤＷ
Ｌ２が交互に駆動される。
【００２３】ダミーワード線ＤＷＬ１，ＤＷＬ２の最終
端部電位がこれにより駆動されるメモリトランジスタの
しきい値より下がることによって、それぞれダミービッ
ト線ＤＢＬ１，ＤＢＬ２の電位上昇が生じ、これがダミ
ーセンスアンプ３２により検出されることになる。図６
では、それぞれダミーセル列２１ａ，２１ｂ側のセンス
遅延の様子を模式的波形で示しており、ＡＴＤａパルス
に基づいて駆動された第１のダミーセル列２１ａ側のセ
ンス遅延時間Ｔａ、ＡＴＤｂパルスに基づいて駆動され
た第２のダミーセル列２１ｂ側のセンス遅延時間Ｔｂ
（ほぼＴａに等しい）をもって、それぞれセンス確定パ
ルスＲ１，Ｒ２が得られる。
【００２４】第１のダミーセル列２１ａ側でセンス確定
パルスＲ１が得られると、その立下がりで図５のフリッ
プフロップ５１ａはリセットされる。即ち第１のダミー
セル列２１ａ側の駆動はリセットされて、次の駆動に備
えられる。同様に、第２のダミーセル列２１ｂ側でセン
ス確定パルスＲ２が得られると、その立下がりで図５の
フリップフロップ５１ｂがリセットされ、第２のダミー
セル列２１ｂ側の駆動はリセットされて、次の駆動に備
えられる。
【００２５】センス確定パルスＲ１，Ｒ２の論理和信号
である制御パルスＬＡにより、センスアンプ１５のデー
タは順次データラッチ回路１６に取り込まれる。データ
ラッチ１６にあるサイクルのデータが保持されると、直
ちに次のサイクルのデータ読出しが行われる。図６に示
すように、アドレスサイクルの最終出力データは、次
のサイクルに入ってから取り出される。
【００２６】以上のようにしてこの実施例によれば、セ
ンスアンプ１５の出力にデータラッチ回路１６を設け、
ダミーセル列２１ａ，２１ｂを利用してセンス確定の時
間計測を行ってセンス出力データをデータラッチ回路１
６に保持するという制御を行うことにより、アクセス時
間ｔに対して従来のようにアドレスサイクルのマージン
をとる必要がなく、アクセス時間ｔより短いサイクルで
のデータアクセスが可能となる。特にこの実施例では、
センスアンプ確定までの遅延時間計測のために、メモリ
セルアレイ側と同様に構成されたダミーセル列２１ａ，
２１ｂ、ダミーカラムセレクタ３１及びダミーセンスア
ンプ３２を用いることにより、正確な時間計測が可能
で、外部容量及び出力回路での遅れがなく、従って高速
アクセスができる。
【００２７】この発明は、ＮＯＲ型メモリセルを用いた
マスクＲＯＭにも同様に適用することができる。その実
施例の図２及び図３に対応す部分の構成を図７に示す。
図２及び図３と対応する部分にはそれらと同一符号を付
して、詳細な説明は省く。ダミーセル列２１ａ，２１ｂ
のメモリセルは全て、ＨｉＶｔ化されており、ダミーワ
ード線ＤＷＬ１，ＤＷＬ２に沿ってメモリセルアレイと
同様に並列接続されている。ダミーセル列２１ａ，２１
ｂのドレイン，ソースは接地されている。ワード線（ダ
ミー）は、メモリセルアレイのカラム方向と同様に構成
されたダミーセル列２１ｃ，２１ｄの始端のセルのゲー
トに接続されている。ダミーセル列２１ｃ，２１ｄは始
端のみＥタイプであり、それ以外は全てＨｉＶｔ化され
ている。またワード線選択は、ＮＡＮＤ型と異なり、Ｈ
レベルで選択、Ｌレベルで非選択となる。この実施例に
よっても、先の実施例と同様に、アドレス入力サイクル
がアクセス時間に制限されることなく、高速のデータ読
出し動作が可能になる。
【００２８】またこの発明は、マスクＲＯＭに限られ
ず、ＰＲＯＭ，ＥＰＲＯＭ等のＲＯＭ全般、更にＳＲＡ
ＭやＤＲＡＭにも同様に適用することが可能であり、同
様の効果を得ることができる。
【００２９】
【発明の効果】以上述べたようにこの発明によれば、セ
ンスアンプの出力にデータラッチ回路を設けて、内部的
にセンスアンプ出力確定を検出してセンスアンプ出力を
データラッチ回路に取り込むようにして、データ出力端
子にデータが出力される前に次のアドレスを入力するこ
とを可能とし、アクセス時間に対するアドレス入力サイ
クルのマージンをとることを不要として高速のデータ読
出しを可能とした半導体記憶装置を得ることができる。
特にセンス確定検出手段として、メモリセルアレイと同
様の構成のダミーセル列を用いた遅延手段を利用するこ
とにより、センスアンプの確定時間を高精度に自動計測
することが可能になる。
【図面の簡単な説明】
【図１】 この発明の一実施例に係るマスクＲＯＭのブ
ロック構成を示す。
【図２】 同実施例のメモリセルアレイ及びダミーセル
列の構成を示す。
【図３】 図２のダミービット線につながる回路部の構
成を示す。
【図４】 図３のセンス確定パルス発生回路１９３の構
成例を示す。
【図５】 図２のドライバ２２の構成例を示す。
【図６】 同実施例の動作タイミング波形を示す。
【図７】 この発明の他の実施例の要部構成を示す。
【符号の説明】
１１…メモリセルアレイ、１２…アドレスバッファ、１
３…ロウデコーダ、１４…カラムデコーダ、１５…セン
スアンプ、１６…データラッチ回路、１７…出力バッフ
ァ、１８…アドレス遷移検出回路、１９…センス確定検
出手段、１９１…奇／偶分別回路、１９２ａ，１９２ｂ
…遅延回路、１９３…センス確定パルス発生回路、２１
ａ，２１ｂ…ダミーセル列、２２…ドライバ、ＤＷＬ
１，ＤＷＬ２…ダミーワード線、ＤＢＬ１，ＤＢＬ２…
ダミービット線、３１…ダミーカラムセレクタ、３２…
ダミーセンスアンプ。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 データを記憶するメモリセルアレイと、 外部アドレスを取り込むアドレスバッファと、 取り込まれたアドレスをデコードして前記メモリセルア
    レイをアクセスするデコーダと、 前記メモリセルアレイの選択されたデータを読み出すセ
    ンスアンプと、 前記アドレスバッファに取り込まれるアドレスの変化を
    検出するアドレス遷移検出手段と、 このアドレス遷移検出手段により検出される所定アドレ
    スのアドレス遷移タイミングからそのアドレスにより選
    択されたデータに対応する前記センスアンプの出力確定
    までの時間を検出するセンス確定検出手段と、 このセンス確定検出手段の出力により前記センスアンプ
    の出力を取り込む出力データラッチ回路とを有すること
    を特徴とする半導体記憶装置。
  2. 【請求項２】 データを記憶するメモリセルアレイと、 外部アドレスを取り込むアドレスバッファと、 取り込まれたアドレスをデコードして前記メモリセルア
    レイをアクセスするデコーダと、 前記メモリセルアレイの選択されたデータを読み出すセ
    ンスアンプと、 前記アドレスバッファに取り込まれるアドレスの変化を
    検出してアドレス遷移検出パルスを出力するアドレス遷
    移検出手段と、 このアドレス遷移検出手段の奇数番目アドレス遷移検出
    パルスからそのアドレスにより選択されたデータに対応
    する前記センスアンプの出力確定までの時間を検出する
    第１の遅延手段と、 前記アドレス遷移検出手段の偶数番目アドレス遷移検出
    パルスからそのアドレスにより選択されたデータに対応
    する前記センスアンプの出力確定までの時間を検出する
    第２の遅延手段と、 これら第１及び第２の遅延手段の出力からセンス確定パ
    ルスを発生するセンス確定パルス発生手段と、 このセンス確定パルス発生手段から得られるセンス確定
    パルスにより前記センスアンプの出力を取り込む出力デ
    ータラッチ回路とを有することを特徴とする半導体記憶
    装置。
  3. 【請求項３】 前記第１及び第２の遅延手段はそれぞ
    れ、前記メモリセルアレイと同様の構成のダミーセル列
    と、このダミーセル列のダミーワード線を前記アドレス
    遷移検出パルスにより選択的に駆動するダミーワード線
    駆動手段と、各ダミーセル列から引き出されたダミービ
    ット線に接続されたダミーカラムセレクタ及びダミーセ
    ンスアンプとを有し、 前記センス確定パルス発生手段は、前記ダミーセンスア
    ンプの出力変化を検出して所定パルス幅のセンス確定パ
    ルスを発生するものであることを特徴とする請求項２記
    載の半導体記憶装置。
  4. 【請求項４】 前記メモリセルアレイがＮＡＮＤ型メモ
    リセルにより構成され、 前記第１及び第２の遅延手段は、それぞれ前記メモリセ
    ルアレイと同じＮＡＮＤ型メモリセルにより構成された
    第１及び第２のダミーセル列と、これらのダミーセル列
    の所定のダミーワード線を前記奇数番目アドレス遷移検
    出パルス及び偶数番目アドレス遷移検出パルスにより選
    択的に駆動し、残りのダミーワード線に常時電源を与え
    るようにしたダミーワード線駆動手段と、前記各ダミー
    セル列のダミーワード線終端のＮＡＮＤ型メモリセルか
    ら引き出された各ダミービット線に接続されたダミーカ
    ラムセレクタ及びダミーセンスアンプとを有し、 前記センス確定パルス発生手段は、前記ダミーセンスア
    ンプの出力変化を検出して所定パルス幅のセンス確定パ
    ルスを発生するものであることを特徴とする請求項２記
    載の半導体記憶装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0813206A2 (en) * 1996-06-13 1997-12-17 WaferScale Integration Inc. Self adjusting sense amplifier clock delay circuit
KR100706056B1 (ko) * 2001-10-04 2007-04-13 후지쯔 가부시끼가이샤 센스 앰프의 동작 마진을 개선한 불휘발성 반도체 메모리

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0798741B1 (en) * 1996-03-29 2003-11-12 STMicroelectronics S.r.l. Data sensing timing modulating circuit, particularly for non-volatile memories
US5793699A (en) * 1997-03-04 1998-08-11 Sgs-Thomson Microelectronics S.R.L. Circuit for the generation and reset of timing signal used for reading a memory device
DE69728148D1 (de) * 1997-11-05 2004-04-22 St Microelectronics Srl Verfahren und Schaltung zur Erzeugung eines Adressenübergangssignals ATD zur Regulierung des Zugriffs auf einen nichtflüchtigen Speicher
KR100576450B1 (ko) * 1998-12-28 2006-08-23 주식회사 하이닉스반도체 동기식 메모리의 데이타 액세스장치
US6252814B1 (en) * 1999-04-29 2001-06-26 International Business Machines Corp. Dummy wordline circuitry
JP2001035158A (ja) * 1999-07-22 2001-02-09 Nec Corp メモリアクセス方法及びメモリアクセス方式
JP3703655B2 (ja) * 1999-08-11 2005-10-05 株式会社東芝 タイミング信号発生回路
EP1122736B1 (en) * 2000-01-31 2009-10-28 STMicroelectronics S.r.l. ATD generation in a synchronous memory
US6675273B2 (en) * 2001-05-31 2004-01-06 International Business Machines Corporation Memory circuitry with auxiliary word line to obtain predictable array output when an invalid address is requested
JP2008135116A (ja) * 2006-11-28 2008-06-12 Toshiba Corp 半導体記憶装置
KR100886353B1 (ko) * 2007-04-02 2009-03-03 삼성전자주식회사 이중 패터닝 기술을 사용한 반도체 메모리 장치 및 그레이아웃 방법
JP2010027167A (ja) * 2008-07-23 2010-02-04 Toshiba Corp 半導体記憶装置
CN104134457B (zh) * 2014-07-17 2018-01-09 北京航空航天大学 一种利用非易失性元器件的电阻特性实现片上信号延时的电路

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62180607A (ja) * 1986-02-04 1987-08-07 Fujitsu Ltd 半導体集積回路
US5327394A (en) * 1992-02-04 1994-07-05 Micron Technology, Inc. Timing and control circuit for a static RAM responsive to an address transition pulse
JP3130705B2 (ja) * 1993-06-25 2001-01-31 株式会社東芝 半導体メモリ回路

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0813206A2 (en) * 1996-06-13 1997-12-17 WaferScale Integration Inc. Self adjusting sense amplifier clock delay circuit
EP0813206A3 (en) * 1996-06-13 1998-12-23 WaferScale Integration Inc. Self adjusting sense amplifier clock delay circuit
KR100706056B1 (ko) * 2001-10-04 2007-04-13 후지쯔 가부시끼가이샤 센스 앰프의 동작 마진을 개선한 불휘발성 반도체 메모리

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