KR970011584B1 - 자동 테스트 회로 - Google Patents
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Abstract
내용없음.
Description
제 1 도는 본 발명의 실시예에 따른 자동 테스트 회로의 블럭도,
제 2 도는 제 1 도에 도시된 제어신호입력부와 테스트명령신호발생부의 내부구성을 나타낸 회로도,
제 3 도는 상기 제 2 도에 도시된 회로의 입출력 파형도이다.
* 도면의 주요부분에 대한 부호의 설명
100 : 제어신호입력부200 : 테스트명령신호발생부
300 : 로우어드레스신호발생부400 : 칼럼어드레스신호발생부
본 발명은 메모리 장치의 정상동작 여부를 확인하는 테스트 회로에 관한 것으로, 보다 상세하게는 메모리장치의 전원전압이 안정된 후 외부로부터의 클럭신호에 의하여 일괄적으로 어드레스신호를 발생하여 라이트(WRITE) 및 리드(READ) 동작을 수행하는 자동 테스트 회로에 관한 것이다.
통상의 메모리 장치는, 외부로부터 테스트할 어드레스를 직접 입력받아 데이터를 라이트 및 리드하였다. 그러나, 상기 메모리 장치를 구비한 시스템은, 로우 및 칼럼어드레스신호를 상기 메모리 장치에 교대로 공급해야 하며, 또 테스트 모드를 위한 제어신호를 공급해야 함으로써 시스템 레이아웃(LAYOUT)상의 번거로움이 있었다.
따라서, 본 발명의 목적은, 메모리 장치의 전원전압이 안정된 후 외부로부터의 로우어드레스클럭신호를 기초로 한번의 테스트명령을 하며, 상기 테스트명령에 의하여 일괄적이며 순차적인 어드레스신호를 발생하여 리드 및 라이트 동작을 수행함으로써 메모리 장치의 테스트 속도의 향상과 상기 메모리 장치를 포함한 시스템의 레이아웃(LAYOUT)을 간소화하는데 있다.
상기 목적을 달성하기 위하여, 본 발명에 자동 테스트 회로는, 메모리 장치의 전원전압이 안정화됨에 따라 외부로부터의 로우어드레스스트로브신호를 입력받아 제어용 타이밍 신호를 출력하는 제어용 타이밍 신호를 출력하는 제어신호입력수단과, 이 제어신호입력수단으로부터의 타이밍신호 및 외부로부터의 전원전압 안정화신호를 기초로 테스트명령신호를 발생시키는 테스트명령신호발생수단과, 상기 테스트명령신호에 의해 로우어드레스신호 및 일정주기의 클럭신호를 생성하는 로우어드레스신호발생수단과, 이 로우어드레스신호발생수단으로부터의 클럭신호에 의하여 칼럼어드레스신호를 생성하는 칼럼어드레스신호발생수단을 구비한다.
이하, 본 발명을 첨부한 도면을 참조로 하여 상세히 설명하기로 한다.
제 1 도는 본 발명의 실시예에 따른 자동 테스트 회로의 블럭도이다.
상기 자동 테스트 회로는 메모리장치의 전원전압이 안정된 이후에 외부로부터의 로우어드레스스트로브신호(/RAS)의 클럭신호를 입력받아 일정시간을 카운터하여 타이밍신호를 발생하는 제어입력신호부(100)와, 외부로부터 메모리장치의 전원전압 안정화 신호(예컨대, "pwrupb"이 "L"로 천이되는 경우) 및 상기 제어신호입력부(100)로부터의 신호를 논리조합하여 테스트명령신호(ptest)를 발생하는 테스트명령신호발생부(200)와, 이 테스트명령신호발생부(200)로부터의 테스트명령신호(ptest)에 의해 로우어드레스신호의 발생에 관계하는 로우어드레스신호발생부(300)와, 이 로우어드레스신호발생부(300)에서 완충되어 출력되는 일정주기의 클럭신호(예컨대, 로우어드레스스트로브신호 : 41)를 기초로 칼럼어드레스신호의 발생에 관계하는 칼럼어드레스신호발생부(400)임을 구비한다.
여기서, 상기 제어신호입력부(100)는 제 2 도에 도시된 바와 같이, 입력라인(11)을 경유하여 입력되는 외부로우어드레스스트로브신호(/RAS)를 카운트하는 제 1 카운터(12)와, 이 제 1 카운터(12)로부터의 신호(예컨대, 일정주기의 클럭신호임)를 재차 카운트하는 제 2 카운터(14)와, 이 제 2 카운터(14)로부터의 신호를 재차카운터하는 제 3 카운터(16) 및, 이 제 3 카운터(16)로부터의 신호를 재차 카운터하여 출력하는 제 4 카운터(18)를 구비한다.
상기 제 1 카운터(12)는 제 3(a) 도에 도시된 바와 같이 전원전압 안정화신호(pwrupb)가 "로우" 레벨로 천이되고 제 3(b) 도에 도시된 바와 같이 로우어드레스스트로브신호(/RAS)가 8사이클링을 하게 될 때 카운팅을 수행하게 되는데, 그 제 1 카운터(12)는 외부로부터의 로우어드레스스트로브신호(/RAS)의 주기보다 두배의 주기를 갖는 제 3(C) 도와 같은 신호를 출력한다. 그리고, 상기 제 2 카운터(14)는 제 3(d) 도에 도시된 바와 같이 상기 제 1 카운터(12)의 클럭신호의 두배의 주기를 갖는 신호를 출력한다. 또한, 상기 제 3 카운터(16)는 제 3(e) 도에 도시된 바와 같이 상기 제 2 카운터(14)의 클럭신호의 두배의 주기를 갖는 신호를 출력한다. 따라서, 상기 제 4 카운터(18)는 상기 제 3 카운터(16)의 출력신호의 폴링엣지에서 "하이"레벨로 천이되는 클럭신호(즉, 제 3(b) 도에서 로우어드레스스트로브신호(/RAS)의 여덟번째 주기에서 "하이"레벨로 진입하는 신호 ; 제3(f)도를 상기 테스트명령신호발생부(200)쪽으로 전송한다.
그리고, 상기 테스트명령신호발생부(200)는 제 2 도에 도시된 바와 같이 외부로부터 입력되는 전원전압 안정화 신호(pwrupb) 및 인버터(22)에 의해 반전되어 입력되는 상기 제 4 카운터(18)로부터 신호를 노어처리하는 논리소자로서의 NOR게이트(23)와, 상기 NOR게이트(23)로부터의 신호를 반전시키는 인버터(24)와, 그 인버터(24)로부터의 신호를 제반전시켜 출력라인(26)쪽으로 공급하는 인버터(25)를 구비한다. 여기서, 상기 인버터(24,25)는 지연 및 완충의 기능도 함께 수행한다고 볼 수 있다.
따라서, 전원전압 안정화 신호(pwrupb)가 "하이"에서 "로우"로 천이된 이후에 외부로부터 입력되는 로우어드레스스트로브신호(/RAS)가 8사이클링을 하게 되면, 이때 상기 제어신호입력부(100)에서는 카운터를 이용하여 8사이클링이 종료되는 시점을 감지하여 제 3(f) 도와 같은 클럭신호를 출력하게 된다. 그에 따라서, 상기 테스트명령신호발생부(200)를 구성하는 NOR게이트(23)에서는 상기 "로우"레벨의 전원전압 안정화 신호(pwrupb ; 제 3(a) 도 참조) 및 인버터(22)에 의해 "로우"레벨로 된 제 4 카운터(18)의 신호를 노어처리하고, 그 결과 "하이"레벨의 신호가 인버터(24, 25)를 순차적으로 거침에 따라 "하이"레벨의 신호(테스트명령신호(ptest) ; 제 3(g) 도 참조)를 상기 로우어드레스신호발생부(300)쪽으로 공급한다.
또한, 상기 어드레스신호발생부(300)는 상기 테스트명령신호발생부(200)로부터의 테스트명령신호(ptest)를 감지하는 제 1 감지회로(10)와, 상기 제 1 감지회로(10)로부터의 신호에 의하여 일정주기(예, 16㎲)의 클럭신호를 발생하는 제 1 타이머(20)와, 상기 제 1 타이머(20)로부터의 클럭신호에 의하여 로우어드레스신호를 생성하는 로우어드레스신호카운터(30)와, 상기 제 1 타이머(20)로부터의 클럭신호를 완충하여 출력하는 제 1 완충회로(40)를 구비한다.
상기 제 1 감지회로(10)는 상기 테스트명령신호발생부(200)로부터 테스트명령 신호(ptest)를 받았을 경우에 상기 제 1 타이머(20)를 구동하는 테스트 모드의 초기동작을 수행한다.
그리고, 상기 제 1 타이머(20)는 클럭신호를 상기 제 1 완충회로(40)쪽으로 공급하는 동시에 상기 로우어드레스신호카운터(30)쪽으로 공급한다.
상기 로우어드레스신호카운터(30)는 비동기식 카운터회로로서 어드레스신호발생수(예, 13개)만큼의 비트카운터를 포함한다. 상기 비트카운터는 통상의 비트카운터로서 각각의 비트카운터는 하나씩의 출력라인을 가지며 상기 출력라인은 다음단의 입력라인이 된다. 상기 비트카운터중 첫번재 비트카운터는, 상기 제 1 타이머(30)로부터의 클럭신호보다 두배(예, 32㎲)의 주기를 갖는 신호를 출력하며, 두번째 비트카운터는 상기 첫번째 비트카운터의 출력신호보다 두배의 주기(예, 64㎲)를 갖는 신호를 출력한다. 따라서, 각 비트카운터는 앞단의 비트카운터의 두배 주기를 갖는 신호를 출력한다고 할 수 있따. 상기 비트카운터들의 각 출력라인은 각각의 로우어드레스신호를 생성하며 상기 생성된 로우어드레스신호는 로우어드레스디코더(DECODER, 도시하지 않음)쪽으로 공급된다.
또한, 상기 제 1 완충회로(40)는 상기 제 1 타이머(20)로부터의 클럭신호를 완충하여 로우어드레스스트로브신호화하여 출력라인(41)쪽으로 공급하는 동시에 상기 칼럼어드레스발생수단(400)쪽으로 테스트명령신호로 출력한다.
상기 칼럼어드레스신호발생부(400)는 상기 제 1 완충회로(40)로부터의 테스트명령신호를 감지하는 제 2 감지회로(50)와, 상기 제 2 감지회로(50)로부터의 신호를 입력받아 일정주기(예, 40㎲)의 클럭신호를 발생하는 제 2 타이머(60)와, 이 제 2 타이머(60)로부터의 클럭신호를 입력받아 일정개(예, 9개)의 칼럼어드레스신호를 발생하는 칼럼어드레스신호카운터(70)와, 상기 제 2 타이머(60)로부터의 클럭을 완충하여 칼럼어드레스스트로브신호로 변환하는 제 2 완충회로(80)를 구비한다.
여기서, 상기 제 2 감지회로(50)는 상기 제 1 완충회로(40)로부터의 테스트명령신호를 입력받아 상기 제 2 타이머(60)를 구동하고, 상기 제 2 타이머(60)는 클럭신호를 상기 제 2 완충회로(80)쪽으로 귀환시키는 동시에 상기 칼럼어드레스신호카운터(70)쪽으로 공급하며, 상기 칼럼어드레스신호카운터(70)는 비동기식 카운터 회로로서 어드레스신호발생수(예, 9개)만큼의 비트카운터를 포함한다.
상기 비트카운터는 상기 로우어드레스신호카운터(30)의 비트카운터와 동일한 구조를 가지므로, 그에 대한 상세한 설명은 생략한다. 상기 제 2 완충회로(80)는 상기 제 2 타이머(60)로부터의 클럭신호를 완충하여 칼럼어드레스스트로브신호를 생성한다.
상기 제 2 타이머(60)는 상기 제 1 타이머(20)로부터의 클럭신호의 한 주기가 발생하는 동안 일정 배수개(예, 256개)의 클럭신호를 발생한다. 따라서, 각 로우어드레스신호에 대하여 일정 배수개(예, 256배수개)의 칼럼어드레스신호가 토글링하면서 리드 및 라이트동작을 반복하게 된다.
상술한 바와 같이 본 발명의 자동 테스트 회로는, 메모리 장치에 포함되어 메모리 장치의 전원전압이 안정된 후 외부로부터의 로우어드레스스트로브신호의 클럭신호로 한번의 테스트명령을 하며, 상기 명령에 의하여 메모리 장치의 내부에서 테스트를 위한 어드레스신호를 발생하여 라이트(WRITE) 및 리드(READ) 동작을 수행함으로써 메모리 소자의 속도를 향상하며 상기 메모리 장치를 포함한 시스템의 레이아웃(LAYOUT)을 간소화하는 이점을 제공한다.
Claims (3)
- 메모리 장치의 전원전압이 안정화됨에 따라 외부로부터의 로우어드레스스트로브신호를 입력받아 제어용 타이밍 신호를 출력하는 제어신호입력수단과, 상기 제어신호입력수단으로부터의 타이밍신호 및 외부로부터의 전원전압 안정화 신호를 기초로 테스트명령신호를 발생시키는 테스트명령신호발생수단과, 상기 테스트명령신호에 의해 로우 어드레스신호 및 일정주기의 클럭신호를 생성하는 로우어드레스신호발생수단과, 상기 로우어드레스신호발생수단으로부터의 클럭신호에 의하여 칼럼어드레스신호를 생성하는 칼럼어드레스신호발생수단을 구비한 것을 특징으로 하는 자동 테스트 회로.
- 제 1 항에 있어서, 상기 로우어드레스신호발생수단은 상기 테스트명령신호발생수단으로부터의 테스트명령신호를 감지하는 제 1 감지회로와, 상기 제 1 감지회로로부터의 신호에 의해 일정주기의 클럭신호를 발생하는 제 1 타이머와, 상기 제 1 타이머로부터의 클럭신호에 의해 로우어드레스신호를 생성하는 로우어드레스신호카운터 및, 상기 제 1 타이머로부터의 클럭신호를 버퍼링하여 로우어드레스스트로브신호와 및 테스트명령신호화한 후 출력하는 제 1 완충회로로 구성되고, 상기 칼럼어드레스신호발생수단은 상기 제 1 완충회로로부터의 테스트명령 신호를 감지하는 제 2 감지회로와, 상기 제 2 감지회로로부터의 신호를 기초로 일정주기의 클럭신호를 발생하는 제 2 타이머와, 상기 제 2 타이머로부터의 클럭신호를 기초로 칼럼어드레스신호를 발생하는 칼럼어드레스신호카운터 및 상기 제 2 타이머로부터의 클럭신호를 버퍼링하여 칼럼어드레스스트로브신호로 변환출력시키는 제 2 완충회로로 구성되는 것을 특징으로 하는 자동 테스트 회로.
- 제 1 항에 있어서, 상기 제어신호입력수단은 메모리장치의 전원전압이 안정된 이후에 입력되는 외부로부터의 로우어드레스스트로브신호를 일정시간 카운터하여 쉬프트시켜 타이밍 신호를 발생시키는 상호 직렬 접속된 복수의 카운터를 포함하는 것을 특징으로 하는 자동 테스트 회로.
Priority Applications (4)
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|---|---|---|---|
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| US08/554,698 US5579271A (en) | 1994-11-09 | 1995-11-07 | Automatic test circuit for a semiconductor memory device capable of generating internal ras and cas signals, and row and column address signals |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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- 1994-11-09 KR KR1019940029345A patent/KR970011584B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
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| KR960018602A (ko) | 1996-06-17 |
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