KR100706056B1 - 센스 앰프의 동작 마진을 개선한 불휘발성 반도체 메모리 - Google Patents

센스 앰프의 동작 마진을 개선한 불휘발성 반도체 메모리 Download PDF

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Abstract

본 발명은 센스 앰프의 동작 마진을 크게 하는 워드선 구동 방법을 제공하는 것을 과제로 한다.
불휘발성 반도체 메모리는 코어측 셀 어레이의 비트선 전류에 대응한 코어측 입력 전압(SAI)과, 기준측 셀 어레이의 비트선 전류에 대응한 기준측 입력 전압(SAREF)을 비교하는 센스 앰프(26)와, 코어측의 워드선을 선택하여 구동하는 코어측 디코더 드라이버(14)와, 기준측의 워드선을 선택하여 구동하는 기준측 디코더 드라이버(20)를 갖는다. 그리고, 코어측 디코더 드라이버와 기준측 디코더 드라이버가, 입력 어드레스의 변화후의 제1 시간에, 코어측 워드선과 기준측 워드선을 전원 전압까지 구동하고, 또한, 제1 시간후 소정 시간후의 제2 시간에, 코어측 워드선과 기준측 워드선을 전원 전압보다 높은 승압 레벨까지 구동한다. 이에 따라, 어드레스 스큐의 발생에 관계없이, 워드선의 동작이 일치하여, 센스 앰프의 동작 마진이 커진다.

Description

센스 앰프의 동작 마진을 개선한 불휘발성 반도체 메모리{NONVOLATILE SEMICONDUCTOR MEMORY WITH IMPROVED SENSE AMPLIFIER OPERATING MARGIN}
도 1은 종래의 불휘발성 메모리의 구성도.
도 2는 종래의 불휘발성 메모리의 동작 흐름도.
도 3은 도 2의 예에서 Y 어드레스에 스큐(skew)가 발생했을 때의 동작 흐름도.
도 4는 센스 앰프의 오동작을 설명하기 위한 도면.
도 5는 도 2의 코어측 워드선(C-WL)의 상승 타이밍에 기준측 워드선(R-WL)을 맞추는 동작 타이밍 차트도.
도 6은 도 5의 예에서 X 어드레스에 스큐가 발생했을 때의 동작 흐름도.
도 7은 본 실시예에서의 불휘발성 반도체 메모리의 전체 구성도.
도 8은 타이밍 제어 회로와 그 제어 신호를 도시한 도면.
도 9는 본 실시예에서의 메모리의 독출 동작의 타이밍 차트도.
도 10은 어드레스에 스큐가 발생했을 때의 동작 타이밍 차트도.
도 11은 본 실시예의 형태에 따른 캐스코드 회로와 메모리 셀 어레이의 회로도.
도 12는 본 실시예의 형태에 따른 센스 앰프 회로도.
도 13은 본 실시예의 형태에 따른 X 디코더 제어 회로의 회로도.
도 14는 본 실시예의 형태에 따른 디코더 및 워드선 드라이버의 회로도.
도 15는 본 실시예의 형태에 따른 기준측의 디코드 회로도.
도 16은 본 실시예의 형태에 따른 타이밍 제어 회로 내의 ATDL 발생 회로의 회로도.
도 17은 본 실시예의 형태에 따른 타이밍 신호 발생 회로의 회로도.
도 18은 도 17의 동작 타이밍 차트도.
<도면의 주요부분에 대한 부호의 설명>
C-MCA : 코어측 메모리 셀 어레이
R-MCA : 기준측 메모리 셀 어레이
ATD : 어드레스 변화 검출 신호
ATDL : 제2 어드레스 변화 검출 신호
18, 24 : 캐스코드 회로(cascode circuit)
26 : 센스 앰프
본 발명은 불휘발성 반도체 메모리에 관한 것으로, 특히 코어측의 워드선과 기준측의 워드선의 구동 방법을 개선하여, 센스 앰프의 동작 마진을 개선한 불휘발성 반도체 메모리에 관한 것이다.
불휘발성의 반도체 메모리로서 플래시 메모리가 널리 보급되고 있다. 메모리 셀이 플로팅 게이트를 갖는 셀 트랜지스터로 이루어져, 플로팅 게이트에 축적한 차지량에 따라서, 셀 트랜지스터의 임계치 전압이 상이한 것을 이용하여, 데이터의 독출을 행한다. 즉, 프로그래밍시에 플로팅 게이트 내에 데이터에 대응한 양의 차지를 주입하여, 그 상태를 유지시킨다. 이 상태는 전원이 오프로 되어도 유지된다.
그리고, 독출시에는 컨트롤 게이트에 소정의 독출 전압을 인가하여, 셀 트랜지스터의 드레인 전류를 검출함으로써, 기억 데이터를 독출한다. 셀 트랜지스터의 임계치 전압이 차지량에 따라 다르기 때문에, 셀 트랜지스터의 드레인 전류도 차지량에 따라서 다르다. 따라서, 드레인 전류의 값을 검출함으로써, 기억 데이터를 독출할 수 있다. 보다 구체적으로는 후술하는 것과 같이, 셀 트랜지스터의 드레인 전류는 전류 ·전압 변환되어, 센스 앰프에 의해 그 전압치가 검출된다.
셀 트랜지스터의 드레인 전류차가 작기 때문에, 통상은 기준측 셀 트랜지스터의 드레인 전류를 전류 ·전압 변환한 기준 레벨과, 코어측의 레벨을 비교한다. 그래서, 양 레벨을 비교하는 센스 앰프의 동작 마진이 클 것이 요구된다.
도 1은 종래의 불휘발성 메모리의 구성도이다. 또, 도 2는 그 동작 흐름도이다. 불휘발성 메모리는 데이터를 기억하는 코어측의 메모리 셀 어레이(C-MCA)와, 독출이나 검증시에 선택되는 비교용 셀을 갖는 기준측의 메모리 셀 어레이(R-MCA)를 갖는다.
외부 어드레스(E-Add)가 어드레스 버퍼 및 ATD 회로(10)에 공급되고, 시각(t0)에 외부 어드레스에 변화가 발생했을 때에, 검출 신호(ATD)가 생성된다. 이것에 응답하여, 타이밍 제어 회로(12)는, 시각(t1) 이후에 승압 신호(KICK), 센스 앰프 제어 신호(EQ, LT) 등을 소정의 타이밍에 생성한다. 어드레스 버퍼(10)는 프리디코드한 X 어드레스(X-Add)를 X 디코더(14)에, Y 어드레스(Y-Add)를 Y 디코더(16)에 공급한다. 따라서, 어드레스 변화 검출 신호(ATD)의 상승후, X 디코더(14)가 동작하고, 코어측의 워드선(C-WL)을 선택하여 전원 전압(Vcc)으로 구동한다.
코어측 워드선(C-WL)이 상승하면, 셀(MC)의 드레인 전류가 코어측 비트선(C-BL)으로 흘러, Y 디코더(16)에서 선택된 비트선 전류가 코어측 캐스코드 회로(cascode circuit)(18)에 공급된다. 캐스코드 회로(18)는 비트선 전류를 전압(SAI)으로 변환하여, 센스 앰프(26)에 공급한다.
기준측 디코더(20)는 제어 신호(KICK)에 응답하여, 독출용의 기준 셀(R-MC)을 선택하여, 기준용의 드레인 전류를 비트선(R-BL)에 흘린다. 이 비트선 전류는 기준측의 캐스코드 회로(24)에 의해 전압으로 변환되고, 그 전압(SAREF)이 센스 앰프(26)에 공급된다.
독출시에 있어서, 워드선(C-WL, R-WL)을, 전원 전압(Vcc)보다도 높은 승압 전압(Vbb)으로 올릴 필요가 있다. 따라서, 승압 회로(28)는 시각(t1)에 발생하는 승압 신호(KICK)에 응답하여, 승압 전압(Vbb)을 디코더(14, 20)의 워드 드라이버에 공급하여, 워드선(C-WL, R-WL)을 함께 승압 전압 레벨(Vbb)로 한다. 이에 따라, 셀의 드레인 전류치가 확정되어, 캐스코드 회로(18, 24)에 의해 변환되는 전압(SAI, SAREF)도 확정한다. 따라서, 입력 전압(SAI, SAREF)이 확정될 때까지의 기간, 이퀄 라이즈 신호(EQ)에 의해 센스 앰프(26)의 출력이 뉴트럴 상태로 유지된 다음, 래치 신호(LT)에 응답하여, 센스 앰프(26)의 검출 레벨이 래치된다.
어드레스 변화 검출 신호(ATD)의 펄스 폭은 어드레스가 변화하고 나서 X 디코더(14)가 동작하여, 코어측의 워드선(C-WL)이 전원 전압(Vcc)까지 상승하는 데에 충분한 기간으로 설정된다. 또, 이 펄스 폭은 리던던시 판정 동작이 완료되어, 앞의 독출 사이클의 승압 동작에 의해 저하된 승압 전압 레벨(Vbb)을 충분히 회복할 수 있을 정도로 설정된다. 더욱이, 어드레스 변화 검출 신호(ATD)의 펄스 폭은 외부 어드레스(E-Add)에 스큐(skew)가 발생하면, 그것에 따라서 길어지는 경향에 있다. 어드레스 신호의 스큐는 디코더 동작 시간도 길게 하는 경향에 있기 때문에, 그에 따라 코어측의 워드선(C-WL)의 상승 타이밍도 지연된다.
또, 승압 신호(KICK)는 H 레벨인 동안, 워드선(C-WL, R-WL)을 승압 레벨(Vbb)로 승압하기 위한 제어 신호이다. 그리고, 그 기간 중에 이퀄라이즈 신호(EQ)가 H 레벨인 동안, 센스 앰프(26)가 2개의 입력(SAI, SAREF)의 전압차를 검출하여, 그 검출한 신호가 래치 신호(LT)에 의해 래치된다. 따라서, 래치 신호(LT)의 하강과 동시에, 승압 신호(KICK)도 하강하여, 워드선(C-WL, R-WL)이 하강한다.
도 3은 도 2에서 Y 어드레스에 스큐가 발생했을 때의 동작 흐름도이다. 이 예에서는 외부 어드레스(E-Add) 중, X 어드레스측에는 스큐가 발생하지 않고, Y 어드레스측에 스큐가 발생한 경우이다. X 어드레스가 스큐 없이 변화함에 따라, 어드레스 변화 검출 신호(ATD)가 상승하는 시각(t0)에서부터 소정 시간후에, X 디코더(14)의 동작에 의해, 코어측의 워드선(C-WL)이 전원 전압(Vcc)까지 올라간다.
한편, Y 어드레스에 스큐가 발생함에 따라, 어드레스 변화 검출 신호(ATD)의 펄스 폭이 길어져, 시각(t1)에서의 하강이 지연된다. 따라서, 코어측 워드선(C-WL)의 승압 동작과 기준측 워드선(R-WL)의 상승 동작도 대폭 지연된다.
도 2 또는 도 3에 나타내는 바와 같이, 코어측의 워드선(C-WL)의 상승 타이밍과, 기준측 워드선(R-WL)의 상승 타이밍이 달라져 버려, 그 상승에 응답하여 변동하는 센스 앰프 입력(SAI, SAREF)의 파형 변화에 시간차가 생겨 버린다. 이 시간차는 센스 앰프의 동작 마진이 저하하는 기간을 생기게 하여, 그것에 따른 오동작을 방지하기 위해서는 센스 앰프의 검출 기간을 제어하는 이퀄라이즈 펄스(EQ)의 펄스 폭을 길게 할 필요가 있다. 이것은 액세스 타임이 지연됨을 의미한다. 또는 이퀄라이즈 신호(EQ)의 펄스 폭이 좁은 경우는 센스 앰프의 오동작을 초래하게 된다.
도 4는 센스 앰프의 오동작을 설명하기 위한 도면이다. 도 4(a)가, 횡축의 시간에 대한 코어측 워드선과 기준측 워드선 및 센스 앰프에의 입력(SAI(0), SAI(1), SAREF)의 변화를 나타내고, 도 4(b)가, 시간에 대한 코어측 셀 전류(Ic(0), Ic(1))와 기준측 셀 전류(Ir)의 변화를 나타낸다.
데이터 「0」과 「1」의 최악의 케이스를 상정하여, 임계치가 높은 데이터 「0」의 셀이 X 디코더 근방에 위치하고, 임계치가 낮은 데이터 「1」의 셀이 X 디 코더에서 가장 먼 위치에 있다고 하자. 그 경우, 각각의 셀에 대한 워드선(C-WL(0), C-WL(1))의 상승 파형은 도 4(a)에 나타내는 바와 같이 된다. 즉, 워드선(C-WL(1))의 상승이 약간 지연된다. 그에 따라, 셀 전류(Ic(0), Ic(1))는 워드선이 승압 레벨(Vbb)로 승압되는 시각(t1)의 타이밍에 상승한다. 임계치가 높은 셀의 전류(Ic(0))는 당연히 작아진다.
한편, 기준측의 워드선(R-WL)은 코어측보다 지연되어 시각(t1)에서부터 상승하기 때문에, 셀측 워드선보다 늦게 승압 레벨(Vbb)에 도달한다. 그에 따라, 기준측의 셀 전류(Ir)의 상승도, S1로 나타내는 것과 같이 지연된다.
후술하는 캐스코드 회로에서 이해할 수 있는 것과 같이, 캐스코드 회로(18, 24)는 각각의 셀 전류(비트선 전류)를 전압으로 변환하여, 센스 앰프 입력(SAI(0), SAI(1), SAREF)을 생성한다. 더구나, 캐스코드 회로는 승압 신호(KICK)의 상승시에 활성화되기 때문에, 변환된 센스 앰프 입력(SAI(0), SAI(1), SAREF)은 동시에 상승한다. 그러나, 기준측 워드선(R-WL)의 승압 타이밍의 지연에 의하여, 기준측의 센스 앰프 입력(SAREF)은 S2와 같이 오버슈트한다. 이러한 오버슈트는 시각(t1)에서부터 일정한 기간에 있어서, 센스 앰프의 동작 마진이 감소하게 되어, 센스 앰프의 오동작 혹은 센스 앰프 출력의 지연을 초래한다.
또한, 도 4 중에는 기준측 셀 전류(Ir)와 기준측 센스 앰프 입력(SAREF)의 이상적 파형을 실선으로 나타내고 있다. 그러나, 현실에서는 파선(S1, S2)과 같은 파형이 된다. 그 이유는 기준측 워드선의 상승이 지연되기 때문이다.
도 5는 도 2의 코어측 워드선(C-WL)의 상승 타이밍에 기준측 워드선(R-WL)을 맞추는 동작 타이밍 챠트이다. 이 예에서는 어드레스 변화 검출 신호(ATD)의 상승에서부터 소정 지연 시간(d1) 후에 상승하여, 승압 신호(KICK)와 함께 하강하는 제어 신호(KICKR)를 생성한다. 그리고, 기준측 워드선(R-WL)을, 이 새로운 제어 신호(KICKR)의 상승 타이밍에 전원 전압(Vcc)까지 상승하도록 한다. 그 이외에는 전술한 동작과 동일하다. 따라서, 승압 신호(KICK)의 상승 타이밍에, 코어측 워드선(C-WL)과 기준측 워드선(R-WL)이 승압 레벨(Vbb)로 승압된다.
이 예에서는, 지연 시간(d1)을 적절히 선택함으로써, 코어측 워드선(C-WL)과 기준측 워드선(R-WL)을 동등한 파형으로 할 수 있다. 즉, 2 스텝의 구동 파형이다. 단, 외부 어드레스(E-Add)에 일절 스큐가 없을 것이 전제된다.
도 6은 도 5의 예에서 X 어드레스에 스큐가 발생했을 때의 동작 흐름도이다. X 어드레스에 스큐가 발생함에 따라, 어드레스 변화 검출 신호(ATD)의 펄스 폭이 길어지고 있다. 그리고, 어드레스 변화 검출 신호(ATD)의 상승에서부터 일정 지연 시간(d1) 후에 기준측 워드선(R-WL)이 전원 전압(Vcc)까지 상승하는 데 대하여, 코어측 워드선(C-WL)은 어드레스 스큐에 의해 X 디코더(14)의 동작이 지연되어, 그 상승 타이밍이 크게 지연되어 버린다.
그 결과, 기준측 워드선(R-WL)과 코어측 워드선(C-WL)의 파형은 도 3의 경우와 반대의 관계로 되어 있다. 즉, 기준측 워드선(R-WL)보다 늦게 코어측 워드선(C-WL)이 상승하고 있다. 그 때문에, 승압 레벨(Vbb)에 도달하는 타이밍도 틀어져 버려, 전술한 센스 앰프의 동작 마진이 좁은 시간대가 생겨 버린다. 이것은 지연 시간(d1)이 일정한 데에 대하여, 어드레스 스큐의 발생은 무작위이기 때문이다.
그래서, 본 발명의 목적은 센스 앰프의 동작 마진을 개선한 반도체 불휘발성 메모리를 제공하는 데에 있다.
상기한 목적을 달성하기 위해서 본 발명의 하나의 측면은, 불휘발성 반도체 메모리에 있어서, 복수의 워드선, 비트선 및 메모리 셀을 갖는 코어측 셀 어레이와, 워드선, 비트선 및 기준 셀을 갖는 기준측 셀 어레이와, 코어측 셀 어레이의 비트선 전류에 대응한 코어측 입력 전압과, 기준측 셀 어레이의 비트선 전류에 대응한 기준측 입력 전압을 비교하는 센스 앰프를 갖는다. 그리고, 입력 어드레스의 변화 중에 어드레스 변화 검출 펄스를 생성하는 어드레스 변화 검출 회로와, 코어측의 워드선을 선택하여 구동하는 코어측 디코더 드라이버와, 기준측의 워드선을 선택하여 구동하는 기준측 디코더 드라이버를 구비하고, 상기 코어측 디코더 드라이버와 기준측 디코더 드라이버는, 상기 어드레스 변화 검출 펄스의 종료시의 제1 시간에, 상기 코어측 워드선과 기준측 워드선을 전원 전압까지 구동하고, 또한, 상기 어드레스 변화 검출 펄스의 종료후 소정 시간 이후의 제2 시간에, 상기 코어측 워드선과 기준측 워드선을 전원 전압보다 높은 승압 레벨까지 구동하는 것을 특징으로 한다. 센스 앰프는 제2 시간후에 코어측 입력 전압과 기준측 입력 전압의 비교를 시작한다.
상기한 발명에 따르면, 코어측 워드선과 기준측 워드선이, 어드레스 변화가 종료되는 제1 시간에서 전원 전압으로 구동되고, 그 후의 제2 시간에서 승압 레벨로 구동된다. 따라서, 양 워드선의 구동 파형은 거의 동일하게 된다. 그 결과, 양 셀 전류의 지연 관계 및 센스 앰프의 양 입력 전압 파형의 지연 관계가 해소되고, 센스 앰프의 오독출이 방지되어, 독출 속도를 올릴 수 있다.
이하, 도면을 참조하여 본 발명의 실시예를 설명한다. 그러나, 본 발명의 보호 범위는 이하의 실시예에 한정되는 것이 아니라, 특허청구범위에 기재된 발명과 그 균등물에까지 미치는 것이다.
도 7은 본 실시예에서의 불휘발성 반도체 메모리의 전체 구성도이다. 이 메모리는 외부 어드레스(E-Add)를 입력하는 어드레스 버퍼 및 어드레스 변화 검출 회로(10)를 갖는다. 어드레스 변화 검출 회로(10)는 칩 인에이블 신호(/CE)가 액티브 레벨인 기간에, 입력 어드레스(E-Add)의 변화를 검출하여, 어드레스 변화 검출 신호(ATD)를 발생한다. 어드레스 변화 검출 신호(ATD)의 펄스 폭은 어드레스(E-Add)가 변화하고 있는 기간에, 이들 어드레스 변화에 응답하여 디코더의 프리디코드 동작이 종료하는 데에 요하는 기간을 더한 정도로 설정된다. 따라서, 어드레스 변화 검출 신호(ATD)는 어드레스(E-Add)의 스큐의 발생에 따라서 길어진다.
코어측의 메모리 셀 어레이(C-MCA)는 복수의 워드선(C-WL), 그것에 교차하는 복수의 비트선(C-BL) 및 그 교차 위치에 배치되는 메모리 셀(C-MC)을 갖는다. 메모리 셀(C-MC)은 예컨대 플로팅 게이트를 구비하며, 플로팅 게이트에 주입한 차지량에 따라 임계치 전압이 다른 셀 트랜지스터로 구성된다. 코어측에는 어드레스 버퍼(10)에서 공급되는 X 어드레스(X-Add)를 디코드하여, 선택된 워드선(C-WL)을 구동하는 X 디코더(14)와, Y 어드레스(Y-Add)를 디코드하여, 비트선을 선택하는 Y 디코더(Y-dec)와, 선택된 비트선 전류를 전류 ·전압 변환하여, 코어측 센스 앰프 입력 전압(SAI)를 출력하는 캐스코드 회로(18)를 갖는다.
한편, 기준측의 메모리 셀 어레이(R-MCA)는 비트선(R-BL)과 복수의 워드선(R-WL)과, 그 교차 위치에 배치된 기준용 셀(R-MC)을 갖는다. 기준측의 디코더(20)는 도시하지 않는 동작 제어 회로에서 공급되는 독출·프로그램·소거 신호(RPE)를 디코드하여, 독출, 프로그램, 소거 동작에 대응하는 워드선을 선택하여 구동한다. 또, 기준측은 코어측의 비트선 부하와 동등한 부하를 기준측의 비트선에 부여하기 위한 더미 회로(22)와, 기준측의 비트선 전류를 전류 ·전압 변환하여, 기준측의 센스 앰프 입력(SAREF)를 생성하는 캐스코드 회로(24)를 갖는다.
타이밍 제어 회로(30)는 어드레스 변화 검출 신호(ATD)에 기초하여, 센스 앰프의 활성화 신호(EN), 이퀄라이즈 신호(EQ), 래치 신호(LT), 캐스코드 회로의 파워다운 신호(PD) 및 승압 전압(KICK)을 생성한다. 더욱이, 타이밍 제어 회로(30)는 선택된 코어측 워드선(C-WL)의 전원 전압에 대한 구동 타이밍을 제어하는 코어측 구동 타이밍 신호(/CDEC)와, 선택된 기준측 워드선(R-WL)의 전원 전압에 대한 구동 타이밍을 제어하는 기준측 구동 타이밍 신호(RDEC)를 생성한다. 이들 구동 타이밍 신호(/CDEC, RDEC)는 어드레스 변화 검출 신호(ATD)의 펄스 종료시에 동기하여 생성된다. 또, 본 실시예에서는 이들 구동 타이밍 신호는 역상 신호이며, 신호(/CDEC)는 L 레벨 액티브 신호이며, 신호(RDEC)는 H 레벨 액티브 신호이다.
승압 회로(28)는 타이밍 제어 회로(30)가 생성하는 승압 신호(KICK)에 응답하여, 승압 전압(Vbb)을 코어측의 X 디코더(14)와 기준측 디코더(14)에 공급한다. 이 승압 전압(Vbb)의 공급에 의해, 디코더(14, 20)에서 선택이 끝난 워드선(C-WL, R-WL)이 각각 승압 레벨(Vbb)로 구동된다.
캐스코드 회로(18, 24)는 통상, 파워다운 신호(PD)에 의해 비활성 상태로 제어되고, 승압 신호(KICK)에 동기하여 파워다운 신호(PD)가 해제되면, 활성 상태가 되어, 셀 전류에 대응하는 센스 앰프 입력 전압(SAI, SAREF)을 생성한다.
도 8은 타이밍 제어 회로와 그 제어 신호를 도시한 도면이다. 그리고, 도 9는 본 실시예에서의 메모리의 독출 동작의 타이밍 차트도이다. 타이밍 제어 회로(30)는 어드레스 변화 검출 신호(ATD)에 응답하여, 그보다 펄스 폭이 긴 제2 어드레스 변화 검출 신호(ATDL)를 생성하는 ATDL 발생 회로(32)를 갖는다. 제2 어드레스 변화 검출 신호(ATDL)는 도 9에 나타내는 바와 같이, 어드레스 변화 검출 신호(ATD)의 상승 타이밍에서 상승하고, 그 하강 후 일정 시간(d10) 후에 하강한다. 따라서, 제2 어드레스 변화 검출 신호(ATDL)는 어드레스 변화 검출 신호(ATD)보다 하강이 지연되고, 그리고 펄스 폭이 긴 신호이다. 도 9에 나타내는 펄스 폭(d10)의 신호(ATDF)는 ATDL 발생 회로(32) 내에서 생성되어, 제2 어드레스 변화 검출 신호(ATDL)의 생성에 이용된다. 이 점은 후술한다.
타이밍 제어 회로(30)는 독출 제어 신호(READ) 및 2개의 어드레스 변화 검출 신호(ATD, ATDL)에 따라서, 각종 타이밍 신호를 생성하는 타이밍 신호 발생 회로(34)를 더 갖는다. 타이밍 신호 발생 회로(34)도 후술한다.
센스 앰프(26)는 인에이블 신호(EN)에 응답하여 활성화 상태가 된다. 단, 후술하는 바와 같이, 이퀄라이즈 신호(EQ)가 H 레벨인 동안, 비교 결과가 출력되지 않아, 입력 전압(SAI, SAREF)의 변동에 따른 노이즈, 오동작이 방지된다. 그리고, 입력 전압(SAI, SAREF)이 안정된 시점에서, 이퀄라이즈 신호(EQ)가 L 레벨이 되어, 비교 결과가 래치 신호(LT)에 응답하여 래치되어, 출력된다.
코어측의 X 디코더(14)는 X 디코더 제어 회로(36)와 디코더 및 워드선 드라이버(38)를 갖는다. X 디코더 제어 회로(36)는 외부 어드레스(E-Add)를 프리디코드한 프리디코드 신호(PDec)와, 코어측 구동 타이밍 신호(/CDEC)가 입력되어, 코어측 구동 타이밍 신호(/CDEC)의 하강에 응답하여, 디코드 및 워드선 드라이버(38)에 프리디코드 신호(PDec)를 공급한다. 디코드 및 워드선 드라이버(38)는 그것에 응답하여, 코어측 워드선(C-WL)을 전원 전위(Vcc)로 구동한다. 더욱이, 승압 신호(KICK)에 응답하여 승압 회로(28)가 생성하는 승압 전압(Vbb)에 따라서, 디코드 및 워드선 드라이버(38)는 선택이 끝난 코어측 워드선(C-WL)을 승압 레벨(Vbb)로 구동한다. 즉, 코어측 워드선(C-WL)의 승압 레벨(Vbb)에 대한 구동은 승압 신호(KICK)에 동기하여 이루어진다.
한편, 기준측의 디코더 및 워드선 드라이버(20)도 기준 구동 타이밍 신호(RDEC)의 상승에 응답하여, 기준측 워드선(R-WL)을 전원 전압(Vcc)으로 구동한다. 더욱이, 그 후의 승압 신호에 응답하여 승압 회로(28)가 생성하는 승압 전압(Vbb)에 따라서, 디코드 및 워드선 드라이버(20)는 선택이 끝난 기준측 워드선(R-WL)을 승압 레벨(Vbb)로 구동한다. 즉, 기준측 워드선(R-WL)의 승압 레벨(Vbb)에 대한 구동도 승압 신호(KICK)에 동기하여 이루어진다.
도 9에 따라서 독출 동작을 설명한다. 시각(t0)에 외부 어드레스(E-Add)가 변화되면 어드레스 변화 검출 신호(ATD)가 생성된다. 이 펄스 폭은 어드레스 신호 의 변화가 종료되고, 또한 그 어드레스 신호의 디코드 동작이 종료될 정도로 제어된다. ATDL 발생 회로(32)는 어드레스 변화 검출 신호(ATD)의 하강 엣지에 동기하여 상승하여, 펄스 폭(d10)의 펄스 신호(ATDF)를 생성한다. 따라서, 제2 어드레스 변화 검출 신호(ATDL)는 어드레스 변화 검출 신호(ATD)의 상승에 동기하여 상승하고, 펄스 신호(ATDF)의 하강에 동기하여 하강한다.
타이밍 신호 발생 회로(34)는 제2 어드레스 변화 검출 신호(ATDL)에 기초하여, 종래예와 같이, 센스 앰프에의 인에이블 신호(EN), 이퀄라이즈 신호(EQ), 래치 신호(LT) 및 캐스코드 회로에의 파워다운 신호(PD)를 생성한다. 즉, 제2 어드레스 변화 검출 신호(ATDL)의 하강 엣지에 동기하여, 파워다운 신호(PD)를 L 레벨로 하여 캐스코드 회로를 활성화하고, 인에이블 신호(EN)를 H 레벨로 하여 센스 앰프를 활성화한다. 센스 앰프(26)는 전술한 바와 같이, 이퀄라이즈 신호(EQ)가 H 레벨인 동안, 출력이 금지되고, 래치 신호(LT)의 H 레벨에 응답하여, 비교 결과를 래치하여 출력한다.
어드레스 변화 검출 신호(ATD)의 하강 엣지(시각 t1)는 디코더 동작이 완료되는 타이밍이다. 따라서, 타이밍 신호 발생 회로(34)는 그 타이밍(시각 t1)에, 코어측의 X 디코더(14) 및 기준측의 디코더(20)에 의한 워드선 구동을 제어하는 구동 타이밍 신호(/CDEC, RDEC)를, 각각 L 레벨 또는 H 레벨로 한다. 이 타이밍에, 각각의 워드선(C-WL, R-WL)이 전원 전압(Vcc)으로 구동된다.
타이밍 신호 발생 회로(34)는 제2 어드레스 변화 검출 신호(ATDL)의 하강 엣지에 동기하여, 승압 신호(KICK)를 H 레벨로 한다. 따라서, 제2 어드레스 변화 검 출 신호(ATDL)의 하강 엣지(시각 t2)는 캐스코드 회로, 센스 앰프의 활성화 타이밍이며, 더욱이, 코어측 워드선(C-WL)과 기준측 워드선(R-WL)의 승압 레벨(Vbb)에 대한 구동 타이밍이기도 하다.
종래에는 코어측의 X 디코더(14)에 의한 선택 워드선의 구동은 어드레스의 변화에 대응하여 X 디코더(14)의 디코드 동작이 종료함에 따라 행해지고 있었다. 따라서, 종래예(도 2, 3, 5, 6)에서 설명한 대로, X 어드레스(X-Add)의 변화의 수나 스큐에 따라서, 워드선(C-WL)의 구동 타이밍이 변동하고 있었다. 그리고, 디코드 동작이 종료되고 나서 어느 정도의 마진을 예산한 시간 후에, 승압 신호(KICK)가 발생하여, 선택 워드선(C-WL)이 승압 레벨로 구동되고 있었다. 또, 기준측의 디코더(20)는 독출시에 선택되는 워드선(R-WL)이 고정적이기 때문에, 승압 신호(KICK)에 동기하여 워드선(R-WL)을 접지에서부터 승압 레벨까지 구동하고 있었다.
그 결과, 종래예에서는 코어측 워드선(C-WL)의 구동 타이밍이 통일되지 않고, 더욱이, 승압 레벨에 대한 구동의 파형도 코어측 워드선(C-WL)과 기준측 워드선(R-WL)에서 달랐다.
이에 대하여, 상기 실시예에서는 코어측의 X 디코더(14)가 워드선(C-WL)을 전원(Vcc)으로 확실하게 구동한 후에, 코어측 워드선(C-WL)이 기준측 워드선(R-WL)과 함께 승압 레벨(Vbb)로 구동되는 것은 동일하지만, 그보다 소정 시간(d10) 빠른 시각(t1)의 타이밍에, 구동 타이밍 신호(/CDEC, RDEC)에 의해 양 워드선(C-WL, R-WL)이 전원 전압(Vcc)으로 구동된다. 구동 타이밍 신호(/CDEC, RDEC)를 이용하여 X 디코더(14) 및 디코더(20)에 의한 워드선 구동을 제어하고 있기 때문에, 코어측 워드선(C-WL) 구동 타이밍이 변화되는 어드레스 신호에 대응하여 다르더라도, 기준측 워드선(R-WL)도 동시에 전원 전압(Vcc)으로 구동된다. 그 결과, 양 워드선의 구동 파형은 거의 같은 것이 된다.
또한, 코어측의 X 디코더(14)는 선택 워드선을 승압 레벨(Vbb)로 승압할 필요가 있어, 내부에 워드선의 선택 신호를 승압하는 레벨 시프트 회로를 갖는다. 따라서, 디코드 동작이 완료되어 워드선의 선택이 확정된 후에, 승압 신호(KICK)를 생성할 것이 요구된다.
물론, 코어측의 X 디코더의 구성에 따라서는 제2 어드레스 변화 검출 신호(ATDL)의 하강 엣지에서, 양 워드선을 동시에 접지에서부터 승압 레벨로 구동하는 것도 가능하다.
이퀄라이즈 신호(EQ)의 펄스 폭은 센스 앰프 입력 레벨이 안정되는 데에 요하는 시간으로 설정되어 있다. 그리고, 이퀄라이즈 신호(EQ)의 하강 엣지에 동기하여, 래치 신호(LT)가 상승하여, 센스 앰프의 비교 결과가 출력된다. 타이밍 신호 발생 회로(34)는 래치 신호(LT)의 하강 엣지(시각 t3)에 동기하여, 승압 신호(KICK)를 하강하고, 구동 타이밍 신호(/CDEC)를 상승하며, 다른 구동 타이밍 신호(RDEC)를 하강하여, 양 워드선(C-WL, R-WL)의 구동을 종료한다. 동시에, 인에이블 신호(EN)가 하강하고, 파워다운 신호(PD)가 상승하여, 센스 앰프(26), 캐스코드 회로(18, 24)가 함께 비활성 상태가 된다.
이상 정리하면,
(1) 어드레스 변화 검출 신호(ATD)는 어드레스 변화를 검출하여 상승하고, 어드레스가 확정되어 디코드 동작이 종료되는 타이밍에 하강하는 펄스이다.
(2) 펄스 신호(ATDF)는 신호(ATD)의 하강 엣지를 트리거로 하는 소정 시간, 예컨대 수 나노초의 펄스이다.
(3) 제2 어드레스 변화 검출 신호(ATDL)는 신호(ATD)의 상승 엣지를 트리거로 하여 상승하고, 신호(ATDF)의 하강 엣지를 트리거로 하여 하강하는 펄스이다.
(4) 구동 타이밍 신호(/CDEC)는 H 레벨인 동안 코어측의 X 디코더(14)에 의한 워드선 구동을 멈추는 신호이며, 신호(ATD)의 하강 엣지에서 L 레벨이 되어, 워드선(C-WL)을 전원 레벨로 구동하는 펄스이다.
(5) 구동 타이밍 신호(RDEC)는 L 레벨인 동안 기준측의 디코더(20)에 의한 워드선 구동을 멈추는 신호이며, 신호(ATD)의 하강 엣지에서 H 레벨이 되어, 디코더(RDEC)를 활성화하여, 워드선(R-WL)을 전원 레벨로 구동하는 펄스이다.
도 10은 어드레스에 스큐가 발생했을 때의 동작 타이밍 차트도이다. 즉, 도 10에는 도 3 또는 도 6에 대응하는 본 실시예의 동작을 나타낸다. 어드레스에 스큐가 발생함으로써, 그 어드레스가 변화하고 있는 기간과 그 후 프리디코드 동작이 종료되는 데에 필요한 기간의 펄스 폭을 갖는 어드레스 변화 검출 신호(ATD)가 생성된다. 따라서, 어드레스 변화 시작 시각(t0)에서부터, 어드레스 변화 검출 신호(ATD)가 하강하는 시각(t1)까지의 기간이 도 9보다 길게 되고 있다.
그러나, 본 실시예에서는, 코어측의 구동 타이밍 신호(/CDEC)의 하강과, 기준측의 구동 타이밍 신호(RDEC)의 상승이, 어드레스 변화 검출 신호(ATD)의 하강 엣지(시각 t1)에 동기하여 생기기 때문에, 시각(t1)까지 양 워드선(C-WL, R-WL)의 구동은 금지되고 있다. 그리고, 시각(t1)이 되어 비로소 양 워드선(C-WL, R-WL)이 동시에 전원(Vcc)으로 구동된다. 단, 시각(t1)보다 전부터, 변화된 어드레스에 대한 디코드 동작은 행해지고, 워드선의 전원 전압에 대한 구동만이 구동 타이밍 신호에 의해 금지되고 있다.
그리고, 일정한 지연 시간(d10) 후의 시각(t2)에서 제2 어드레스 변화 검출 신호(ATDL)가 하강하고, 그 하강 엣지에 동기하여, 승압 신호(KICK)가 상승하여, 양 워드선(C-WL, R-WL)이 승압 레벨(Vbb)로 구동된다. 또, 동일한 시각(t2)에, 파워다운 신호(PD)가 하강하여, 캐스코드 회로(18, 24)가 활성화하여, 센스 앰프(26)에 입력 전압(SAI, SAREF)을 공급하고, 동시에, 인에이블 신호(EN)도 상승하여, 센스 앰프(26)가 비교 동작을 시작한다.
이와 같이, 어드레스에 스큐가 발생하더라도, 코어측의 워드선(C-WL)과 기준측의 워드선(R-WL)의 구동 파형이 일치하기 때문에, 그것에 따라 발생하는 셀 전류의 상승 타이밍도 일치하여, 센스 앰프 입력 파형도 일치한다. 따라서, 센스 앰프의 동작 마진이 작아지는 일은 없다.
도 11은 본 실시예에서의 캐스코드 회로와 메모리 셀 어레이의 회로도이다. 도면에서, 좌측에 코어측의 회로, 우측에 기준측의 회로를 나타낸다. 코어측의 메모리 셀 어레이(C-MCA)는 워드선(C-WL)과 비트선(C-BL)과 플로팅 게이트를 갖는 메모리 셀(C-MC)을 갖는다. 그리고, 칼럼 선택 트랜지스터(CL)를 통해 캐스코드 회로(18)에 접속된다. 캐스코드 회로는 전원(Vcc)에 P형 트랜지스터(Q2)를 통해 접 속되는 부하(R1)와, 칼럼 선택 트랜지스터(CL)에 공통으로 접속되는 노드(DATAB)와 부하(R1) 사이에 설치된 전류 조절용 트랜지스터(Q1)와, 그 트랜지스터(Q1)를 노드(DATAB)의 전위를 반전하여 제어하는 인버터(INV1)와, 노드(DATAB)를 접지 레벨로 제어하는 N형 트랜지스터(Q3)를 갖는다. 그리고, 부하(R1)와 트랜지스터(Q1) 사이의 노드가 코어측 센스 앰프 입력 전압(SAI)으로서, 센스 앰프(26)에 입력된다.
기준측도 거의 동일한 구성이며, 기준 메모리 셀 어레이(R-MCA)는 워드선(R-WL)과 비트선(R-BL)과 기준 메모리 셀(R-MC)을 갖는다. 기준용 메모리 셀(R-MC)은 독출용, 프로그램 검증용, 소거 검증용 등, 각각의 목적에 따라서 플로팅 게이트의 축적 차지량이 다른 것을 포함한다. 이들 메모리 셀(R-MC)은 도시하지 않는 독출·프로그램·소거 제어 신호에 의해 선택된다. 그리고, 기준측의 캐스코드 회로(24)도 코어측과 동일한 구성이다.
캐스코드 회로(18, 24)는 파워다운 신호(PD)가 H 레벨인 동안에는 비활성 상태가 된다. 즉, 트랜지스터(Q2, Q12)가 오프되고, 트랜지스터(Q3, Q13)가 온이 되며, 노드(DATAB)가 접지 전위가 되고, 트랜지스터(Q1, Q11)가 함께 도통하여, 센스 앰프 입력 전압(SAI, SAREF)이 함께 접지 전위로 되고 있다. 그리고, 시각(t2)에 파워다운 신호(PD)가 L 레벨이 되면, 트랜지스터(Q2, Q12)가 온이 되고, 트랜지스터(Q3, Q13)가 오프가 되어, 캐스코드 회로는 활성 상태가 된다. 즉, 노드(DATAB)에는 셀 전류와 부하(R1)로부터의 전류가 흘러, 센스 앰프 입력 전압(SAI, SAREF)이 셀 전류에 따른 전압으로 상승한다. 즉, 도 4에 도시한 바와 같다.
즉, 셀 전류가 크면, 이것에 따라서 인버터(INV1, INV11)의 출력이 높아져, 트랜지스터(Q1, Q11)가 보다 많은 전류를 흘려 센스 앰프 입력 전압(SAI, SAREF)의 레벨을 낮게 한다. 한편, 셀 전류가 작으면, 그 반대로 레벨은 높아진다.
이와 같이, 캐스코드 회로(18, 24)가 생성하는 센스 앰프 입력 전압(SAI , SAREF)은 시각(t2)에서의 파워다운 신호(PD)의 하강에 응답하여, 도 4와 같이 상승한다. 더구나, 코어측의 워드선(C-WL)과 기준측의 워드선(R-WL)의 승압 레벨에 대한 구동 타이밍이 동일하기 때문에, 센스 앰프 입력 전압(SAI , SAREF)의 상승 타이밍은 거의 일치한다. 즉, 도 4의 실선과 같이 된다.
도 12는 본 실시예에서의 센스 앰프 회로도이다. 센스 앰프의 2개의 입력(SAI, SAREF)의 전압을 비교하는 비교 회로가, 트랜지스터(Q20, Q21)의 전류 미러 회로와 1쌍의 비교 트랜지스터(Q22, Q23)와 전류원 트랜지스터(Q24)에 의해 구성되어, 인에이블 신호(EN)가 H 레벨이고, 비교 동작이 활성화 상태가 된다. 이 비교 회로의 출력인 노드(n0)는 P형 트랜지스터(Q25)를 통해 출력 노드(n1)로 반전된다. 트랜지스터(Q26)는 인에이블 신호(EN)에 의해 도통하는 전류원 트랜지스터이다.
출력 노드(n1)는 또한, 출력단 인버터를 구성하는 트랜지스터(Q30과 Q33)의 게이트에 접속되고, 출력단 인버터의 출력(SOUT)은 2개의 인버터(44, 46)로 이루어지는 래치 회로에서 래치된다. 이 출력(SOUT)은 인버터(48)를 통해 반전 출력(SOUTB)이 된다.
이퀄라이즈 신호(EQ)가 H 레벨인 동안에는 트랜지스터(Q27, Q28)로 이루어지 는 트랜스퍼 게이트가 도통하여, 노드(n0, n1) 사이를 단락한다. 따라서, 트랜스퍼 게이트(Q22, Q23)에 의한 비교 결과가, 노드(n1)에 전해지지 않는다. 더욱이, 래치 신호(LT)가 H 레벨이 되었을 때, 출력단 인버터의 트랜스퍼 게이트(Q31, Q32)가 도통하여, 활성화 상태가 되어, 노드(n1)의 레벨이 반전하여, 래치 회로(44, 46)에 래치된다.
도 9 또는 도 10의 타이밍 차트도에 도시한 바와 같이, 센스 앰프(26)는 인에이블 신호(EN)의 H 레벨에 의해 비교 동작이 활성화된다. 단, 최초의 일정 기간은 이퀄라이즈 신호(EQ)가 H 레벨이 되어, 입력 전압(SAI, SAREF)의 변동에 의한 노드(n1)에 노이즈가 발생하는 것을 방지한다. 그리고, 이퀄라이즈 신호(EQ)가 L 레벨이 되면, 노드(n0, n1)의 단락 상태가 해소되어, 노드(n1)는 비교 결과의 반전 레벨로 변화된다. 이 변화가, 래치 신호(LT)의 H 레벨에 응답하여, 래치 회로(44, 46)에 래치된다.
도 13은 본 실시예에서의 X 디코더 제어 회로의 회로도이다. 이 X 디코더 제어 회로(36)는 도시하지 않는 프리디코드 회로에서 생성된 프리디코드 신호(PDec0, 1)의 조합이 각각 입력되어, 4개의 프리디코드 신호(Zsel, Zunsel)를 생성하는 동시에, 구동 타이밍 신호(/CDEC)에 의해, 프리디코드 신호(Zsel, Zunsel)의 출력 타이밍을 제어한다. 도 13의 예에서는 프리디코드 신호(PDec0, 1)의 조합이 각각 입력되는 4개의 NAND 게이트(50∼53) 중, 게이트(50)의 출력이 L 레벨이 되고, 나머지 게이트(51∼53)의 출력은 H 레벨이 된다. 그러나, 구동 타이밍 신호(/CDEC)가 H 레벨인 동안에는 후단의 NOR 게이트(54∼57)의 출력이 전부 L 레벨이 되어, 전부 비선택 상태가 된다. 그리고, 시각(t1)에 구동 타이밍 신호(/CDEC)가 L 레벨이 되면, NOR 게이트(54)의 출력(Zsel)만이 H 레벨이 된다. 따라서, 구동 타이밍 신호(/CDEC)에 의해, 다음 단의 디코더 및 워드선 드라이버에 의한 워드선(C-WL)의 구동 타이밍이 제어된다.
도 14는 본 실시예에서의 디코더 및 워드선 드라이버의 회로도이다. 이 회로는 도 8에 도시한 바와 같이, X 디코더(14)의 후단의 회로이며, X 디코더 제어 회로(36)로부터의 프리디코드 신호(Zsel, Zunsel)와, 도시하지 않는 프리디코더로부터의 프리디코드 신호(IN1, IN2, XTsel, XTunsel)가 입력된다. 더욱이, 프리디코더(62)가 생성하는 워드선 구동 전압 신호(Vwlsel, Vwlunsel)가 공급된다. 워드선 구동 전압 신호(Vwlsel)는 전원(Vcc)과 승압 전압(Vbb)이 된다.
우선, NAND 게이트(60)는 프리디코드 신호(IN1, IN2)를 디코드하여, 선택 상태라면 L 레벨을 출력한다. 도 13에서 도시한 X 디코더 제어 회로(36)에서 생성된 프리디코드 신호(Zsel(L 레벨), Zunsel(H 레벨))와 NAND 게이트(60)의 출력이, 4 셋트의 초단 회로(ST1-1∼ST1-4)에 공급된다. 이 초단 회로는 N형 트랜지스터(Q40, Q42)와, P형 트랜지스터(Q41, Q43)를 갖는다. 프리디코드 신호(Zsel(H 레벨))가 공급되는 초단 회로(ST1-1)는 트랜지스터(Q40)가 도통하고, 트랜지스터(Q41)가 비도통이 되어, 후단에 L 레벨을 전달한다. 또, 그 이외의, 프리디코드 신호(Zunsel(L 레벨))가 공급되는 초단 회로(ST1-2∼ST1-4)는 트랜지스터(Q42)가 비도통, 트랜지스터(Q43)가 도통하여, 후단에 H 레벨(Vcc 레벨)을 전달한다.
각 초단 회로의 출력은 각각 8셋트씩의 제2단 회로(ST2-1∼ST2-32)에 공급된 다. 이 제2단 회로도 초단 회로와 마찬가지로, N형 트랜지스터(Q46, Q48)와, 전원(Vcc)에 접속된 P형 트랜지스터(Q47, Q49)를 갖는다. 그리고, 도시하지 않는 프리디코드 회로로부터의 프리디코드 신호(XTsel(H 레벨), XTunsel(L 레벨))가, 각각의 트랜지스터(Q46, Q47, Q48, Q49)의 게이트에 공급된다. 따라서, 초단 회로의 출력이 L 레벨이라도, 그것에 접속되는 제2단 회로 중, 선택 프리디코드 신호(XTsel)가 공급되면, 그 출력도 L 레벨이 되지만, 비선택 프리디코드 신호(XTunsel)가 공급되면, 그 출력은 H 레벨이 된다.
더욱이, 제2단 회로에는 전원(Vcc) 레벨을 승압 레벨(Vbb)로 승압하는 레벨 시프트 회로(LS)가 설치된다. 따라서, 레벨 시프트 회로(LS)에 승압 전압(Vbb)이 공급되면, H 레벨이 전원 전압(Vcc)에서 승압 레벨(Vbb)로 승압된다.
제2단 회로(ST2-1∼ST2-32)의 출력은 각각 8셋트의 워드선 드라이버(WDR1)를 갖는 제3단 회로(ST3-1∼ST3-32)에 각각 출력된다. 이 워드 드라이버(WDR)는 입력 레벨을 반전하여, 구동 전압 신호(Vwlsel, Vwlunsel)에 워드선을 구동하는 회로이다. 그리고, 프리디코더(62)가 선택한 프리디코드 신호(Vwlsel)가, 전원 전압(Vcc) 레벨에서 승압 신호(KICK)에 응답하여 시각(t2)에서 승압 레벨(Vbb)로 구동된다.
따라서, 도 14의 예에서는 프리디코드 동작이 종료한 상태가 된 후, 어드레스 변화 검출 신호(ATD)의 하강 엣지(시각 t1)에서, 구동 타이밍 신호(/CDEC)가 L 레벨이 되어, X 디코더 제어 회로(36)의 프리디코드 신호가 공급되고, 한쪽의 선택된 워드선이 전원 전압(Vcc)으로 구동된다. 즉, 워드선의 구동 금지 상태가 해소된다. 그 후, 시각(t2)에, 승압 신호(KICK)가 상승하면, 선택 상태의 워드선 구동 전 압 신호(Vwlsel)가 전원 전압(Vcc)에서 승압 레벨(Vbb)로 승압되어, 선택이 끝난 워드선이 승압 레벨(Vbb)로 구동된다.
이 경우, 인버터인 워드 드라이버(WDR249)는 전원으로서 승압 레벨(Vbb)이 공급되는데, 그 입력의 H 레벨도 승압 레벨(Vbb)로 승압되어, CMOS 인버터의 P형 트랜지스터를 확실하게 오프로 하여, 그 출력을 접지 전위(WLunsel)로 할 수 있다.
이와 같이, X 디코더(14)는 어드레스 변화에 대응하여 프리디코드 동작이 종료되는 타이밍의 시각(t1)에, 구동 타이밍 신호(/CDEC)의 하강에 응답하여, 선택 워드선을 전원 전압(Vcc)으로 구동한다. 그 후, 시각(t2)에, 승압 신호(KICK)의 상승 엣지에 응답하여, 선택 워드선을 더욱 승압 레벨(Vbb)로 구동한다.
도 15는 본 실시예에서의 기준측의 디코드 회로도이다. 이 회로는 구동 타이밍 신호(RDEC)가 공급되는 4단의 인버터(62∼65)와, 인버터(65)의 출력이 병렬로 입력되는 인버터(66∼69)와, 레벨 시프트 회로(LS)와, 레벨 시프트 회로(LS)의 출력이 각각 입력되고, 구동 전압 신호(Vwlsel, Vwlunsel)에 워드선을 구동하는 기준측 워드 드라이버(RWD1∼RWD4)를 갖는다. 또, 구동 전압 신호(Vwlsel, Vwlunsel)는 독출·프로그램·소거 신호(RPE)를 디코드하는 프리디코드 회로(70)에 의해 생성되는 프리디코드 신호이며, 통상은 선택 구동 전압 신호(Vwlsel)를 전원 전압(Vcc)으로, 비선택 구동 전압 신호(Vwlunsel)를 접지(GND)로 하여, 승압 신호(KICK)가 H 레벨이 되면, 선택 구동 전압 신호(Vwlsel)를 승압 레벨(Vbb)로 한다.
따라서, 기준측의 디코더(20)는 구동 타이밍 신호(RDEC)의 상승 엣지(시각 t1)에, 기준측의 선택 워드선을 전원 전압(Vcc)으로 구동하고, 또한 승압 신호(KICK)의 상승 엣지(시각 t2)에, 선택 워드선을 승압 레벨(Vbb)로 구동한다.
도 16은 본 실시예에서의 타이밍 제어 회로 내의 ATDL 발생 회로의 회로도이다. 이 회로는 어드레스 변화 검출 신호(ATD)를 입력하여, 그보다 하강 타이밍이 소정 시간 지연되는 제2 어드레스 변화 검출 신호(ATDL)를 생성한다. 그 때문에, 어드레스 변화 검출 신호(ATD)와, 그 하강 엣지에서부터 소정 시간 펄스 폭(d10)을 갖는 신호(ATDF)와, 양 신호(ATD, ATDF)의 양방에 중복하는 펄스 신호(ATDD)를, 논리 OR 게이트(64)에서 통합하여, 제2 어드레스 변화 검출 신호(ATDL)를 생성하고 있다.
도시하는 바와 같이, ATDL 발생 회로는 인버터(61, 62, 63)와, 트랜지스터(Q50∼Q55)와, 커패시터(C1, C2)와, OR 게이트(64)를 갖는다. 어드레스 변화 검출 신호(ATD)의 펄스가, 인버터(61, 62)에서 반전되고, 또한 커패시터(C1, C2)의 용량에 따른 지연 특성을 동반하여, 노드(n10, n12)에 반전 펄스가 생성된다. 따라서, P형 트랜지스터(Q50, Q52)가, 신호(ATD)와 노드(n10)가 함께 L 레벨이 되는 기간, 도통하여, 신호(ATDF)를 H 레벨로 한다. 따라서, 신호(ATDF)는 어드레스 변화 검출 신호(ATD)의 하강 엣지에서부터 소정 시간(d10)의 펄스 폭을 갖는다.
또, 신호(ATDD)는 인버터(62, 63)에 의해 어드레스 변화 검출 신호(ATD)를 지연시킨 펄스 신호이며, 펄스(ATD와 ATDF)와 H 레벨 기간이 일부 중복한다. 그리고, 이들 펄스 신호를 OR 게이트(64)에서 통합하면, 제2 어드레스 변화 검출 신호(ATDL)가 생성된다.
도 17은 본 실시예에서의 타이밍 신호 발생 회로의 회로도이며, 도 18은 그 동작 타이밍 챠트도이다. 타이밍 신호 발생 회로(34)는 PD, EN, EQ, LT 발생 회로(65)와, 각종 게이트(66∼71)를 갖는다. PD, EN, EQ, LT 발생 회로(65)는 종래와 같이, 입력되는 어드레스 변화 검출 신호(ADTL)의 하강 엣지에 기초하여, 제어 신호(PD, EN, EQ, LT)을 생성한다. 또, PD, EN, EQ, LT 발생 회로(65)는 제2 어드레스 변화 검출 신호(ATDL)의 상승 엣지에서부터 소정 시간후에 하강하여, 래치 신호(LT)의 하강 엣지에서 상승하는 펄스 신호(PDRI)를 생성한다.
승압 신호(KICK)는 독출 제어 신호(READ)가 독출시에 H 레벨로 되고 있을 때에만 생성되고(실선), 독출 제어 신호(READ)가 독출시 이외의 L 레벨일 때는 생성되지 않는다(1점 쇄선). 그리고, 승압 신호(KICK)는 NOR 게이트(68)에 의해, 제2 어드레스 변화 검출 신호(ATDL)가 L 레벨이고 또 펄스 신호(PDRI)도 L 레벨인 동안에, H 레벨이 된다.
또, 구동 타이밍 신호(RDEC, /CDEC)는 독출 제어 신호가 독출시의 H 레벨이면, 펄스 신호(PDRI)의 제약을 받지만(실선), 독출시 이외의 L 레벨이면, 단순히 어드레스 변화 검출 신호(ATD)의 반전 신호이다(파선). 즉, 독출시에는 기준용 구동 타이밍 신호(RDEC)는 NOR 게이트(69)에 의해, 어드레스 변화 검출 신호(ATD)가 L 레벨이고 또한 펄스 신호(PDRI)도 L 레벨인 동안에, H 레벨이 된다. 그리고, 코어측의 구동 타이밍 신호(/CDEC)는 NOR 게이트(71)에 의해, 기준용 구동 타이밍 신호(RDEC)의 반전 신호가 된다.
따라서, 독출시에 있어서만, 코어측과 기준측의 워드선이 전술한 바와 같이, 어드레스 변화 검출 신호(ATD)의 하강 엣지에서 전원 전압(Vcc)으로 구동되고, 그 후 제2 어드레스 변화 검출 신호(ATDL)의 하강 엣지에서 승압 레벨(Vbb)로 구동된다. 독출시 이외에는 승압 신호(KICK)가 생성되지 않는다.
이상 설명한 바와 같이, 독출시에 워드선을 전원 전압(Vcc)보다 높은 승압 레벨(Vbb)로 구동할 필요가 있어, 어드레스를 디코드함으로써, 코어측의 워드선을 일단 전원 전압(Vcc)으로 구동함으로써 선택 워드선을 확정하고, 그 후 승압 레벨(Vbb)로 승압하고 있다. 그리고, 본 실시예에서는 기준측의 워드선도, 코어측의 워드선과 동일한 타이밍에 일단 전원 전압(Vcc)으로 구동하고, 그 후 동시에 승압 레벨(Vbb)로 구동한다. 더구나, 양 워드선의 구동 타이밍을 동일한 제어 신호로부터 생성한다.
이에 따라, 양방의 워드선의 구동 파형이 같게 되어, 그것에 따른 셀 전류의 상승도 동일한 타이밍이 된다. 그 결과, 센스 앰프에의 입력 전압도 동일한 타이밍으로 변화하게 되어, 센스 앰프의 동작 마진이 저하되는 것이 방지된다.
상기 설명한 타이밍 제어 회로는 어디까지나 일례이며, 다른 회로에 의해서도 실현할 수 있다. 더욱이, 제2 어드레스 변화 검출 신호(ATDL)도 구동 타이밍 신호(RDEC, /CDEC)와 승압 신호(KICK)를 생성하기 위해서 이용한 것으로, 다른 방법으로 생성하더라도 좋다.
이상, 실시예를 정리하면 이하의 부기와 같다.
(부기 1) 복수의 워드선, 비트선 및 메모리 셀을 갖는 코어측 셀 어레이와,
워드선, 비트선 및 기준 셀을 갖는 기준측 셀 어레이와,
상기 코어측 셀 어레이의 비트선 전류에 대응한 코어측 입력 전압과, 상기 기준측 셀 어레이의 비트선 전류에 대응한 기준측 입력 전압을 비교하는 센스 앰프와,
입력 어드레스의 변화 중에 어드레스 변화 검출 펄스를 생성하는 어드레스 변화 검출 회로와,
상기 코어측의 워드선을 선택하여 구동하는 코어측 디코더 드라이버와,
상기 기준측의 워드선을 선택하여 구동하는 기준측 디코더 드라이버를 구비하고,
상기 코어측 디코더 드라이버와 기준측 디코더 드라이버가, 상기 어드레스 변화 검출 펄스의 종료시의 제1 시각에, 상기 코어측 워드선과 기준측 워드선을 전원 전압까지 구동하고, 또한, 상기 어드레스 변화 검출 펄스의 종료후 소정 시간 이후의 제2 시각에, 상기 코어측 워드선과 기준측 워드선을 전원 전압보다 높은 승압 레벨까지 구동하는 것을 특징으로 하는 불휘발성 반도체 메모리.
(부기 2) 부기 1에 있어서,
상기 센스 앰프는 상기 제2 시각후에, 상기 코어측 입력 전압과 기준측 입력 전압의 비교를 시작하는 것을 특징으로 하는 불휘발성 반도체 메모리.
(부기 3) 부기 1에 있어서,
상기 어드레스 변화 검출 펄스의 펄스 폭은 상기 입력 어드레스의 변화 시작에서부터, 상기 입력 어드레스의 변화가 종료되어 상기 어드레스의 프리디코드 동작이 종료될 때까지의 시간 폭을 갖는 것을 특징으로 하는 불휘발성 반도체 메모리.
(부기 4) 부기 1에 있어서,
내부 동작이, 독출 동작과, 프로그램 동작과, 소거 동작을 구비하고,
상기 코어측 디코더 드라이버와 기준측 디코더 드라이버는 상기 독출 동작에 있어서, 상기 제2 시각에, 상기 코어측 워드선과 기준측 워드선을 전원 전압보다 높은 승압 레벨까지 구동하는 것을 특징으로 하는 불휘발성 반도체 메모리.
(부기 5) 부기 1 또는 4에 있어서,
상기 코어측 디코더 드라이버와 기준측 디코더 드라이버는 독출 동작에 있어서, 상기 센스 앰프가 센스 동작을 종료하는 제3 시각에, 상기 승압 레벨에 대한 구동을 종료하는 것을 특징으로 하는 불휘발성 반도체 메모리.
(부기 6) 부기 1에 있어서,
더욱이, 상기 코어측 셀 어레이의 비트선 전류를 상기 코어측 입력 전압으로 변환하는 코어측 캐스코드 회로와,
상기 기준측 셀 어레이의 비트선 전류를 상기 기준측 입력 전압으로 변환하는 기준측 캐스코드 회로를 구비하고,
적어도 상기 제2 시각후에, 상기 양 캐스코드 회로가 전압 변환 동작을 하는 것을 특징으로 하는 불휘발성 반도체 메모리.
(부기 7) 부기 1에 있어서,
상기 코어측의 메모리 셀은 플로팅 게이트를 갖는 트랜지스터를 구비하고, 기억 데이터에 따라서 상기 플로팅 게이트의 차지량이 다르며,
상기 기준측의 독출용 기준 셀은 플로팅 게이트를 갖는 트랜지스터를 구비하 고, 독출 검출 레벨에 따른 차지량이 상기 플로팅 게이트에 축적되어 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
(부기 8) 부기 1에 있어서,
더욱이, 상기 승압 레벨을 발생하여, 상기 디코더 드라이버에 공급하는 승압 회로를 구비하고,
상기 승압 회로는 상기 제2 시각에, 전원 전압을 상기 승압 레벨로 승압하여, 상기 디코더 드라이버에 공급하는 것을 특징으로 하는 불휘발성 반도체 메모리.
(부기 9) 복수의 워드선, 비트선 및 메모리 셀을 갖는 코어측 셀 어레이와,
워드선, 비트선 및 기준 셀을 갖는 기준측 셀 어레이와,
상기 코어측 셀 어레이의 비트선 전류에 대응한 코어측 입력 전압과, 상기 기준측 셀 어레이의 비트선 전류에 대응한 기준측 입력 전압을 비교하는 센스 앰프와,
상기 코어측의 워드선을 선택하여 구동하는 코어측 디코더 드라이버와,
상기 기준측의 워드선을 선택하여 구동하는 기준측 디코더 드라이버를 구비하고,
상기 코어측 디코더 드라이버와 기준측 디코더 드라이버가, 입력 어드레스 변화후의 제1 시각에, 상기 코어측 워드선과 기준측 워드선을 전원 전압까지 구동하고, 더욱이, 상기 제1 시각후 소정 시간후의 제2 시각에, 상기 코어측 워드선과 기준측 워드선을 전원 전압보다 높은 승압 레벨까지 구동하는 것을 특징으로 하는 불휘발성 반도체 메모리.
(부기 10) 부기 9에 있어서,
상기 센스 앰프의 비교 동작은 상기 제2 시각후에 행해지는 것을 특징으로 하는 불휘발성 반도체 메모리.
(부기 11) 부기 9에 있어서,
더욱이, 입력 어드레스의 변화 중에 어드레스 변화 검출 펄스를 생성하는 어드레스 변화 검출 회로를 구비하고,
상기 제1 시각이, 상기 어드레스 변화 검출 펄스가 종료되는 타이밍에 제어되는 것을 특징으로 하는 불휘발성 반도체 메모리.
(부기 12) 복수의 워드선, 비트선 및 메모리 셀을 갖는 코어측 셀 어레이와,
워드선, 비트선 및 기준 셀을 갖는 기준측 셀 어레이와,
상기 코어측 셀 어레이의 비트선 전류에 대응한 코어측 입력 전압과, 상기 기준측 셀 어레이의 비트선 전류에 대응한 기준측 입력 전압을 비교하는 센스 앰프와,
상기 코어측의 워드선을 선택하여 구동하는 코어측 디코더 드라이버와,
상기 기준측의 워드선을 선택하여 구동하는 기준측 디코더 드라이버와,
입력 어드레스 변화후의 제1 시각에 상기 코어측 워드선 및 기준측 워드선의 구동을 제어하기 위한 제1 구동 타이밍 신호를 출력하는 동시에, 상기 제1 시각후 소정 시간후의 제2 시각에 상기 코어측 워드선과 기준측 워드선의 구동을 제어하기 위한 제2 구동 타이밍 신호를 출력하는 타이밍 제어 회로를 갖는 불휘발성 반도체 메모리로서,
상기 코어측 디코더 드라이버와 기준측 디코더 드라이버는,
상기 제1 구동 타이밍 신호에 응답하여 상기 코어측 워드선 및 기준측 워드선을 전원 전압까지 구동하고,
상기 제2 구동 타이밍 신호에 응답하여 상기 코어측 워드선과 기준측 워드선을 상기 전원 전압보다 높은 승압 레벨까지 구동하는 것을 특징으로 하는 불휘발성 반도체 메모리.
(부기 13)
입력 어드레스의 변화 중에 제1 어드레스 변화 검출 신호를 생성하는 어드레스 변화 검출 회로와,
상기 제1 어드레스 변화 검출 신호의 활성화에 응답하여, 상기 제1 어드레스 변화 검출 신호보다도 소정 시간만큼 긴 펄스 폭을 갖는 제2 어드레스 변화 검출 신호를 생성하는 제2 어드레스 변화 검출 회로를 더욱 구비하고,
상기 제1 구동 타이밍 신호는 상기 제1 어드레스 변화 검출 신호에 응답하여 생성되고, 상기 제2 구동 타이밍 신호는 상기 제2 어드레스 변화 검출 신호에 응답하여 생성되는 것을 특징으로 하는 부기 12에 기재한 불휘발성 반도체 메모리.
이상, 본 발명에 따르면, 불휘발성 반도체 메모리에 있어서, 어드레스 스큐의 발생에 관계없이, 워드선의 동작이 일치하여, 셀측과 기준측의 셀 전류가 동일한 타이밍에 상승한다. 따라서, 셀 전류에 따라서 변환된 입력 전압을 비교하는 센 스 앰프의 동작 마진을 크게 할 수 있다.

Claims (10)

  1. 복수의 워드선, 비트선 및 메모리 셀을 갖는 코어측 셀 어레이와,
    워드선, 비트선 및 기준 셀을 갖는 기준측 셀 어레이와,
    상기 코어측 셀 어레이의 비트선 전류에 대응한 코어측 입력 전압과, 상기 기준측 셀 어레이의 비트선 전류에 대응한 기준측 입력 전압을 비교하는 센스 앰프와,
    입력 어드레스의 변화 중에 어드레스 변화 검출 펄스를 생성하는 어드레스 변화 검출 회로와,
    상기 코어측의 워드선을 선택하여 구동하는 코어측 디코더 드라이버와,
    상기 기준측의 워드선을 선택하여 구동하는 기준측 디코더 드라이버를 포함하며,
    상기 코어측 디코더 드라이버와 기준측 디코더 드라이버는,
    상기 어드레스 변화 검출 펄스의 종료시의 제1 시각에, 상기 코어측 워드선과 기준측 워드선을 전원 전압까지 구동하고, 또한, 상기 어드레스 변화 검출 펄스의 종료후 소정 시간후의 제2 시각에, 상기 코어측 워드선과 기준측 워드선을 전원 전압보다 높은 승압 레벨까지 구동하는 것을 특징으로 하는 불휘발성 반도체 메모리.
  2. 제1항에 있어서,
    상기 센스 앰프는 상기 제2 시각후에, 상기 코어측 입력 전압과 기준측 입력 전압의 비교를 개시하는 것을 특징으로 하는 불휘발성 반도체 메모리.
  3. 제1항에 있어서,
    상기 어드레스 변화 검출 펄스의 펄스 폭은 상기 입력 어드레스의 변화의 개시에서부터, 상기 입력 어드레스의 변화가 종료되어 상기 어드레스의 프리디코드 동작이 종료될 때까지의 시간 폭을 갖는 것을 특징으로 하는 불휘발성 반도체 메모리.
  4. 제1항에 있어서,
    내부 동작이 독출 동작과, 프로그램 동작과, 소거 동작을 구비하고,
    상기 코어측 디코더 드라이버와 기준측 디코더 드라이버는 상기 독출 동작에 있어서, 상기 제2 시각에, 상기 코어측 워드선과 기준측 워드선을 전원 전압보다 높은 승압 레벨까지 구동하는 것을 특징으로 하는 불휘발성 반도체 메모리.
  5. 제1항 또는 제4항에 있어서,
    상기 코어측 디코더 드라이버와 기준측 디코더 드라이버는 독출 동작에 있어서, 상기 센스 앰프가 센스 동작을 종료하는 제3 시각에, 상기 승압 레벨에 대한 구동을 종료하는 것을 특징으로 하는 불휘발성 반도체 메모리.
  6. 복수의 워드선, 비트선 및 메모리 셀을 갖는 코어측 셀 어레이와,
    워드선, 비트선 및 기준 셀을 갖는 기준측 셀 어레이와,
    상기 코어측 셀 어레이의 비트선 전류에 대응한 코어측 입력 전압과, 상기 기준측 셀 어레이의 비트선 전류에 대응한 기준측 입력 전압을 비교하는 센스 앰프와,
    상기 코어측의 워드선을 선택하여 구동하는 코어측 디코더 드라이버와,
    상기 기준측의 워드선을 선택하여 구동하는 기준측 디코더 드라이버를 포함하고,
    상기 코어측 디코더 드라이버와 기준측 디코더 드라이버는,
    입력 어드레스의 변화후의 제1 시각에, 상기 코어측 워드선과 기준측 워드선을 전원 전압까지 구동하고, 또한, 상기 제1 시각후 소정 시간후의 제2 시각에, 상기 코어측 워드선과 기준측 워드선을 전원 전압보다 높은 승압 레벨까지 구동하는 것을 특징으로 하는 불휘발성 반도체 메모리.
  7. 제6항에 있어서,
    상기 센스 앰프의 비교 동작은 상기 제2 시각후에 이루어지는 것을 특징으로 하는 불휘발성 반도체 메모리.
  8. 제6항에 있어서,
    입력 어드레스의 변화 중에 어드레스 변화 검출 펄스를 생성하는 어드레스 변화 검출 회로를 더 구비하고,
    상기 제1 시각은, 상기 어드레스 변화 검출 펄스가 종료되는 타이밍에 제어되는 것을 특징으로 하는 불휘발성 반도체 메모리.
  9. 복수의 워드선, 비트선 및 메모리 셀을 갖는 코어측 셀 어레이와,
    워드선, 비트선 및 기준 셀을 갖는 기준측 셀 어레이와,
    상기 코어측 셀 어레이의 비트선 전류에 대응한 코어측 입력 전압과, 상기 기준측 셀 어레이의 비트선 전류에 대응한 기준측 입력 전압을 비교하는 센스 앰프와,
    상기 코어측의 워드선을 선택하여 구동하는 코어측 디코더 드라이버와,
    상기 기준측의 워드선을 선택하여 구동하는 기준측 디코더 드라이버와,
    입력 어드레스의 변화후의 제1 시각에 상기 코어측 워드선 및 기준측 워드선의 구동을 제어하기 위한 제1 구동 타이밍 신호를 출력하는 동시에, 상기 제1 시각후 소정 시간후의 제2 시각에 상기 코어측 워드선과 기준측 워드선의 구동을 제어하기 위한 제2 구동 타이밍 신호를 출력하는 타이밍 제어 회로를 갖는 불휘발성 반도체 메모리로서,
    상기 코어측 디코더 드라이버와 기준측 디코더 드라이버는,
    상기 제1 구동 타이밍 신호에 응답하여 상기 코어측 워드선 및 기준측 워드선을 전원 전압까지 구동하고,
    상기 제2 구동 타이밍 신호에 응답하여 상기 코어측 워드선과 기준측 워드선 을 상기 전원 전압보다 높은 승압 레벨까지 구동하는 것을 특징으로 하는 불휘발성 반도체 메모리.
  10. 제9항에 있어서,
    입력 어드레스의 변화 중에 제1 어드레스 변화 검출 신호를 생성하는 어드레스 변화 검출 회로와,
    상기 제1 어드레스 변화 검출 신호의 활성화에 응답하여, 상기 제1 어드레스 변화 검출 신호보다도 소정 시간만큼 긴 펄스 폭을 갖는 제2 어드레스 변화 검출 신호를 생성하는 제2 어드레스 변화 검출 회로를 더 구비하고,
    상기 제1 구동 타이밍 신호는 상기 제1 어드레스 변화 검출 신호에 응답하여 생성되고, 상기 제2 구동 타이밍 신호는 상기 제2 어드레스 변화 검출 신호에 응답하여 생성되는 것을 특징으로 하는 불휘발성 반도체 메모리.
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