WO2010004646A1 - 半導体装置及びｒｆｉｄモジュール - Google Patents

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WO2010004646A1
WO2010004646A1 PCT/JP2008/062585 JP2008062585W WO2010004646A1 WO 2010004646 A1 WO2010004646 A1 WO 2010004646A1 JP 2008062585 W JP2008062585 W JP 2008062585W WO 2010004646 A1 WO2010004646 A1 WO 2010004646A1
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bit line
circuit
current
latch
semiconductor device
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PCT/JP2008/062585
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English (en)
French (fr)
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好和 飯田
利広 田中
章 加藤
貴志 山木
由紀子 梅本
次郎 石川
武文 遠藤
Original Assignee
株式会社ルネサステクノロジ
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Definitions

  • the present invention relates to a semiconductor device including a memory for storing information using a change in resistance value.
  • a phase change memory using a phase change element as a memory cell and further, RFID (Radio Frequency Identification) equipped with a phase change memory
  • the present invention relates to a technology effective when applied to a chip.
  • phase change material By applying a reset pulse that heats the memory element using the phase change material used in the phase change memory above the melting point of the phase change material and then rapidly cools it, the phase change material becomes a high resistance amorphous state (reset) Status, for example, stored information “0”). Conversely, by applying a set pulse that keeps the memory element in a temperature range lower than the melting point and higher than the crystallization temperature equal to or higher than the glass transition point, the phase change material becomes a low resistance polycrystalline state. (Set state, for example, stored information “1”). As described above, a high voltage is not required for writing data to the phase change memory that stores information according to the two states of the phase change element, unlike the flash memory.
  • the phase change memory can be operated with a single power supply shared with the control logic, eliminating the need for a booster circuit that requires a large area, greatly reducing the area occupied by the chip, and eliminating the need for a booster circuit. There is an advantage that the power consumption can be kept low by reducing the power consumption by this, and thereby cost reduction and performance improvement can be realized.
  • the phase change memory is suitable for low voltage operation and low power consumption operation.
  • Documents describing the phase change memory include the following documents 1 and 2.
  • the present inventor examined further lower power consumption and low voltage operation of the phase change memory.
  • the operating power supply is provided by rectifying radio waves received by an antenna.
  • a phase change memory capable of low power consumption and low voltage operation has a limit, and further low power consumption is demanded in both read and write operations.
  • the phase change element has temperature characteristics, and it is necessary to set the timing of writing and reading in consideration of the temperature characteristics in order to improve the reliability of information storage. Further, this relates to the determination of read data, the speed of determination operation in verify read, the reliability of data writing, and the like.
  • An object of the present invention is to provide a semiconductor device capable of realizing low power consumption in a read operation.
  • An object of the present invention is to provide a semiconductor device that can alleviate soft write in a read operation.
  • Another object of the present invention is to provide a semiconductor device capable of stabilizing the read operation with respect to variations in temperature characteristics, parasitic capacitance, and the like of phase change elements.
  • Still another object of the present invention is to provide a semiconductor device capable of improving the reliability of a verify operation for writing.
  • Still another object of the present invention is to provide an RFID module with low power consumption.
  • a selection transistor is selected by a word line, and a change in the charging potential of the bit line is detected by an amplifier and latched in a read data latch.
  • the bit line is clamped at a low potential, and the timing of both the word line selection timing and the latch timing of the read data latch is generated in synchronization with the change of the instruction signal of the read operation given from the outside.
  • the current flowing through the phase change element can be reduced by clamping the bit line to a low potential during the read operation.
  • the data latch timing based on the selection of the memory cell is used in the external access control. It is easy to minimize the deviation. Further, when the latch data by the read data latch that holds the output of the amplifier that detects the potential change of the precharged bit line in the read operation is determined, the remaining charge on the bit line is discharged from a path other than the memory cell. As a result, the amount of discharge from the memory cell can be minimized, and in this respect, it is possible to contribute to low power consumption and suppression of soft light.
  • FIG. 1 is a block diagram illustrating an RFID tag module which is an example of a semiconductor device according to the present invention.
  • FIG. 2 is a schematic explanatory view illustrating the planar structure of the memory cell.
  • 3 is a cross-sectional view taken along line AA in FIG.
  • FIG. 4 is a characteristic diagram illustrating characteristics of a memory element using a phase change material.
  • FIG. 5 is a block diagram generally illustrating a more detailed configuration of the phase change memory.
  • FIG. 6 is a waveform diagram of main signals at the time of reading from the phase change memory.
  • FIG. 7 is a logic circuit diagram of the precharge pulse generation circuit (PCPGEN).
  • FIG. 8 is an explanatory diagram showing the truth value of the selector (SLC2) of FIG.
  • FIG. 1 is a block diagram illustrating an RFID tag module which is an example of a semiconductor device according to the present invention.
  • FIG. 2 is a schematic explanatory view illustrating the planar structure of the memory cell.
  • 3 is
  • FIG. 9 is a logic circuit diagram of the sense latch pulse generator (SLPGEN).
  • FIG. 10 is a logic circuit diagram illustrating a shift register.
  • FIG. 11 is an operation waveform diagram of the shift register.
  • FIG. 12 is an operation waveform diagram from the write input signal to the output of the write pulse generation circuit (WPGEN).
  • FIG. 13 is a logic circuit diagram of the write pulse generation circuit (WPGEN).
  • FIG. 14 is a logic circuit diagram illustrating the circuit configuration of the delay circuit WPDLY.
  • FIG. 15 is an operation waveform diagram from the output of the write pulse generation circuit (WPGEN) to the word line and bit line.
  • FIG. 16 is a timing chart of a comparative example showing an example in which a gap is generated between both pulses without overlap.
  • FIG. 16 is a timing chart of a comparative example showing an example in which a gap is generated between both pulses without overlap.
  • FIG. 17 is a timing chart showing an example of verify reading.
  • FIG. 18 is a circuit diagram showing an example in which high data (data at high resistance) and low data (data at low resistance) can be simultaneously verified.
  • FIG. 19 is a time chart showing main operation timings during normal reading in FIG.
  • FIG. 20 is a time chart showing main operation timings at the time of verify reading in FIG.
  • FIG. 21 is an explanatory diagram showing the truth value of the selector S1 ⁇ n> in FIG.
  • FIG. 22 is an explanatory diagram showing the truth value of the selector S2 ⁇ n> in FIG.
  • FIG. 23 is a processing flow from writing to verify writing.
  • FIG. 24 is a timing chart showing the operation from the write input signal to the output of the write pulse generation circuit in the verify write.
  • FIG. 24 is a timing chart showing the operation from the write input signal to the output of the write pulse generation circuit in the verify write.
  • FIG. 25 is a logic circuit diagram showing an example of a 2row ⁇ 16 bit register REG.
  • FIG. 26 is a logic circuit diagram showing an example of YDEC22.
  • FIG. 27 is a logic circuit diagram showing an example of the XDEC 14.
  • FIG. 28 is a timing chart illustrating an operation waveform at the time of register reading.
  • FIG. 29 is a timing chart illustrating an operation waveform at the time of register writing.
  • FIG. 30 is an explanatory diagram illustrating the significance of setting data in the register REG.
  • FIG. 31 is a timing chart showing main operation waveforms when the word line and the bit line are set in a write state in a DC manner instead of a pulse when performing a stress test regarding switching defined by regout1 ⁇ 15>.
  • FIG. 31 is a timing chart showing main operation waveforms when the word line and the bit line are set in a write state in a DC manner instead of a pulse when performing a stress test regarding switching defined by regout1 ⁇ 15>
  • FIG. 32 is a logic circuit diagram illustrating a circuit (MULTIT) that realizes the multi-bit simultaneous writing function.
  • FIG. 33 is an explanatory diagram showing an example of the relationship between the value of the register regout1 ⁇ 14:13> and the number of simultaneous multi-bit writes.
  • FIG. 34 is an explanatory diagram showing combinations of I / O written simultaneously by multi-bit simultaneous writing.
  • FIG. 35 is a block diagram illustrating details of the read data system.
  • FIG. 36 is a logic circuit diagram of the X decoder (XDEC) 14 for selecting the word line WL.
  • FIG. 37 is a logic circuit diagram of the Y switch circuit (YSW).
  • FIG. 38 is a logic circuit diagram of the Y decoder (YDEC) 22 for selecting the bit line BL.
  • FIG. 39 is a logic circuit diagram of the rewrite circuit (BLSW).
  • FIG. 40 is a circuit diagram illustrating a current switching circuit.
  • FIG. 41 is a circuit diagram illustrating a simple current switching circuit having one type of current.
  • FIG. 42 is a block diagram showing a configuration in the case where I ⁇ 0> to I ⁇ m> switching of the current switching circuit of FIG. 40 is switched by a temperature sensor.
  • FIG. 43 is a timing chart showing an operation sequence realized by the set / reset pulse generation circuit 76.
  • FIG. 44 is a waveform diagram showing a first example of a mode of changing the current flowing through the constant current source NMOS transistor XI0 by switching I ⁇ 0> to I ⁇ m> of the current switching circuit of FIG.
  • FIG. 45 is a waveform diagram showing a second example of a mode of changing the current flowing through the constant current source NMOS transistor XI0 by switching I ⁇ 0> to I ⁇ m> of the current switching circuit of FIG.
  • FIG. 46 is a waveform diagram showing a third example of a mode of changing the current flowing through the constant current source NMOS transistor XI0 by switching I ⁇ 0> to I ⁇ m> of the current switching circuit of FIG.
  • FIG. 47 is a circuit diagram showing an example of a power supply circuit for supplying the voltages Vreset and VBL.
  • FIG. 48 is a waveform diagram showing that the optimum temperature for crystallization of the phase change element varies due to process variations.
  • FIG. 49 is a waveform diagram illustrating the relationship between the word line voltage and the phase change temperature when the word line is a slow cooling pulse.
  • FIG. 50 is a circuit diagram illustrating a circuit configuration of the temperature sensor.
  • FIG. 51 is a waveform diagram showing the operation principle of the temperature sensor.
  • FIG. 52 is a logic circuit diagram illustrating a circuit configuration of the encoder.
  • FIG. 53 is an explanatory diagram showing the relationship among VOUT, temperature sensor output, and encoder output at temperature.
  • FIG. 54 is a block diagram showing a phase change memory employing memory cells in which select transistors are arranged in parallel.
  • FIG. 55 is a logic circuit diagram illustrating the word line driving circuit of FIG.
  • FIG. 56 is a timing chart illustrating the operation timing of the phase change memory of FIG. FIG.
  • FIG. 57 is a waveform diagram illustrating the change in crystallization temperature and the like when using parallel selection transistors.
  • FIG. 58 is a waveform diagram illustrating a change in crystallization temperature when a single selection transistor is used.
  • FIG. 59 is an explanatory diagram illustrating the relationship between the signal amount and the threshold voltage.
  • FIG. 60 is a circuit diagram showing an example of a sense amplifier (SA) that determines the potential of the bit line BL.
  • FIG. 61 is a circuit diagram illustrating a circuit for generating the voltage Vrtransg.
  • FIG. 62 is a circuit diagram illustrating a resistance measurement circuit (resistance value measurement sense amplifier) SA_b.
  • FIG. 63 is a timing chart illustrating the operation waveform of resistance measurement.
  • FIG. 64 is a circuit diagram showing another example of the resistance measurement circuit SA_b.
  • FIG. 65 is a timing chart illustrating an operation waveform using the resistance measurement circuit of FIG.
  • FIG. 66 is a circuit diagram illustrating a delay circuit (DLY) configured with a constant current circuit.
  • FIG. 67 is a circuit diagram illustrating a configuration using a plurality of delay circuits of FIG.
  • a semiconductor device (2) includes a plurality of memory cells (11) in which a selection transistor (CT) is connected in series to a phase change element (PCR) that stores information using a change in resistance value.
  • a bit line (BL) connected to one end of the current path of the memory cell, a precharge element (MPC) for precharging the bit line for a read operation, and a selection terminal of the selection transistor.
  • It has a memory (7) comprising a timing generation circuit (PCPGEN, SLPGEN) for generating latch timing.
  • both the word line selection timing and the latch timing of the read data latch are generated in synchronization with the change of the instruction signal of the read operation, data based on the selection of the memory cell in the external access control It is easy to minimize the deviation of the latch timing.
  • the latch data is determined by the read data latch that holds the output of the amplifier that detects the potential change of the precharged bit line in the read operation, the residual charge on the bit line is discharged from the discharge element (MNPD, MDC). Therefore, the amount of discharge from the memory cell can be minimized, and in this respect, it can contribute to the suppression of soft light.
  • the timing generation circuit includes a plurality of delay circuits (DLY connected in series) for generating the word line selection timing and the latch timing of the read data latch.
  • the delay time of the delay circuit is determined by the current flowing through the constant current element (P5, N5 in FIG. 66). Therefore, it becomes easy to reduce the influence and temperature dependency due to manufacturing variations, and it is possible to generate latch timings with less variations. This contributes to a stable operation of the latch timing.
  • the timing generation circuit uses a plurality of delay circuits (DLY) connected in series to control the latch timing of the read data latch.
  • DLY delay circuits
  • a pulse generator (SLPGEN) that generates a signal (SLACH) is provided, and the delay time of the delay circuit is determined by the current flowing through the constant current element (FIG. 66, P5, N5). Therefore, it becomes easy to reduce the influence and temperature dependency due to manufacturing variations, and it is possible to generate latch timings with less variations. This contributes to a stable operation of the latch timing.
  • the semiconductor device further includes a temperature sensor (80 in FIG. 50), and the pulse generator cancels the positive temperature characteristic of the delay circuit based on the detection result of the temperature sensor.
  • a delay selector SLC2 for selecting the number of serial stages of the delay circuit used for generating the latch timing signal (SLACH) is provided. The influence of the positive temperature characteristic of the delay circuit on the latch timing signal can be reduced.
  • the semiconductor device of Item 3 further includes a temperature sensor (80 in FIG. 50), and the pulse generator cancels the negative temperature characteristic of the delay circuit based on the detection result by the temperature sensor.
  • a delay selector SLC2 controlled by CENC ⁇ 0>, CENC ⁇ 1> for selecting the number of serial stages of the delay circuit used for generating the latch timing signal (SLACH) is provided. The influence of the negative temperature characteristic of the delay circuit on the latch timing signal can be mitigated.
  • the semiconductor device of [6] further includes a temperature sensor, and the delay selector generates the latch timing signal so as to cancel the positive temperature characteristic of the delay circuit based on a detection result by the temperature sensor. Select the number of delay circuits to be used in series. The influence of the positive temperature characteristic of the delay circuit on the latch timing signal can be reduced.
  • the semiconductor device further includes a temperature sensor, and the delay selector generates the latch timing signal so as to cancel the negative temperature characteristic of the delay circuit based on a detection result by the temperature sensor. Select the number of delay circuits to be used in series. The influence of the negative temperature characteristic of the delay circuit on the latch timing signal can be mitigated.
  • a clamp that clamps a precharge voltage of the bit line to a voltage lower than a supply voltage of the precharge element between the precharge element and the bit line. It has an element (MTRANS). Since the current flowing through the memory cell in the read operation can be reduced, it can contribute to prevention of soft write.
  • the threshold voltage of the clamp element is smaller than the threshold voltages of the precharge element and the discharge element.
  • the low threshold enables a stable read operation without damaging the memory cell current in the read operation even at a low power supply voltage, and contributes to the low voltage operation.
  • the amplifier is an inverter amplifier. No through current is generated during the sensing operation, contributing to low power consumption.
  • the semiconductor device further includes a capacitance element (CAP) coupled to an input node of the amplifier, and the capacitance element is obtained from a parasitic capacitance of a bit line selected in a read operation. Also have a large capacitance value. The influence of the parasitic capacitance variation in the path from the bit line to the amplifier input with respect to the change amount of the bit line potential can be reduced, and the read operation can be stabilized.
  • CAP capacitance element
  • the semiconductor device further includes a resistance value measurement circuit (SA_b) connected to the input node of the amplifier connection.
  • the resistance measurement circuit includes a current supply element (P1, P12) that supplies a current to the bit line in a measurement mode, a current mirror element (P2, N12) in which a current flowing through the current supply element is reflected, An external monitor terminal (PAD) that makes it possible to observe the current flowing through the current mirror element, a detection circuit (CMP4, AMP1) that stops the current supply operation by the current supply element when the voltage of the bit line reaches the reference voltage,
  • the resistance value of the phase change element can be measured without applying a current directly to the memory cell from the outside, which also contributes to the soft write suppression of the memory cell.
  • a semiconductor device (2) includes a plurality of memory cells (11) in which a selection transistor (CT) is connected in series to a phase change element (PCR) that stores information by utilizing a change in resistance value.
  • a local bit line (BL) connected to one end of the current path of the memory cell, a selection switch element (YSW) for selecting the local bit line and connecting it to a global bit line (BLSA), and the global bit A precharge element (MPC) for precharging a line for a read operation; a word line (WL) connected to a selection terminal of the selection transistor; and the local cell connected to the memory cell selected by the word line.
  • An amplifier (31) for detecting a potential change applied from the bit line to the global bit line, and a read data latch (30) for holding the output of the amplifier;
  • a discharge element (MDC) for discharging residual charges of the local bit line and the global bit line when latch data by the data latch is determined, and the word line in synchronization with a change in a read operation instruction signal applied from the outside
  • a timing generation circuit (SLPGEN, PCPGEN) for generating a selection timing and a latch timing of the read data latch; and the bit for changing a resistance value of a phase change element of the memory cell selected by the word line in a write operation
  • BLSW rewrite circuit
  • the semiconductor device further includes a logic unit (6) for controlling access to the memory.
  • the memory can operate with the same power supply as the logic circuit.
  • the semiconductor device further includes a transmission / reception unit (4) connected to the logic unit by performing proximity contactless communication via the antenna (3), and a power supply voltage by rectifying an input from the antenna. And a rectifying unit (5) for generating A power supply voltage (Vdd) generated by the rectifying unit is supplied as an operation power source for the memory, the logic unit, and the transmitting / receiving unit.
  • the semiconductor device is configured as an RFID chip. A memory can be stably operated in an RFID chip that requires low voltage and low power consumption.
  • the RFID tag module (1) includes the semiconductor device according to Item 16 and an antenna connected to the semiconductor device.
  • FIG. 1 illustrates an RFID (Radio Frequency Identification) tag module as an example of a semiconductor device according to the present invention.
  • An RFID tag module (RFID MDL) 1 shown in FIG. 1 includes an RFID chip (RFID CIP) 2 and an antenna (ANTN) 3, and reads and writes codes and identification data by near field communication (NFC). It is configured as a wireless tag that can be loaded, and is applied to various uses such as distribution management and traceability.
  • the RFID chip 2 includes a transmission / reception unit 4, a rectifier circuit 5, a control logic 6, and a phase change memory (PRAM) 7.
  • the rectifier circuit 5 rectifies the AC signal received by the antenna 3 and lowers the voltage with a regulator to generate the power supply voltage Vdd.
  • the transmission / reception unit 4 connected to the antenna 3 transmits and receives radio waves in a predetermined frequency band and generates a clock signal from the reception signal of the antenna 3.
  • the control logic 6 controls the operation according to the received command in synchronization with the generated clock signal. That is, operation control of the transmission / reception unit 4 and access control of the phase change memory 7 are performed.
  • the phase change memory 7 holds ID data and other data in a rewritable manner.
  • the phase change memory 7 that can operate at a low voltage and consumes less power is employed as the nonvolatile memory.
  • the phase change memory stores information using the state change of the phase change material that can vary in resistance value according to the stored information, and detects the resistance difference based on the information to discriminate the information.
  • a booster circuit is required, and the area and current consumption increase.
  • phase change memory 7 can be operated with a single power source shared with the control logic circuit 6, a booster circuit that requires a large chip occupation area is not required, and the area is greatly reduced and the power consumption is kept low. (The amount of power consumed by the booster circuit and the amount of power reduced by the same power supply as the control logic), and the effects of cost reduction and performance improvement are achieved.
  • FIG. 1 shows a schematic configuration of the phase change memory 7.
  • the memory array 10 includes word lines WL0 to WLn, bit lines BL0 to BLk, and a plurality of memory cells 11 (M00 to Mnk) arranged at each intersection of the word lines and the bit lines.
  • the memory cell 11 includes a selection transistor CT and a storage element PCR as a phase change element using a phase change material.
  • the memory cell 11 is configured by connecting a selection transistor CT and a storage element PCR in series from the bit line to the power supply line of the ground voltage Vss. The connection order of the selection transistor CT and the storage element PCR may be reversed.
  • the storage element PCR is made of, for example, a phase change material (or chalcogenide material) such as Ge—Sb—Te system or Ag—In—Sb—Te system containing at least antimony (Sb) and tellurium (Te) as a material for the recording layer. It is used as.
  • a phase change material or chalcogenide material
  • FIG. 2 The planar structure of the memory cell 11 is illustrated in FIG. 2, and FIG. 3 illustrates a cross section taken along the line AA in FIG. In the figure, a pair of adjacent memory cells 11 sharing a source is illustrated. A unit cell region surrounded by a broken line constitutes one memory cell 11.
  • the selection transistor CT is composed of a source / drain and a gate of a diffusion layer
  • the storage element PCR is composed of an interface film connected to the drain via a lower contact, a phase change film, and an upper electrode connected to the bit line.
  • the storage element using the phase change material when storing storage information “0” in this storage element, the storage element using the phase change material is rapidly cooled after being heated to the melting point Ta of the phase change material. Apply a reset pulse. By shortening the reset pulse to reduce the total energy applied and setting the cooling time t1 to be short, the phase change material becomes a high-resistance amorphous state (reset state). As shown in the figure, conversely, when the memory information '1' is written, the memory element is kept in a temperature region lower than the melting point and higher than the crystallization temperature Tx equal to or higher than the glass transition point. Apply a set pulse. By applying such a set pulse, the phase change material becomes a low resistance polycrystalline state (set state).
  • the time t2 required for crystallization varies depending on the composition of the phase change material, but is, for example, 1 us.
  • the temperature of the element shown in the figure depends on Joule heat generated by the memory element itself and thermal diffusion to the surroundings.
  • the amorphous state is associated with the storage information '0' and the crystal state is associated with the storage information '1'.
  • the amorphous state is associated with the storage information '1'
  • the crystal state is associated with the storage information '0'. You may make it correspond.
  • an address line ADRL, a data line DATL, and a control signal line CNTL are connected to a phase change memory 7 with a control logic 6.
  • a read permission signal / RE, a rewrite permission signal / WE, a reset signal / RES, and the like are applied to the control signal line CNTL.
  • Address information is supplied to the address line ADRL.
  • Data information is transmitted to the data signal line DATL.
  • Address information supplied to the address line ADRL is held in an address buffer (ADB) 13.
  • the X address information selectively drives the word lines WL0,..., WLn via the word line decoder (XDEC) 14 and the word line drive circuit (WLD) 15.
  • Bit lines BL0 to BLk as local bit lines of the memory cell are connected to a sense amplifier (SA) 16, and the sense amplifier 16 amplifies the information on the bit line. For example, the information held in the memory cell 11 is stored. In the case of binary, it is determined whether the information held in the memory cell is “0” or “1”.
  • the output of the sense amplifier 16 is supplied to a data buffer (DTB) 19 via a Y switch circuit (YSW) 18 which is a Y gate.
  • the data buffer 19 holds the read result, outputs read data to the data line DATL, and receives and holds write information from the data line DTL.
  • a rewrite circuit (BLSW) 21 supplies a write current for writing.
  • Y address information is decoded by a Y gate decoder (YDEC) 22, and the bit line selection operation by the Y gate 18 is controlled by the decoded signal.
  • the Y gate is disposed between the sense amplifier 16 and the data buffer 19, but may be disposed between the bit line and the sense amplifier.
  • Rewrite of the stored information is performed by controlling the bit line by the rewrite circuit 21, but if the control of the word line is also necessary, a rewrite control circuit is also arranged on the word driver side.
  • a memory control circuit (MCONT) 23 connected to the control signal line CNTL performs overall control of the phase change memory 7.
  • FIG. 5 generally illustrates a more detailed configuration of the phase change memory 7.
  • a specific example of the control function of the memory control circuit 23 and the like is shown in detail for one I / O_0.
  • FIG. 6 illustrates main signal waveforms when the phase change memory 7 is read.
  • the read enable signal / RE in FIG. 5 is asserted to low level (Low).
  • the read power control signal rtransenb becomes Low, and start-up (generation or supply) of the read power (Vrtans) (not shown) is started.
  • the read active signal / RA is asserted to a low level after the power supply for reading rises. Thereby, the operation of the internal circuit of the reading system is started. If the setup time required for starting up the read power supply is not required, the read active signal / RA is not required, and the read enable signal / RE is asserted to the low level to The operation of the internal circuit may be started.
  • the power consumption of the read power supply outside the read period is reduced.
  • the type MOS transistors MNPD and MDC are turned off, and a pulse pcrd for precharging the bit line is generated.
  • a circuit (PCPGEN) for generating the pulse pcrd is also shown in FIG. 7, and the pulse pcrd is generated by the logical sum (OR logic) of the signal RA1 and its delay signal RA2.
  • the delay circuit DLY is constituted by the constant current circuit of FIG. 66, for example.
  • the pulse width can be varied by the selector SLC1.
  • the width can be changed by the output regout0 ⁇ 11:10> of the register REG, but the configuration for realizing the variable width is not limited to this. Further, the variable function may not be provided.
  • the pulse pcrd is connected to the gate of the p-channel MOS transistor MPC whose drain is connected to the sense input bit line sain at the subsequent stage of the bit line BLSA ⁇ 0>, and the bit line is supplied with the power supply voltage Vdd with the pulse pcrd generated earlier. Is charged.
  • the n-channel MOS transistor that receives the signal rtansg at its gate is controlled to be turned on by the read power supply Vrtransg that rises at the / RE low level.
  • the delay signal output RA2 output from the precharge generation circuit (PCPGEN) in FIG. 7 is input to the circuit (SLPGEN) also shown in FIG. 9, and the word line selection pulse READW and the sense latch clock (latch timing signal) SLACH Used for generation.
  • the PCPGEN in FIG. 7 and the SLPGEN in FIG. 9 constitute a timing generation circuit that generates the word line selection timing and the latch timing of the read data latch.
  • a word line line selection pulse READW is generated by a logical product (AND logic) of the signal RA2 and the delay signal RA3.
  • the delay circuit DLY is composed of the constant current circuit of FIG. The pulse width can be varied by the selector SLC2.
  • the width can be changed by the output regout0 ⁇ 9: 8> of the register REG and the output CENC ⁇ 1: 0> from the temperature sensor.
  • the latch timing of the sense latch circuit (Sense Latch) 30 can be changed corresponding to the temperature. Since the signal RA2 is changed from the low level to the high level, the word driver 15 drives the word line WL ⁇ i> to the high level which is the selection level based on the decode signal of the address input. Further, the delay signal RA3 becomes the clock signal SLACH of the sense latch circuit (Sense Latch) 30, and the output of the sense amplifier inverter (SAINV) 31 is latched in the sense latch circuit 30 by switching the RA3 from high level to low level.
  • the word line WL ⁇ i> is deselected.
  • the MOS transistors MNPD and MDC pulling down the bit line BLSA ⁇ 0> are turned on to discharge the remaining charges on the bit line.
  • the selected state of the Y switch circuit 18 is maintained until the timing at which the discharge with respect to the residual charge on the bit line can be completed.
  • the above readout system has the following operational effects.
  • the word line is deselected and the residual charge on the bit line is discharged from the bit line BLSA ⁇ 0> side that does not pass through the memory cell, thereby minimizing the discharge from the memory cell. It can be suppressed to the limit and can contribute to the suppression of the soft write to the memory cell (FIGS. 5 and 6).
  • the potential of the bit line BL is high if the threshold voltage (Vth level) of the memory cell is high after a certain time, and is low if the Vth level of the memory cell is low.
  • This state is determined by the sense amplifier circuit SA, and information is read by outputting the determination result.
  • the timing for determining the potential of the bit line BL is determined by the sense latch signal SLACH generated in the control unit.
  • the sense latch signal SLACH can be generated at an arbitrary timing according to the circuit diagram of FIG. 9, and the details thereof will be described later with reference to FIGS. 18 to 20.
  • the verify read is performed by changing this timing at the time of write verification. As a result, the Vth level of the memory cell can be arbitrarily determined.
  • FIG. 35 illustrates details of the read data system.
  • XDEC X decoder
  • WLD word line driving circuit
  • YDEC Y decoder
  • YSW Y switch circuit
  • SA sense amplifier
  • BLSW rewrite circuit
  • the n-channel MOS transistor YSWN of the Y switch circuit YSW has a low threshold MOS transistor so that a read operation can be performed without damaging the read memory cell current even at a low power supply voltage. Is adopted. Since the bit line voltage at the time of reading is about .about.0.3 V as will be described later, the potential of the bit line is transmitted to the sense amplifier SA via the MOS transistor YSWN. In the low power supply voltage operation, if the voltage applied to the gate of the MOS transistor YSWN becomes low, the ability necessary to pass the read memory cell current cannot be obtained. For example, if the threshold is lowered as illustrated in FIG.
  • the necessary current supply capability can be obtained with the same gate voltage, but if it is too low, leakage current becomes a problem, and it is necessary to take measures against this. Since the phase change memory 7 sets the bit line potential to 0 V during the standby operation, the leak path due to the low threshold MOS transistor does not occur, and the MOS transistor YSWN is within the allowable range of the operation specification during the write / read operation. Is set to a low threshold voltage. In order to obtain the current supply capability necessary for the NMOS transistor YSWN to pass the read current, there is a method of boosting the gate voltage of the MOS transistor YSWN, but in that case, a power supply circuit for boosting is provided. In order to increase the module area, the means for boosting the gate is not employed here, and the configuration described below is employed for the sense amplifier (SA) 16.
  • SA sense amplifier
  • the sense amplifier 16 includes a sense amplifier SA_a used in a normal read operation and a sense amplifier SA_b for measuring the resistance value of the phase change element resistance.
  • the sense amplifier SA_a is used for clamping the precharge level of the p-channel MOS transistor MPC for precharging the bit line BLSA, the n-channel MOS transistor MDC for discharging, the capacitor element CAP, and the global bit line BLSA to a desired voltage Vrpc. It comprises an n-channel MOS transistor MTRANS, a sense inverter 31 and a latch circuit (SALT) 30 that receives the sense inverter output.
  • SALT latch circuit
  • the purpose of clamping the precharge level of the global bit line BLSA to the desired voltage Vrpc (eg, 0.3 V) by the MOS transistor MTRANS is to prevent soft write due to continuous access to the same memory cell.
  • the voltage Vrtransg for clamping the voltage precharged by the MOS transistor MPC to a desired bit line precharge voltage Vrpc is applied to the gate of the MOS transistor MTRANS.
  • the voltage Vrtransg is desired to be a value at which the precharge voltage Vrpc becomes a constant value regardless of element variations and temperature variations.
  • the voltage Vrtransg is generated by a circuit shown in FIG. 61, for example. In FIG.
  • a voltage Vrpc_ref input to the comparator is a reference voltage corresponding to a target precharge voltage.
  • the n-channel MOS transistor M203 constitutes a current mirror circuit with the n-channel MOS transistor MTRANS.
  • MOS transistor MTRANS a low threshold MOS transistor is used for the same reason as the YSW MOS transistor YSWN.
  • the capacitive element CAP is a capacitive element that is positively added to reduce the influence of variations in parasitic capacitance from the bit line BL to the sense amplifier input sain on the amount of change in the bit line potential due to the read current.
  • the parasitic capacitances of the bit lines BL and BLSA and the sense amplifier input unit sain are Cbl and Csain, respectively, and the positively added capacitance is Cp.
  • the precharge voltage at the sense amplifier input section is the power supply voltage Vdd. At this time, the charge stored in the sense amplifier input section from the bit line is (Cbl ⁇ Vrpc) + (Csain ⁇ Vdd) + (Cp ⁇ Vdd).
  • FIG. 50 shows a circuit configuration example of the temperature sensor. Assuming that the operating temperature of the temperature sensor is T, the temperature sensor shown in the figure detects four temperature regions of T ⁇ T1, T1 ⁇ T ⁇ T2, T2 ⁇ T ⁇ T3, and T ⁇ T3. Note that T1, T2, and T3 are arranged in ascending order of temperature.
  • the temperature sensor includes a p-channel switch MOS transistor SWM, a p-channel constant current source MOS transistor IM, a bipolar transistor BIP, and three comparators CMP1 to CMP3.
  • the switch MOS transistor SWM, the constant current source MOS transistor IM, and the bipolar transistor BIP are connected in series.
  • connection wiring VOUT between the constant current source MOS transistor IM and the bipolar transistor BIP is one of the comparator CMP1, the comparator CMP2, and the comparator CMP3. Connected to the input terminal.
  • the other input terminals of the comparator CMP1, the comparator CMP2, and the comparator CMP3 are connected to the comparison potential V1, the comparison potential V2, and the comparison potential V3 that are used as a comparison reference, respectively.
  • the horizontal axis is the voltage of VOUT
  • the vertical axis is the current I
  • the drain-source current Ids of the constant current source MOS transistor IM and the collector-emitter current Ice of the bipolar transistor BIP are plotted.
  • the collector-emitter current Ice of the bipolar transistor BIP is plotted when the temperatures are T1, T2, and T3. Since the drain-source current Ids of the constant current source MOS transistor IM is a constant current source, it is constant regardless of temperature, and the collector-emitter current Ice of the bipolar transistor BIP is high when VOUT is the same voltage (T3 ) So much current flows.
  • VOUT at T ⁇ T1, T1 ⁇ T ⁇ T2, T2 ⁇ T ⁇ T3, T ⁇ T3 is shown in FIG. ⁇ T ⁇ T1 VOUT> V1 ⁇ T1 ⁇ T ⁇ T2 V1 ⁇ VOUT> V2 ⁇ T2 ⁇ T ⁇ T3 V2 ⁇ VOUT> V3 ⁇ T ⁇ T3 VOUT ⁇ V3 become.
  • FIG. 52 shows an example of the circuit configuration of the encoder, which encodes the output of the temperature sensor into 2 bits.
  • FIG. 53 shows a summary of VOUT, temperature sensor output, and encoder output at the temperature described above.
  • the temperature sensor and the other circuit may be directly connected, or an encoder may be inserted between the temperature sensor and the other circuit.
  • the bipolar transistor BIP in FIG. 50 may be a diode. Further, although the temperature region is divided into four, it is not limited to this. An example of using encoder outputs CENC ⁇ 0> and CENC ⁇ 1> will be described later.
  • the phase change memory 7 has a resistance measurement circuit that enables measurement of the resistance value of the phase change element PCR after rewriting. It is possible to measure the resistance value by directly applying voltage / current to the phase change element PCR from the outside, but there are many areas such as increased area due to the addition of a circuit to connect to the external terminal, and countermeasures for disturbance when measuring the resistance value
  • FIG. 62 illustrates a resistance measurement circuit (resistance value measurement sense amplifier) SA_b.
  • the gate of select MOS transistor CT of memory cell 11 is connected to word line WL, its source is connected to ground voltage Vss, and its drain is connected to bit line BL via phase change element PCR.
  • the node N0 of the bit line BL is connected to the drain of the MOS transistor whose signal Vrtransg is connected to the gate and the drain of the current source MOS transistor P1 from the p-channel where the signal Vgp is connected to the gate.
  • the node N0 is connected to one input terminal of the comparator CMP4, and the other input terminal of the comparator CMP4 is connected to the reference potential Vref.
  • the output Cout of the comparator CMP4 is input to the flip-flop FF, and the output of the flip-flop FF is out.
  • the NAND signal out and the signal regout0 ⁇ 7> are connected to the gate of the p-channel MOS transistor P0.
  • MOS transistor P0 serves as a switch for P1.
  • Vgp is generated by the power supply circuit 40, and its voltage value is controlled by the register output signal regout0 ⁇ 6: 1>.
  • a p-channel MOS transistor P2 in the monitor circuit 41 has a gate connected to Vgp, a source connected to Vdd, and a drain connected to a tester measurement pad PAD.
  • P1 and P2 are current mirrors of the same size, and the current flowing through P2 can be monitored from the PAD.
  • FIG. 63 shows an operation waveform of resistance measurement.
  • a current is passed from the MOS transistors P0 and P1 to the bit line BL with regout0 ⁇ 7>, out, WL at a high level and Vrtransg at a low level.
  • the current value of the MOS transistor P1 is controlled by regout0 ⁇ 6: 1>, and the reference voltage Vref is set to a voltage value that does not cause rewriting of the phase change element.
  • the potential of the bit line BL rises.
  • the comparator CMP4 When the potential of the bit line BL becomes higher than the reference voltage Vref, the comparator CMP4 operates, the signal Cout changes from the high level to the low level, is taken into the flip-flop FF, and is reflected on out.
  • the potential of the bit line BL is the same as the reference voltage Vref, and if the current flowing through the MOS transistor P1 is clear, the resistance value of the phase change element PCR can be obtained by calculation. Since the MOS transistors P1 and P2 are current mirrors, the current flowing through the MOS transistor P1 (current flowing through the bit line BL) can be known by externally monitoring the current of the MOS transistor P2 from the pad PAD.
  • the resistance measurement circuit SA_b contributes to the realization of the following functions. For example, it is possible to realize a verify function that determines a resistance value of a memory cell during a rewrite sequence and performs rewrite again according to the resistance value. Alternatively, it is a refresh function that determines a resistance value when an arbitrary time has elapsed after rewriting of the memory cell, and rewrites again according to the resistance value. In addition, it can be used for measurement of parasitic resistance of wiring.
  • regout0 ⁇ 6: 1> is set to low level, Vgp is set to high level, and MOS transistor P1 is turned off.
  • a voltage equal to the reference voltage Vref is applied to the pad PAD.
  • each of the output out, the word line WL, and regout0 ⁇ 7> is set to the high level, and the voltage Vrtransg is set to the low level.
  • the register value regout0 ⁇ 6: 1> is incremented, the voltage value of Vgp decreases, the current flowing from the transistor P1 increases, and the potential of the bit line BL increases.
  • the bit line BL is gradually shifted from a low voltage to a high voltage to prevent disturbance to the memory cell.
  • FIG. 64 shows another example of the resistance measurement circuit SA_b.
  • One input of the amplifier AMP1 receives the potential of the bit line BL, and the reference voltage Vref is applied to the other input terminal.
  • the drain of a p-channel current source MOS transistor P12 that receives the output Cout of the amplifier AMP1 at its gate is connected to the bit line BL.
  • the output Cout of the amplifier AMP1 is connected to the drain of the p-channel type output Cout fixing MOS transistor P14 connected to the gate of the signal regout0 ⁇ 7> and the gate of the p-channel type MOS transistor P13 having the same size as P12. ing.
  • the MOS transistors P12 and P13 form a current mirror whose source is connected to the power supply voltage Vdd and whose gate is common.
  • the drain of the MOS transistor P13 is connected to Dout.
  • Dout is connected to the drain of an n-channel MOS transistor N11 that receives a signal Vgn at its gate, the drain of an n-channel MOS transistor N13 for fixing Dout that receives a signal regout0 ⁇ 7> n at its gate, and the input terminal of an inverter INV1.
  • the output of the inverter INV1 is out.
  • Vgn is generated by the power supply circuit 42, and its voltage value Vgn is controlled by a signal regout0 ⁇ 6: 1>.
  • N12 is an n-channel MOS transistor having the same size as N11, Vgn applied to the gate, the source connected to Vss, and the drain connected to the tester measurement pad PAD.
  • the MOS transistors N11 and N12 are current mirrors, and can monitor the current flowing from the pad PAD to the MOS transistor N12, that is, the current flowing to N11, in other words, the current flowing to P12.
  • the voltage of Dout decreases and out changes from low level to high level.
  • the current of the transistor N11 at this time can be known by monitoring the current of the transistor N12. Since the current of the transistor N11 is equal to that of the transistor P13 and the currents of the transistors P13 and P12 are also equal, the current flowing through the phase change element 11 I understand.
  • the potential of the bit line BL is the reference voltage Vref, and the resistance value can be obtained using the above calculation formula. Since the voltage of the bit line BL becomes the reference voltage Vref, the memory cell is not disturbed.
  • FIG. 65 illustrates an operation waveform using the resistance measurement circuit of FIG.
  • regout0 ⁇ 6: 1> is set to a low level, and the voltage Vgn is set to a low level.
  • the reference voltage Vref is applied to the pad PAD and the current value is measured.
  • the word line WL and the register value regout0 ⁇ 7> are set to the high level and the voltage Vrtransg is set to the low level, a current flows into the bit line BL, and the voltage value of the bit line BL becomes the same as the reference voltage Vref.
  • a delay circuit is used for generation of memory cell read / write timing, for example, adjustment of the precharge time of the bit line BL and the operation timing of the sense amplifier.
  • the delay circuit generally uses a gate of an inverter or the like, charge / discharge to a capacitor, etc., and the delay time is determined by a charge / discharge current value. Since the current value of the MOS constituting the inverter fluctuates due to manufacturing variations, temperature changes, etc., the delay time also fluctuates. Therefore, the phase change memory 7 employs a delay circuit that suppresses variations in charge / discharge current values to the capacitors and reduces delay variations by operating the inverter at a constant current value.
  • FIG. 66 shows an example of a delay circuit.
  • the input terminal is in, and the output terminal is out.
  • the p-channel MOS transistor P6 whose input terminal in is connected to the gate has a source connected to Vdd and a drain connected to the source of the p-channel constant current MOS transistor P5.
  • the gate of P5 is connected to Vgp, and the drain is connected to the output terminal out.
  • the n-channel MOS transistor N6 whose input terminal in is connected to the gate has a source connected to Vss and a drain connected to the source of the n-channel constant current MOS transistor N5.
  • the gate of the MOS transistor N5 is connected to Vgn, and the drain is connected to the output terminal out.
  • Vgp and Vgn are arbitrary voltage values that compensate for manufacturing variations and current value variations due to temperature changes, and are set so that the currents of P5 and N5 are equal. Since the charge / discharge current value to the capacity of the output terminal out becomes constant regardless of manufacturing variations and temperature changes, the delay time of the output terminal out with respect to the input terminal in becomes equal. In this configuration, the delay time can be adjusted by adjusting Vgp and Vgn. For example, for a normal read operation, the delay time can be changed in the test mode and used for checking the operation margin.
  • FIG. 67 illustrates a circuit configuration using a plurality of delay circuits DLY of FIG. This is an example using current trimming described in JP-A-2004-164700.
  • P7 is a p-channel MOS transistor
  • N6 is an n-channel MOS transistor
  • Vref is a reference potential
  • Vgn is a gate potential of N7
  • Vgp is an output of the amplifier AMP2.
  • N7 is a constant current source controlled by Vgn.
  • the amplifier AMP2 controls P7 so that the node A (nodeA) has the same potential as the reference voltage Vref.
  • N7 is a constant current source, a constant current flows through P7 connected via node A.
  • Vgn compensates for manufacturing variations and current value variations due to temperature changes, the delay circuit DLY of FIG. 66 in which the gates of P7 and N7 are connected in common also operates at a constant current, and delay time variations are reduced. can do.
  • FIG. 17 shows main operation waveforms in the verify read operation.
  • the verify read signal / VR shown in FIG. 5 is asserted to low level.
  • the read power control signal rtransenb becomes low level, and the read power is turned on.
  • Read active / RA is asserted low after the power supply for reading rises. Thereby, the internal circuit operation is started. If the setup time required for starting up the power supply for reading is not required, / VRRA and / RA may be asserted to the low level at the same time.
  • VR1 is high level (negate), so the CENC ⁇ 0> and CENC ⁇ 1> inputs from the temperature sensor are invalid, and the output RA3 is output by the regout0 ⁇ 8> and regout0 ⁇ 9> inputs from the register REG. Is determined as one of a to d.
  • the register REG can be set from outside the phase change memory 7.
  • the signal VR1 goes low, the inputs regout0 ⁇ 8> and regout0 ⁇ 9> from the register REG become invalid, and the output RA3 is delayed by the inputs CENC ⁇ 0> and CENC ⁇ 1> from the temperature sensor.
  • the application of the method of changing the word line selection pulse width and the sense latch clock timing with temperature dependence is not limited to the verify read operation, and may be applied during normal read. If the temperature characteristics are not required for the word line selection pulse width and the sense latch clock timing, the selector input from the temperature sensor is unnecessary, and if the change is not required, the selector is not required and the delay circuit DLY is used alone. Good.
  • the verify read operation is started by asserting the read active signal / RA to the low level as in the normal read, and the word line selection pulse width and the sense latch clock timing are changed as described above. The operation until the read data is stored in is the same as the normal read.
  • the NOR logic of the output EOR ⁇ n: 0> obtained by taking the EOR logic of the read data stored in the sense latch 30 of each I / O and the write data signal dinn_0 of each I / O is verified latch output buffer (Verify Latch OUT BUF) 50 input data.
  • Verify Latch OUT BUF verified latch output buffer
  • FIG. 18 shows an example of a circuit that can simultaneously verify and read high data (data at high resistance) and low data (data at low resistance).
  • 21 and 22 illustrate the truth values of the selectors S1, S2 ⁇ n> in FIG. 19 shows main operation waveforms at the time of normal reading of FIG. 18, and
  • FIG. 20 shows main operation waveforms at the time of verify reading of the circuit of FIG.
  • the circuit operation starts when the signal / VR is at a high level and the signal / RA is asserted at a low level. Since the signal VR1 is at the high level, the signal read having the intermediate delay time is selected as the input of the selectors S1 and S2 ⁇ n>. Based on this signal read, the signal rdltenb ⁇ n> serving as the clock of the sense latch 30 becomes high level, the output of the sense amplifier inverter 31 is stored in the sense latch 30, and the word line WL ⁇ 0> falls. Next, at the time of verify reading, as shown in FIG. 20, the circuit operation starts when the signal / VR is in the low level state and the signal / RA is asserted at the low level.
  • the signal VR1 Since the signal VR1 is at a low level, the signal vrfyrst having the longest delay time is selected as the input of the selector S1. Accordingly, as shown in FIG. 20, the word line WL ⁇ 0> is stored in the word line WL ⁇ 0> after the sense latch 30 stores the high data (data at the time of high resistance) at the time of the verify read with the slowest clock timing of the sense latch 30. ⁇ 0> falls. On the other hand, when a high level is input to Din ⁇ 0>, din0 ⁇ 0> is at a high level and signal VR1 is at a low level, so the delay time is the longest as the output rdltenb ⁇ 0> of selector S2 ⁇ 0>.
  • the signal vrfyrst is selected, the latch timing of the sense latch 30 is the latest, and high data can be determined strictly.
  • the signal vrfyset that has the shortest delay time as the output rdltenb ⁇ 1> of the selector S2 ⁇ 1> Is selected, and the latch timing of the sense latch 30 becomes the earliest, so that the raw data can be determined strictly.
  • a function for making the pulse width temperature dependent may be added as shown in FIG.
  • Verify read can be realized by changing the sense latch timing.
  • the latch timing can be set later than usual for high data (data at high resistance), and the latch timing can be set earlier than normal for low data (data at low resistance) (FIG. 9, FIG. 8, FIG. 17, FIG. 18, FIG. 20, FIG. 21, FIG. 22).
  • the sense latch timing can be changed in accordance with the temperature characteristics of the resistance value of the memory cell (FIGS. 9 and 18).
  • FIG. 25 shows an example of a 2 row ⁇ 16 bit register REG.
  • reg ⁇ 0>, reg ⁇ 1> are address inputs
  • DINREG ⁇ 15: 0> are write data inputs
  • regout ⁇ 15: 0> are register outputs, connected to the output buffer of RFIDMDL1, and can be output outside of RFIDMDL1 It is.
  • regout0 ⁇ 15: 0> and regout1 ⁇ 15: 0> are also outputs of the registers, but are connected to the inside of RFIDMDL1.
  • FIG. 26 shows an example of the YDEC 22
  • FIG. 27 shows an example of the XDEC 14.
  • the address space of the register is assumed to be 111111xx to 111110xx, for example.
  • FIG. 28 illustrates an operation waveform at the time of register reading.
  • the register REG can be accessed by setting the address to 111111xx or 111110xx. Further, by asserting the signal / REG to the low level, the signal rdoutenb becomes the low level, and the logical product (AND logic) output SENOUT2 with the output rdout ⁇ n: 0> of the sense latch 30 becomes the low level. Also, by asserting the signal / REG to low level, the signal regotenb becomes high level, and the logical product (AND logic) output REGOUT2 with the output regout ⁇ 15: 0> from the register REG becomes regout ⁇ 15: 0> Value.
  • the output Do_0 is composed of OR logic of SENOUT2, REGOUT2, and TSTOUT. Since SENOUT2 and TSTOUT are at a low level, the output regout ⁇ 15: 0> from the register is output.
  • FIG. 29 shows an operation waveform at the time of register writing.
  • the register can be accessed by setting the address to 111111xx or 111110xx. Further, by asserting the signal / REG to a low level, the output signals of the write control input / WE and write data input Din_ ⁇ 15: 0> are not transmitted to the phase change memory array 10, and only the signal WEREG and data DINREG are sent to the register REG. Sent and written as ⁇ 15: 0>.
  • FIG. 30 illustrates the function of the register REG.
  • regout0 ⁇ 15:12> is input to the power supply circuit of FIG. 47, and the voltage VBL can be changed by the register value.
  • regout0 ⁇ 11:10> is input to the precharge pulse generation circuit (PCPGEN) in FIG. 7, and the precharge pulse width can be changed by the register value.
  • regout0 ⁇ 9: 8> is input to the word line selection / sense latch pulse generation circuit (SLPGEN) in FIG. 9, and the word line selection time / sense latch timing can be changed by the register value.
  • regout0 ⁇ 7> controls activation / deactivation of the resistance measurement circuit SA_b in FIGS. 62 and 64, and switches between the resistance value measurement mode and the normal read mode.
  • regout0 ⁇ 6: 1> is a code for controlling the gate potential of the resistance measurement circuit SA_b in FIGS.
  • Regout1 ⁇ 15> switches the control of the word line and bit line during writing between pulse control and DC control. For example, when performing a stress test, it is more effective to leave the word lines and bit lines in the write state in DC rather than pulses, and use this function.
  • FIG. 31 shows main operation waveforms. Even if the write pulse is not input to Wreset ⁇ 15: 0>, by rewriting register regout1 ⁇ 15> from “0” to “1” and setting regout1 ⁇ 15> n to “0”, Wreset0_0 to Wreset15_0 It becomes “0”, and the word line and bit line are in the write state. While the value of the register regout1 ⁇ 15> is set to “1”, the word line and the bit line are maintained in the write state.
  • Regout1 ⁇ 14:13> will be explained. As described above, writing is performed by serial control for each 1 bit. For example, a multi-bit simultaneous writing function is required for speeding up the writing operation, but this is achieved by register regout1 ⁇ 14:13>. .
  • An example of the relationship between the value of the register regout1 ⁇ 14:13> and the number of simultaneous multi-bit writes is shown in FIG.
  • FIG. 33 shows an example up to 8-bit simultaneous writing, the number of bits that can be simultaneously written is not limited.
  • FIG. 34 shows combinations of I / O written simultaneously.
  • FIG. 32 shows an example of a circuit (MULTIT) that realizes the multi-bit simultaneous writing function.
  • each I / O write pulse generator is combined and input to the selector, and the output of the I / O write pulse generator selected by the register regout1 ⁇ 14:13> output signal is used as the bit line control signal BLVP ⁇ n>.
  • I / O parallel number that enables write operation in synchronization with one write pulse / WP can be selected as x1, x2, x4, x8, and write test operation is efficient. It is possible to select Of course, the same write data is supplied to the I / Os operated in parallel.
  • regout1 ⁇ 12: 9> is input to the circuit of FIG. 47 and controls the monitoring of the reset pulse, set pulse, word line potential, and bit line potential at the external terminals.
  • regout1 ⁇ 8: 7> is input to the circuit of FIG. 14, and the reset pulse width can be changed.
  • regout1 ⁇ 6: 5> is input to the circuit of FIG. 47, and the word line potential at the time of reset writing can be changed.
  • regout1 ⁇ 4: 3> an inversion signal is input to the circuit of FIG. 36, and all word lines are selected, all not selected, and disabled.
  • regout1 ⁇ 2: 1> an inversion signal is input to the circuit of FIG. 38, and all selection, all non-selection, and invalidity of the Y switch are controlled.
  • the pulse width, word line potential, and bit line potential at the time of writing can be changed depending on the temperature, and it can correspond to the temperature characteristics of the writing condition of the memory cell. it can.
  • thermal disturbance can be suppressed during simultaneous writing (FIGS. 34, 5, and 32).
  • ⁇ Phase change memory write control system The writing of the memory cell will be described. Although not particularly limited, the random write operation is written in 1-bit units.
  • the shift register illustrated in FIG. 5 is used to realize writing in 1-bit units. A detailed example of the shift register is shown in FIG.
  • the write enable signal WE1 controls the initialization of the shift register 60
  • the write pulse signal WP1 is a write signal for the phase change memory 7.
  • Q0_0 to Q15_0 are 16-bit I / O in this example, and are output as write signals to each I / O.
  • FIG. 11 shows operation waveforms of the shift register 60.
  • the signal WE1 in FIG. 10 is switched to the low level, whereby the initialization of the shift register 60 is started.
  • each signal is changed as shown in FIG. 11, and the outputs Q0_0 to Q15_0 of the shift register 60 become high level, and the initialization is completed.
  • FIG. 12 shows operation waveforms from the write input signal to the output of the write pulse generation circuit (WPGEN).
  • FIG. 15 shows operation waveforms from the output of the write pulse generation circuit (WPGEN) to the word line and bit line.
  • Each figure shows an example of writing low data to I / O ⁇ 0> and writing high data to I / O ⁇ 1>.
  • FIG. 13 illustrates a write pulse generation circuit (WPGEN) also shown in FIG.
  • the delay circuit WPDLY is configured by the constant current circuit described with reference to FIG. 66, for example.
  • Q0_0 becomes low level when the first signal / WP is asserted low, and the first pulse Wreset0_0 is generated by the logical sum (OR logic) of Q0_1 and its delayed signal Q0_6.
  • the circuit configuration of FIG. 14 may be employed for the delay circuit WPDLY.
  • the delay circuit DLY formed of a constant current circuit and the selector SLC3 may be used.
  • the Wreset0_0 pulse width can be changed by the trimming value and the register value by the signals trm0 and trm1 from the trimming circuit and the signals regout1 ⁇ 7> and regout1 ⁇ 8> from the register circuit 60.
  • the number of inputs / outputs of the selector SLC3 is not limited.
  • the second pulse Wset0_0 is generated by the OR logic of the signals Q0_3 and Q0_4 in the previous stage of Q0_6, the signal din0_0 from the write data, and the signal from / WP.
  • the pulse width of Wreset0_0 can be changed by the delay circuit WPDLY, and the pulse width of Wset0_0 can be changed by the external signal / WP.
  • the Wreset0_0 pulse and the Wset0_0 pulse can overlap, and when a gap occurs between both pulses, the gap becomes wlmode1 (this signal is in the high level period (Which defines the word line driving period) to affect the write characteristics.
  • FIG. 16 shows an example in which a gap is generated between both pulses without overlap. If a gap occurs in wlmode1, WL ⁇ 0> is in the Hi-Z (high impedance) state for the gap, and stable writing cannot be performed.
  • the pulse generated by the write pulse generation circuit controls the word line WL ⁇ n> and the rewrite circuit BLSW ⁇ n>.
  • Wreset0_2 whose pulse width is reduced (shrinked) is generated by an AND circuit ANDW that takes a logical product by making the low level input of the first pulse Wreset0_0 and its delayed signal Wreset0_1 active.
  • Wset0_2 whose pulse width is shrunk by the second pulse Wset0_0 and its delayed signal Wset0_1 is generated. From these two signals, W0_1, W0_2, and W0_4 are generated by the circuit of FIG.
  • W_or is obtained by OR logic (logical sum) of outputs W0_1 to W15_1 from each I / O
  • wlmode2 is obtained by OR logic of Wset0_2 to Wset15_2
  • wlmode3 is generated by the OR logic of W0_3 to W15_3
  • wlmode4 is generated by the AND logic of W0_4 to W15_4.
  • the signal wlmode1, the signal wlmode2, the signal wlmode3, and the signal wlmode4 generated by the OR logic of W_or and the read system control signal READW are input to the word line drive circuit (WLD) 15 as shown in FIG.
  • WLD word line drive circuit
  • the first half waveform of the word line WL ⁇ 0> of FIG. 15 is the word line selection waveform output by the pulses generated by the first pulse Wreset0_0 and the second pulse Wset0_0, and the second half waveform is generated by the first pulse Wreset1_0. It is a word line selection waveform output by a pulse.
  • the bit line control signal BLVP Generate ⁇ 0> and BLVN ⁇ 0>.
  • An n-channel MOS transistor MNPD having BLVN ⁇ 0> as a gate input and a drain connected to the global bit line BLSA ⁇ 0> is controlled by a logical product signal of the signal wyin ⁇ 0> and the read system signal BLPD.
  • the p-channel MOS transistor MPPC is for supplying a write current to the bit line BL
  • the n-channel MOS transistor MNPD is a discharge circuit for the bit line BL after writing.
  • the pulse widths of the bit line control signals BLVP ⁇ 0> and BLVN ⁇ 0> are expanded by taking the logical product of Wreset0_0, Wreset0_1, Wset0_0, and Wset0_1.
  • BLSA ⁇ 0> and BL ⁇ 0> indicate bit line line waveforms output by signals generated based on the first pulse Wreset0_0 and the second pulse Wset0_0
  • BLSA ⁇ 1> and BL ⁇ 0 1> shows a bit line waveform output by a signal generated based on the first pulse Wreset1_0 and the second pulse Wset1_0.
  • the signal for generating the word line drive signal key signal
  • the setup time (set) up) and hold time (hold) of the word line drive are secured.
  • the key control signal width can be shrunk and the key control signal width can be expanded to ensure the setup time and hold time of the key control signal. , All of the key control signals can be effectively supplied (FIGS. 5, 12, and 15).
  • a large number of memory cells 11 (MM ⁇ 0,0> to MM ⁇ x, n (y + 1) + y>) are arranged in a matrix.
  • the phase change element PRC and the selection MOS transistor CT are connected in series, and the phase change element PRC is connected to the bit line BL.
  • the source of the memory cell 11 is connected to the ground voltage Vss.
  • the X decoder (XDEC) 14 selects one of Xadd ⁇ 0> to Xadd ⁇ x> according to the input address.
  • the word line drive circuits WLD ⁇ 0> to WLD ⁇ x> have the circuit configuration shown in FIG. 36 and are commonly connected to the wiring VX.
  • the power supply voltage Vdd and analog switch are connected to the wiring VX via a P-channel MOS transistor PM0.
  • a power source Vreset and a capacitor C are connected via SW0.
  • the feature of this configuration is that two kinds of voltages can be applied to the word line WL, and since the analog switch SW0 is provided, it is possible to cope with the case where the power supply Vreset is at a low voltage. Next, the capacity is shared, which has the effect of reducing the area.
  • the MOS transistor PM0, the analog switch SW0, and the capacitor C are each one, but they may be arranged in units of a plurality of word line drive circuits WLD.
  • the word line driving circuit WLD includes an n-channel type constant current source MOS transistor XI0 as shown in FIG. 36, and the constant current source MOS transistor XI0 is normally used in a logic circuit or the like. Longer gate length is preferable than MOS transistor. The reason is to suppress current variation due to gate length variation.
  • the wiring VX and the word line WL are connected by an analog switch XSW0. The reason for connecting with the analog switch XSW0 is that the voltage changes from 1.5V to 0V, for example, when the charge charged in the capacitor C is extracted by the constant current source NMOS transistor XI0, so a transfer capability of 1.5V to 0V is required That's why.
  • all the word lines WL can be selected by regout1 ⁇ 4> _n which is an inverted signal of regout1 ⁇ 4>, and all the word lines WL can be unselected by regout1 ⁇ 3> _n which is an inverted signal of regout1 ⁇ 3>. .
  • These functions can be used for tests such as disturb.
  • the Y switch 18 (YSW ⁇ 0> to YSW ⁇ n>) is connected to bit lines BL ⁇ 0> to BL ⁇ n (n) by an n-channel MOS transistor YSWN and a p-channel MOS transistor YSWP. y + 1) + y> and BLSA ⁇ 0> to BLSA ⁇ n> are selectively connected.
  • YB is an inverted signal of YT, and when YB is H (high level), that is, when the bit lines BL and BLSA are not connected, the bit line BL is fixed to the ground voltage Vss by the MOS transistor BLDIS. .
  • the Y decoder 22 selects one of Yadd ⁇ 0> to Yadd ⁇ y> according to the input address.
  • Y drivers YD ⁇ 0> to YD ⁇ y> select YT and YB according to Yadd as shown in FIG.
  • the Y switch is selected.
  • YB is an inverted signal of YT.
  • all Y switches can be selected by regout1 ⁇ 2> _n which is an inverted signal of regout1 ⁇ 2>, and all Y switches can be unselected by regout1 ⁇ 1> _n which is an inverted signal of regout1 ⁇ 1>.
  • the rewrite circuit 21 (BLSW ⁇ 0> to BLSW ⁇ n>) outputs the voltages VBL, VSS, and OPEN to BLSA by BLVP and BLVN.
  • SA ⁇ 0> to SA ⁇ n> are read sense amplifiers 16.
  • the configuration of the current switching circuit 75 is shown in FIGS.
  • the current flowing through the constant current source NMOS transistor XI0 of FIG. 36 can be changed by switching I ⁇ 0> to I ⁇ m>.
  • the configuration includes a reference mirror Iref, NI ⁇ 0> to NI ⁇ m>, a current mirror of an n-channel constant current source MOS transistor XI0, and analog switches ASW ⁇ 0> to ASW ⁇ m>.
  • the gate widths of NI ⁇ 0> to NI ⁇ m> are different.
  • FIG. 41 shows a simple circuit configuration with one type of current.
  • the set / reset pulse generation circuit 76 follows WP1, Din ⁇ n: 0> according to wlmode1, wlmode2, wlmode3, wlmode4, regout1 ⁇ 1> _n to regout1 ⁇ 4> _n, BLVP ⁇ 0> to BLVP ⁇ n>, BLVN Generate ⁇ 0> to BLVN ⁇ n>.
  • FIG. 43 shows an operation sequence realized by the set / reset pulse generation circuit 76.
  • FIG. 43 shows a case where set data is written to the memory cell MM ⁇ 0,0> and reset data is written to the memory cell MM ⁇ 0, y + 1>.
  • the set / reset pulse generation circuit 76 When writing set data to memory cell MM ⁇ 0,0>, input H (high level) to WP1 and L (low level) to Din ⁇ n>. With WP1 and Din ⁇ n: 0>, the set / reset pulse generation circuit 76 generates wlmode1 to wlmode4, BLVP ⁇ 0> to BLVP ⁇ n>, and BLVN ⁇ 0> to BLVN ⁇ n> as shown in FIG. . The rewrite circuit BLSW ⁇ 0> applies 1.5V to the bit line BL ⁇ 0> when the VBL voltage is set to 1.5V by BLVP ⁇ 0> and BLVN ⁇ 0>.
  • the word line drive circuit WLD ⁇ 0> is turned on by the wlmode1, wlmode2, and wlmode3 so that the PMOS transistor PM0 is turned on, the analog switch XSW0 is turned on, the MOS transistor XN0 is turned off, and the word line WL ⁇ 0> is turned on, for example, 1.5V To charge. Thereafter, in the period t2-t3, the MOS transistor PM0 is turned off and the MOS transistor XISW0 is turned on, and the charge charged in the capacitor C and the word line WL ⁇ 0> is extracted by the constant current source MOS transistor XI0.
  • the voltage transition at the time of extraction has a constant slope because of the constant current, and the extraction time (gradient of the slow cooling pulse) is determined by the current value of the constant current source MOS transistor XI0.
  • the set / reset pulse generation circuit 76 When writing reset data to memory cell MM ⁇ 0, y + 1>, input H to WP1 and L to Din ⁇ n-1>. With WP1 and Din ⁇ n: 0>, the set / reset pulse generation circuit 76 generates wlmode1 to wlmode4, BLVP ⁇ 0> to BLVP ⁇ n>, and BLVN ⁇ 0> to BLVN ⁇ n> as shown in FIG. .
  • the rewrite circuit BLSW ⁇ 1> applies 1.5V to the bit line BL ⁇ y + 1> when BLBL ⁇ 1> and BLVN ⁇ 1> set the VBL voltage to 1.5V, for example.
  • the wiring VX is controlled to 1.0 V by wlmode3 and wlmode4, the MOS transistor PM0 is turned off, and the analog switch SW0 is turned on.
  • the word line driving circuit WLD ⁇ 0> charges the word line WL ⁇ 0> to, for example, 1.0 V by turning on the analog switch XSW0 and turning off the MOS transistor XN0 in the period t4-t5 by wlmode1 and wlmode2. Thereafter, the analog switch XSW0 is turned off, the MOS transistor XN0 is turned on, and the charge charged in the word line WL ⁇ 0> is extracted. The extraction time is determined by the current value of the MOS transistor XN0.
  • the current value of the constant current source MOS transistor XI0 is changed to the current value of the MOS transistor XN0 in FIG. Set smaller compared.
  • the fall time of the word line WL when writing set data depends on the value of the current flowing through the constant current source NMOS transistor XI0 that draws this charge because the amount of charge charged in the capacitor C and the word line WL is constant. That is, the fall time of the word line WL can be arbitrarily set by changing the current flowing through the constant current source NMOS transistor XI0 by switching I ⁇ 0> to I ⁇ m> of the current switching circuit of FIG. For example, as shown in FIG.
  • FIG. 42 shows a configuration example in the case where I ⁇ 0> to I ⁇ m> switching of the current switching circuit of FIG. 40 is switched by a temperature sensor.
  • the configuration of the temperature sensor 80 is FIG. 50
  • the configuration of the encoder 81 is FIG. 52
  • the information from the temperature sensor 80 is converted into a 2-bit signal by the encoder 81 as shown in FIG.
  • the 2-bit signals CENC ⁇ 0> and CENC ⁇ 0> are transmitted to CENC_LAT ⁇ 0> and CENC_LAT ⁇ 1> by the flip-flop 82 when the rewrite signal WE1 falls from H to L, and the values are held.
  • the CENC_LAT ⁇ 0> and CENC_LAT ⁇ 1> are decoded by the decoder 83, and the temperature information is input to the current switching circuit 75.
  • the reason why the flip-flop 82 is inserted between the encoder 81 and the decoder 83 is to prevent value fluctuations of I ⁇ 0> to I ⁇ m> due to temperature fluctuations during rewriting. As a result, since the values of I ⁇ 0> to I ⁇ m> during rewriting are fixed, there is no fluctuation in the fall time of the word line WL, and stable setting is possible.
  • FIG. 47 shows a configuration example of a power supply circuit that supplies the voltage Vreset and the voltage VBL.
  • the power supply circuit includes a step-down power supply ⁇ 0> 90, a step-down power supply ⁇ 1> 91, and voltage and pulse monitoring switches MSW ⁇ 0> to MSW ⁇ 3>.
  • the step-down power supply ⁇ 0> 90 is a power supply circuit that generates a voltage Vreset based on the reference voltage Vrefp, and has a function of changing the voltage Vreset by regout1 ⁇ 6: 5>. This voltage changing function is used for trimming, verifying, testing, and the like.
  • Step-down power supply ⁇ 1> 91 is a power supply that generates voltage VBL based on reference voltage Vrefp, and has a function of changing voltage VBL by regout0 ⁇ 15:12>. This voltage changing function is used for trimming, verifying, testing, and the like.
  • Vreset is connected to the external terminal via voltage and pulse monitor switch MSW ⁇ 0>, and the monitor enable / disable can be controlled by regout1 ⁇ 10>.
  • VBL is connected to the external terminal via the voltage and pulse monitor switch MSW ⁇ 1>, and the monitor enable / disable can be controlled by regout1 ⁇ 9>.
  • Wreset0_2 is connected to the external terminal via the voltage and pulse monitor switch MSW ⁇ 2>, and the monitor enable / disable can be controlled by regout1 ⁇ 12>.
  • Wset0_2 is connected to an external terminal via the voltage and pulse monitor switch MSW ⁇ 3>, and monitor enable / disable can be controlled by regout1 ⁇ 11>.
  • the optimum temperature for crystallization of the phase change element varies due to process variations. This variation can be suppressed by using the slow cooling pulse described above.
  • FIG. 49 shows the word line voltage and the phase change element temperature when the word line is a slow cooling pulse.
  • the phase change element is cooled rapidly, so that the fall time of the word line needs to be sufficiently faster than the set.
  • the capacitor C is disconnected from the word line WL by the switch XSW0 in FIG. Therefore, the size of the extraction MOS transistor XN0 can be reduced. Since the capacitor C is shared by the drive circuits WLD ⁇ 0> to WLD ⁇ x> in units of word lines, it is possible to contribute to the reduction of the occupied area.
  • FIG. 54 shows a phase change memory 7A that employs memory cells in which select transistors are arranged in parallel.
  • Non-volatile memory cells 11A MM ⁇ 0,0> to MM ⁇ x, n (y + 1) + y>
  • a phase change element PCR and n-channel type selection MOS transistors CT1 and CT2 are connected in series, and a phase change element is connected to the bit line BL.
  • Two selection MOS transistors CT1 and CT2 are connected in parallel, and the gates of the selection MOS transistors CT1 and CT2 are connected to independent word lines WLA and WLB, respectively.
  • Four or more selection MOS transistors CT1 and CT2 may be connected in parallel.
  • the source of the memory cell 11A is connected to the ground voltage VSS.
  • the X decoder (XDEC) 14 selects one of Xadd ⁇ 0> to Xadd ⁇ x> according to the input address.
  • WLDA ⁇ 0> to WLDA ⁇ x> and WLDB ⁇ 0> to WLDB ⁇ x> are word line drive circuits, and the circuit configuration is illustrated in FIG.
  • the word line drive circuits WLDA and WLDB are commonly connected to the wiring VX.
  • the power supply voltage Vdd is connected to the wiring VX via the p-channel MOS transistor PM0 and the power supply Vreset is connected to the wiring VX via the analog switch SW0. ing.
  • the feature of this configuration is that two types of word line drive voltages can be applied to the word lines WLA and WLB, and since the analog switch SW0 is provided, it is possible to cope with a case where the power supply Vreset is at a low voltage.
  • one MOS transistor PM0 and one analog switch SW0 are provided, but they may be arranged in units of a plurality of word line drive circuits WLDA and WLDB.
  • the wiring VX and the word lines WLA and WLB are connected by an analog switch XSW0.
  • the reason for connecting with the analog switch XSW0 is to cope with the case where the power supply Vreset is at a low voltage. If the power supply Vreset is not a low voltage, only the P channel type MOS transistor may be used.
  • WLMODE0 is connected to the word line drive circuit WLDA
  • WLMODE1 is connected to the word line drive circuit WLDB. Therefore, the word lines WLA and WLB can be independently controlled by WLMODE0 and WLMODE1. Further, all the word lines WLA and WLB can be selected by XALLS, and all the word lines WLA and WLB can be completely unselected by XUNS. These functions can be used for tests such as disturb.
  • YSW ⁇ 0> to YSW ⁇ n> are Y switches.
  • the circuit configuration is the same as in FIG.
  • the Y decoder (YDEC) 22 selects one of Yadd ⁇ 0> to Yadd ⁇ y> according to the input address.
  • YD ⁇ 0> to YD ⁇ y> are Y drivers.
  • the circuit configuration is the same as in FIG. BLSW ⁇ 0> to BLSW ⁇ n> are rewrite circuits (21), and the circuit configuration is the same as in FIG. SA ⁇ 0> to SA ⁇ n> are read sense amplifiers (16).
  • WLMODE0, WLMODE1, WLVMODE0, WLVMODE1, XUNS, XALLS, regout1 ⁇ 1> _n, regout1 ⁇ 2> _n, BLVP ⁇ 0> to BLVP ⁇ n>, BLVN ⁇ 0> to BLVN ⁇ n> are rewrite modes, RESETMODE, It is generated by the set / reset pulse generation circuit 70 in accordance with SETMODE. RESETMODE and SETMODE are generated by the set / reset signal generation circuit 71 according to the rewrite data.
  • FIG. 56 illustrates the operation timing of the phase change memory 7A.
  • FIG. 56 shows the set data (logical value 1 data write, low resistance) in the memory cell MM ⁇ 0,0>, and the reset data (logical value 0 data write, high resistance) in the memory cell MM ⁇ 0, y + 1>. The case of writing is shown.
  • the SET / reset signal generation circuit 71 sets SETMODE to H (high level) and RESETMODE to L (low level).
  • the rewrite circuit BLSW ⁇ 0> applies 1.5V to the bit line BL ⁇ 0> when the VBL voltage is set to 1.5V by BLVP ⁇ 0> and BLVN ⁇ 0>.
  • the wiring VX is controlled to 1.5V by RESETMODE when the power supply voltage vdd is 1.5V, for example, the MOS transistor PM0 is turned on and the analog switch SW0 is turned off.
  • the word line drive circuit WLDA ⁇ 0> drives the word line WLA ⁇ 0> to, for example, 1.5V during the t1-t3 period by WLMODE0.
  • the word line drive circuit WLDB ⁇ 0> drives the word line WLB ⁇ 0> to, for example, 1.5V during the period t1-t2 by WLMODE1.
  • the current flowing through the phase change element is doubled during the t1-t2 period with respect to the t2-t3 period, since both the selection MOS transistors CT1, CT2 are on.
  • the SET / reset signal generation circuit 71 sets SETMODE to L and RESETMODE to H.
  • the wiring VX is controlled to 1.0 V by RESETMODE, the MOS transistor PM0 is turned off, the analog switch SW0 is turned on.
  • the word line drive circuits WLDA ⁇ 0> and WLDB ⁇ 0> drive the word lines WLA ⁇ 0> and WLB ⁇ 0> to, for example, 1.0 V during the period t4-t5 by WLMODE0 and WLMODE1.
  • the configuration can cope with the word line voltage change at the time of reset data writing to realize the above.
  • FIG. 58 shows the word line voltage, phase change element current, and phase change element temperature when one selection MOS transistor is set
  • FIG. 54 shows the word line WLA and word line when there are two selection MOS transistors
  • FIG. 57 shows WLB voltage, phase change element current, and phase change element temperature. Assuming that the phase change element current is a single selection MOS transistor and the phase change element temperature is the crystallization temperature. In the case where there are two selection MOS transistors, the word line WLA and the word line WLB are simultaneously driven. Since the phase change element current is doubled, the temperature change of the phase change element is faster than in the case of one selection MOS transistor.
  • the temperature transition time can be shortened. Since the set time is the temperature transition time + the crystallization temperature holding time, the set time can be shortened by employing the two selection MOS transistors CT1 and CT2. In the operation waveform of FIG. 56, the word line voltage is lower when reset data is written, in order to reduce current consumption during the low resistance period when the phase change element transitions from low resistance to high resistance. It is.
  • FIG. 23 shows a processing flow from writing to verify writing.
  • the register REG built in the memory module is accessed by a method described later, and the code is written in the bit for storing the write voltage value code.
  • the write power supply is changed, verify write is performed, and verify read is performed again. If it is failed at this time, the next code is written into the register, the writing power supply is changed, and verify writing is performed to set the failed memory cell to a pass level resistance value.
  • FIG. 24 shows waveforms from the write input signal to the output of the write pulse generation circuit.
  • I / O ⁇ 0> passes and I / O ⁇ 1> fails in verify reading will be described as an example.
  • / WE and / VW in FIG. 5 are asserted to a low level.
  • the signal WE1 is switched to a low level, and the power supply for writing rises.
  • the signal / WP is started.
  • the setup time required for starting up the write power supply is not required, / WE is not required, and the write power supply start-up and internal circuit operation may be started by asserting / WP low.
  • the output Qn_0 of the shift register 60 is switched from the high level to the low level.
  • the other input VW2 ⁇ n> of the OR logic circuit (ORW0 in FIG. 5) that receives Qn_0 is the output of the OR logic circuit ORW0 according to the verify read result EOR ⁇ n> signal because / VW is low level.
  • Qn_1 is high level or low level. In short, the output of EOR ⁇ 0> can be validated and reflected in VW2 ⁇ 0> by the low level of / VW.
  • EOR ⁇ 0> is at a low level and EOR ⁇ 1> is at a high level.
  • Q0_1 is fixed at a high level even when Q0_0 switches from a high level to a low level, and thereafter is fixed at a high level up to the write pulse generation circuit outputs Wreset0_0 and Wset0_0, and no write pulse is generated.
  • EOR ⁇ 1> is at the high level, Q1_1 is the same as the normal write operation, and Q1_0 is switched as the high level is switched to the low level, and a write pulse is generated. Thereafter, the write pulse is applied only to the memory cell that has failed in the verify read operation as in the normal write operation.
  • the configuration of the verify light has the following effects.
  • the logical configuration of the timing generation circuit for reading and writing, the circuit configuration of various drivers, and the like are not limited to the configurations described in the drawings, and can be changed as appropriate.
  • the control for shifting the write data in the partial bit unit or the partial memory mat unit is not limited to the one bit unit or the one memory mat unit, and the output destination of the shift register 60 may be changed as appropriate to shift in a plurality of units. Is possible.
  • the present invention is not limited to being applied to an RFID chip or an RFID module, but is not limited thereto, and can be widely applied to a data processing LSI such as a microcomputer and a single memory LSI.

Landscapes

  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

　相変化素子に選択トランジスタが直列接続されたメモリセル（1）に対し、ワード線(WL)で選択トランジスタ(CT)を選択し、それによるビット線(BL)の充電電位の変化をアンプ(31)で検出して読み出しデータラッチ(30)にラッチする読み出しを行うとき、ビット線を低電位にクランプ（MTRANS）し、また、外部から与えられる読み出し動作の指示信号（/RA）の変化に同期して前記ワード線選択タイミングと前記読み出しデータラッチのラッチタイミングの双方のタイミングを生成する。読み出し動作に際してビット線が低電位にクランプされることにより相変化素子に流れる電流を減らすことができる。更に、読み出し動作において予めプリチャージされたビット線の電位変化を検出するアンプの出力を保持する読み出しデータラッチによるラッチデータが確定したときビット線の残留電荷をディスチャージする。

Description

半導体装置及びＲＦＩＤモジュール
　本発明は抵抗値変化を利用して情報を記憶するメモリを備えた半導体装置に関し、例えば相変化素子をメモリセルに用いた相変化メモリ、更には相変化メモリを搭載したRFID（Radio Frequency Identification）チップに適用して有効な技術に関する。
　相変化メモリに用いられる相変化材料を用いた記憶素子を相変化材料の融点以上に熱してから急冷するようなリセットパルスを印加することにより、相変化材料は高抵抗の非晶質状態（リセット状態、例えば記憶情報“０”）となる。逆に、記憶素子を融点よりも低く、ガラス転移点と同じかそれよりも高い結晶化温度より高い温度領域に保つようなセットパルスを印加することにより、相変化材料は低抵抗の多結晶状態（セット状態、例えば記憶情報“１”）となる。このように相変化素子の２つの状態によって情報を記憶する相変化メモリに対するデータの書き込みにはフラッシュメモリのように高電圧を必要としない。相変化メモリは、制御ロジックと共用の単一電源で動作が可能な為、大きな面積を必要とする昇圧回路が不要となり大幅にチップ占有面積を低減でき、更に、昇圧回路不要と単一電源化による低電力化により消費電力を低く抑えることができ、これによってコスト低減及び性能向上を実現することができるというメリットがある。この点で、相変化メモリは低電圧動作並びに低消費電力動作に好適とされる。相変化メモリについて記載された文献には下記文献１，２がある。
S. Hanzawa, et al., "A 512kB Embedded Phase Change Memory with 418kB/s Write Throughput at 100μA Cell Write Current", ISSCC Dig. Tech. Papers, pp.474～475, 2007. K. J. Lee, et al., "A90nm 1.8V 512Mb Diode-Switch PRAM with 266MB/s Read Throughpput", ISSCC Dig. Tech. Papers, pp.472～473, 2007.
　本発明者は相変化メモリの更なる低消費電力と低電圧動作について検討した。近接非接触インタフェースを行うRFIDではその動作電源はアンテナで受信した電波を整流することによって賄われる。それによって得られる電力はごく僅かであり、低消費電力低電圧動作可能な相変化メモリであっても限界があり、読み出し動作と書き込み動作の双方において更なる低消費電力が要望される。
　前述のように相変化素子に対する書き込みは当該素子に電流を流しておこなわれるから、読み出し動作において、相変化メモリ素子に電流を流すことは軽い書き込み状態となり、誤書き込みが発生する可能性がある為、情報記憶の信頼性を向上させるには、読み出しにおいて素子に極力電流を流さない方法が必要とされる。
　相変化素子には温度特性があり、情報記憶の信頼性を向上させるには温度特性を考慮して書き込み及び読み出しのタイミング設定を行うことが必要になる。更に、それは、読み出しデータの判定やベリファイ読み出しにおける判定動作の高速化、データ書き込みの信頼性等にも関係する。
　読み出し動作の安定化を図るには、寄生容量のばらつきがビット線電位の変化量に影響しない工夫が必要である。
　書き込み動作の安定化を図るには、相変化素子の特性に適合するようにセットパルス及びリセットパルスを与えることが出来る工夫が必要である。更に書き込み動作の高速化という点では、セットパルスによって相変化素子を速やかに結晶化温度まで発熱させることが必要である。
　並列的に複数のメモリセルに書き込みを行う場合にその熱が周辺のメモリセルの特性に影響を与えるという熱ディスターブの虞があり、情報記憶の信頼性を向上させるにはこれを抑制することも必要である。
　書き込み動作では相変化素子の状態を1回のパルス印加で確定させることができないときはベリファイ読み出し及び追加的に書き込みを行うベリファイ書き込みを何回も繰り返すことが必要になる。この繰り返し回数が多くなると電力消費が増大し、規定時間内に書き込みを終了する必要なる用途では書き込み失敗の原因になる。
　本発明の目的は読み出し動作における低消費電力を実現することができる半導体装置を提供することにある。
　本発明の目的は読み出し動作におけるソフトライトを緩和することができる半導体装置を提供することにある。
　本発明の別の目的は、相変化素子の温度特性や寄生容量のばらつき等に対して読み出し動作の安定化を図ることができる半導体装置を提供することにある。
　本発明の更に別の目的は書き込みに対するベリファイ動作の信頼性を向上させることができる半導体装置を提供することにある。
　本発明の更に別の目的は電力消費の少ないＲＦＩＤモジュールを提供することにある。
　本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
　本願において開示される発明のうち代表的なものについて簡単に説明すれば下記のとおりである。
　すなわち、相変化素子に選択トランジスタが直列接続されたメモリセルに対し、ワード線で選択トランジスタを選択し、それによるビット線の充電電位の変化をアンプで検出して読み出しデータラッチにラッチする読み出しを行うとき、ビット線を低電位にクランプし、また、外部から与えられる読み出し動作の指示信号の変化に同期して前記ワード線選択タイミングと前記読み出しデータラッチのラッチタイミングの双方のタイミングを生成する。読み出し動作に際してビット線が低電位にクランプされることにより相変化素子に流れる電流を減らすことができる。ワード線選択タイミングと読み出しデータラッチのラッチタイミングの双方のタイミングを読み出し動作の指示信号の変化に同期して生成するから、外部からのアクセス制御において、メモリセルの選択を基点とするデータラッチタイミングのズレを最小限にすることが容易である。更に、読み出し動作において予めプリチャージされたビット線の電位変化を検出するアンプの出力を保持する読み出しデータラッチによるラッチデータが確定したときビット線の残留電荷をメモリセル以外の経路よりディスチャージする。これにより、メモリセルからの放電量を最小限に抑えることができ、この点において低消費電力化並びにソフトライトの抑制に資することができる。
　本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
　すなわち、読み出し動作における低消費電力、動作の安定化、及びソフトライトの緩和を実現することができる。
図１は本発明に係る半導体装置の一例であるＲＦＩＤタグモジュールを例示するブロックダイヤグラムである。 図２はメモリセルの平面的構造を例示する概略説明図である。 図３は図２のＡ－Ａ矢視断面図である。 図４は相変化材料を用いた記憶素子の特性を例示する特性図である。 図５は相変化メモリの更に詳細な構成を全体的に例示するブロックダイヤグラムである。 図６は相変化メモリの読み出し時における主な信号の波形図である。 図７はプリチャージパルス生成回路（PCPGEN）の論理回路図である。 図８は図９のセレクタ（ＳＬＣ２）の真理値を示す説明図である。 図９はセンスラッチパルスジェネレータ（SLPGEN）の論理回路図である。 図１０はシフトレジスタを例示する論理回路図である。 図１１はシフトレジスタの動作波形図である。 図１２は書き込み入力信号から書き込みパルス発生回路（WPGEN）の出力までの動作波形図である。 図１３は書き込みパルス発生回路（WPGEN）の論理回路図である。 図１４は遅延回路WPDLYの回路構成を例示する論理回路図である。 図１５は書き込みパルス発生回路（WPGEN）の出力からワード線及びビット線までの動作波形図である。 図１６はオーバーラップ無しで両パルスに隙間が生じた場合の例を示す比較例のタイミングチャートである。 図１７はベリファイ読み出しの例を示すタイミングチャートである。 図１８はハイデータ（高抵抗時のデータ）とローデータ（低抵抗時のデータ）を同時にベリファイ読み出し可能な例を示す回路図である。 図１９は図１８の通常読み出し時における主な動作タイミングを示すタイムチャートである。 図２０は図１８のベリファイ読み出し時の主な動作タイミングを示すタイムチャートである。 図２１は図１８におけるセレクタS1<n>の真理値を示す説明図である。 図２２は図１８におけるセレクタS2<n>の真理値を示す説明図である。 図２３は書き込みからベリファイ書き込みまでの処理フローである。 図２４はベリファイ書き込み時の書き込み入力信号から書き込みパルス発生回路の出力までの動作を示すタイミングチャートである。 図２５は2row×16bitのレジスタREGの一例を示す論理回路図である。 図２６はYDEC２２の一例を示す論理回路図である。 図２７はXDEC１４の一例を示す論理回路図である。 図２８はレジスタ読み出し時の動作波形を例示するタイミングチャートである。 図２９はレジスタ書き込み時の動作波形を例示するタイミングチャートである。 図３０はレジスタREGの設定データの意義を例示する説明図である。 図３１はregout1<15>によって定義される切換えに関しストレス試験を行う場合にパルスで無くDC的にワード線、ビット線を書き込み状態にしておく場合の主な動作波形を示すタイミングチャートである。 図３２はマルチビット同時書き込み機能を実現する回路（ＭＵＬＴＷＴ）を例示する論理回路図である。 図３３はレジスタregout1<14:13>の値とマルチビット同時書き込み数の関係例を示す説明図である。 図３４はマルチビット同時書き込みにより同時に書き込まれるI/Oの組み合わせを示す説明図である。 図３５は読み出しデータ系の詳細を例示するブロックダイヤグラムである。 図３６はワード線WLを選択するためのXデコーダ（XDEC）１４の論理回路図である。 図３７はYスイッチ回路（YSW）の論理回路図である。 図３８はビット線BLを選択するためのYデコーダ（YDEC）２２の論理回路図である。 図３９は書換え回路（BLSW）の論理回路図である。 図４０は電流切換回路を例示する回路図である。 図４１は電流が1種類の簡易な電流切換回路を例示する回路図である。 図４２は図４０の電流切換回路のI<0>～I<m>切換を温度センサによって切換る場合の構成を示すブロックダイヤグラムである。 図４３はセット/リセットパルス生成回路７６によって実現される動作シーケンスを示すタイミングチャートである。 図４４は図４０の電流切換回路のI<0>～I<m>切換による定電流源NMOSトランジスタXI0に流れる電流変更態様の第１の例を示す波形図である。 図４５は図４０の電流切換回路のI<0>～I<m>切換による定電流源NMOSトランジスタXI0に流れる電流変更態様の第２の例を示す波形図である。 図４６は図４０の電流切換回路のI<0>～I<m>切換による定電流源NMOSトランジスタXI0に流れる電流変更態様の第３の例を示す波形図である。 図４７は電圧Vreset、VBLを供給する電源回路の一例を示す回路図である。 図４８は相変化素子の結晶化最適温度にはプロセスばらつきなどに起因してばらつきがあることを示す波形図である。 図４９はワード線を徐冷パルスとした時のワード線電圧と相変化温度との関係を例示する波形図である。 図５０は温度センサの回路構成を例示する回路図である。 図５１は温度センサの動作原理を示す波形図である。 図５２はエンコーダの回路構成を例示する論理回路図である。 図５３は温度におけるVOUT、温度センサ出力、エンコーダ出力の関係を示した説明図である。 図５４は選択トランジスタを並列化したメモリセルを採用した相変化メモリを示すブロックダイヤグラムである。 図５５は図５４のワード線駆動回路を例示する論理回路図である。 図５６は図５４の相変化メモリの動作タイミングを例示するタイミングチャートである。 図５７は並列化した選択トランジスタを用いた時の結晶化温度の変化等を例示する波形図である。 図５８は単一の選択トランジスタを用いた時の結晶化温度の変化等を例示する波形図である。 図５９は信号量と閾値電圧との関係を例示する説明図である。 図６０はビット線BLの電位を判定するセンスアンプ（SA）の一例を示す回路図である。 図６１は電圧Vrtransgを生成する回路を例示する回路図である。 図６２は抵抗測定回路（抵抗値測定用センスアンプ）SA_bを例示する回路図である。 図６３は抵抗測定の動作波形を例示するタイミングチャートである。 図６４は抵抗測定回路SA_bの別の例を示す回路図である。 図６５は図６４の抵抗測定回路を用いた動作波形を例示するタイミングチャートである。 図６６は定電流回路で構成した遅延回路（DLY）を例示する回路図である。 図６７は図６６の遅延回路を複数個用いた構成を例示する回路図である。
符号の説明
　１　ＲＦＩＤモジュール
　２　ＲＦＩＤチップ（半導体装置）
　３　アンテナ
　４　送受信部
　５　整流部
　６　ロジック部
　７　相変化メモリ
　Ｖｄｄ　電源電圧
　ＰＣＲ　相変化素子
　ＣＴ　選択トランジスタ
　１１　メモリセル
　ＢＬ、ＢＬＳＡ　ビット線
　ＢＬ　ローカルビット線
　ＢＬＳＡ　グローバルビット線
　ＭＰＣ　プリチャージ素子
　ＷＬ　ワード線
　３１　アンプ
　ＳＡ　センスアンプ
　３０　読み出しデータラッチ
　ＭＤＣ　ディスチャージ素子
　ＢＬＳＷ　書き込み回路
　／ＲＡ　読み出し動作の指示信号
　ＹＳＷ　選択スイッチ素子
　ＰＣＰＧＥＮ　プリチャージパルスジェネレータ
　ＳＬＰＧＥＮ　センスラッチパルスジェネレータ
　　ＷＰＧＥＮ　ライトパルスジェネレータ
　ＤＬＹ　遅延回路
　Ｐ５，Ｎ５　遅延回路の定電流素子
　ＳＬＡＣＨ　ラッチタイミング信号
　８０　温度センサ
　ＳＬＣ２　遅延セレクタ
　ＭＴＲＡＮＳ　クランプ素子
　ＣＡＰ　容量素子
　ＳＡ＿ｂ　抵抗値測定回路
　ＰＡＤ　外部モニタ端子
１．実施の形態の概要
　先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
　〔１〕本発明に係る半導体装置（２）は、抵抗値の変化を利用して情報を記憶する相変化素子(ＰＣＲ)に選択トランジスタ(ＣＴ)が直列接続された複数のメモリセル(１１)と、前記メモリセルの電流経路の一端に接続されたビット線(ＢＬ)と、読み出し動作のためにビット線をプリチャージするプリチャージ素子(ＭＰＣ)と、前記選択トランジスタの選択端子に接続されたワード線(ＷＬ)と、前記ワード線で選択された前記メモリセルが接続する前記ビット線の電位変化を検出するアンプ(３１)と、前記アンプの出力を保持する読み出しデータラッチ（３０）と、前記データラッチによるラッチデータが確定したときビット線の残留電荷をディスチャージするディスチャージ素子(ＭＤＣ)と、書き込み動作において前記ワード線で選択された前記メモリセルに前記ビット線を介して書き込み電流を流す書換え回路(ＢＬＳＷ)と、外部から与えられる読み出し動作の指示信号（／ＲＡ）の変化に同期して前記ワード線選択タイミングと前記読み出しデータラッチのラッチタイミングを生成するタイミング生成回路（ＰＣＰＧＥＮ，ＳＬＰＧＥＮ）と、から成るメモリ（７）を有する。
　上記より、ワード線選択タイミングと読み出しデータラッチのラッチタイミングの双方のタイミングを読み出し動作の指示信号の変化に同期して生成するから、外部からのアクセス制御において、メモリセルの選択を基点とするデータラッチタイミングのズレを最小限にすることが容易である。また、読み出し動作において予めプリチャージされたビット線の電位変化を検出するアンプの出力を保持する読み出しデータラッチによるラッチデータが確定したときビット線の残留電荷をディスチャージ素子（MNPD、MDC）よりディスチャージするから、メモリセルからの放電量を最小限に抑えることができ、この点においてソフトライトの抑制に資することができる。
　〔２〕＜定電流遅延回路＞項１の半導体装置において、前記タイミング生成回路は、前記ワード線選択タイミングと前記読み出しデータラッチのラッチタイミングを生成するための直列接続された複数の遅延回路（ＤＬＹ）を有し、前記遅延回路は定電流素子（図６６のＰ５、Ｎ５）に流れる電流によって遅延時間が決まる。したがって、製造ばらつきによる影響、及び温度依存性を小さくすることが容易になり、ばらつきの少ないラッチタイミングを生成することができる。これにより、ラッチタイミングの安定動作に資することができる。
　〔３〕＜定電流遅延回路＞項１の半導体装置において、前記タイミング生成回路は、直列接続された複数の遅延回路(ＤＬＹ)を用いて前記読み出しデータラッチのラッチタイミングを制御するためのラッチタイミング信号（ＳＬＡＣＨ）を生成するパルスジェネレータ（ＳＬＰＧＥＮ）を備え、前記遅延回路は定電流素子（図６６、Ｐ５、Ｎ５）に流れる電流によって遅延時間が決まる。したがって、製造ばらつきによる影響、及び温度依存性を小さくすることが容易になり、ばらつきの少ないラッチタイミングを生成することができる。これにより、ラッチタイミングの安定動作に資することができる。
　〔４〕＜正特性相殺＞項３の半導体装置は温度センサ（図５０の８０）を更に備え、前記パルスジェネレータは、前記温度センサによる検出結果に基づいて前記遅延回路の正の温度特性を相殺するように、前記ラッチタイミング信号（ＳＬＡＣＨ）の生成に用いる遅延回路の直列段数を選択する遅延セレクタ(ＳＬＣ２)を有する。遅延回路の正の温度特性がラッチタイミング信号に与える影響を緩和させることができる。
　〔５〕＜負特性相殺＞項３の半導体装置は温度センサ（図５０の８０）を更に備え、前記パルスジェネレータは、前記温度センサによる検出結果に基づいて前記遅延回路の負の温度特性を相殺するように、前記ラッチタイミング信号（ＳＬＡＣＨ）の生成に用いる遅延回路の直列段数を選択する遅延セレクタ(CENC<0>,CENC<1>で制御されるＳＬＣ２)を有する。遅延回路の負の温度特性がラッチタイミング信号に与える影響を緩和させることができる。
　〔６〕＜ベリファイ読み出し＞項３の半導体装置において、前記パルスジェネレータは、ベリファイ読み出し動作が指示されたときは、読み出し動作が指示されたときに比べ、前記素子を高抵抗とするデータ書き込みに対するベリファイ読み出しにおいてラッチタイミングを遅くし、前記素子を低抵抗とするデータ書き込みに対するベリファイ読み出しにおいてラッチタイミングを早くするように、前記ラッチタイミング信号の生成に用いる遅延回路の直列段数を選択する遅延セレクタ(書き込みデータで制御されるS2<n>)を有する。書き込みに対するベリファイ読み出しの判定を通常の読み出しよりも厳しくすることができ、読み出しマージン、そしてデータリテンションマージンを拡大することができ、データ記憶の信頼性を向上させることができる。
　〔７〕項６の半導体装置は温度センサを更に備え、前記遅延セレクタは、前記温度センサによる検出結果に基づいて前記遅延回路の正の温度特性を相殺するように、前記ラッチタイミング信号の生成に用いる遅延回路の直列段数を選択する。遅延回路の正の温度特性がラッチタイミング信号に与える影響を緩和させることができる。
　〔８〕項６の半導体装置は温度センサを更に備え、前記遅延セレクタは、前記温度センサによる検出結果に基づいて前記遅延回路の負の温度特性を相殺するように、前記ラッチタイミング信号の生成に用いる遅延回路の直列段数を選択する。遅延回路の負の温度特性がラッチタイミング信号に与える影響を緩和させることができる。
　〔９〕＜ビット線クランプ＞項２の半導体装置において、前記プリチャージ素子と前記ビット線との間に、前記ビット線のプリチャージ電圧をプリチャージ素子の供給電圧よりも低い電圧にクランプするクランプ素子（MTRANS）を有する。読み出し動作においてメモリセルに流れる電流を小さくすることができるから、ソフトライトの防止に寄与することができる。
　〔１０〕＜低閾値電圧＞項９の半導体装置において、前記クランプ素子の閾値電圧は前記プリチャージ素子及びディスチャージ素子の閾値電圧よりも小さい電圧である。低閾値により、低電源電圧でも読み出し動作におけるメモリセル電流を損なうことなく安定な読み出し動作を可能とし、低電圧動作に寄与する。
　〔１１〕項１の半導体装置において、前記アンプはインバータアンプである。センス動作時に貫通電流を生ぜず、低消費電力に寄与する。
　〔１２〕＜ビット線容量＞項１の半導体装置は更に、前記アンプの入力ノードに結合された容量素子を（CAP）有し、前記容量素子は読み出し動作で選択されるビット線の寄生容量よりも大きな容量値を有する。ビット線電位の変化量に対するビット線からアンプの入力に至る経路の寄生容量ばらつきの影響を小さくすることができ、読み出し動作の安定化を計ることができる。
　〔１３〕＜抵抗値測定＞項１の半導体装置は更に、前記アンプの接続の入力ノードに接続された抵抗値測定回路（SA_ｂ）を有する。前記抵抗値測定回路は、計測モードにおいて前記ビット線に電流を供給する電流供給素子(Ｐ１，Ｐ１２)と、前記電流供給素子に流れる電流が鏡映されるカレントミラー素子（Ｐ２，Ｎ１２）と、カレントミラー素子に流れる電流を観測可能にする外部モニタ端子(ＰＡＤ)と、前記ビット線の電圧がリファレンス電圧に達したとき電流供給素子による電流供給動作を停止させる検出回路（ＣＭＰ４，ＡＭＰ１）と、を有する。外部から直接メモリセルに電流を印加することなく相変化素子の抵抗値を測定することができ、この点においてもメモリセルのソフトライト抑制に寄与する。
　〔１４〕本発明に係る半導体装置（２）は、抵抗値の変化を利用して情報を記憶する相変化素子(ＰＣＲ)に選択トランジスタ(ＣＴ)が直列接続された複数のメモリセル(１１)と、前記メモリセルの電流経路の一端に接続されたローカルビット線（ＢＬ）と、前記ローカルビット線を選択してグローバルビット線(ＢＬＳＡ)に接続する選択スイッチ素子(ＹＳＷ)と、前記グローバルビット線を読み出し動作のためにプリチャージするプリチャージ素子（ＭＰＣ）と、前記選択トランジスタの選択端子に接続されたワード線(ＷＬ)と、前記ワード線で選択された前記メモリセルが接続する前記ローカルビット線から前記グローバルビット線に与えられる電位変化を検出するアンプ(３１)と、前記アンプの出力を保持する読み出しデータラッチ(３０)と、前記データラッチによるラッチデータが確定したとき前記ローカルビット線及びグローバルビット線の残留電荷をディスチャージするディスチャージ素子(ＭＤＣ)と、外部から与えられる読み出し動作の指示信号の変化に同期して前記ワード線選択タイミングと前記読み出しデータラッチのラッチタイミングを生成するタイミング生成回路（ＳＬＰＧＥＮ，ＰＣＰＧＥＮ）と、書き込み動作において前記ワード線で選択された前記メモリセルの相変化素子の抵抗値を変更するために前記ビット線を介して書き込み電流を流す書換え回路(ＢＬＳＷ)と、から成るメモリを有する。
　〔１５〕項１４の半導体装置は更に前記メモリをアクセス制御するロジック部（６）を更に有する。メモリはロジック回路と同一電源で動作可能である。
　〔１６〕項１５の半導体装置は更に、アンテナ（３）を介して近接非接触通信を行って前記ロジック部に接続される送受信部（４）と、前記アンテナからの入力を整流して電源電圧を生成する整流部（５）とを有する。前記整流部で生成された電源電圧（Ｖｄｄ）が前記メモリ、ロジック部、及び送受信部の動作電源として供給される。半導体装置はＲＦＩＤチップとして構成される。低電圧及び低消費電力が要求されるＲＦＩＤチップにおいてメモリを安定動作させることができる。
　〔１７〕ＲＦＩＤタグモジュール（１）は項１６の半導体装置と、これに接続されたアンテナとを有して構成される。
　２．実施の形態の詳細
　実施の形態について更に詳述する。以下、本発明を実施するための形態を図面に基づいて詳細に説明する。なお、発明を実施するための形態を説明するための全図において、同一の機能を有する要素には同一の符号を付して、その繰り返しの説明を省略する。
　《ＲＦＩＤタグモジュール》
　図１には本発明に係る半導体装置の一例としてＲＦＩＤ（Radio Frequency Identification）タグモジュールが例示される。同図に示されるＲＦＩＤタグモジュール（ＲＦＩＤＭＤＬ）１は、ＲＦＩＤチップ（ＲＦＩＤＣＩＰ）２とアンテナ(ＡＮＴＮ)３から成り、近接非接触通信（ＮＦＣ：Near Field Communication）によってコードや識別データを読み出したり、書き込んだりすることが可能な無線タグとして構成され、例えば、流通管理やトレーサビリティ等、多種多様な用途に適用される。ＲＦＩＤチップ２は、送受信部４、整流回路５、制御ロジック６及び相変化メモリ（PRAM:Phase change RAM）７より構成されている。整流回路５は、アンテナ３で受信した交流信号を整流しレギュレータにて低電圧化することで電源電圧Ｖｄｄを生成する。アンテナ３に接続された送受信部４は所定周波数帯で電波の送受信を行うと共に、アンテナ３の受信信号からクロック信号を生成する。制御ロジック６は生成された前記クロック信号に同期して、受信したコマンドに応じた動作の制御を行う。すなわち、送受信部４の動作制御を行うと共に相変化メモリ７のアクセス制御を行う。相変化メモリ７は、ＩＤデータやその他のデータを書換え可能に保有する。
　ＲＦＩＤチップ２は受信電波に基づいて動作電源電圧を生成するから、電力供給能力が限られ、低消費電力および低電圧動作可能であることが要求される。この点で、不揮発性メモリとして、低電圧動作可能であって電力消費の少ない相変化メモリ７を採用する。相変化メモリは記憶情報に応じて抵抗値に差ができる相変化材料の状態変化を利用して情報を記憶し、その情報による抵抗差を検出して情報を弁別するものである。ＥＥＰＲＯＭ若しくはフラッシュメモリのように高電圧若しくは高電界を用いて自由電子を移動させたりする記憶形式を有するメモリでは昇圧回路が必要となり面積及び消費電流が増大することになる。この相変化メモリ７は、制御ロジック回路６と共用の単一電源で動作が可能な為、大きなチップ占有面積を必要とする昇圧回路が不要であり、大幅な面積低減、そして消費電力を低く抑えることができ（昇圧回路の消費電力分と制御ロジックと同一電源化による低電力化分）、コスト低減と性能向上という効果を奏する。
　《相変化メモリ》
　図１には相変化メモリ７の概略的な構成が示される。メモリアレイ１０はワード線ＷＬ０～ＷＬｎ、とビット線ＢＬ０～ＢＬｋと、ワード線とビット線の各交点に配置された複数個のメモリセル１１（Ｍ００～Ｍｎｋ）から構成される。メモリセル１１は、選択トランジスタＣＴと相変化材料を用いた相変化素子としての記憶素子ＰＣＲから構成される。メモリセル１１は、ビット線から接地電圧Ｖｓｓの給電線の方向に、選択トランジスタＣＴと記憶素子ＰＣＲが直列接続されて構成される。選択トランジスタＣＴと記憶素子ＰＣＲの接続順序は逆になってもかまわない。記憶素子ＰＣＲは、例えば、少なくともアンチモン（Sb）とテルル（Te）を含むＧｅ－Ｓｂ－Ｔｅ系、Ａｇ－Ｉｎ－Ｓｂ－Ｔｅ系などの相変化材料（または、カルコゲナイド材料）を記録層の材料として用いている。
　メモリセル１１の平面的構造が図２に例示され、図３には図２のＡ－Ａ矢視断面が例示される。同図においてはソースを共有して隣接する一対のメモリセル１１が例示される。破線で囲まれた単位セル領域が1個のメモリセル１１を構成する。選択トランジスタＣＴは拡散層のソース・ドレインとゲートによって構成され、記憶素子ＰＣＲはドレインに下部コンタクトを介して接続される界面膜、相変化膜、及びビット線に接続する上部電極によって構成される。
　相変化材料を用いた記憶素子の特性は、例えば、図４に示すように、この記憶素子に記憶情報‘０’を書き込む場合は、記憶素子を相変化材料の融点Ｔａ以上に熱してから急冷するようなリセットパルスを印加する。リセットパルスを短くして与える全エネルギーを小さくし、冷却時間ｔ１を短く設定することにより、相変化材料は高抵抗の非晶質状態（リセット状態）となる。同図に示すように、逆に、記憶情報‘１’を書き込む場合は、記憶素子を融点よりも低く、ガラス転移点と同じかそれよりも高い結晶化温度Ｔｘより高い温度領域に保つようなセットパルスを印加する。このようなセットパルスを印加することにより、相変化材料は低抵抗の多結晶状態（セット状態）となる。結晶化に要する時間ｔ２は、相変化材料の組成によって異なるが、例えば１ｕｓである。同図に示した素子の温度は、記憶素子自身が発するジュール熱、および周囲への熱拡散に依存する。ここでは、非晶質状態を記憶情報‘０’、結晶状態を記憶情報‘１’に対応させたが、もちろん、非晶質状態を記憶情報‘１’、結晶状態を記憶情報‘０’に対応させてもよい。
　相変化メモリの説明を続ける。図１において、相変化メモリ７は制御ロジック６との間で、アドレス線ＡＤＲＬ、データ線ＤＡＴＬ及び制御信号線ＣＮＴＬが接続される。制御信号線ＣＮＴＬには、読み出し許可信号／ＲＥ、書換え許可信号／ＷＥ、リセット信号／ＲＥＳ等が電圧される。アドレス線ＡＤＲＬにはアドレス情報が供給される。データ信号線ＤＡＴＬにはデータ情報が伝達される。アドレス線ＡＤＲＬに供給されるアドレス情報はアドレスバッファ(ＡＤＢ)１３に保持される。このアドレス情報のうちのＸアドレス情報はワード線デコーダ(ＸＤＥＣ)１４とワード線駆動回路(ＷＬＤ)１５を介してワード線ＷＬ０，…，ＷＬｎを選択的に駆動する。メモリセルのローカルビット線としてのビット線ＢＬ０～ＢＬｋは、センスアンプ(ＳＡ)１６に接続しており、センスアンプ１６はビット線の情報を増幅し、例えばメモリセル１１に保持されている情報が２値の場合は、メモリセルに保持されている情報が‘０’か‘１’かを判定する。センスアンプ１６の出力は、YゲートであるYスイッチ回路（YSW）１８を介して、データバッファ(ＤＴＢ)１９に供給される。データバッファ１９は、読み出し結果を保持して、データ線ＤＡＴＬに読み出しデータを出力し、また、データ線ＤＴＬから書き込み情報を受取って保持する。データバッファ１９が保持する書き込み情報はＹゲート１８で選択されるビット線のメモリセルに書き込まれ、書き込みのための書き込み電流の供給は書換え回路（ＢＬＳＷ）２１が行う。アドレスバッファ１３に保持されたアドレス情報のうちＹアドレス情報はＹゲートデコーダ(ＹＤＥＣ)２２でデコードされ、そのデコード信号によってＹゲート１８によるビット線選択動作が制御される。図１ではセンスアンプ１６とデータバッファ１９の間にＹゲートを配置しているが、ビット線とセンスアンプとの間に置いてもよい。記憶情報の書換えは書換え回路２１によりビット線を制御して行うが、ワード線の制御も必要な場合にはワードドライバ側にも書換え制御回路を配置する。制御信号線ＣＮＴＬに接続されるメモリ制御回路（ＭＣＯＮＴ）２３は、相変化メモリ７の全体的な制御を行う。
　《相変化メモリの読み出し制御系》
　図５には相変化メモリ７の更に詳細な構成が全体的に例示される。ここではメモリ制御回路２３等の制御機能の具体例を一つのＩ／Ｏ＿０に関して詳細に示してある。先ずデータ読み出し制御系の構成について概説する。図６には相変化メモリ７の読み出し時における主な信号の波形が例示される。
　読み出し開始するには、図５のリードイネーブル信号/REをローレベル（Low）にアサートする。これにより読み出し用電源コントロール信号rtransenbがLowになり、図示しない読み出し用電源（Vrtans）の立ち上げ（発生又は供給）が開始される。読み出し用電源が立ち上がってから、リードアクティブ信号/RAがローレベルにアサートされる。これにより読み出し系の内部回路の動作が開始される。尚、読み出し用電源の立ち上げに要するセットアップ（set up）時間が不要な場合、リードアクティブ信号/RA は不要で、リードイネーブル信号/REがローレベルにアサートされることにより読み出し用電源の発生と内部回路の動作を開始してもよい。このように読み出し動作に必要な期間だけ、読み出し用電源を発生する事により、読み出し期間以外の読み出し用電源の消費電力を削減する。
　リードアクティブ信号/RAがローレベルにアサートされることにより、Ｙスイッチ回路１８の後段に配置された書換え回路BLSW<0>のグローバルビット線としてのビット線BLSA<0>をプルダウンしているｎチャンネル型ＭＯＳトランジスタMNPDとMDCがオフされ、ビット線をプリチャージするためのパルスpcrdが生成される。パルスpcrdを発生する回路(PCPGEN)は図７にも示され、信号RA1とその遅延信号RA2の論理和（OR論理）によりパルスpcrdが生成される。遅延回路DLYは例えば図６６の定電流回路で構成される。パルス幅は、セレクタSLC1により可変できる。図７では、レジスタREGの出力regout0<11:10>により幅を変えられるようにされるが、幅を可変に実現する構成はこれに限定されない。また、可変機能をもたなくてもよい。パルスpcrdは、ビット線BLSA<0>後段のセンス入力ビット線sainにドレインが接続されたｐチャンネル型MOSトランジスタMPCのゲートに接続され、先に生成されたパルスpcrdでビット線は、電源電圧Vddに充電される。尚、信号rtansgをゲートに受けるｎチャンネル型ＭＯＳトランジスタは/REローレベルにより立ち上がる読み出し用電源Vrtransgによりオン状態に制御される。
　図７のプリチャージ生成回路（PCPGEN）から出力される遅延信号出力RA2は、図９にも示される回路（SLPGEN）に入力されてワード線選択パルスREADWとセンスラッチクロック（ラッチタイミング信号）SLACHの生成に用いられる。図７のPCPGENと図９のSLPGENはワード線選択タイミングと読み出しデータラッチのラッチタイミングを生成するタイミング生成回路を構成する。信号RA2とその遅延信号RA3の論理積（AND論理）によりワード線線選択パルスREADWが生成される。遅延回路DLYは図６６の定電流回路で構成される。パルス幅は、セレクタSLC2により可変可能にされる。図９では、レジスタREGの出力regout0<9:8>、及び温度センサからの出力CENC<1:0>により幅を変えられるようになっておる。温度センサからの出力に応じて、センスラッチ回路（Sense Latch）３０のラッチタイミングを温度に対応し変更することが可能となる。信号RA2がローレベルからハイレベルにされることよりアドレス入力のデコード信号に基づいてワードドライバ１５がワード線WL<i>を選択レベルであるハイレベルに駆動する。また、遅延信号RA3がセンスラッチ回路（Sense Latch）３０のクロック信号SLACHとなり、RA3のハイレベルからローレベルへにの切換えにより、センスアンプインバータ（SAINV）３１の出力がセンスラッチ回路３０にラッチされる。その後、ワード線WL<i>が非選択になる。ワード線非選択タイミングの後に、ビット線BLSA<0>をプルダウンしているMOSトランジスタMNPDとMDCをオンし、ビット線の残留電荷をディスチャージする。Yスイッチ回路１８の選択状態はビット線の残留電荷に対するディスチャージを完了可能なタイミングまで維持される。
　上記読み出し系によれば以下の作用効果がある。
　（１）読み出し用電源を読み出し状態のみ立ち上げ、メモリセルのセンスを、プリチャージしたビット線の電位降下量で判断することにより、定常電流を流さずに読み出しデータをセンスすることができ、低消費電流動作を実現することができる（図５、図６、図６０）。
　（２）パルス発生回路に使用する遅延回路DLYに、図６６の定電流回路を使用することにより製造ばらつきの影響及び温度依存を小さくすることが容易になり、一定のパルス幅のタイミング信号を生成できる（図６６）。これにより、ラッチタイミング等の安定動作に資することができる。一つの基準信号RA1よりプリチャージ→ワード線選択→センスラッチ→ワード線非選択→ビット線の残留電荷ディスチャージ、の動作を直列的に行う為、各動作間のタイミングずれが生じない（図５、図６）。ワード線選択パルスREADWとセンスラッチクロック信号SLACHを共通の信号RA2に基づいて生成するから、メモリセル選択を基点としたメモリセルデータラッチタイミングのずれが生じない（図５、図６、図９）。
　（３）メモリセルのデータをラッチした後、ワード線を非選択とし、メモリセルを経由しないビット線BLSA<0>側からビット線の残留電荷を放電することにより、メモリセルからの放電を最小限に抑えられ、メモリセルに対するソフトライトの抑制に資することができる（図５、図６）。
　《センスアンプ周りの構成》
　前述のように、リードイネーブル信号/REがローレベルにされると、読み出し用電源が動作され(読み出し用電源のイネーブル信号rtransenbがローレベル)、入力されたアドレス信号に従ってメモリセルへのアクセスが開始される。メモリセルへのアクセスは、アドレスにより選択されたビット線BLがプリチャージされ(pcrd=ローレベル)、その後、ワード線WLをハイレベルに立ち上げることにより行われる。ワード線WLが立ち上がると、メモリセルは、その記憶素子PCRの抵抗値に従った電流を流し、ビット線BLのプリチャージ電位を降下させる。アクセスされたメモリセル情報の読み出しは、ビット線BL電位の降下速度がメモリセル電流の大小により違うことを利用し、行われる。すなわち、ビット線BLの電位は、ある一定の時間後に、メモリセルの閾値電圧（Vthレベル）が高ければ、高く、メモリセルのVthレベルが低ければ、低い状態にある。この状態を、センスアンプ回路SAにより判定し、判定結果を出力することで情報の読み出しが行われる。ビット線BLの電位を判定するタイミングは、制御部内で生成されるセンスラッチ信号SLACHにより決められる。センスラッチ信号SLACHは図９の回路図により任意のタイミングで発生させることが可能であり、その詳細は図18乃至図20に基づいて後述するが、書き込みベリファイ時にはこのタイミングを変えてベリファイ読み出しを行うことにより、メモリセルのVthレベルを任意に決めることができる。
　図３５には読み出しデータ系の詳細が例示される。ワード線WLを選択するためのXデコーダ（XDEC）１４、ワード線駆動回路WLD（図３６参照）、ビット線BLを選択するためのYデコーダ（YDEC）２２（図３８参照）、Yスイッチ回路（YSW）１８（図３７参照）、及びビット線BLの電位を判定するセンスアンプ（SA）１６（図６０参照）、及び書換え回路（BLSW）２１（図３９参照）が示される。
　図３７に例示されるようにYスイッチ回路YSWのｎチャンネル型ＭＯＳトランジスタYSWNには、低電源電圧においても、読み出しメモリセル電流を損なうことなく読み出し動作を行うことができるように、低閾値MOSトランジスタが採用されている。読み出し時のビット線電圧は、後述するように、～0.3V程度であるため、ビット線の電位は、ＭＯＳトランジスタYSWNを介してセンスアンプＳＡに伝わる。低電源電圧動作時では、ＭＯＳトランジスタYSWNのゲートに与えられる電圧が低くなると、読み出しメモリセル電流を通すのに必要な能力が得られない。例えば図５９に例示されるように閾値を低くすれば、同じゲート電圧で、必要な電流供給能力を得ることができるが、低すぎると、リーク電流が問題となり、これを対策する必要がある。相変化メモリ７はスタンバイ動作時にビット線電位を0Vとするため、低閾値MOSトランジスタによるリークパスは発生せず、書き込み・読み出し動作時にリーク電流量が動作仕様の許容範囲内となる範囲でＭＯＳトランジスタＹＳＷＮに低閾値電圧を設定してある。NMOSトランジスタYSWNが読み出し電流を通すのに必要な電流供給能力を得るために、当該MOSトランジスタYSWNのゲート電圧を昇圧する方法もあるが、そのようにすると昇圧するための電源回路を設けることになり、モジュール面積の増大につながるため、ここでは、ゲートを昇圧する手段を採用せず、以下に説明する構成をセンスアンプ（ＳＡ）１６に採用する。
　センスアンプ１６の詳細を示す図６０において、センスアンプ１６は、通常の読み出し動作で使用されるセンスアンプSA_aと相変化素子抵抗の抵抗値測定用センスアンプSA_bとからなる。センスアンプSA_aは、ビット線BLSAをプリチャージするｐチャンネル型MOSトランジスタMPC、ディスチャージするｎチャンネル型MOSトランジスタMDC、容量素子CAP、グローバルビット線BLSAのプリチャージレベルを所望の電圧Vrpcにクランプするためのｎチャンネル型MOSトランジスタMTRANS、センスインバータ３１とセンスインバータ出力を受けるラッチ回路（SALT）３０からなる。SA_ｂの構成は後で説明される。
　MOSトランジスタMTRANSによりグローバルビット線BLSAのプリチャージレベルを所望の電圧Vrpc(例えば0.3V)にクランプする目的は、同一メモリセルへの連続アクセスによるソフトライトを防止するためである。MOSトランジスタMTRANSのゲートには、MOSトランジスタMPCによりプリチャージされた電圧を所望のビット線プリチャージ電圧Vrpcにクランプする電圧Vrtransgが与えられる。電圧Vrtransgには、プリチャージ電圧Vrpcが素子ばらつき、温度ばらつきによらず一定値となる値が望まれる。電圧Vrtransgは例えば図６１に示される回路で生成する。図６１において比較器に入力される電圧Vrpc_refは目的とするプリチャージ電圧に対応される基準電圧である。ｎチャンネル型MOSトランジスタM203がｎチャンネル型MOSトランジスタMTRANSとカレントミラー回路を構成する。また、MOSトランジスタMTRANSには、YSWのMOSトランジスタYSWNと同様の理由で、低閾値MOSトランジスタを使用している。図６１より明らかなように、読み出し系の電圧が立ち上がれば電圧Vrtansgが発生され、グローバルビット線BLSAはsainに接続する。
　容量素子CAPは、読み出し電流によるビット線電位の変化量に対するビット線BLからセンスアンプ入力sainに至る寄生容量ばらつきの影響を少なくするために積極的に付加した容量素子である。ビット線BL及びBLSA、センスアンプ入力部sainの寄生容量を、それぞれ、Cbl、Csain、積極的に付加する容量をCｐとする。センスアンプ入力部のプリチャージ電圧は電源電圧Vddである。このとき、ビット線からセンスアンプ入力部に貯まっている電荷は、(Cbl・Vrpc)+(Csain・Vdd)+(Cp・Vdd)となる。(Cp・Vdd)が(Cbl・Vrpc)+(Csain・Vdd)のばらつきよりも十分に大きければ、ビット線からセンスアンプ入力部に貯まっている電荷は一定の値とみなすことができ、従って、ビット線電位の変化量も一定となる。ここでは、Cbl、Csainのばらつきを±50%と考え、レイアウト面積への影響も考慮し、(Cp・Vdd)が(Cbl・Vrpc) +(Csain・Vdd)の4倍となるように設計を行った。また、センスインバータ３１によりセンス動作中貫通電流を流さないようにした点においても、低消費電力動作が実現されている。
　上記センスアンプ周りの構成によれば以下の作用効果を得る。
　（１）MOSトランジスタMTRANSを用いて、読み出し時のビット線プリチャージ電圧を電源電圧Vddよりも低い電圧、例えば0.3Vにすることにより、ソフトライトを防止することができる。
　（２）センスアンプ１６におけるアンプ３１の入力部に積極的に容量素子CAPをつけることにより、ビット線電位の変化量に対するビット線からセンスアンプ入力の寄生容量ばらつきの影響を小さくすることができる。
　（３）メモリセル電流が流れるパス(ローカルビット線BL、グローバルビット線BLSA)に低閾値電圧のMOSトランジスタを用いることにより、低電源電圧状態でも、読み出しメモリセル電流を損なうことなく読み出し動作を行うことができる。
　（４）センスアンプ(SA)１６におけるアンプとしてインバータアンプ３１を用いることで、センス動作中に貫通電流を流さないため、低消費電流動作を実現することができる。
　《温度センサ》
　図５０には温度センサの回路構成例が示される。温度センサの動作温度をTとすると、同図に示される温度センサは、T＜T1、T1≦T＜T2、T2≦T＜T3、T≧T3の4つの温度領域を検出する。なお、温度の低い順に並べると、T1、T2、T3である。温度センサは、ｐチャンネル型スイッチMOSトランジスタSWM、ｐチャンネル型定電流源MOSトランジスタIM、バイポーラトランジスタBIP、3つの比較器CMP1～CMP3で構成されている。スイッチMOSトランジスタSWM、定電流源MOSトランジスタIM、バイポーラトランジスタBIPは直列に接続され、定電流源MOSトランジスタIMとバイポーラトランジスタBIPの接続配線VOUTは、比較器CMP1、比較器CMP2、比較器CMP3の一方の入力端子に接続されている。比較器CMP1、比較器CMP2、比較器CMP3の他方の入力端子には、比較基準とされる比較電位V1、比較電位V2、比較電位V3が各々接続されている。
　動作原理を図５１を用いて説明する。横軸がVOUTの電圧、縦軸が電流Iであり、定電流源MOSトランジスタIMのドレイン・ソース間電流Ids、バイポーラトランジスタBIPのコレクタ・エミッタ間電流Iceをプロットしている。バイポーラトランジスタBIPのコレクタ・エミッタ間電流Iceについては、温度がT1、T2、T3時のものをプロットしている。定電流源MOSトランジスタIMのドレイン・ソース間電流Idsは定電流源のため、温度に依らず一定であり、バイポーラトランジスタBIPのコレクタ・エミッタ間電流Iceは、VOUTを同じ電圧とすると、高温(T3)ほど電流が流れる。図５０のように定電流源MOSトランジスタIMとバイポーラトランジスタBIPを直列接続した場合、T＜T1、T1≦T＜T2、T2≦T＜T3、T≧T3におけるVOUTは、図５１より、
・T＜T1　　　VOUT＞V1
・T1≦T＜T2　V1≧VOUT＞V2
・T2≦T＜T3　V2≧VOUT＞V3
・T≧T3　　　VOUT≦V3
になる。比較器CMP1、比較器CMP2、比較器CMP3の出力を、VOUT≦比較電位時にHとすると、 T＜T1、T1≦T＜T2、T2≦T＜T3、T≧T3における温度センサの出力CO1、CO2、CO3は、
・T＜T1　　　CO3,CO2,CO1=L,L,L
・T1≦T＜T2　CO3,CO2,CO1=L,L,H
・T2≦T＜T3　CO3,CO2,CO1=L,H,H
・T≧T3　　　CO3,CO2,CO1=H,H,H
のようになる。
　図５２はエンコーダの回路構成例であり、温度センサの出力を2ビットにエンコードする。T＜T1、T1≦T＜T2、T2≦T＜T3、T≧T3におけるエンコーダの出力は、
・T＜T1　　　CENC<1>,CENC<0>=L,L
・T1≦T＜T2　CENC<1>,CENC<0>=L,H
・T2≦T＜T3　CENC<1>,CENC<0>=H,L
・T≧T3　　　CENC<1>,CENC<0>=H,H
となる。
　前述した、温度におけるVOUT、温度センサ出力、エンコーダ出力をまとめたものを図５３に示す。温度センサと他の回路を接続する際、温度センサと他の回路を直接接続してもいいし、温度センサと他の回路の間にエンコーダを挿入してもいい。図５０のバイポーラトランジスタBIPは、ダイオードでもいい。また、温度領域を4つに分割しているが、これに限定されるものではない。エンコーダの出力CENC<0>、CENC<1>の使用例については後述する。
　《抵抗値測定》
　相変化メモリ7は書換え後の相変化素子PCRの抵抗値を測定可能にする抵抗測定回路を有する。抵抗値の測定は外部から直接相変化素子PCRに電圧・電流を印加して行うことも可能であるが、外部端子へ接続するための回路追加による面積増大、抵抗値測定時のディスターブ対策等多数の問題があり、ここではディスターブが起こらない抵抗測定回路を内蔵する。
　図６２には抵抗測定回路（抵抗値測定用センスアンプ）SA_bが例示される。メモリセル１１の選択MOSトランジスタCTのゲートはワード線WLに接続され、そのソースが接地電圧Vssに接続され、ドレインが相変化素子PCRを介してビット線BLに接続される。ビット線BLのノードN0には信号Vrtransgがゲートに接続するMOSトランジスタのドレインと、信号Vgpがゲートに接続するｐチャンネルから電流源MOSトランジスタP1のドレインが接続されている。ノードN0は比較器CMP4の一方の入力端子に接続され、比較器CMP4の他方の入力端子は基準電位Vrefに接続される。比較器CMP4の出力CoutはフリップフロップFFに入力し、フリップフロップFFの出力がoutである。outと信号regout0<7>のNAND信号がpチャンネル型MOSトランジスタP0のゲートに接続している。MOSトランジスタP0はP1に対するスイッチになる。Vgpは電源回路４０で生成され、その電圧値はレジスタ出力信号regout0<6:1>で制御される。モニタ回路４１にあるpチャンネル型MOSトランジスタP2はゲートがVgp、ソースがVdd、ドレインはテスタ測定用のパッドPADに接続している。P1とP2は同サイズでカレントミラーになっており、P2に流れる電流はPADからモニタすることができる。
　図６３には抵抗測定の動作波形が示される。抵抗測定時はregout0<7>、out、WLをハイレベル、Vrtransgをローレベルにした状態で、MOSトランジスタP0,P1からビット線BLに電流を流す。MOSトランジスタP1の電流値はregout0<6:1>で制御され、基準電圧Vrefは相変化素子の書換えが起こらない程度の電圧値に設定される。MOSトランジスタP1から電流を流し込むとビット線BLの電位が上昇する。ビット線BLの電位が基準電圧Vrefより大きくなると、比較器CMP4が動作し、信号Coutがハイレベルからローレベルに変化して、フリップフロップFFに取り込まれ、outに反映される。ビット線BLの電位は基準電圧Vrefと同じであり、MOSトランジスタP1に流れる電流が明らかであれば、計算により相変化素子PCRの抵抗値を求めることができる。MOSトランジスタP1とP2はカレントミラーであるため、MOSトランジスタP2の電流をパッドPADから外部でモニタすることにより、MOSトランジスタP1に流れる電流（ビット線BLに流れる電流）を知ることができる。このときの相変化素子PCRの抵抗値は“相変化素子の抵抗値＝Vrefの電圧値÷P1の電流”によって求めることができる。
　ビット線BLの電位が基準電圧Vrefより大きくなると、出力outがローレベルとなるのでトランジスタP0のゲートがハイレベルとなり、トランジスタP0がオフするためトランジスタP1からビット線BLに流れ込む電流が止まる。比較器CMP4の出力からMOSトランジスタP0にフィードバックをかけることで、ビット線BLの電圧が基準電圧Vrefを越えた時点でMOSトランジスタP1からの電流供給が停止されるため、メモリセルに対するディスターブ、即ちソフトライトは発生しない。その後にregout0<6:1>の連続的な変化が停止されず電源回路４０が動作を継続しても、フリップフロップFFがリセットされない限り出力outはローレベルを維持するから、トランジスタP1からの電流を停止し続けることができる。
　上記抵抗測定回路SA_bは次のような機能の実現に寄与する。例えば書換えシーケンス中にメモリセルの抵抗値を判定し、抵抗値に応じて再度書換えを行うベリファイ機能の実現である。あるいはメモリセルの書換え後に任意の時間が経過した時点での抵抗値を判定し、抵抗値に応じて再度書換えを行うリフレッシュ機能である。他にも配線の寄生抵抗の測定などにも用いることができる。
　図６３において、regout0<6:1>をローレベルとし、Vgpをハイレベルとし、MOSトランジスタP1をオフ状態にする。MOSトランジスタP2の電流をモニタする場合は、パッドPADに基準電圧Vrefと等しい電圧を与えておく。次に出力out、ワード線WL、regout0<7>のそれぞれをハイレベル、電圧Vrtransgをローレベルとする。レジスタ値regout0<6:1>をインクリメントしていくと、Vgpの電圧値は低下し、トランジスタP1から流れ込む電流が増加し、ビット線BLの電位は上昇する。ビット線BLを低電圧から徐々に高電圧へシフトさせることで、メモリセルへのディスターブを防止する。ビット線BLの電位が基準電圧Vrefに到達すると比較出力Coutとoutがローレベルになる。これによりトランジスタP0がオフし、ビット線BLへの電流印加が停止するため、ビット線BL電位は低下する。比較出力Coutは再度ハイレベルとなるが、フリップフロップFFがoutをローレベルにし続けるため、ビット線BLの電位は接地電圧Vssまで低下する。最後にレジスタ値regout0<7:1>、ワード線WLをローレベルにする。図６３ではregout0<6:1>=<010010>でoutがローレベルになっており、モニタ回路４１を利用して、このコードに対応するトランジスタP1の電流値が分かれば、前述の式を用いて抵抗値を算出することができる。
　図６４には抵抗測定回路SA_bの別の例が示される。増幅器AMP1の一方の入力がビット線BLの電位を受け、他方の入力端子には基準電圧Vrefが印加される。増幅器AMP1の出力Coutをゲートに受けるｐチャンネル型電流源MOSトランジスタP12のドレインがビット線BLに接続される。増幅器AMP1の出力Coutには、信号regout0<7>がゲートに接続するｐチャンネル型の出力Cout固定用のMOSトランジスタP14のドレインと、P12と同サイズのpチャンネル型MOSトランジスタP13のゲートが接続している。MOSトランジスタP12とP13はソースが電源電圧Vddに接続され、ゲートが共通のカレントミラーを構成する。MOSトランジスタP13のドレインはDoutに接続している。Doutには信号Vgnをゲートに受けるnチャンネル型MOSトランジスタN11のドレイン、信号regout0<7>nをゲートに受けるDout固定用のnチャンネル型MOSトランジスタN13のドレイン、及びインバータINV1の入力端子が接続される。インバータINV1の出力はoutである。Vgnは電源回路４２で生成され、その電圧値Vgnは信号regout0<6:1>で制御される。N12はN11と同サイズでゲートにVgnが印加され、ソースがVssに接続され、ドレインがテスタ測定用のパッドPADに接続されたｎチャンネル型ＭＯＳトランジスタである。ＭＯＳトランジスタN１１とN１２はカレントミラーであり、パッドPADからＭＯＳトランジスタN１２に流れる電流、即ちＮ１１に流れる電流を、換言すればＰ１２に流れる電流をモニタすることができる。
　抵抗測定時はregout0<7>、ワード線WLをハイレベル、電圧Vrtransgをローレベルにした状態で、トランジスタP１２からビット線BLに電流を流す。電流値はビット線BLの電圧が基準電圧Vrefと等しくなるように増幅器ＡＭＰ１で調節される。相変化素子１１の抵抗が高い状態では電流はほとんど流れす、抵抗が低い場合は電流が多くなる。測定中のビット線BL電圧は常に基準電圧Vrefと等しくなり、相変化素子１１に流れる電流は常に一定である。基準電圧Vrefは相変化素子１１の書換えが起こらない程度の電圧値に設定されている。Doutの電位はトランジスタP１３とトランジスタN１１の抵抗比により決まる。トランジスタP１３の抵抗値がトランジスタN１１より小さい場合、Doutはハイレベルとなり、逆の場合はローレベルとなる。トランジスタP12とP13は同じ電流値であり、トランジスタP１３の電流は全てトランジスタN１１に流れる。
　regout0<6:1>を変えて電圧Vgnを高くしていくと、Doutの電圧が低下し、outがローレベルからハイレベルに変化する。このときのトランジスタN１１の電流はトランジスタN１２の電流をモニタすることで知ることができ、トランジスタN１１の電流はトランジスタP１３と等しく、トランジスタP１３とトランジスタP１２の電流も等しいため、相変化素子１１に流れる電流がわかる。ビット線BLの電位は基準電圧Vrefであり、前述の計算式を用いて抵抗値を求めることができる。ビット線BLの電圧は基準電圧Vrefになるため、メモリセルへのディスターブは起こらない。
　図６５には図６４の抵抗測定回路を用いた動作波形が例示される。まず、regout0<6:1>をローレベルとして、電圧Vgnをローレベルにする。電流測定時にはパッドPADに基準電圧Vrefを印加して電流値を測定する。次にワード線WL、レジスタ値regout0<7>をハイレベル、電圧Vrtransgをローレベルとすると、ビット線BLに電流が流れ込み、ビット線BLの電圧値は基準電圧Vrefと同じになる。次にレジスタ値regout0<6:1>をインクリメントしていくと電圧Vgnの電圧値が上昇し、トランジスタN１１の抵抗値が下がり、Doutの電位が低下する。電圧Vgnがある電圧になるとoutがハイレベルに反転する。図６５ではregout0<6:1>=<010010>でoutがローレベルになっており、モニタ回路４３を利用して、このコードに対応するトランジスタN１２の電流値が分かれば、前述の式を用いて抵抗値が算出できる。
　《遅延回路》
　メモリセルの読み出しや書き込みのタイミング生成、例えばビット線BLのプリチャージ時間、センスアンプの動作タイミングの調整などで遅延回路が用いられる。遅延回路はインバータ等のゲート、容量への充放電等を利用したものが一般的であり、遅延時間を決めるのは充放電電流値である。インバータを構成するMOSは製造ばらつき、温度変化などにより電流値が変動するため、遅延時間も変動する。そこで相変化メモリ7では、インバータを定電流値で動作させることで、容量への充放電電流値のばらつきを抑え、遅延時間のばらつきを小さくする遅延回路を採用する。
　図６６には遅延回路の一例が示される。入力端子をin、出力端子をoutとするCMOSインバータ形態によって構成される。入力端子inがゲートに接続するpチャンネル型MOSトランジスタＰ６はソースがVdd、ドレインがpチャンネル型定電流MOSトランジスタP5のソースに接続している。P5のゲートはVgpに接続し、ドレインが出力端子outに接続する。入力端子inがゲートに接続するnチャンネル型MOSトランジスタＮ６はソースがVss、ドレインがｎチャンネル型定電流MOSトランジスタN5のソースに接続している。ＭＯＳトランジスタN5のゲートはVgnに接続し、ドレインは出力端子outに接続している。Vgp、Vgnは任意の電圧値で、製造ばらつき、温度変化による電流値のばらつきを補償し、P5とN5の電流が等しくなるように設定する。出力端子outの容量への充放電電流値は製造ばらつき、温度変化によらず一定になるため、入力端子inに対する出力端子outの遅延時間が等しくなる。本構成ではVgp、Vgnを調整することにより、遅延時間を調整することができる。例えば通常の読み出し動作に対して、テストモード時に遅延時間を変えて、動作マージンの確認などに用いることができる。
　図６７には図６６の遅延回路ＤＬＹを複数個用いた回路構成が例示される。特開2004-164700号記載の電流トリミングを用いた例である。P7はpチャンネル型MOSトランジスタ、N6はnチャンネル型MOSトランジスタ、Vrefは基準電位、VgnはN7のゲート電位、Vgpは増幅器ＡＭＰ２の出力である。N７はVgnにより制御される定電流源である。増幅器ＡＭＰ２はノードＡ（nodeＡ）が基準電圧Vrefと同じ電位になるようにＰ７を制御する。N７が定電流源であるため、ノードＡを介して接続するP７には定電流が流れる。Vgnは製造ばらつき、温度変化による電流値のばらつきを補償しているため、P７、N７とゲートを共通に接続している図６６の遅延回路ＤＬＹも定電流で動作し、遅延時間のばらつきを小さくすることができる。
　《ベリファイ読み出し》
　書き込み動作終了後、書き込んだデータの確認方法について図５等を参照しながら説明する。図１７にはベリファイ読み出し動作における主な動作波形が示される。
　ベリファイ読み出し動作を開始するには、図５のベリファイリード信号/VRをローレベルにアサートする。これにより読み出し用電源コントロール信号rtransenbがローレベルになり、読み出し用電源が立ち上がる。読み出し用電源が立ち上がってから、リードアクティブ/RAをローレベルにアサートする。これにより内部回路動作が開始される。尚、読み出し用電源の立ち上げに要するセットアップ時間が不要な場合、/VR と/RAを同時にローレベルにアサートしてもよい。
　ベリファイ読み出しにおいて、書き込みデータ値を通常読み出し時より厳しく判定すれば、読み出しマージン、リテンションマージンを確保することができる。その方法の一つとして、センスラッチクロックタイミングを通常読み出し時より長くすることによりハイデータ（高抵抗時のデータ）を厳しく判定することが可能となる。その為、信号/VRをローレベルにアサートにより、ワード線選択パルス幅とセンスラッチクロックタイミングを変更できることが必要となる。図９の構成がこれを実現する回路例であり、図８が図９のセレクタＳＬＣ２の真理値を示す。通常読み出し時は、VR1がハイレベル（ネゲート）の為、温度センサからの入力CENC<0>、CENC<1>は無効となり、レジスタＲＥＧからの入力regout0<8>、regout0<9>により出力RA3の遅延をa～dの中の一つに決定する。レジスタＲＥＧは、相変化メモリ７の外部から設定可能にされる。ベリファイ読み出し時は、信号VR1がローレベルとなり、レジスタＲＥＧからの入力regout0<8>、regout0<9>が無効となり、温度センサからの入力CENC<0>、CENC<1>により、出力RA3の遅延は通常読み出し時に決定された遅延a～dより長いe～hの中の一つに決定される。CENC<0>、CENC<1>の値は、温度に対応し変化する為、信号VR1のローレベル切換えをクロックとしてラッチし、セレクタＳＬＣ２の入力としている。信号VR1のローレベル切換えをクロックとする事により、読み出し動作中に遅延時間が変更されることは無い。信号VR1のローレベル切換え毎にラッチデータは更新される。図８の出力例1は、メモリ抵抗値が負の温度特性の場合、出力例2は、メモリ抵抗値が正の温度特性の場合である。回路方式はこの方式に限定されない。遅延の切換えステップ数も限定しない。温度依存を持たせてワード線選択パルス幅とセンスラッチクロックタイミングを変える方式の適用は、ベリファイ読み出し動作に限定せず、通常読み出し時に適用してもよいのは当然である。ワード線選択パルス幅とセンスラッチクロックタイミングに温度特性不要の場合は、温度センサからのセレクタ入力を不要とし、また、変更を必要としない場合、セレクタを不要として遅延回路ＤＬＹだけから構成してもよい。
　ベリファイ読み出しの動作は、通常読み出し同様にリードアクティブ信号/RAをローレベルにアサートすることにより開始され、ワード線選択パルス幅とセンスラッチクロックタイミングは、前記のように変更されるが、センスラッチ３０に読み出しデータが格納されるまでの動作は、通常読み出しと同じである。
　各I/Oのセンスラッチ３０に格納された読み出しデータと各I/Oの書き込みデータ信号dinn_0をそれぞれEOR論理をとった出力EOR<n:0>のNOR論理をベリファイラッチ出力バッファ（Verify Latch OUT BUF）５０の入力データとする。信号/VRをローレベルにアサートにより、ベリファイラッチ出力バッファ５０のクロックである信号VFLATCHが活性状態となり、センスラッチ３０のクロックである信号SLACHを遅延させ、EOR<n:0>のNOR論理の出力確定後、ハイレベルとし、EOR<n:0>のNOR論理の出力値をラッチし、今回のベリファイ読み出し結果をＲＦＩＤＭＤＬ１の外部へ端子VerifyOUTより出力する。全I/Oとも読み出しデータと書き込みデータが一致ならハイレベル、1つのI/Oでも不一致ならローレベルを出力する。
　図１８にはハイデータ（高抵抗時のデータ）とローデータ（低抵抗時のデータ）を同時にベリファイ読み出し可能な回路例が示される。図２１及び図２２には図１８におけるセレクタS1,S2<n>の真理値が例示される。図１９は図１８の通常読み出し時における主な動作波形を示し、図２０は図１８回路のベリファイ読み出し時の主な動作波形を示す。
　通常読み出し時は、図１９に示すように信号/VRがハイレベル状態で信号/RAがローレベルアサートされることにより回路動作が開始する。信号VR1がハイレベルの為、セレクタS1、セレクタS2<n>の入力は、ともに遅延時間が中間である信号readが選択される。この信号readを基点にセンスラッチ３０のクロックとなる信号rdltenb<n>がハイレベルとなり、センスアンプインバータ３１の出力がセンスラッチ３０に格納され、ワード線WL<0>が立ち下がる。次にベリファイ読み出し時は、図２０に示すように信号/VRがローレベル状態で信号/RAがローレベルアサートにより回路動作が開始する。信号VR1がローレベルの為、セレクタS1の入力は、最も遅延時間が長い信号vrfyrstが選択される。これにより図２０に示すようにワード線WL<0>は、センスラッチ３０のクロックタイミングがもっとも遅いベリファイ読み出し時のハイデータ（高抵抗時のデータ）をセンスラッチ３０が格納した後、ワード線WL<0>が立ち下がる。一方Din<0>にハイレベルが入力された場合、din0<0>はハイレベルとなり、信号VR1がローレベルであるため、セレクタS2<0>の出力rdltenb<0>として、最も遅延時間が長い信号vrfyrstが選択され、センスラッチ３０のラッチタイミングが最も遅くなりハイデータを厳しく判定することができる。また、Din<1>にローレベルが入力された場合、din0<1>はLowとなり、信号VR1がローレベルでる為セレクタS2<1>の出力rdltenb<1>として、最も遅延時間が短い信号vrfysetが選択され、センスラッチ３０のラッチタイミングが最も早くなりローデータを厳しく判定することができる。尚、図１８に図９のようにパルス幅に温度依存をもたせる機能を追加してもよい。
　上記ベリファイ読み出しの構成によれば以下の作用効果を得る。
　（１）通常動作と同様にベリファイ動作が指示されたとき読み出し用回路の電源が立ち上がるから低消費電流動作に寄与する（図５、図１７）。
　（２）ベリファイ読み出しを、センスラッチタイミングを変更する事により実現することができる。ハイデータ(高抵抗時のデータ)時はラッチタイミングを通常より遅く、ローデータ(低抵抗時のデータ)時は通常よりラッチタイミングを早くすることができる（図９、図８、図１７、図１８、図２０、図２１、図２２）。
　（３）図９の構成を流用することにより、メモリセルの抵抗値の温度特性に合わせて、センスラッチタイミングを変更可能とすることができる（図９、図１８）。
　（４）図９の構成を流用することにより、温度変化によるセンスラッチタイミングの切換えを、読み出し制御信号をトリガーとして実施することにより、読み出し動作中における不所望な切換えを防止することができる（図９、図１７）。
　（５）通常読み出しと同様に、ワード線選択パルスとセンスラッチクロックを同一回路で生成する為、センスラッチタイミングとワード線選択期間を同期して変更させることが容易である（図５、図９、図１７）。
　（６）ハイデータとローデータをI/O毎に、1サイクルで同時にベリファイ読み出しを行うことができる（図１８、図２０）。
　《レジスタ及びマルチビットテスト書き込み》
　図２５には2row×16bitのレジスタREGの一例が示される。reg<0>、reg<1>はアドレス入力、DINREG<15:0>は書き込みデータ入力、regout<15:0>はレジスタの出力で、RFIDMDL１の出力バッファに接続され、RFIDMDL１の外部に出力可能である。regout0<15:0>、regout1<15:0>もレジスタの出力であるが、RFIDMDL１の内部に接続されている。図２６は前記YDEC２２の一例を示し、図２７はXDEC１４の一例を示す。ここでは、レジスタのアドレス空間を例えば111111xxから111110xxとする。
　レジスタ読み出しについて説明する。図２８にはレジスタ読み出し時の動作波形が例示される。アドレスを、111111xxまたは111110xxにすることによりレジスタREGにアクセスできる。また、信号/REGをローレベルにアサートする事により信号rdoutenbがローレベルとなり、センスラッチ３０の出力rdout<n:0>との論理積（AND論理）出力SENOUT2が、ローレベルになる。また、信号/REGをローレベルにアサートする事により信号regotenbはハイレベルとなり、レジスタREGからの出力regout<15:0>との論理積（AND論理）出力REGOUT2が、regout<15:0>の値となる。出力Do_0は、SENOUT2、REGOUT2、TSTOUTのOR論理で構成されており、SENOUT2とTSTOUTはローレベルの為、レジスタからの出力regout<15:0>が出力される。
　次にレジスタ書き込みについて説明する。図２９にレジスタ書き込み時の動作波形が示される。アドレスは、111111xxまたは111110xxにすることによりレジスタにアクセスできる。また、信号/REGをローレベルにアサートする事により書き込み制御入力/WE、書き込みデータ入力Din_<15:0>の出力信号が相変化メモリアレイ１０に送信されずレジスタREGにのみ信号WEREG、データDINREG<15:0>として送信され、書き込みされる。
　図３０にはレジスタREGの機能が例示される。
regout0<15:12>は、図４７の電源回路に入力され、レジスタ値により電圧VBLを変更できる。
regout0<11:10>は、図７のプリチャージパルス発生回路（PCPGEN）に入力され、レジスタ値によりプリチャージパルス幅を変更できる。
regout0<9:8>は、図９のワード線選択/センスラッチパルス発生回路（SLPGEN）に入力され、レジスタ値によりワード線選択時間/センスラッチタイミングを変更できる。
regout0<7>は、図６２、図６４の抵抗測定回路SA_bの活性・非活性を制御し、抵抗値測定モードと通常読み出しモードの切換えを行う。
regout0<6:1>は、図６２、図６４の抵抗測定回路SA_bのゲート電位を制御するコードとなる。
　regout1<15>は、書き込み時のワード線、ビット線の制御を、パルス制御かDC制御かの切換えを行う。例えばストレス試験を行う場合は、パルスで無くDC的にワード線、ビット線を書き込み状態にしておく方が有効であり、本機能を使用する。図３１に主な動作波形が示される。書き込みパルスがWreset<15:0>に入力されなくても、レジスタregout1<15>を“0”から“1”に書換え、regout1<15>nを“0”とする事により、Wreset0_0～Wreset15_0は“0”となり、ワード線、ビット線は書き込み状態になる。レジスタregout1<15>の値を“1”にしている間は、ワード線、ビット線は書き込み状態が持続される。
　regout1<14:13>について説明する。書き込みは、前述のように1bitづつのシリアル制御としているが、例えば書き込み動作の高速化の為、マルチビット同時書き込み機能が求められるが、これを実現するのがレジスタregout1<14:13>である。レジスタregout1<14:13>の値とマルチビット同時書き込み数の関係例を図３３に示す。図３３では、8bit同時書き込みまでの例であるが、同時書き込みできるbit数は限定しない。図３４は、同時に書き込まれるI/Oの組み合わせを示す。書き込み時の熱による影響（同時書き込みビットを隣接させる事による書き込みビットの高温化、同時書き込みビットに挟まれた非書き込みビットへの熱ディスターブ）を避ける為、同時に書き込まれるメモリセルは、レイアウト的に離れたメモリセルどうしを組み合わせている。即ち、I/O_(0)～I/O_(15)はサフィックスの順番に並列されており、複数並列選択のばあには、選択されるI/Oのサフィックスの番号は図３４に示される通り、非連続若しくは離散的な組み合わせになっておいる。図３２がマルチビット同時書き込み機能を実現する回路（ＭＵＬＴＷＴ）の例である。各I/Oの書き込みパルス発生回路出力を組み合わせてセレクタヘ入力し、レジスタregout1<14:13>出力信号により選択されたI/Oの書き込みパルス発生回路の出力をビット線制御信号BLVP<n>としている。要するに、１発の書き込みパルス/WPに同期して書き込み動作可能にされるI/Oの並列数を、×１、×２、×４、×８というように選択可能として、書き込みテスト動作を効率化する選択が可能になる。当然、並列動作されるI/Oには同じ書き込みデータが供給される。
　regout1<12:9>は、図４７の回路に入力され、リセットパルス、セットパルス、ワード線電位、ビット線電位の外部端子でのモニタを制御する。
regout1<8:7>は、図１４の回路に入力され、リセットパルス幅を変更可能とする。
regout1<6:5>は、図４７の回路に入力され、リセット書き込み時のワード線電位を変更可能とする。
regout1<4:3>は、図３６の回路に反転信号が入力され、ワード線の全選択、全非選択、無効を制御する。
regout1<2:1>は、図３８の回路に反転信号が入力され、Yスイッチの全選択、全非選択、無効を制御する。また、図１４の回路のセレクタ入力例えばregout1<8:７>と、図４７の回路のregout1<6:5>、regout0<15:12>に図５０、図５２の温度センサ回路の出力CENC<1:0>を入力する事により、書き込み時のパルス幅、ワード線電位、ビット線電位に温度依存性を持たせて変更させる事ができ、メモリセルの書き込み条件の温度特性に対応する事ができる。
　上記レジスタの構成とマルチビットテスト書き込みによれば以下の作用効果がある。
　（１）同時書き込みビットをレイアウト的に離すことにより、同時書き込み時、熱ディスターブを抑えることができる（図３４、図５、図３２）。
　（２）書き込み時のパルス幅、ワード線電位、ビット線電位に温度依存性を持たせて変更させて、メモリセルの書き込み条件の温度特性に対応する事ができる（図１４、図４７、図５０、図５２）。
　《相変化メモリの書き込み制御系》
　メモリセルの書き込みについて説明する。特に制限されないが、ランダムな書き込み動作は1ビット単位の書き込みとされる。１ビット単位の書き込みを実現するために図５に例示されるシフトレジスタを用いる。シフトレジスタの詳細な一例は図１０に示される。
　ライトイネーブル信号WE1はシフトレジスタ６０の初期化を制御し、ライトパルス信号WP1は相変化メモリ７の書き込み信号である。Q0_0～Q15_0は、この例では16bit I/Oで、各I/Oへ書き込み信号として出力される。図１１にシフトレジスタ６０の動作波形が示される。シフトレジスタ６０は、図５の信号/WEがローレベルにアサートされることにより、図１０の信号WE1がローレベルに切り替わり、これによってシフトレジスタ６０の初期化が開始される。これによって図１１に示すように各信号が変化され、シフトレジスタ６０の出力Q0_0～Q15_0がハイレベルとなり初期化が終了する。次に各I/Oへの書き込み信号Q0_0～Q15_0の出力につい説明する。図５の信号/WPがローレベルにアサートされることにより、図１０の信号WP1がハイレベルに切り替わり、図１１に示すように各信号が変化され、シフトレジスタ６０の第１出力Q0_0のみがハイレベルからローレベルに切り替わる。次に、信号WP1の２回目のハイレベル切り替わりで第１出力Q0_0がローレベルからハイレベルに、第２出力Q0_1がハイレベルからローレベルに切り替わる。このようにして、信号/WEがローレベルにアサートされてシフトレジスタ６０が初期化されてから、信号/WPのパルス変化毎に第１I/Oから順次I/O単位で書き込み信号Q0_0，…，Q15_0が出力される。I/O毎の書き込み信号Q0_0～Q15_0はI/O毎の書き込みパル生成のための原パルスとして使用される。
　書き込み動作について説明する。図１２に書き込み入力信号から書き込みパルス発生回路（WPGEN）の出力までの動作波形が示される。図１５には書き込みパルス発生回路（WPGEN）の出力からワード線及びビット線までの動作波形が示される。各図はそれぞれI/O<0>にローデータを、I/O<1>にハイデータを書き込む場合を一例として示してある。
　書き込みを開始するには、図５の信号/WEをローレベルにアサートする。これにより信号WE1がローレベルに切り替わり、書き込み用電源が立ち上がる。書き込み用電源が立ち上がってから、信号/WPがローレベルにアサートされる。これにより内部回路の書き込み系の動作が開始される。尚、書き込み用電源の立ち上げに要するセットアップ時間が不要な場合、信号/WE は不要で、信号/WPをローレベルにアサートすることにより書き込み用電源の立ち上げと内部回路の動作を開始してもよい。
　図１３には図５にも示される書き込みパルス発生回路（WPGEN）が例示される。遅延回路WPDLYは例えば図６６で説明した定電流回路で構成される。１回目の信号/WPのローレベルアサートでQ0_0がローレベルとなり、Q0_1とその遅延信号Q0_6の論理和（OR論理）により、第１パルスWreset0_0が生成される。遅延回路WPDLYに図１４の回路構成を採用してもよい。この場合には、定電流回路で構成された遅延回路DLYとセレクタSLC３により構成してもよい。トリミング回路からの信号trm0、trm1、レジスタ回路６０からの信号regout1<7>、regout1<8>によりトリミング値、レジスタ値によりWreset0_0パルス幅は変更可能になる。セレクタSLC3の入出力数は限定されない。
　また、Q0_6の前段の信号Q0_3、Q0_4と書き込みデータからの信号din0_0と/WPからの信号のOR論理により、第２パルスWset0_0が生成される。Wreset0_0は遅延回路WPDLYによりパルス幅の変更が可能で、Wset0_0は外部信号/WPによりパルス幅の変更が可能となる。また、Wset0_0パルス生成の入力をQ0_6の前段の信号Q0_3とすることにより、Wreset0_0パルスとWset0_0パルスをオーバーラップすることができ、両パルスに隙間が生ずるとその隙間がwlmode1（この信号はハイレベル期間でワード線駆動期間を規定する）に反映されて書き込み特性に影響を及ぼすことになるということを防止することができる。図１６にオーバーラップ無しで両パルスに隙間が生じた場合の例を示す。wlmode1に隙間が生ずると、WL<0>が隙間分の間Hi-Z（高インピーダンス）状態となり、安定した書き込みが行えない。オーバーラップが無くても問題ない場合は、Wreset0_0パルス生成の入力をWset0_0パルス生成の入力に対し遅延させなくても良い。図１２の信号/WPの１回目のローレベルアサートでは、書き込みデータdin0_0がローレベル信号の為、第１パルスWreset0_0と第２パルスWset0_0が生成される。同様に/WPの２回目のローレベルアサートでは、書き込みデータdin1_0がハイレベル信号の為、第１パルスWreset1_0のみ生成される。
　書き込みパルス発生回路（WPGEN）で生成されたパルスは、ワード線WL<n>と書換え回路BLSW<n>の制御を行う。図５に示すように第１パルスWreset0_0とその遅延信号Wreset0_1のローレベル入力をアクティブとして論理積を採る論理積回路ANDWによりパルス幅が縮小（シュリンク）されたWreset0_2が生成される。同様に、第２パルスWset0_0とその遅延信号Wset0_1によりパルス幅がシュリンクされたWset0_2が生成される。この2つの信号からW0_1、W0_2、W0_4が図５の回路により生成され、各I/Oからの出力W0_1～W15_1のOR論理（論理和）によりW_orが、Wset0_2～Wset15_2のOR論理によりwlmode2が、W0_3～W15_3のOR論理によりwlmode3が、W0_4～W15_4のAND論理によりwlmode4がそれぞれ図１５のように生成される。W_orと読み出し系制御信号READWのOR論理で生成される信号wlmode1、前記信号wlmode2、前記信号wlmode3、及び前記信号wlmode4は、図５に示すようにワード線駆動回路（WLD）１５に入力され、これによってワード線WL<0>は図１５のように選択的に駆動される。図１５のワード線WL<0>の前半の波形が第１パルスWreset0_0と第２パルスWset0_0により生成されたパルスにより出力されたワード線選択波形で、後半の波形が第１パルスWreset1_0により生成されたパルスにより出力されたワード線選択波形である。
　一方、図５に示されるように、第１パルスWreset0_0とその遅延信号Wreset0_1と第２パルスWset0_0とその遅延信号Wset0_1の論理積をとるANDB回路の出力信号wyin<0>から、ビット線制御信号BLVP<0>とBLVN<0>を生成する。BLVN<0>をゲート入力とし、グローバルビット線BLSA<0>にドレインが接続されるnチャンネル型MOSトランジスタMNPDは、信号wyin<0>と読み出し系信号BLPDとの論理積信号で制御される。ｐチャンネル型MOSトランジスタMPPCはビット線BLへの書き込み電流供給用であり、nチャンネル型MOSトランジスタMNPDは書き込み後におけるビット線BLのディスチャージ回路である。ビット線制御信号BLVP<0>とBLVN<0>のパルス幅は、Wreset0_0、 Wreset0_1、Wset0_0、及びWset0_1の論理積をとることにより拡張される。図１５においてBLSA<0>とBL<0>には、第１パルスWreset0_0と第２パルスWset0_0に基づいて生成された信号により出力されたビット線線波形が示され、BLSA<1>とBL<1>には、第１パルスWreset1_0と第２パルスWset1_0に基づいて生成された信号により出力されたビット線波形が示される。図１５に示すようにワード線駆動信号（キーとなる信号）を生成するための信号をシュリンク、ビット線に書き込み電流を供給するための信号を拡張することにより、ビット線への書き込み電流供給に対してワード線駆動のセットアップタイム（set up）とホールドタイム（hold）を確保している。ワード線選択タイミングに対して書き込み電流の供給にセットアップタイムとホールドタイムを確保する場合には、キーとなるビット線駆動のための制御信号をシュリンク、ワード線選択側に制御信号を拡張すればよい。
　上記書き込み制御系の構成によれば以下の作用効果を得ることができる。
　（１）書き込み系回路の電源を書き込み動作時のみ立ち上げ、また、１ビット単位の書き込みにより同時に動作する回路を最小限にするから、書き込み動作の点においても低消費電流動作を実現することができる（図５、図１２、図１５）。
　（２）パルス発生回路（WPGEN）に使用する遅延回路DLYに、定電流回路を使用することにより製造ばらつきや温度依存無く、一定のパルス幅を供給でき、タイミング的な安定動作に資することができる（図６６）。
　（３）一つの基準信号（/WP）よりワード線、ビット線への書き込み制御を行う為、ワード線動作、ビット線動作が同期し、タイミングズレを生じない（図５、図１２、図１５）。
　（４）ワード線線制御、ビット線線制御のうち、キーとなる制御信号幅をシュリンク、キーとならない制御信号幅を拡張する事により、キーとなる制御信号のセットアップタイムとホールドタイムを確保でき、キーとなる制御信号を全て有効に供給することができる（図５、図１２、図１５）。
　（５）第１パルスと第２パルスをオーバーラップさせる事により、両パルス間に隙間が生じることを防止でき安定した書き込みパルスを供給できる（図５、図１２、図１５、図１６）。
　《徐冷パルスを用いたセットデータ書き込み安定化》
　相変化記憶素子PCRの結晶化最適温度は、プロセスばらつきによりばらつくので、個々にばらついた素子に対し、安定した書き込み動作を実現するための構成について説明する。
　図３５に基づいてワードライン変調型徐冷セットの動作を可能とする構成について説明する。メモリアレイ１０には多数のメモリセル１１（MM<0,0>～MM<x,n(y+1)+y>）がマトリクス配置される。メモリセル１１は、相変化素子PRCと選択MOSトランジスタCTが直列に接続され、ビット線BLに相変化素子PRCが接続される。メモリセル１１のソースは接地電圧Vssに接続される。Xデコーダ（XDEC）１４は入力されたアドレスに従ってXadd<0>～Xadd<x>の内、どれか1本を選択する。ワード線駆動回路WLD<0>～WLD<x>は図３６の回路構成を備え、配線VXで共通に接続され、配線VXにはPチャンネル型のMOSトランジスタPM0を介して電源電圧Vdd、アナログスイッチSW0を介して電源Vreset、及び容量Cが接続されている。この構成の特徴は、まずワード線WLに２種類の電圧印加が可能な点であり、かつアナログスイッチSW0を備えるため、電源Vresetが低電圧の場合も対応可能な点である。次に、容量を共通化している点であり、これにより面積低減の効果がある。本構成例ではMOSトランジスタPM0、アナログスイッチSW0、及び容量Cを各々１個としたが、複数個のワード線駆動回路WLD単位で配置してもよい。
　ワード線駆動回路WLDの構成で特徴的なことは、図３６に示されるように、nチャンネル型の定電流源MOSトランジスタXI0を備え、定電流源MOSトランジスタXI0は、論理回路などで通常使用するMOSトランジスタよりも、ゲート長が長い方が好ましい。理由は、ゲート長寸法ばらつきなどによる電流ばらつきを抑制するためである。配線VXとワード線WLとは、アナログスイッチXSW0で接続する。アナログスイッチXSW0で接続する理由は、定電流源NMOSトランジスタXI0で容量Cに充電された電荷を引抜く際に、電圧が例えば1.5Vから0Vまで変化するため、1.5Vから0Vのトランスファ能力が必要だからである。また、regout1<4>の反転信号であるregout1<4>_nによって、ワード線WLを全選択、regout1<3>の反転信号であるregout1<3>_nによって、ワード線WL を全非選択にできる。これらの機能は、ディスターブなどのテストなどに使用できる。
　Yスイッチ１８（YSW<0>～YSW<n>）は、図３７に示されるように、nチャンネル型MOSトランジスタYSWNとpチャンネル型MOSトランジスタYSWPによって、ビット線BL<0>～BL<n(y+1)+y>とBLSA<0>～BLSA<n>を選択的に接続する。また後述するが、YBはYTの反転信号であり、YBがH（ハイレベル）、すなわちビット線BLとBLSAが未接続の場合、ビット線BLはMOSトランジスタBLDISによって、接地電圧Vssに固定される。
　Yデコーダ２２（YDEC）は、入力されたアドレスに従ってYadd<0>～Yadd<y>の内、どれか1本を選択する。
　YドライバYD<0>～YD<y>は、図３８に示されるように、Yaddに従ってYT,YBを選択する。要するに、YアドレスYaddが確定すればYスイッチを選択する。YBはYTの反転信号である。また、regout1<2>の反転信号であるregout1<2>_nによって、Yスイッチを全選択、regout1<1>の反転信号であるregout1<1>_nによって、Yスイッチを全非選択にできる。これらの機能は、ディスターブなどのテストなどに使用できる。
　書換え回路２１（BLSW<0>～BLSW<n>）は、図３９のように、電圧VBL、電圧VSS、OPENをBLVP、BLVNによってBLSAに出力する。SA<0>～SA<n>は読み出し用センスアンプ１６である。
　電流切換回路７５の構成は図４０及び図４１に示される。図４０の場合、I<0>～I<m>の切換によって図３６の定電流源NMOSトランジスタXI0を流れる電流を変更できる。構成は、基準電流Iref、NI<0>～NI<m>と、nチャンネル型定電流源MOSトランジスタXI0とのカレントミラー、及びアナログスイッチASW<0>～ASW<m>からなる。定電流源MOSトランジスタXI0を流れる電流を変更可能とするために、NI<0>～NI<m>のゲート幅は異なる。これにより、NI<0>～NI<m>と定電流源MOSトランジスタXI0とのカレントミラー比が異なるため、定電流源MOSトランジスタXI0を流れる電流を変更できる。図４１は電流が1種類の簡易な回路構成とされる。
　セット/リセットパルス生成回路７６は、WP1、Din<n:0>に従って、wlmode1、wlmode2、wlmode3、wlmode4、regout1<1>_n～regout1<4>_n、BLVP<0>～BLVP<n>、BLVN<0>～BLVN<n>を生成する。
　図４３にはセット/リセットパルス生成回路７６によって実現される動作シーケンスが示される。図４３はメモリセルMM<0,0>にセットデータ、メモリセルMM<0,y+1>にリセットデータを書き込む場合を示している。
　メモリセルMM<0,0>にセットデータを書く場合、WP1にH（ハイレベル）、Din<n>にL（ローレベル）を入力する。WP1、Din<n:0>により、セット/リセットパルス生成回路７６は、図４３のようにwlmode1～wlmode4、BLVP<0>～BLVP<n>、BLVN<0>～BLVN<n>を生成する。書換え回路BLSW<0>はBLVP<0>、BLVN<0>により、VBL電圧を例えば1.5Vとすると、ビット線BL<0>に1.5Vを印加する。
　ワード線駆動回路WLD<0>はwlmode1、wlmode2、wlmode3により、t1-t2期間でPMOSトランジスタPM0がオン、アナログスイッチXSW0がオン、MOSトランジスタXN0がオフし、ワード線WL<0>を例えば1.5V に充電する。その後、t2-t3期間でMOSトランジスタPM0がオフ、MOSトランジスタXISW0がオンし、定電流源MOSトランジスタXI0で容量C及びワード線WL<0>に充電された電荷を引抜く。引抜き時の電圧遷移は、定電流のため一定の傾きとなり、引抜き時間(徐冷パルスの傾き)は、定電流源MOSトランジスタXI0の電流値で決まる。
　メモリセルMM<0,y+1>にリセットデータを書く場合、WP1にH、Din<n-1>にLを入力する。WP1、Din<n:0>により、セット/リセットパルス生成回路７６は、図４３のようにwlmode1～wlmode4、BLVP<0>～BLVP<n>、BLVN<0>～BLVN<n>を生成する。書換え回路BLSW<1>はBLVP<1>、BLVN<1>により、VBL電圧を例えば1.5Vとすると、ビット線BL<y+1>に1.5Vを印加する。
　配線VXは、Vreset電圧を例えば1.0Vとすると、wlmode3、wlmode4により、MOSトランジスタPM0がオフ、アナログスイッチSW0がオンし、1.0Vに制御される。
　ワード線駆動回路WLD<0>はwlmode1、wlmode2により、t4-t5期間でアナログスイッチXSW0がオン、MOSトランジスタXN0がオフし、ワード線WL<0>を例えば1.0V に充電する。その後、アナログスイッチXSW0がオフ、MOSトランジスタXN0がオンし、ワード線WL<0>に充電された電荷を引抜く。引抜き時間は、MOSトランジスタXN0の電流値で決まる。
　リセット特性改善のために、ベリファイ制御、チップ間トリミングなどが考えられるが、この例では、上記によるセットデータ書き込み時のワード線電圧変更に対応可能な構成を採用している。
　セットデータ書き込み時のワード線WL立下り時間をリセットデータ書き込み時のワード線WL立下り時間に対して遅くするため、図３６において定電流源MOSトランジスタXI0の電流値をMOSトランジスタXN0の電流値と比較して小さく設定する。
　セットデータ書き込み時のワード線WLの立下り時間は、容量C及びワード線WLに充電された電荷量が一定のため、この電荷を引抜く定電流源NMOSトランジスタXI0を流れる電流値に依存する。すなわち、前述した図４０の電流切換回路のI<0>～I<m>切換による定電流源NMOSトランジスタXI0を流れる電流変更で、ワード線WLの立下り時間を任意に設定できる。例えば図４４に示すように、定電流源NMOSトランジスタXI0を流れる電流値を、「I<1>〔=H時の定電流源NMOSトランジスタXI0を流れる電流値〕＞ I<0>〔=H時の定電流源NMOSトランジスタXI0を流れる電流値〕 ＞ I<m>〔=H時の定電流源NMOSトランジスタXI0を流れる電流値〕」とすると、ワード線WLの立下り時間は、「I<1>〔=H時(t1-t2期間) 〕＜ I<0>〔=H時(t1-t3期間) 〕＜I<m>〔=H時(t1-t4期間) 〕」となる。
　図４２は、図４０の電流切換回路のI<0>～I<m>切換を、温度センサによって切換える場合の構成例である。温度センサ８０の構成は図５０、エンコーダ８１の構成は図５２で、温度センサ８０からの情報は、エンコーダ８１により図５３のように2ビットの信号に変換される。前記2ビットの信号CENC<0>、CENC<0>は、書換え信号WE1がHからLへと立下ると、フリップフロップ８２によりCENC_LAT<0>、CENC_LAT<1>に伝達されて値が保持される。CENC_LAT<0>、CENC_LAT<1>はデコーダ８３によりデコードされ、温度情報は電流切換回路７５に入力される。エンコーダ８１とデコーダ８３の間にフリップフロップ８２を挿入した理由は、書換え中の温度変動によるI<0>～I<m>の値変動を防ぐためである。これにより、書換え中のI<0>～I<m>の値は固定されるので、ワード線WLの立下り時間の変動はなく、安定したセットが可能となる。
　図４５では温度センサ８０の出力によって、室温時I<0>=H、低温時I<1>=H、高温時I<m>=Hとなるため、ワード線WLの立下り時間は、「低温：I<1>=H時(t1-t2期間) ＜ 室温：I<0>=H時(t1-t3期間) ＜ 高温：I<m>=H時(t1-t4期間)」となる。
　図４６では温度センサ８０の出力によって、室温時：I<0>=H、高温時：I<1>=H、低温時：I<m>=Hとなるため、ワード線WLの立下り時間は、「高温：I<1>=H時(t1-t2期間) ＜ 室温：I<0>=H時(t1-t3期間) ＜ 低温：I<m>=H時(t1-t4期間)」となる。
　図４７は電圧Vreset、電圧VBLを供給する電源回路の構成例である。電源回路は、降圧電源<0>９０、降圧電源<1>９１、電圧及びパルスモニタ用スイッチMSW<0>～MSW<3>からなる。
　降圧電源<0>９０は、基準電圧Vrefpを基に電圧Vresetを発生させる電源回路で、regout1<6:5>により電圧Vresetを変更できる機能を有する。この電圧変更機能は、トリミング、ベリファイ、テストなどに使用される。
　降圧電源<1>９１は、基準電圧Vrefpを基に電圧VBLを発生させる電源で、regout0<15:12>により電圧VBLを変更できる機能を有する。この電圧変更機能は、トリミング、ベリファイ、テストなどに使用される。
　また、図４７の電源回路は電圧Vreset、電圧VBL、リセットパルスWreset0_2、セットパルスWset0_2を外部端子Pmでモニタできる機能を有する。
　Vresetは電圧及びパルスモニタ用スイッチMSW<0>を介して外部端子に接続され、regout1<10>によりモニタ有効/無効を制御できる。VBLは電圧及びパルスモニタ用スイッチMSW<1>を介して外部端子に接続され、regout1<9>によりモニタ有効/無効を制御できる。Wreset0_2 は電圧及びパルスモニタ用スイッチMSW<2>を介して外部端子に接続され、regout1<12>によりモニタ有効/無効を制御できる。Wset0_2 は電圧及びパルスモニタ用スイッチMSW<3>を介して外部端子に接続され、regout1<11>によりモニタ有効/無効を制御できる。
　上記徐冷パルスを用いてセットデータの書き込みを可能にする上記構成によれば以下の作用効果を得ることができる。
　（１）図４８に示すように、相変化素子の結晶化最適温度には、プロセスばらつきなどにより、ばらつきがある。上述の徐冷パルスを使用すると、このばらつきを抑制できる。その理由を図４９に基づいて説明する。図４９は、ワード線を徐冷パルスとした時のワード線電圧と相変化素子温度を示している。メモリセルによって、最適結晶化温度及び最適ワード線電圧は異なるが、ワード線の立下り中、様々な温度を経由するため、各々のメモリセルにとっての最適結晶化温度で結晶化できる。そのため、ばらつきを抑制することができる。
　（２）リセット書き込み時は相変化素子を急冷するため、ワード線の立下り時間をセットに比べて十分早くする必要がある。上記構成では、リセットのワード線立下り時、図３６のスイッチXSW0により容量Cはワード線WLから切離される。そのため、引抜きMOSトランジスタXN0のサイズを小さくできる。容量Cをワード線単位の駆動回路WLD<0>～WLD<x>に共通化するから占有面積の低減に資することができる。
　《選択トランジスタの並列化メモリセル》
　図５４には選択トランジスタを並列化したメモリセルを採用した相変化メモリ７Ａが示される。メモリアレイ１０Ａにはマトリクス配置された不揮発性のメモリセル１１Ａ（MM<0,0>～MM<x,n(y+1)+y>）が配置されている。メモリセル１１Ａは、相変化素子ＰＣＲとnチャンネル型の選択MOSトランジスタCT1,CT2とが直列に接続され、ビット線BLに相変化素子が接続される。選択MOSトランジスタCT1、CT2は並列に2個接続され、選択MOSトランジスタCT1,CT2のゲートは各々独立したワード線WLA,WLBに接続されている。選択MOSトランジスタCT1,CT2は4個以上並列接続されていても構わない。メモリセル１１Aのソースは接地電圧VSSに接続される。
　Xデコーダ（XDEC）１４は入力されたアドレスに従ってXadd<0>～Xadd<x>の内、どれか1本を選択する。WLDA<0>～WLDA<x>及びWLDB<0>～WLDB<x>はワード線駆動回路で、回路構成は図５５に例示される。ワード線駆動回路WLDA,WLDBは、配線VXで共通に接続され、配線VXにはｐチャンネル型MOSトランジスタPM0を介して電源電圧Vddが接続されると共に、アナログスイッチSW0を介して電源Vresetが接続されている。この構成の特徴は、まずワード線WLA,WLBに2種類のワード線駆動電圧が印加可能な点であり、かつアナログスイッチSW0を備えるため、電源Vresetが低電圧の場合も対応可能な点である。この構成例では、MOSトランジスタPM0、アナログスイッチSW0を各々1個としたが、複数個のワード線駆動回路WLDA,WLDB単位で配置してもよい。
　ワード線駆動回路WLDA,WLDBの構成について特徴的な点を説明する。図５５において、配線VXとワード線WLA,WLBとは、アナログスイッチXSW0で接続される。アナログスイッチXSW0で接続する理由は、電源Vresetが低電圧の場合に対応するためである。電源Vresetが低電圧でない場合は、Pチャンネル型MOSトランジスタのみで構わない。この構成例では、ワード線駆動回路WLDAにWLMODE0、ワード線駆動回路WLDBにWLMODE1が接続されている。そのため、ワード線WLA,WLBをWLMODE0,WLMODE1によって各々独立に制御可能である。また、XALLSによって、ワード線WLA,WLBの全てを全選択、XUNSによって、ワード線WLA,WLB の全てを全非選択にできる。これらの機能は、ディスターブなどのテストなどに使用できる。
　図５４においてYSW<0>～YSW<n>はYスイッチである。回路構成は図３７と同じである。Yデコーダ（YDEC）２２は入力されたアドレスに従ってYadd<0>～Yadd<y>の内、どれか1本を選択する。YD<0>～YD<y>はYドライバである。回路構成は図３８と同じである。BLSW<0>～BLSW<n>は書換え回路（２１）であり、回路構成は図３９と同じである。SA<0>～SA<n>は読み出し用センスアンプ（１６）である。
　WLMODE0、WLMODE1、WLVMODE0、WLVMODE1、XUNS、XALLS、regout1<1>_n、regout1<2>_n、BLVP<0>～BLVP<n>、BLVN<0>～BLVN<n>は、書換えモード、RESETMODE、SETMODEに従って、セット/リセットパルス生成回路７０によって生成される。RESETMODE、SETMODEは、書換えデータに従って、セット/リセット信号生成回路７１によって生成される。
　図５６には相変化メモリ７Ａの動作タイミングが例示される。図５６はメモリセルMM<0,0>にセットデータ（論理値１データ書き込み、低抵抗化）、メモリセルMM<0,y+1>にリセットデータ（論理値０データ書き込み、高抵抗化）を書き込む場合を示している。
　メモリセルMM<0,0>にセットデータを書く場合、セット/リセット信号生成回路７１によりSETMODEがH（ハイレベル）、RESETMODEがL（ローレベル）となる。セット/リセットパルス生成回路７０は、SETMODE=H、RESETMODE=Lが入力されると、図５６のようにWLMODE0、WLMODE1、WLVMODE0、WLVMODE1、BLVP<0>～BLVP<n>、BLVN<0>～BLVN<n>を生成する。書換え回路BLSW<0>はBLVP<0>、BLVN<0>により、VBL電圧を例えば1.5Vとすると、ビット線BL<0>に1.5Vを印加する。
　配線VXは、電源電圧vddを例えば1.5VとするとRESETMODEにより、MOSトランジスタPM0がオン、アナログスイッチSW0がオフし、1.5Vに制御される。
　ワード線駆動回路WLDA<0>はWLMODE0により、t1-t3期間でワード線WLA<0>を例えば1.5V に駆動する。ワード線駆動回路WLDB<0>はWLMODE1により、t1-t2期間でワード線WLB<0>を例えば1.5V に駆動する。相変化素子に流れる電流は、t2-t3期間に対しt1-t2期間では、選択MOSトランジスタCT1,CT2が2個ともオンしているため、2倍である。
　メモリセルMM<0,y+1>にリセットデータを書く場合、セット/リセット信号生成回路７１によりSETMODEがL、RESETMODEがHとなる。セット/リセットパルス生成回路７０は、SETMODE=L、RESETMODE=Hが入力されると、図５６のようにWLMODE0、WLMODE1、WLVMODE0、WLVMODE1、BLVP<0>～BLVP<n>、BLVN<0>～BLVN<n>を生成する。書換え回路BLSW<1>はBLVP<1>、BLVN<1>により、書換え回路（BLSW）２１の電圧VBLを例えば1.5Vとすると、ビット線BL<y+1>に1.5Vが印加される。
　配線VXは、Vreset電圧を例えば1.0VとするとRESETMODEにより、MOSトランジスタPM0がオフ、アナログスイッチSW0がオンし、1.0Vに制御される。
　ワード線駆動回路WLDA<0>及びWLDB<0>は、WLMODE0、WLMODE1により、t4-t5期間でワード線WLA<0>及びWLB<0>を例えば1.0V に駆動する。
　リセット特性改善のために、ベリファイ制御、チップ間トリミングなどが考えられるが、本例では、上記を実現するリセットデータ書き込み時のワード線電圧変更に対応可能な構成となっている。
　上記書き込みシーケンスを採用することにより以下の作用効果を得る。セット時の選択MOSトランジスタを１個とした場合のワード線電圧、相変化素子電流、相変化素子温度を図５８に、選択MOSトランジスタを２個とした図５４の場合のワード線WLA及びワード線WLBの電圧、相変化素子電流、相変化素子温度を図５７に示す。選択MOSトランジスタが１個による相変化素子電流で、相変化素子温度が結晶化温度になると仮定すると、選択MOSトランジスタが２個の場合は、ワード線WLA及びワード線WLBの同時駆動期間中に、相変化素子電流が2倍となるため、選択MOSトランジスタ1個の場合に比べ、相変化素子の温度上昇は早くなる。また、その時の相変化素子温度を、ワード線駆動期間の調整により、結晶化温度付近に設定することが可能なので、温度遷移時間を早くできる。セット時間は、温度遷移時間＋結晶化温度保持時間なので、２個の選択MOSトランジスタCT1,CT2を採用する方がセット時間を短くすることができる。尚、図５６の動作波形においてリセットデータの書き込みの方がワード線電圧が低いが、これは相変化素子が低抵抗から高抵抗へと遷移する際の低抵抗期間中の消費電流を低減するためである。
　《ベリファイライト》
　書換え動作において、図５のVerifyOUTの端子出力がローレベルの場合、ベリファイ読み出しでフェイルしたメモリセルをパスレベルの抵抗値に書き上げる為に、例えば書き込み電圧を変更し再度書き込みを行うことが必要になる。書き込み電圧を変更する例として、メモリモジュールに内蔵されたレジスタREGに書き込み電圧値に対応したコードを格納し、このコードにより書き込み用電源の電源レベルを変更できるようにする。図４７にそのような電源回路の例を示す．図２３に書き込みからベリファイ書き込みまでの処理フローを示す。ベリファイ読み出しでフェイルが出力された場合、後述する方法によりメモリモジュールに内蔵されたレジスタREGにアクセスし、書き込み電圧値コードを格納するビットにコードを書き込む。それにより書き込み電源が変更され、ベリファイ書き込みを行い、再びベリファイ読み出しを行う。この時フェイルだった場合は、次のコードをレジスタに書き込み、書き込み電源が変更され、ベリファイ書き込みを行い、フェイルしたメモリセルをパスレベルの抵抗値にする。
　ベリファイ書き込み動作を説明する。図２４に書き込み入力信号から書き込みパルス発生回路の出力までの波形を示す。ベリファイ読み出しにおいてI/O<0>がパス、I/O<1>がフェイルした場合を一例として説明する。ベリファイ書き込みを開始するには、図５の/WEと/VWをローレベルにアサートする。これにより信号WE1がローレベルに切り替わり、書き込み用電源が立ち上がる。書き込み用電源が立ち上がってから、信号/WPをローレベルにアサートする。これにより内部回路動作が開始される。尚、書き込み用電源の立ち上げに要するセットアップ時間が不要な場合、/WE は不要で、/WPをローレベルにアサートすることにより書き込み用電源の立ち上げと内部回路動作を開始してもよい。信号/WPをローレベルにアサートすることによりシフトレジスタ６０の出力Qn_0はハイレベルからローレベルに切り替わる。Qn_0を入力とするOR論理回路（図５のORW0）の他方入力VW2<n>は、/VWがローレベルになっていることにより、ベリファイ読み出し結果EOR<n>信号によりOR論理回路ORW0の出力Qn_1は、ハイレベルあるいはローレベルとなる。要するに、/VWのローレベルにより、EOR<0>の出力を有効としてVW2<0>に反映させることができる。I/O<0>がパス、I/O<1>がフェイルした場合を一例とすると、EOR<0>がローレベル、EOR<1>がハイレベルとなる。これにより、Q0_1は、Q0_0がハイレベルからローレベルに切り替わってもハイレベル固定となり、以降書き込みパルス発生回路出力Wreset0_0、Wset0_0までハイレベル固定となり、書き込みパルスは発生しない。一方Q1_1は、EOR<1>がハイレベルである為、通常の書き込み動作と同じになり、Q1_0がハイレベルからローレベルの切り替わりに伴って切り替わり、書き込みパルスが発生する。以降は、通常の書き込み動作と同じように、ベリファイ読み出しでフェイルとなったメモリセルにのみ書き込みパルスが印加される。
　上記ベリファイライトの構成によれば以下の作用効果がある。
　（１）電源を書き込み動作時のみ立ち上げ、1ビット単位の書き込みにより、同時に動作する回路を最小限にするから、通常の書き込み動作と同様に、ベリファイ書き込み動作においても低消費電流動作に寄与する(図２４)。
　（２）ベリファイ読み出しでフェイルしたI/Oのみ再書き込みを行い、パスしたI/Oはスキップする方式を採用するから、パスしたセルに再書き込みを行わない為、書換え動作回数を低減でき、書き込みを止めるスキップI/Oに書き込みパルスが発生しないから、この点においても低消費電力に寄与することができる（図５、図２４）。
　（３）書き込みとベリファイ書き込みの外部からの制御とシーケンスが基本的に同じであるからその制御が容易になる（図５、図２４）。
　（４）ベリファイ読み出しでフェイルしたメモリセルに対し、書き込み電圧を変更し再書き込みを行うから、フェイルしたメモリセルをパスレベルの抵抗値に遷移させるために必要なベリファイ書き込み回数を比較的少なくすることが可能になる（図５、図２３、図２４）。
　以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
　例えば読み出しや書き込みのためのタイミング生成回路の論理構成、各種ドライバの回路構成等は図面に記載された構成に限定されず、適宜変更することが可能である。また、書き込みデータの部分ビット単位又は部分メモリマット単位でずらす制御は１ビット単位又は１メモリマット単位に限定されず、シフトレジスタ６０の出力先を適宜変更して複数単位でずらすようにすることも可能である。
　本発明はＲＦＩＤチップやＲＦＩＤモジュールへの適用はもとより、それに限定されず、マイクロコンピュータ等のデータ処理ＬＳＩ、更には単体のメモリＬＳＩ等に広く適用することができる。

Claims (17)

  1. 　抵抗値の変化を利用して情報を記憶する相変化素子に選択トランジスタが直列接続された複数のメモリセルと、
    　前記メモリセルの電流経路の一端に接続されたビット線と、
    　読み出し動作のためにビット線をプリチャージするプリチャージ素子と、
    　前記選択トランジスタの選択端子に接続されたワード線と、
    　前記ワード線で選択された前記メモリセルが接続する前記ビット線の電位変化を検出するアンプと、
    　前記アンプの出力を保持する読み出しデータラッチと、
    　前記データラッチによるラッチデータが確定したときビット線の残留電荷をディスチャージするディスチャージ素子と、
    　書き込み動作において前記ワード線で選択された前記メモリセルに前記ビット線を介して書き込み電流を流す書換え回路と、
    　外部から与えられる読み出し動作の指示信号の変化に同期して前記ワード線選択タイミングと前記読み出しデータラッチのラッチタイミングを生成するタイミング生成回路と、から成るメモリを有する半導体装置。
  2. 　前記タイミング生成回路は、前記ワード線選択タイミングと前記読み出しデータラッチのラッチタイミングを生成するための直列接続された複数の遅延回路を有し、
    　前記遅延回路は定電流素子に流れる電流によって遅延時間が決まる、請求項１記載の半導体装置。
  3. 　前記タイミング生成回路は、直列接続された複数の遅延回路を用いて前記読み出しデータラッチのラッチタイミングを制御するためのラッチタイミング信号を生成するパルスジェネレータを備え、
    　前記遅延回路は定電流素子に流れる電流によって遅延時間が決まる、請求項１記載の半導体装置。
  4. 　温度センサを更に備え、
    　前記パルスジェネレータは、前記温度センサによる検出結果に基づいて前記遅延回路の正の温度特性を相殺するように、前記ラッチタイミング信号の生成に用いる遅延回路の直列段数を選択する遅延セレクタを有する、請求項３記載の半導体装置。
  5. 　温度センサを更に備え、
    　前記パルスジェネレータは、前記温度センサによる検出結果に基づいて前記遅延回路の負の温度特性を相殺するように、前記ラッチタイミング信号の生成に用いる遅延回路の直列段数を選択する遅延セレクタを有する、請求項３記載の半導体装置。
  6. 　前記パルスジェネレータは、ベリファイ読み出し動作が指示されたときは、読み出し動作が指示されたときに比べ、前記素子を高抵抗とするデータ書き込みに対するベリファイ読み出しにおいてラッチタイミングを遅くし、前記素子を低抵抗とするデータ書き込みに対するベリファイ読み出しにおいてラッチタイミングを早くするように、前記ラッチタイミング信号の生成に用いる遅延回路の直列段数を選択する遅延セレクタを有する、請求項３記載の半導体装置。
  7. 　温度センサを更に備え、
    　前記遅延セレクタは、前記温度センサによる検出結果に基づいて前記遅延回路の正の温度特性を相殺するように、前記ラッチタイミング信号の生成に用いる遅延回路の直列段数を選択する、請求項６記載の半導体装置。
  8. 　温度センサを更に備え、
    　前記遅延セレクタは、前記温度センサによる検出結果に基づいて前記遅延回路の負の温度特性を相殺するように、前記ラッチタイミング信号の生成に用いる遅延回路の直列段数を選択する、請求項６記載の半導体装置。
  9. 　前記プリチャージ素子と前記ビット線との間に、前記ビット線のプリチャージ電圧をプリチャージ素子の供給電圧よりも低い電圧にクランプするクランプ素子を有する、請求項２記載の半導体装置。
  10. 　前記クランプ素子の閾値電圧は前記プリチャージ素子及びディスチャージ素子の閾値電圧よりも小さい電圧である、請求項９記載の半導体装置。
  11. 　前記アンプはインバータアンプである、請求項１記載の半導体装置。
  12. 　前記アンプの入力ノードに結合された容量素子を有し、
    　前記容量素子は読み出し動作で選択されるビット線の寄生容量よりも大きな容量値を有する、請求項１記載の半導体装置。
  13. 　前記アンプの接続の入力ノードに接続された抵抗値測定回路を更に有し、
    　前記抵抗値測定回路は、計測モードにおいて前記ビット線に電流を供給する電流供給素子と、前記電流供給素子に流れる電流が鏡映されるカレントミラー素子と、カレントミラー素子に流れる電流を観測可能にする外部モニタ端子と、前記ビット線の電圧がリファレンス電圧に達したとき電流供給素子による電流供給動作を停止させる検出回路と、を有する請求項１記載の半導体装置。
  14. 　抵抗値の変化を利用して情報を記憶する相変化素子に選択トランジスタが直列接続された複数のメモリセルと、
    　前記メモリセルの電流経路の一端に接続されたローカルビット線と、
    　前記ローカルビット線を選択してグローバルビット線に接続する選択スイッチ素子と、
    　前記グローバルビット線を読み出し動作のためにプリチャージするプリチャージ素子と、
    　前記選択トランジスタの選択端子に接続されたワード線と、
    　前記ワード線で選択された前記メモリセルが接続する前記ローカルビット線から前記グローバルビット線に与えられる電位変化を検出するアンプと、
    　前記アンプの出力を保持する読み出しデータラッチと、
    　前記データラッチによるラッチデータが確定したとき前記ローカルビット線及びグローバルビット線の残留電荷をディスチャージするディスチャージ素子と、
    　外部から与えられる読み出し動作の指示信号の変化に同期して前記ワード線選択タイミングと前記読み出しデータラッチのラッチタイミングを生成するタイミング生成回路と、
    　書き込み動作において前記ワード線で選択された前記メモリセルの相変化素子の抵抗値を変更するために前記ビット線を介して書き込み電流を流す書換え回路と、から成るメモリを有する半導体装置。
  15. 　前記メモリをアクセス制御するロジック部を更に有する請求項１４記載の半導体装置。
  16. 　アンテナを介して近接非接触通信を行って前記ロジック部に接続される送受信部と、前記アンテナからの入力を整流して電源電圧を生成する整流部とを更に有し、前記整流部で生成された電源電圧が前記メモリ、ロジック部、及び送受信部の動作電源として供給される、ＲＦＩＤチップとして構成される、請求項１５記載の半導体装置。
  17. 　請求項１６記載の半導体装置と、これに接続されたアンテナとを有する、ＲＦＩＤモジュール。
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