KR20170063319A

KR20170063319A - 동작환경 정보 저장회로 및 커맨드 저장 기능을 구비한 반도체 메모리 장치

Info

Publication number: KR20170063319A
Application number: KR1020160019315A
Authority: KR
Inventors: 김찬경; 김미조; 주용규; 고승범; 김수환
Original assignee: 삼성전자주식회사
Priority date: 2015-11-27
Filing date: 2016-02-18
Publication date: 2017-06-08

Abstract

반도체 메모리 장치의 사용시간 데이터, 동작전압 데이터, 또는 동작온도 등과 같은 동작환경 정보를 저장하는 반도체 메모리 장치가 개시되어 있다. 본 발명에 따른 반도체 메모리 장치는, 반도체 메모리 장치 내에서 설정된 기능을 수행하는 내부 회로와 동작환경 정보 저장회로를 포함한다. 동작환경 정보 저장회로는 반도체 메모리 장치가 동작할 때 상기 반도체 메모리 장치의 동작환경 정보를 감지하고, 감지된 상기 동작환경 정보를 불휘발성 메모리 셀들에 일정한 시간주기 단위로 저장한다. 정보 리드 요청 시 상기 불휘발성 메모리 셀들에 저장된 상기 동작환경 정보는 외부로 제공될 수 있다. 또한 커맨드 정보가 저장된 후 요청에 의해 반도체 메모리 장치의 외부로 출력될 수 있다.

Description

동작환경 정보 저장회로 및 커맨드 저장 기능을 구비한 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE WITH OPERATION ENVIRONMENT INFORMATION STORING CIRCUIT AND COMMAND STORING FUNCTION}

본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로 반도체 메모리 장치가 파워 온 되었을 때의 동작환경 정보를 저장할 수 있고 또한 커맨드 저장 기능을 갖는 반도체 메모리 장치에 관한 것이다.

현대 사회에서 거의 필수적인 전자 기기는 프로세서나 메모리 등과 같은 반도체 장치를 포함할 수 있다. 데이터 처리 시스템을 구성할 수 있는 프로세서는 다이나믹 랜덤 억세스 메모리(이하 DRAM)나 마그네틱 랜덤 억세스 메모리(이하 MRAM)등과 같은 메인 메모리를 작업용 메모리로서 활용할 수 있다. 복수의 DRAM들이나 MRAM들은 모듈 기판에 탑재되어 메모리 모듈을 형성할 수 있다. 메모리 컨트롤러는 프로세서로부터 요청을 받아 메모리 모듈을 제어할 수 있다.

DRAM은 하나의 억세스 트랜지스터와 하나의 스토리지 커패시터로 이루어진 메모리 셀을 복수로 구비할 수 있다.

한편, STT-MRAM(Spin transfer torque magneto resistive random access memory)은 MTJ(Magnetic Tunnel Junction) 소자와 선택 트랜지스터로 이루어진 메모리 셀을 가지므로 전원 불량 또는 전원 차단에 의해서도 메모리 셀에 저장된 데이터가 소실되지 않는다.

MTJ 소자는 고정층(fixed layer)과 자유층(free layer) 및 이들 사이에 형성된 터널층을 포함할 수 있다. 고정층의 자화 방향은 고정되어 있으며, 자유층의 자화 방향은 조건에 따라 고정층의 자화 방향과 같거나 역방향이 될 수 있다.

사용 시간의 경과에 따라, 메모리 셀들 중 임의의 한 메모리 셀이 저장된 데이터를 제대로 유지할 수 없는 경우에 그 메모리 셀은 리드 에러를 유발할 수 있는 결함 메모리 셀로 되어 버린다.

또한, DRAM이나 MRAM 내부에서 설정된 기능을 수행하기 위한 내부 회로들도 사용 시간의 경과에 따라 설정된 동작으로부터 벗어날 수 있다.

본 발명이 해결하고자 하는 기술적 과제는, 반도체 메모리 장치가 파워 온 되었을 때의 동작환경 정보를 저장할 수 있는 반도체 메모리 장치 및 그를 포함하는 메모리 시스템을 제공함에 있다.

본 발명이 해결하고자 하는 또 다른 기술적 과제는, 수신되는 커맨드를 저장하고 커맨드 에러시에 외부로 커맨드를 출력할 수 있는 반도체 메모리 장치 를 제공함에 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 개념의 일 양상(an aspect)에 따라, 반도체 메모리 장치는, 반도체 메모리 장치 내에서 설정된 기능을 수행하는 내부 회로와, 상기 반도체 메모리 장치가 동작할 때 상기 반도체 메모리 장치의 동작환경 정보를 감지하고, 감지된 상기 동작환경 정보를 불휘발성 메모리 셀들에 일정한 시간주기 단위로 저장하며, 정보 리드 요청 시 상기 불휘발성 메모리 셀들에 저장된 상기 동작환경 정보를 외부로 제공하는 동작환경 정보 저장회로를 포함한다.

본 발명의 실시 예에 따라, 상기 불휘발성 메모리 셀들은 MRAM 셀들일 수 있으며, 본 발명의 실시 예에 따라, 상기 동작환경 정보는 상기 반도체 메모리 장치의 사용시간을 나타내는 사용시간 데이터를 포함할 수 있다. 상기 동작환경 정보는 상기 반도체 메모리 장치의 동작전압을 나타내는 동작전압 데이터나 상기 반도체 메모리 장치의 동작온도를 나타내는 동작온도 데이터를 포함할 수 있다. 상기 동작환경 정보가 상기 반도체 메모리 장치의 상기 내부 회로에 인가될 경우에 딜레이 회로의 딜레이 량이 조절될 수 있다. 상기 동작환경 정보가 상기 반도체 메모리 장치의 상기 내부 회로에 인가될 경우에 버퍼 회로의 버퍼링 능력이 조절될 수 있다. 본 발명의 실시 예에 따라, 상기 정보 리드 요청은 메모리 컨트롤러에 의해 수행되며, 상기 메모리 컨트롤러는 상기 동작환경 정보가 설정 한계 값에 도달되는 경우에 알람 신호를 생성할 수 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 개념의 또 다른 양상에 따라, 메모리 시스템은, 파워 온 동작 동안에 장치 내부의 동작환경 정보를 감지하여 일정한 시간주기 단위로 불휘발적으로 저장하는 동작환경 정보 저장 회로를 포함하는 반도체 메모리 장치와, 상기 반도체 메모리 장치의 상기 동작환경 정보 저장 회로를 액세스함에 의해 상기 반도체 메모리 장치로부터 제공되는 상기 동작환경 정보를 수신하는 메모리 컨트롤러를 포함한다.

상기 기술적 과제를 달성하기 위한 본 발명의 개념의 또 다른 양상에 따라, 반도체 메모리 장치는, 휘발성 메모리 셀들을 가지는 반도체 메모리 장치 내에서 설정된 기능을 수행하는 내부 회로와, 상기 내부 회로의 동작을 제어하기 위해 외부에서 수신되는 커맨드를 래치하는 커맨드 래치 회로, 및 상기 커맨드 래치 회로에 래치된 커맨드를 설정된 용량만큼 저장하며 출력 요청신호의 수신에 응답하여 상기 저장된 커맨드를 외부로 출력하는 커맨드 히스토리 저장 회로를 포함한다.

상기 수신되는 커맨드와 제공되는 밸리드 포맷 커맨드를 비교하여 상기 수신되는 커맨드에 대해 에러가 발생하였는 지를 검출하는 비교회로가 상기 커맨드 래치 회로와 상기 커맨드 히스토리 저장 회로 사이에 더 구비될 수 있다. 상기 커맨드 히스토리 저장 회로는 현재 수신되는 커맨드의 이전 커맨드들을 N개 저장하는 용량을 갖는 FIFO 메모리일 수 있다. 상기 출력 요청신호는 상기 반도체 메모리 장치와 전기적으로 연결된 메모리 컨트롤러로부터 제공된 신호에 의해 발생되거나 프로세서로부터 제공되는 신호에 의해 발생될 수 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 개념의 또 다른 양상에 따라, 반도체 메모리 장치는, DRAM 메모리 셀 어레이를 포함하는 DRAM 메모리 회로, 상기 DRAM 메모리 회로의 메모리 동작을 제어하기 위해 외부에서 수신되는 커맨드를 버퍼링하고 디코딩하는 컨트롤 로직, 상기 수신되는 커맨드와 제공되는 밸리드 포맷 커맨드를 비교하여 상기 수신되는 커맨드에 대해 에러가 발생하였는 지를 검출하는 커맨드 에러 검출기, 상기 수신되는 커맨드에 대해 에러가 발생된 경우에 그 발생된 에러가 정정 가능한 에러이면 에러를 정정하는 커맨드 에러 정정 회로, 및 상기 발생된 에러가 정정 불가한 경우에 상기 커맨드를 설정된 용량만큼 저장하며 출력 요청신호의 수신에 응답하여 상기 저장된 커맨드를 외부로 출력하는 인밸리드 커맨드 저장 회로를 포함한다.

본 발명의 실시 예에 따르면, 반도체 메모리 장치가 파워 온 되었을 때 저장된 동작환경 정보를 이용함에 의해 필드 불량 예측이 수행되거나 내부 회로의 튜닝이 수행되는 이점이 있다.

도 1은 본 발명의 개념에 따른 반도체 장치의 블록도 이다.
도 2는 본 발명의 실시 예에 따른 메모리 시스템의 블록도 이다.
도 3은 본 발명의 실시 예에 따른 동작환경 정보 저장회로의 블록도 이다.
도 4는 도 3의 센싱 회로에 관련되어 사용시간 데이터를 생성하는 타임 코드 생성부의 블록도 이다. .
도 5는 도 3의 센싱 회로에 관련되어 사용온도 데이터를 생성하는 온도 코드 생성부의 블록도이다.
도 6은 본 발명의 실시 예에 따른 동작환경 정보 저장 및 리드 제어의 플로우챠트 이다.
도 7은 도 2중 반도체 메모리 장치의 예시적 블록도 이다.
도 8은 도 7중 내부 회로의 블록도 이다.
도 9는 도 7에 적용되는 가변 전압 조절기의 예시적 회로도 이다.
도 10은 도 8중 내부전압 발생기의 예시적 회로도 이다.
도 11은 도 8중 고전압 발생기의 예시적 회로도 이다.
도 12는 본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치의 블록도이다.
도 13은 본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치의 블록도이다.
도 14는 본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치의 블록도이다.
도 15는 본 발명에 적용되는 리드관련 커맨드 에러를 설명하기 위해 제시된 타이밍도이다.
도 16은 본 발명에 적용되는 액티브관련 커맨드 에러를 설명하기 위해 제시된 타이밍도이다.

위와 같은 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은, 이해의 편의를 제공할 의도 이외에는 다른 의도 없이, 개시된 내용이 보다 철저하고 완전해질 수 있도록 그리고 당 업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.

본 명세서에서, 어떤 소자 또는 라인들이 대상 소자 블록에 연결된다 라고 언급된 경우에 그것은 직접적인 연결뿐만 아니라 어떤 다른 소자를 통해 대상 소자 블록에 간접적으로 연결된 의미까지도 포함한다.

또한, 각 도면에서 제시된 동일 또는 유사한 참조 부호는 동일 또는 유사한 구성 요소를 가급적 나타내고 있다. 일부 도면들에 있어서, 소자 및 라인들의 연결관계는 기술적 내용의 효과적인 설명을 위해 나타나 있을 뿐, 타의 소자나 회로블록들이 더 구비될 수 있다.

여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함될 수 있으며, DRAM 및 MRAM에 대한 기본적 데이터 억세스 동작과 퓨즈 프로그램 동작, 그리고 내부 기능회로에 관한 세부는 본 발명의 요지를 모호하지 않도록 하기 위해 상세히 설명되지 않음을 유의(note)하라.

도 1은 본 발명의 개념에 따른 반도체 장치의 블록도 이다.

도 1을 참조하면, 반도체 장치(100)는 동작환경 정보 저장회로(150)와 내부 회로(170)를 포함한다.

내부 회로(170)는 반도체 장치 내에서 설정된 기능을 수행한다. 예컨대 반도체 장치(100)가 MRAM 등과 같은 반도체 메모리 장치인 경우에 내부 회로(170)는 내부 전원전압이나 고전압 등과 같은 DC 전압을 발생하는 DC 전압 발생기, 출력 데이터를 구동하는 출력 드라이버, 데이터를 센싱하는 센스앰프, 데이터를 입력하는 입력 버퍼, 데이터를 출력하는 출력 버퍼, 또는 온다이 터미네이션 기능을 수행하는 터미네이션 회로를 포함할 수 있다.

동작환경 정보 저장회로(150)는 반도체 장치가 동작할 때 상기 반도체 장치의 동작환경 정보를 감지하고, 감지된 상기 동작환경 정보를 불휘발성 메모리 셀들에 일정한 시간주기 단위로 저장한다. 상기 저장된 동작환경 정보는 정보 리드 요청 시에 외부로 제공될 수 있다. 메모리 컨트롤러나 호스트는 상기 동작환경 정보를 이용하여 반도체 장치의 교체 타임을 예측할 수 있다.

동작환경 정보 저장회로(150)는 동작 인에이블 신호(SE)에 응답하여 동작될 수 있다. 상기 동작 인에이블 신호(SE)는 내부적으로 생성되거나 외부에서 제공될 수 있다.

따라서, 상기 동작환경 정보를 이용함에 의해 반도체 장치의 필드 불량 예측이 수행될 수 있다.

한편, 상기 저장된 동작환경 정보는 내부 회로(170)로 제공되어 파라메터 조절에 이용될 수 있다. 동작환경 정보 저장회로(150)는 라인(L10)을 통해 내부 회로(170)의 동작 파라메터를 수신할 수 있다. 동작환경 정보 저장회로(150)는 수신된 동작 파라메터가 기준 파라메터로부터 설정된 차이값 이상 벗어난 경우에 상기 동작환경 정보에 근거하여 갱신된 동작 파라메터를 생성할 수 있다. 현재의 동작 파라메터를 갱신된 동작 파라메터로 변경하기 위한 조절제어신호는 라인(L10)을 통해 상기 내부 회로(170)로 인가될 수 있다.

따라서, 상기 동작환경 정보를 이용함에 의해 반도체 장치의 내부 회로의 튜닝이 수행될 수 있다.

도 2는 본 발명의 실시 예에 따른 메모리 시스템의 블록도 이다.

도 2를 참조하면, 메모리 시스템(400)은 반도체 메모리 장치(101)와 메모리 컨트롤러(300)를 포함할 수 있다. 메모리 컨트롤러(300)는 프로세서 등과 같은 호스트로부터 인스트럭션을 수신할 수 있다. 메모리 컨트롤러(300)는 반도체 메모리 장치(101)로 커맨드 및 어드레스(C/A)를 제공할 수 있다. 메모리 컨트롤러(300)는 반도체 메모리 장치(101)로 데이터(DATA)를 제공할 수 있다. 반도체 메모리 장치(101)로부터 리드된 데이터(DATA)는 메모리 컨트롤러(300)로 제공될 수 있다.

반도체 메모리 장치(101)는 동작환경 정보 저장회로(151)를 포함할 수 있다.

동작환경 정보 저장회로(151)는 반도체 메모리 장치가 동작할 때 상기 반도체 메모리 장치의 동작환경 정보를 감지하고, 감지된 상기 동작환경 정보를 일정한 시간주기 단위로 지속적으로(persistently) 저장한다. 상기 저장된 동작환경 정보는 메모리 컨트롤러(300)의 리드 요청 시에 메모리 컨트롤러(300)로 제공될 수 있다. 따라서, 메모리 컨트롤러(300)는 상기 동작환경 정보를 이용하여 반도체 메모리 장치의 교체 타임이나 수명을 예측할 수 있다.

따라서, 상기 동작환경 정보를 활용함에 의해 반도체 메모리 장치의 필드 불량 예측이 수행될 수 있다.

한편, 상기 저장된 동작환경 정보는 도 1에서 도시된 바와 같은 내부 회로(170)로 제공되어 파라메터 조절에 이용될 수 있다.

반도체 메모리 장치(101)는 본 발명에서 한정되는 것은 아니지만 STT MRAM 일 수 있다.

에스램(SRAM) 또는 디램(DRAM)과 같은 휘발성 반도체 메모리 장치는 전원이 중단될 때 저장된 데이터를 잃어버린다. 이와는 대조적으로, 마그네틱 랜덤 억세스 메모리(MRAM)와 같은 불휘발성 반도체 메모리 장치는 전원 공급이 중단된 후에도 저장된 데이터를 유지한다. 따라서, 전원 불량 또는 전원 차단에 의하여 데이터의 소실을 원하지 않는 경우에, 불휘발성 반도체 메모리 장치가 데이터를 저장하는데 선호적으로 사용될 수 있다. 결국, STT-MRAM(Spin transfer torque magneto resistive random access memory)으로 반도체 메모리 장치를 구성하는 경우에 DRAM이 갖는 장점에 더하여 MRAM이 갖는 장점이 더 부가될 수 있다.

STT-MRAM 셀은 워드라인에 게이트가 연결되는 선택 트랜지스터와 자화 방향에 따라 서로 다른 데이터를 저장하는 MTJ(Magnetic Tunnel Junction) 소자로 이루어질 수 있다. MTJ 소자는 적어도 하나의 고정층(fixed layer), 적어도 하나의 자유층(free layer), 및 상기 고정층과 상기 자유층 사이에 형성된 적어도 하나의 터널층을 가질 수 있다. 상기 고정층의 자화 방향은 일반적으로 고정되어 있으며, 상기 자유층의 자화 방향은 바이어스 조건에 따라 고정층의 자화 방향과 같거나 역방향이 될 수 있다. 예를 들어 자유층의 자화 방향이 고정층의 자화 방향과 같을 경우에 저장된 데이터를 “1”이라고 하면, 자유층의 자화 방향이 고정층의 자화 방향과 반대 방향일 경우에 저장된 데이터는 “0”일 수 있다.

반도체 메모리 장치(101)가 STT MRAM이라고 언급되었으나, 이에 한정됨이 없이 반도체 메모리 장치(101)는 예를 들면, EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), MRAM(Magnetic RAM), Conductive bridging RAM(CBRAM), FeRAM (Ferroelectric RAM), OUM(Ovonic Unified Memory)라고도 불리는 PRAM(Phase change RAM), 저항성 메모리 (Resistive RAM: RRAM 또는 ReRAM), 나노튜브 RRAM (Nanotube RRAM), 폴리머 RAM(Polymer RAM: PoRAM), 나노 부유 게이트 메모리(Nano Floating Gate Memory: NFGM), 홀로그래픽 메모리 (holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory Device), 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory)로도 구현될 수 있다.

또한, 반도체 메모리 장치(101)는 동작환경 정보 저장회로(151)내부의 저장회로를 제외하고서 DDR3 DRAM 혹은 DDR4 DRAM 으로 구성될 수 있다.

또한, 반도체 메모리 장치(101)는 STT MRAM 셀과 DRAM 셀이 혼재된 랜덤 억세스 메모리 장치로 구성될 수 있다.

반도체 메모리 장치(101)는 스마트 폰 등과 같은 휴대용 단말기에 저전력 모바일 RAM 으로서 적용될 수 있다.

도 3은 본 발명의 실시 예에 따른 동작환경 정보 저장회로의 블록도 이다.

동작환경 정보 저장회로(151)는 센싱 회로(52), 모니터링 회로(53), 포스트 프로세싱 회로(54), 저장 제어 회로(55), 및 NVM 셀 어레이(56)를 포함한다.

센싱 회로(52)는 인에이블 신호(EN)에 응답하여 센싱 동작을 수행한다. 상기 센싱 회로(52)는 센싱 입력으로 제공되는 각종 아나로그 신호를 디지털 데이터로 변환하는 동작을 수행할 수 있다. 예컨대, 반도체 메모리 장치(101)가 파워 온 되어 동작할 때의 동작 전압이 1.2볼트라고 할 경우에 아나로그 전압 1.2볼트는 4비트의 디지털 데이터로 변환될 수 있는 것이다. 또한, 반도체 메모리 장치(101)가 파워 온 되어 동작할 때의 동작 온도가 35도씨(℃)라고 할 경우에 아나로그 전압으로 형태로 나타나는 35도씨는 8비트의 디지털 데이터로 변환될 수 있는 것이다. 또한, 사용시간 데이터는 기준이 되는 클럭신호를 파워 온 동안에 지속적으로 카운팅함에 의해 누적적으로 집계할 수 있다.

모니터링 회로(53)는 센싱되는 동작환경 정보 예컨대 사용시간 데이터, 동작온도 데이터, 또는 동작전압 데이터를 모니터링 할 수 있다. 모니터링 회로(53)는 상기 사용시간 데이터, 동작온도 데이터, 또는 동작전압 데이터가 각기 대응되는 기준 데이터에서 벗어나는 지의 유무를 모니터링 할 수도 있다.

여기서, 사용시간 데이터는 반도체 메모리 장치(101)가 파워 온 되어 있던 총 누적 시간을 의미할 수 있다. 예를 들어, MRAM 셀의 수명이 8년이라고 예를 들면 사용 시간이 8년이 다 되어갈 무렵에 메모리 칩의 교체를 알리는 알람 신호가 시스템으로부터 제공될 수 있다.

동작온도 데이터는 반도체 메모리 장치(101)가 동작될 때의 주변 온도를 나타낼 수 있다. 주변 온도는 최대 값과 최소 값의 형태로 저장될 수 있다. 예를 들어, 일별 최대 온도 값과 월별 최대 온도 값이 저장된 경우에 온도에 근거한 사용 이력이 파악될 수 있다.

동작전압 데이터는 반도체 메모리 장치(101)가 동작될 때의 동작 전압을 나타낼 수 있다. 동작 전압은 노말 전압, 최대 값, 및 최소 값의 형태로 저장될 수 있다. 예를 들어, 반도체 메모리 장치(101)의 리드 에러가 발생된 경우에 상기 동작전압을 체크함에 의해 에러 원인이 파악될 수 있다.

포스트 프로세싱 회로(54)는 모니터링 회로(53)의 모니터링 결과를 후 처리하는 역할을 한다. 포스트 프로세싱 회로(54)는 동작환경 정보가 불휘발성 메모리(NVM) 셀들에 저장 데이터의 형태로 저장되도록 하기 위해 센싱회로(52)로부터 출력된 정보를 후 처리한다. 이에 따라, 동작환경 정보는 정보의 종류별로 설정된 저장 영역에 저장될 수 있다.

포스트 프로세싱 회로(54)는 라인(CON10)을 통해 저장 제어 회로(55)로부터 제어 신호를 받아 구동될 수 있다.

저장 제어 회로(55)는 동작환경 정보의 저장 및 출력이 이루어지도록 하기 위한 제어 동작을 수행한다. 저장 제어 회로(55)는 파워 온 동안에만 동작되어도 무방하므로 파워 오프 신호(Power Off)를 수신할 수 있다. 여기서, 파워 오프 신호는 실질적으로 파워 오프가 되기 직전에 저전압의 검출 시에 제공되는 신호이다. 따라서, 파워 오프 신호가 인가될 경우에 저장 제어 회로(55)는 동작환경 정보가 불휘발성 메모리 셀들에 저장되도록 제어할 수 있다.

저장 제어 회로(55)는 동작환경 정보의 업데이트를 위한 업데이트 신호를 커맨드를 이용하여 생성할 수 있다. 예를 들어 DRAM의 경우에 업데이트 신호는 리프레쉬 구간에서 발생되는 리프레쉬 커멘드 신호를 카운팅함에 의해 생성될 수 있다.

리프레쉬 카운팅 클럭신호의 주기(tREF)가 1ms 인 경우에 리프레쉬 구간(REFD)에서는 64회의 카운팅이 일어난다. 리프레쉬 구간마다 발생되는 리프레쉬 커멘드 신호를 설정된 횟수만큼 카운팅 함에 의해 업데이트 신호가 발생될 수 있다.

한편, MRAM의 경우에 업데이트 신호는 발생되는 발진 클럭을 이용함에 의해 주기적으로 생성될 수 있다.

NVM 셀 어레이(56)는 동작환경 정보를 영구적으로 저장하기 위해 NVM 메모리 셀들을 포함할 수 있다. NVM 메모리 셀들은 행들과 열들의 매트릭스 형태로 배치될 수 있다. 상기 행들은 동작환경 정보저장용 메모리의 워드라인에 대응되고, 상기 열들은 동작환경 정보저장용 메모리의 비트라인에 대응될 수 있다.

NVM 셀 어레이(56)는 STT MRAM 메모리 셀들을 포함할 수 있다.

외부의 리드 요청(Request)이 상기 저장 제어 회로(55)에 인가되면 상기 저장 제어 회로(55)는 라인(CON20)을 통해 NVM 셀 어레이(56)로 리드 커맨드를 인가할 수 있다. 이에 따라, NVM 셀 어레이(56)의 설정 영역 내에 저장된 동작환경 정보가 출력단(Out)으로 출력된다.

도 3의 경우에는 동작환경 정보가 불휘발성 메모리 셀들에 저장되는 경우를 예로 들었으나, 안티 퓨즈가 동작환경 정보를 위해 간단히 이용될 수도 있다.

안티 퓨즈는 일반적으로 저항성 퓨즈 소자로서, 프로그램되지 않은 상태에서는 높은 저항(예를 들면, 100MΩ)을 가지고 있으며 프로그램된 이후에는 낮은 저항(예를 들면, 100KΩ이하)을 가지고 있다. 예를 들면, 안티 퓨즈는 이산화규소(SiO2), 실리콘 나이트라이드(silicon nitride), 탄탈륨 옥사이드(tantalum oxide) 또는 ONO(silicon dioxide - silicon nitride - silicon dioxide)와 같은 유전체가 두 개의 도전체 사이에 끼어 있는 복합체 등과 같은 수 내지 수백 옹그스트롱(Å)의 매우 얇은 유전체 물질로 구성될 수 있다.

안티 퓨즈를 이용한 정보의 프로그램(또는 저장)은 충분한 시간 동안 안티 퓨즈 단자들을 통해 고전압(예를 들면 10V)을 인가하여 두 도전체 사이의 유전체를 파괴하는 방식으로써 수행될 수 있다. 따라서, 안티 퓨즈가 프로그램되면, 안티 퓨즈의 양 단의 도전체가 단락되어 퓨즈의 저항은 프로그램 되기 전의 상태에 비해 작은 값으로 된다. 결국, 안티 퓨즈의 프로그램 되기 이전의 기본 상태는 전기적으로 오픈 상태이며, 고전류에 의해 프로그램된 후에는 전기적으로 단락 상태로 된다.

동작환경 정보의 저장이나 업데이트를 위해 대응되는 안티 퓨즈가 프로그램될 수 있다.

프로그램된 안티 퓨즈 어레이 내의 동작환경 정보는 메모리 셀 어레이의 리드 동작 원리와 유사하게 상기 저장 제어 회로(55)에 의해 외부로 리드될 수 있을 것이다.

안티 퓨즈 이외에도 동작환경 정보를 저장하기 위한 불휘발성 저장 매체 는 예컨대 e-퓨즈나 PRAM 메모리 셀로 구현될 수도 있을 것이다.

동작환경 정보는 반도체 메모리 장치(101)의 내부 회로의 동작 파라메터를 조절하기 위한 조절제어신호의 생성에도 이용될 수 있다.

생성된 조절제어신호가 반도체 메모리 장치(101)의 내부 회로에 인가될 경우에 직류 전압의 출력 레벨이 변경될 수 있다. 또한, 상기 조절제어신호가 내부 회로에 인가될 경우에 내부 신호들의 딜레이 타임이 변경될 수 있다. 또한, 상기 조절제어신호가 내부 회로에 인가될 경우에 드라이버들의 구동 능력이 변경될 수도 있다. 또한, 상기 조절제어신호가 내부 회로에 인가될 경우에 버퍼들의 버퍼링 능력이 변경되거나, 센스 앰프의 센싱 능력이 변경될 수도 있다.

도 4는 도 3의 센싱 회로에 관련되어 사용시간 데이터를 생성하는 타임 코드 생성부의 블록도 이다. .

도 4를 참조하면, 타임 코드 생성부는 오실레이터(50)와 디지털 카운터(51)를 포함한다.

오실레이터(50)는 링 오실레이터로 구현될 수 있으며 일정한 주파수의 발진 클럭(Time)을 생성한다. 여기서 발진 클럭의 주파수는 초 단위의 시간을 얻기 위한 것이므로 반도체 메모리 장치의 리드나 라이트 동작에 이용되는 발진 클럭의 주파수에 비해 아주 낮을 수 있다.

디지털 카운터(51)는 발진 클럭을 카운팅 한다. 카운팅 결과에 따라 초, 분, 시, 일, 월, 및 년을 나타내는 타임 코드(Time Code)가 얻어질 수 있다. 타임 코드(Time Code)는 동작환경 정보 중에서 사용 시간 데이터를 얻는데 기초가 되는 정보이다.

도 4의 회로는 도 3과는 별도로 구성되거나 도 3의 센싱 회로(52) 및 모니터링 회로(53)에 일부로서 포함될 수 있다.

도 5는 도 3의 센싱 회로에 관련되어 사용온도 데이터를 생성하는 온도 코드 생성부의 블록도이다.

도 5를 참조하면, 온도 코드 생성부는 레귤레이터(60), 기준 회로(62), 및 디지털 온도 생성기(64)를 포함한다.

레귤레이터(60)는 공급 전압(DVDD)을 수신하여 일정한 레벨을 갖는 레귤레이팅 전압(VDDR)을 발생한다.

기준 회로(62)는 온도에 따라 변하는 온도 정보 신호(Temp.)를 생성한다. 또한, 기준 회로(62)는 온도의 변화에 무관한 일정한 전압레벨의 기준 신호를 발생할 수 있다.

디지털 온도 생성기(64)는 온도 정보 신호(Temp.)와 기준 신호를 이용하여 디지털 온도 코드(Temp. Code)를 생성한다. 온도 정보 신호와 기준 신호는 각각 아날로그 신호, 예컨대, 아날로그 전압 신호 또는 아날로그 전류 신호일 수 있다. 디지털 온도 생성기(64)는 온도 정보 신호와 기준 신호를 각각 디지털 신호로 변환한다. 디지털 온도 생성기(64)는 변환된 디지털 신호를 연산하여 디지털 온도 코드(Temp. Code)를 생성할 수 있다. 도 5의 실시예서는 온도 코드 생성부가 레귤레이터(60)를 포함하는 것으로 도시되었으나, 이에 한정됨이 없이 레귤레이터(60)는 생략될 수 있다.

한편, 온도 코드 생성부에는 다른 부가적인 전원 회로 예컨대, 차아지 펌프(charge pump)회로, DC-DC 변환기, LDO(Low Drop Out Regulator) 등이 더 포함될 수도 있다. 부가적인 전원 회로는 공급 전압(DVDD)으로부터 센싱 회로(52)에 입력될 전압을 생성할 수 있다. 따라서, 온도 코드 생성부는 메모리 컨트롤러(300)로부터 제공되는 공급 전압(DVDD)을 직접 이용할 수도 있고, 부가적인 전원 회로를 통해 제공되는 공급 전압(DVDD)을 이용할 수도 있다.

디지털 온도 코드(Temp. Code)는 본 발명의 실시 예에 따른 동작환경 정보 중에서 동작 온도 데이터를 얻는데 기초가 되는 정보이다.

도 6은 본 발명의 실시 예에 따른 동작환경 정보 저장 및 리드 제어의 플로우챠트 이다.

도 6을 참조하면, S500에서 메모리 컨트롤러(300)는 반도체 메모리 장치(101)가 파워 온 되어 있는 동안에 칩의 동작환경 정보가 저장되도록 하기 위해 반도체 메모리 장치(101)를 제어한다. 이에 따라, 예를 들어 도 3의 NVM 셀 어레이(56)에는 동작환경 정보(OEI)가 영구적으로 저장된다.

S510에서 메모리 컨트롤러(300)는 반도체 메모리 장치(101)가 파워 온 되어 있을 때 동작환경 정보를 반도체 메모리 장치(101)로부터 리드한다. 이에 따라 동작환경 졍보 예컨대 사용시간 데이터, 동작온도 데이터, 동작전압 데이터가 출력된다.

S520에서 메모리 컨트롤러(300)는 상기 반도체 메모리 장치(101)의 교체 타임을 예측하기 위한 칩 수명 결정 시에 상기 동작환경 정보를 참조할 수 있다. 반도체 메모리 장치(101)가 몇 년 몇 개월 사용되어 왔고 사용 온도가 상한 레벨에 근접하고 있다고 가정하면, 이에 근거하여 메모리 컨트롤러(300)는 교체 타임을 예측할 수 있다.

S530에서 메모리 컨트롤러(300)는 교체 타임의 도래 시에 메모리 시스템을 통해 알람 신호를 발생할 수 있다. 이에 따라 알람 신호는 메모리 시스템의 외부에 있는 호스트로 전송되거나 외부에 설치된 경보기를 구동하는데 이용될 수 있다. 한편, 동작환경 정보는 반도체 메모리 장치(101)의 측정 분석에 활용될 수도 있을 것이다.

도 7은 도 2중 반도체 메모리 장치의 예시적 블록도 이다.

도7을 참조하면, 반도체 메모리 장치(100)는, 제어 회로(261), 로우 디코더(264), 컬럼 디코더(266), 메모리 셀 어레이(270), 센스 앰프 및 입/출력 회로(268), 입/출력 버퍼(269), 버퍼(153), MRAM 셀들(57), 클럭 발생기(152), 딜레이 회로(282), 전압 발생 회로(284), 및 파라메터 튜닝 회로(286)를 포함할 수 있다.

클럭 발생기(152)는 클럭신호들을 생성할 수 있다. 클럭 신호들 중 임의의 출력 클럭 신호(CLK1)는 도 4의 오실레이터(50)와 같은 발진 클럭으로 될 수 있다.

MRAM 셀들(57)은 동작환경 정보를 저장하는 저장매체로서 기능할 수 있다.

제어 회로(261)는 동작환경 정보를 외부로 출력하거나 동작환경 정보가 내부적으로 이용되도록 조절제어신호를 생성할 수 있다.

조절제어신호는 딜레이 회로(282), 전압 발생 회로(284), 및 파라메터 튜닝 회로(286) 중 적어도 하나에 제공될 수 있다.

예를 들어, 상기 조절제어신호가 상기 딜레이 회로(282)에 인가되는 경우에 상기 딜레이 회로(282)는 출력 딜레이 신호들(D1-Dn)의 딜레이 양을 변경할 수 있다. PVT 영향에 의해 반도체 장치의 사용 기간이 오래될 수록 딜레이 양은 초기의 설정된 딜레이 양에서 변화될 수 있다. 반도체 메모리 장치의 사용 시간에 따라 변화되는 딜레이 양을 통계 치에 맞도록 조절할 경우에 반도체 메모리 장치의 딜레이 양은 초기의 설정 상태와 유사하게 복원될 수 있을 것이다.

메모리 셀 어레이(270)는 MRAM 셀들 또는 DRAM 셀들로 구성될 수 있다. 메모리 셀 어레이(270)는 복수 개의 뱅크들로 나뉘어질 수 있다.

제어 회로(261)는 데이터 억세스를 위해 인가되는 컨트롤 신호와 어드레스를 수신하여 설정된 동작 모드들을 제어하기 위한 내부 제어 신호를 발생할 수 있다.

버퍼(153)는 인가되는 어드레스를 수신하여 버퍼링을 수행한다. 버퍼(153)는 메모리 셀 어레이(270)의 행을 선택하는 로우 어드레스를 로우 디코더(264)로 제공하고, 메모리 셀 어레이(270)의 열을 선택하는 컬럼 어드레스를 컬럼 디코더(266)로 제공할 수 있다.

버퍼(153)는 인가되는 커맨드를 수신하여 버퍼링을 수행한다. 상기 커맨드는 상기 제어 회로(261)로 인가되어 디코딩된다.

로우 디코더(264)는 상기 내부 제어 신호에 응답하여 상기 로우 어드레스를 디코딩한다. 로우 어드레스 디코딩의 결과가 메모리 셀 어레이(270)로 인가되면, 메모리 셀들과 연결된 복수의 워드 라인(word line)들 중 선택된 워드라인이 활성화된다.

컬럼 디코더(266)는 상기 내부 제어 신호에 응답하여 상기 컬럼 어드레스를 디코딩한다. 디코딩된 컬럼 어드레스에 따라 컬럼 게이팅이 수행된다. 상기 컬럼 게이팅 수행의 결과로서 메모리 셀들과 연결된 비트라인(Bit Line)들 중 하나가 선택된다.

센스 앰프 및 입출력 회로(268)는 선택된 메모리 셀의 비트 라인에 나타나는 전위를 검출하여 선택된 메모리 셀에 저장된 데이터를 센싱한다.

I/O 버퍼(269)는 입출력되는 데이터를 버퍼링한다. 리드 동작 모드에서 상기 I/O 버퍼(269)는 상기 센스 앰프 및 입출력 회로(268)로부터 리드 아웃된 데이터를 버퍼링하여 채널(CHi)로 출력한다.

도 7을 통해 설명된 바와 같이, 동작환경 정보가 반도체 메모리 장치의 내부 회로의 튜닝에 이용될 수 있다. 또한, 동작환경 정보가 외부로 리드될 경우에 반도체 메모리 장치의 수명 예측이나 필드 불량 예측이 수행될 수 있다.

도 8은 도 7중 내부 회로의 블록도 이다.

도 8을 참조하면, 도 7의 제어 회로(261)내의 제어 신호 발생기(262)가 내부 회로에 대응되는 각종 기능 블록들(284-290)와 연결된 예시가 나타나 있다.

결국, 도 8은 도 7의 제어 회로(261)의 조절제어신호 전달 계통을 나타낸 것이다.

제어 신호 발생기(262)로부터 생성되는 조절제어신호는 예컨대 DC 발생부들(284), 출력 드라이버(285), 터미네이션 회로(287), 센스 앰프(288), 입력 버퍼(289), 및 기타 블록들(290)중 적어도 하나로 인가될 수 있다.

상기 DC 발생부들(284)은 기준전압 또는 내부전압을 발생하는 내부전압 발생기, 고전압 발생기, 또는 기판 전압 발생기일 수 있다.

기판전압 발생기에 조절제어신호가 인가되는 경우에 반도체 메모리 장치(100)의 기판(substrate) 또는 벌크(bulk)에 인가되는 네거티브 전압(또는 기판 바이어스 전압)의 레벨이 조절될 수 있다.

출력 드라이버(285)에 조절제어신호가 인가되는 경우에 반도체 메모리 장치(100)의 출력 드라이버의 드라이빙 능력이 조절될 수 있다.

터미네이션 회로(287)에 조절제어신호가 인가되는 경우에 반도체 메모리 장치(100)의 온다이 터미네이션 저항값이 조절될 수 있다.

센스 앰프(288)에 조절제어신호가 인가되는 경우에 반도체 메모리 장치(100)의 센스 앰프의 센싱 마진이나 센싱 동작의 타임이 조절될 수 있다.

입력 버퍼(289)에 조절제어신호가 인가되는 경우에 반도체 메모리 장치(100)의 입력 버퍼의 버퍼링 능력이 조절될 수 있다.

도 9는 도 7에 적용되는 가변 전압 조절기의 예시적 회로도 이다.

도 9를 참조하면, PMOS 트랜지스터(PM1, PM2)와 제1-4저항(R1-R4)의 연결구성이 보여진다. 상기 PMOS 트랜지스터(PM1)의 게이트 단자에 조절 제어신호가 제어신호(A)로서 인가된다고 하면, 상기 PMOS 트랜지스터(PM1)의 턴온 또는 턴 오프 동작에 따라 저항(R2)이 저항(R1)에 선택적으로 연결되지 않거나 연결된다. 예를 들어, 상기 PMOS 트랜지스터(PM1)가 턴 온된 경우에는 제1 저항(R1)의 저항값 만이 전원전압과 출력단(OUT)간에 존재한다. 상기 PMOS 트랜지스터(PM1)가 턴 오프된 경우에는 상기 제1 저항(R1)의 저항값과 상기 제2 저항(R2)의 저항값을 합한 병렬 합성 저항값이 상기 전원전압과 출력단(OUT)간에 존재한다. 상기 병렬 합성저항값은 상기 제1 저항(R1)의 저항값 보다 높은 저항값이 된다.

또한, PMOS 트랜지스터(PM2)의 게이트 단자에 조절제어신호가 제어신호(B)로서 인가된다고 하면, 상기 PMOS 트랜지스터(PM2)의 턴온 또는 턴 오프 동작에 따라 저항(R3)이 저항(R4)에 선택적으로 연결되지 않거나 연결된다. 예를 들어, 상기 PMOS 트랜지스터(PM2)가 턴 온된 경우에는 제4 저항(R4)의 저항값 만이 출력단(OUT)과 접지 간에 존재한다. 상기 PMOS 트랜지스터(PM2)가 턴 오프된 경우에는 상기 제4 저항(R4)의 저항값과 상기 제3 저항(R3)의 저항값을 합한 병렬 합성 저항값이 상기 출력단(OUT)과 접지 간에 존재한다. 상기 병렬 합성저항값은 상기 제4 저항(R4)의 저항값 보다 높은 저항값이 된다.

도 9와 같은 구성으로 가변 전압 조절기를 구성함에 의해 조절제어신호에 따라 내부 회로의 전압 발생회로의 출력 특성이 조절될 수 있다. 도 9의 회로 구성에서 저항들이 직렬로 더 추가될 수 있고, 병렬로 제어용 트랜지스터가 더 설치될 수 있을 것이다. 추가적인 설치에 의해 출력 전압(OUT)의 레벨은 보다 미세하게 조절될 수 있을 것이다.

조절제어신호에 따라 내부 회로의 저항값을 가변시키는 예시는 도 10 및 도 11을 통해 설명될 것이다.

도 10은 도 8중 내부전압 발생기의 예시적 회로도 이다.

도 10은 DC 발생부들 내의 내부전압 발생기중 기준전압 발생기의 예시적 구성을 보여준다.

기준전압 발생기는 반도체 메모리 장치의 메모리 셀 어레이에 제공되는 셀 어레이용 기준전압(Vrefa)을 발생하기 위한 발생기와, 반도체 메모리 장치의 주변회로에 제공되는 주변회로용 기준전압(Vrefp)을 발생하기 위한 발생기로 분류될 수 있다.

도 10의 기준전압 발생기는 PMOS 트랜지스터(PM1-PM2)와 NMOS 트랜지스터(NM1-NM3)로 구성된 전류미러 타입 차동증폭기(10)와, 구동용 PMOS 트랜지스터(PM3)와, 제1,2 가변저항(R1,R2)으로 구성되어 있다. 일반적인 기준전압 발생기는 제1,2 가변저항(R1,R2)을 제외하고는 도 10의 회로구성과 실질적으로 동일한 구성을 가질 수 있다.

조절제어신호는 기준전압 발생기내의 제1,2 가변저항(R1,R2)의 저항 값을 변화시킴에 의해 기준전압 출력특성이 조절되도록 한다. 구체적으로, 기준전압(Vrefa, Vrefp)의 레벨 증가(up)는 상기 제1 가변저항(R1)의 저항값을 크게 하거나 상기 제2 가변저항(R2)의 저항값을 낮추는 것에 의해 달성되고, 기준전압(Vrefa, Vrefp)의 레벨 감소(down)는 상기 제1 가변저항(R1)의 저항값을 작게 하거나 상기 제2 가변저항(R2)의 저항값을 높이는 것에 의해 달성될 수 있다.

상기 기준전압 발생기내의 상기 제1,2 가변저항(R1,R2)의 저항값을 도 9와 같은 동작의 원리로 변화시키면, 기준전압 출력특성이 조절된다. 즉 도 9를 통해 설명된 바와 같이 제어용 트랜지스터들을 조절제어신호로써 제어하는 것에 의해 상기 제1 가변저항(R1)의 저항값이 조절되도록 하거나 상기 제2 가변저항(R2)의 저항값이 조절되도록 할 수 있다.

도 11은도 8중 고전압 발생기의 예시적 회로도 이다.

도 11에서는 반도체 장치의 워드라인 인에이블 등과 같은 용도로서 필요한 고전압(VPP)을 발생하는 고전압 발생기의 회로가 나타나 있다.

도 11을 참조하면, 고전압(VPP)을 발생하는 고전압 발생기의 회로구성이 예시적으로 보여진다. 고전압 발생기는, PMOS 트랜지스터(PM1-PM2)와 NMOS 트랜지스터(NM1-NM3)로 구성된 전류미러 타입 차동증폭기(10)와, 발진기(20)와, 차아지 펌프(30)와, 제1,2 가변저항(R1,R2)을 포함한다. 본 분야에서 일반적인 고전압 발생기의 회로구성은 상기 제1,2 가변저항(R1,R2)을 제외하고는 도 11의 회로구성과 실질적으로 동일한 구성을 가질 수 있다.

조절제어신호는 상기 고전압 발생기내의 상기 제1,2 가변저항(R1,R2)의 저항값을 변화시킴에 의해 고전압 출력특성이 조절되도록 한다.

유사하게, 고전압(Vpp)의 레벨 증가(up)는 상기 제1 가변저항(R1)의 저항값을 크게 하거나 상기 제2 가변저항(R2)의 저항값을 낮추는 것에 의해 달성되고, 고전압(Vpp)의 레벨 감소(down)는 상기 제1 가변저항(R1)의 저항값을 작게 하거나 상기 제2 가변저항(R2)의 저항값을 높이는 것에 의해 달성될 수 있다. 상기 조절제어신호에 따라 상기 제1,2 가변저항(R1,R2)의 저항값을 변화시키는 것은 전술한 도 9에서의 동작 원리에 따라 구현될 수 있다. 따라서, 도 11의 경우에도 조절제어신호에 따라 고전압 출력특성이 조절될 수 있다.

이상에서와 같이 도면과 명세서를 통해 동작환경 정보의 저장 및 이용에 관한 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다.

예를 들어, 실시 예를 위주로 설명되었으나, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이, 도면들의 회로 구성을 변경하거나 가감하여, 동작환경 정보의 센싱이나 저장의 세부 구현 방식을 다르게 할 수 있을 것이다. 또한, 본 발명의 개념에서는 MRAM 을 포함하는 반도체 장치를 위주로 하여 설명되었으나, 이에 한정됨이 없이 PRAM 등과 같은 타의 저항성 반도체 메모리 장치에도 본 발명이 적용될 수 있을 것이다.

도 12는 본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치의 블록도이다.

도 12를 참조하면, 반도체 메모리 장치(1000)는 커맨드(CMD)래치 회로(1100), 내부 회로(1300), 및 커맨드 히스토리 저장 회로(1200)를 포함할 수 있다.

내부 회로(1300)는 휘발성 메모리 셀들 예컨대 DRAM 메모리 셀들을 가지는 반도체 메모리 장치(예를 들어 DRAM)내에서 설정된 기능을 수행할 수 있다. 예시적으로 상기 내부 회로(1300)는 복수의 메모리 뱅크들을 가지는 메모리 셀 어레이, 상기 메모리 셀 어레 내에 배열된 메모리 셀들을 행 방향으로 선택하기 위한 로우 디코더, 상기 메모리 셀들을 열 방향으로 선택하기 위한 컬럼 디코더, 상기 메모리 셀들을 리프레쉬하기 위한 리프레쉬 제어회로를 포함할 수 있다.

커맨드 래치 회로(1100)는 라인(L2)을 통해 상기 내부 회로(1300)와 연결된다. 상기 커맨드 래치 회로(1100)는 상기 내부 회로(1300)의 동작들(예컨대 리드, 라이트, 프리차아지, 액티브, 오토리프레쉬, 기타 등등)을 제어하기 위해 반도체 메모리 장치(1000)의 외부에서 수신되는 커맨드를 래치한다. 상기 수신되는 커맨드는 전용의 커맨드 핀들 혹은 커맨드와 어드레스를 공통으로 수신하는 커맨드 어드레스 핀들을 통해 수신될 수 있다.

래치된 커맨드는 상기 커맨드 래치 회로(1100)의 내부에 구비된 래치회로에 저장될 수 있다. 상기 래치된 커맨드는 상기 라인(L2)을 통해 상기 내부 회로(1300)로 인가되고, 또한 라인(L1)을 통해 커맨드 히스토리 저장 회로(1200)로 인가된다. 상기 래치된 커맨드는 예를 들어, 모드 레지스터 셋(MRS), 오토 리프레쉬(REF), 셀프 리프레쉬 스타트(SELF), 셀프리프레쉬 나감(exit), 프리차아지, 뱅크 액티브, 라이트, 리드, 버스트 스탑, 노 오퍼레이션(NOP), 디바이스 디셀렉트, 데이터 입출력 인에이블, 및 데이터 마스크 중의 적어도 하나를 나타내는 커맨드일 수 있다.

커맨드 히스토리 저장 회로(1200)는 상기 커맨드 래치 회로(1100)에 래치된 커맨드를 설정된 용량만큼 저장하며, 출력 요청신호(REQ)의 수신에 응답하여 상기 저장된 커맨드를 라인(L3)을 통해 외부로 출력할 수 있다. 본 발명의 실시 예에서 한정되는 것은 아니지만, 상기 커맨드 히스토리 저장 회로(1200)는 기능적으로 FIFO(First In First Out) 메모리일 수 있다. 또한, 상기 커맨드 히스토리 저장 회로(1200)는 디램 셀, 또는 에스램 셀로 이루어진 휘발성 메모리로 구현될 수 있다. 또한 이에 한정됨이 없이, 상기 커맨드 히스토리 저장 회로(1200)는 MRAM, PRAM, 또는 ReRAM으로 이루어진 불휘발성 메모리로 구현될 수 있다. 상기 커맨드 히스토리 저장 회로(1200)는 동작환경 정보를 외부로 제공하는 동작환경 정보 저장회로로서 직접적으로 기능할 수 있다. 또한, 상기 커맨드 히스토리 저장 회로(1200)는 간접적으로 동작환경 정보를 외부로 제공하는 동작환경 정보 저장회로와 연동되어 상기 동작환경 정보와 함께 상기 커맨드를 외부로 전송할 수 있다.

도 12에서 상기 반도체 메모리 장치(1000)의 패드(1210)는 데이터 출력 패드 혹은 별도의 커맨드 출력 전용 패드일 수 있다. 상기 패드(1210)가 커맨드 출력 전용 패드인 경우에 상기 라인(L3)을 통해 출력되는 커맨드가 상기 패드(1210)를 통해 출력신호(OUT)로서 출력될 수 있다. 한편, 상기 패드(1210)가 데이터 출력 패드인 경우에 상기 라인(L3)을 통해 출력되는 커맨드는 상기 반도체 메모리 장치(1000)의 입출력 데이터가 입출력되지 않을 때, 상기 패드(1210)를 통해 출력신호(OUT)로서 출력될 수 있다. 후술될 것이지만, 상기 패드(1210)가 데이터 출력 패드인 경우에 상기 내부 회로(1300)의 입출력과 상기 커맨드 히스토리 저장 회로(1200)의 커맨드 출력 중의 하나를 상기 패드(1210)에 선택적으로 연결하기 위한 스위칭 회로가 상기 반도체 메모리 장치(1000)의 내부에 더 포함될 수 있다.

상기 커맨드 래치 회로(1100)에 인가되는 커맨드(CMD)는 메모리 컨트롤러 혹은 내부 컨트롤러를 내장하는 프로세서로부터 제공되는 것일 수 있다. 예를 들어, 메모리 컨트롤러 혹은 프로세서(예를 들어 호스트 프로세서)로부터 발행된 커맨드는 동작 환경, 전송 환경, 또는 기타 내외부 요인에 기인하여 종종 에러를 가질 수 있다. 그러한 경우에 메모리 컨트롤러 혹은 프로세서는 커맨드에 대한 응답을 수신하지 못하거나 리드 동작의 경우에 데이터를 정상적으로 리드하지 못할 수 있다. 따라서, 메모리 컨트롤러 혹은 프로세서는 현재 동작 사이클의 이전 사이클들에서 발행한 커맨드들을 피드백 받을 필요가 있을 수 있다. 즉, 반도체 메모리 장치(1000)로부터 피드백된 커맨드를 수신하여 커맨드 에러를 분석할 수 있고 그 분석 결과에 따라 올바른 또는 타이밍 조절된 커맨드를 재 발행할 수 있다.

따라서, 메모리 컨트롤러 혹은 프로세서는 커맨드 에러의 인식 시, 발행된 커맨드에 대한 분석 필요 시, 또는 반도체 메모리 장치(1000)의 테스트 시에 상기 출력 요청신호(REQ)가 생성되도록 할 수 있다. 상기 출력 요청신호(REQ)는 상기 반도체 메모리 장치(1000)에 구비된 별도의 입력 핀을 통해 상기 메모리 컨트롤러 혹은 프로세서로부터 직접적으로 인가되는 신호일 수 있다. 한편, 본 발명에 한정되는 것은 아니지만, 사안이 다른 경우에 상기 출력 요청신호(REQ)는 상기 반도체 메모리 장치(1000)가 상기 메모리 컨트롤러 혹은 프로세서로부터 인가되는 신호를 받은 후에 그에 응답하여 상기 반도체 메모리 장치(1000)에 의해 내부적으로 생성되는 신호일 수도 있다.

도 12의 반도체 메모리 장치(1000)는 상기 커맨드 래치 회로(1100)에 설정된 용량만큼 상기 커맨드를 저장하여 두고, 상기 출력 요청신호(REQ)의 수신에 응답하여 상기 저장된 커맨드를 상기 메모리 컨트롤러 혹은 프로세서로 제공할 수 있으므로, 커맨드 에러에 관련된 분석 편의가 도모된다.

도 13은 본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치의 블록도이다.

도 13을 참조하면, 반도체 메모리 장치(1001)는 커맨드(CMD)래치 회로(1100), 내부 회로(1300), 밸리드 커맨드 제공 유닛(1400), 비교 회로(1500), 및 인밸리드 커맨드 저장 회로(1201)를 포함할 수 있다.

커맨드(CMD)래치 회로(1100)와 내부 회로(1300)는 도 12의 회로들과 동일 또는 유사하고, 도 12에서 기 설명되었으므로 상세히 설명되지 않는다.

밸리드 커맨드(CMD) 제공 유닛(1400)은 밸리드 포맷 커맨드를 제공한다. 한정되는 것은 아니지만, 예를 들어, 리드(READ)커맨드인 경우에 CKE가 직전 클럭 사이클(n-1)에서 H(하이)인 상태이고, /CS, /RAS, /CAS, 및 /WE가 L,H,L, 및 H 상태로 각기 되어야 한다. 따라서, 밸리드 포맷 커맨드의 리드 관련 커맨드 데이터는 “0101”이라고 볼 수 있다.

비교 회로(1500)는 라인(L10)을 통해 메모리 컨트롤러 혹은 프로세서로부터 제공되는 커맨드를 수신한다. 비교 회로(1500)는 라인(L12)을 통해 상기 밸리드 커맨드(CMD) 제공 유닛(1400)으로부터 상기 밸리드 포맷 커맨드를 수신한다. 상기 비교 회로(1500)는 상기 수신되는 커맨드(CMD)와 상기 밸리드 포맷 커맨드를 비교하여 상기 수신되는 커맨드에 대해 에러가 발생하였는 지를 검출한다. 예를 들어, 한정되는 것은 아니지만 밸리드 포맷 커맨드의 리드 관련 커맨드 데이터가 “0101”이고, 상기 커맨드 래치 회로(1100)에 래치된 리드 커맨드 데이터가 “0100”인 경우라면, 커맨드 수신 에러가 발생된 것으로 볼 수 있다. 커맨드 수신 에러가 발생된 경우에 비교 회로(1500)는 라인(L22)을 통해 에러 발생 신호를 출력할 수 있다. 이에 따라, 인밸리드(invalid) 커맨드 저장 회로(1201)는 인밸리드 커맨드를 설정된 저장 용량만큼 저장할 수 있다. 도 12의 커맨드 히스토리 저장 회로(1200)와는 달리 도 13의 인밸리드(invalid) 커맨드 저장 회로(1201)는 밸리드 커맨드를 제외하고 인밸리드 커맨드를 저장할 수 있다. 즉, 인밸리드(invalid) 커맨드 저장 회로(1201)는 현재 수신되는 커맨드의 이전 인밸리드 커맨드들을 N개(N은 자연수)만큼 저장할 수 있다. 인밸리드(invalid) 커맨드 저장 회로(1201)가 FIFO 메모리로 구현되고 3개의 인밸리드 커맨드들이 저장되는 경우라고 하면, 4번째의 인밸리드 커맨드가 저장되는 경우에 첫번째의 인밸리드 커맨드는 디스카드된다.

커맨드 수신 에러가 발생되지 않은 경우 즉 정상적인 커맨드 수신인 경우에 비교 회로(1500)는 라인(L20)을 통해 정상 수신 신호를 출력할 수 있다. 이에 따라, 상기 커맨드 래치 회로(1100)로부터 출력되는 커맨드는 상기 내부 회로(1300)로 인가될 수 있다.

커맨드 래치 회로(1100)와 상기 인밸리드 커맨드 저장 회로(1201) 사이에 비교 회로(1500)를 구비하는 반도체 메모리 장치(1001)는 인밸리드 커맨드들을 저장할 수 있다.

반도체 메모리 장치(1001)는 출력 요청신호(REQ)의 수신에 응답하여 상기 저장된 인밸리드 커맨드 또는 인밸리드 커맨드들을 라인(L30)을 통해 상기 메모리 컨트롤러 혹은 프로세서로 출력할 수 있으므로, 커맨드 에러에 관련된 분석 편의가 제공된다. 도 13의 경우에도 도 12와 동일 또는 유사하게, 상기 반도체 메모리 장치(1001)의 패드(1210)는 데이터 출력 패드 혹은 별도의 커맨드 출력 전용 패드일 수 있다.

도 14는 본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치의 블록도이다.

도 14를 참조하면, 반도체 메모리 장치(1002)는 커맨드(CMD) 디코더(1103)를 포함하는 컨트롤 로직(1150), 밸리드 커맨드 메모리(1401), 커맨드 에러 검출기(1501), 커맨드 에러 정정 회로(1550), DRAM 메모리 회로(1310), 인밸리드 커맨드 저장 회로(1201), 출력 스위칭부(1212)를 포함할 수 있다.

상기 컨트롤 로직(1150)은 커맨드 버퍼(1101), 및 모드 레지스터(1110)를 포함할 수 있다.

DRAM 메모리 회로(1310)는 DRAM 메모리 셀 어레이를 포함할 수 있다. DRAM 메모리 셀 어레이는 복수의 DRAM 셀들을 포함할 수 있다. DRAM 메모리 셀은 하나의 억세스 트랜지스터와 하나의 스토리지 커패시터로 이루어질 수 있다.

컨트롤 로직(1150)은 DRAM 메모리 회로(1310)의 메모리 동작을 제어하기 위해 외부에서 수신되는 커맨드(CMD)를 버퍼링하고 디코딩한다. 컨트롤 로직(1150)은 커맨드를 버퍼링하기 위한 커맨드 버퍼(1101)와, 커맨드를 디코딩하기 위한 커맨드 디코더(1103)를 포함할 수 있다. 또한, 상기 컨트롤 로직(1150)은 카스(CAS)레이턴시와 버스트 렝쓰를 세트하기 위한 모드 레지스터(1110)를 더 구비할 수 있다. 컨트롤 로직(1150)은 클럭(CLK)신호와 클럭 인에이블(CKE)신호를 상기 메모리 컨트롤러 혹은 프로세서로부터 수신할 수 있다.

커맨드 에러 검출기(1501)는 라인(L10)을 통해 상기 컨트롤 로직(1150)과 연결되고, 라인(L12)을 통해 밸리드 포맷 커맨드 메모리(1401)와 연결된다. 상기 밸리드 포맷 커맨드 메모리(1401)는 도 13의 밸리드 커맨드 제공 유닛(1401)과 동일 또는 유사한 기능을 가지며 또한 기 설명되었으므로 상세히 설명되지 않는다. 상기 커맨드 에러 검출기(1501)는 상기 커맨드 디코더(1103)로부터 수신되는 커맨드와 상기 밸리드 커맨드 메모리(1401)로부터 제공되는 밸리드 포맷 커맨드를 비교하여 상기 수신되는 커맨드에 대해 에러가 발생하였는 지를 검출한다.

커맨드 에러 정정 회로(1550)는 상기 수신되는 커맨드에 대해 에러가 발생된 경우에 그 발생된 에러가 정정 가능한 에러이면 에러를 정정한다. 에러 정정 가능한 비트 수는 패리티 비트 수에 의존할 수 있으며 한정되는 것은 아니지만 예를 들어 1 비트 내지 5비트로 주어질 수 있다.

인밸리드 커맨드 저장 회로(1201)는 상기 발생된 에러가 정정 불가한 경우에 상기 커맨드를 설정된 용량만큼 저장하며 출력 요청신호(REQ)의 수신에 응답하여 상기 저장된 커맨드를 외부로 출력할 수 있다.

상기 인밸리드 커맨드 저장 회로(1201)는 반도체 메모리 장치(1002) 내의 센스앰프들 중 여분의 센스앰프들을 이용하여 구성될 수 있다.

상기 출력 요청신호(REQ)는 상기 반도체 메모리 장치(1002)와 전기적으로 연결된 시스템 온 칩(SoC)으로부터 제공되는 신호에 의해 발생될 수 있다.

스위칭 회로(1212)는 상기 출력 요청신호(REQ)에 응답하여 상기 DRAM 메모리 회로(1310)의 입출력과 상기 인밸리드 커맨드 저장 회로(1201)의 커맨드 출력 중의 하나를 선택하여 출력신호(OUT)로서 제공할 수 있다. 반도체 메모리 장치(1002)의 리드 또는 라이트 동작 시에 상기 스위칭 회로(1212)는 상기 라인(L40)에 연결되고, 상기 출력 요청신호(REQ)의 수신 시에 상기 스위칭 회로(1212)는 상기 라인(L30)에 연결될 수 있다.

상기 저장된 인밸리드 커맨드가 상기 반도체 메모리 장치(1002)의 데이터 출력 패드들과는 다른 별도의 패드들을 통해 출력되는 경우에 상기 스위칭 회로(1212)는 제거될 수 있다.

도 15는 본 발명에 적용되는 리드관련 커맨드 에러를 설명하기 위해 제시된 타이밍도이고, 도 16은 본 발명에 적용되는 액티브관련 커맨드 에러를 설명하기 위해 제시된 타이밍도이다.

먼저, 도 15를 참조하면, tRCD(Row Address to Column Address Delay) 파라메터가 보여진다. 커맨드에 에러가 발생되지 않은 경우 즉 정상적인 동작 모드에서, 시점(t1)에서 RAS의 로우 천이에 의해 액티브 커맨드가 발생되고, 시점(t2)에서 CAS의 로우 천이에 의해 리드 커맨드가 발생되는 것이 도 15에서 보여진다. 따라서, 이 경우에 tRCD는 3 클럭 사이클로 주어진다. 만약 tRCD가 2 클럭 사이클로 주어지는 경우에 반도체 메모리 장치의 동작 성능은 3 클럭 사이클로 주어지는 경우에 비해 우수하다고 말할 수 있다. 상기 액티브 커맨드가 인가되는 경우에 메모리 셀 어레이의 워드라인들 중 선택된 워드라인이 설정된 부스팅 레벨로 활성화된다. 이에 따라 선택된 워드라인에 연결된 메모리 셀들의 데이터는 대응되는 비트라인들을 통해 각기 대응되는 센스앰프에 센싱 및 증폭된 후 저장된다. 즉, 액티브 커맨드의 수신 시에 선택된 메모리 셀들의 데이터는 각기 대응되는 센스앰프를 통해 저장된다. 이 후 리드 커맨드가 인가되면 디코딩된 컬럼 어드레스에 의해 대응되는 컬럼 게이트가 구동되어 센스앰프에 저장된 데이터가 대응되는 컬럼 게이트를 통해 출력 라인들로 인가된다.

리드 커맨드가 정상적인 경우에는 CKE가 직전 클럭 사이클(n-1)에서 H(하이)인 상태이고, /CS, /RAS, /CAS, 및 /WE가 L,H,L, 및 H 상태로 각기 되어야 한다. 따라서, 밸리드 포맷 커맨드의 리드 관련 커맨드 데이터는 “0101”이 된다. 그러나 만약 커맨드 수신 에러가 발생되는 경우에 “0100”이 리드 관련 커맨드 데이터로서 인가될 수 있다. 그러한 경우에 상기 tRCD는 규정된 타이밍 마진에서 벗어나 리드 에러가 유발될 수 있다. 따라서, 도 14의 경우에 “0100”은 출력신호(OUT)로서 제공되어 메모리 컨트롤러나 호스트로 피드백될 수 있다.

도 16을 참조하면, tRP(Row Precharge Time)파라메터가 보여진다. 커맨드에 에러가 발생되지 않은 경우 즉 정상적인 동작 모드에서, 시점(t10)에서 프리차아지 커맨드가 발생되고, 시점(t20)에서 액티브 커맨드가 발생되는 것이 보여진다. 따라서, 이 경우에 tRP는 3 클럭 사이클로 주어진다. 만약 tRP가 2 클럭 사이클로 주어지는 경우에 반도체 메모리 장치의 프리차아지 성능은 3 클럭 사이클로 주어지는 경우에 비해 양호하다고 말할 수 있다. 상기 프리차아지 커맨드가 인가되는 경우에 선택된 메모리 셀들의 비트라인은 프리차아지 레벨로 프리차아지된다. 예를 들어 한정되는 것은 아니지만 프리차아지 레벨은 전원전압(VDD)의 하프 전압(1/2 VDD)의 레벨로 주어질 수 있다.

도 16에서, 액티브 커맨드가 인가되는 경우에 메모리 셀 어레이의 워드라인들 중 로우 어드레스에 따라 선택된 워드라인이 설정된 부스팅 레벨로 활성화된다. 이에 따라 선택된 워드라인에 연결된 메모리 셀들의 데이터는 대응되는 비트라인들을 통해 각기 대응되는 센스앰프에 센싱 및 증폭된 후 저장된다.

액티브 커맨드가 정상적인 경우에는 CKE가 직전 클럭 사이클(n-1)에서 H(하이)인 상태이고, /CS, /RAS, /CAS, 및 /WE가 L,,L,H 및 H 상태로 각기 되어야 한다. 따라서, 밸리드 포맷 커맨드의 리드 관련 커맨드 데이터는 “0011”이 된다. 그러나 만약 액티브 커맨드 수신 에러가 발생되는 경우에 “0010”이 액티브 관련 커맨드 데이터로서 예를 들어 들어올 수 있다. 그러한 경우에 커맨드 수신 에러가 발생되어 액티브 동작 에러가 초래될 수 있다. 따라서, 도 14의 경우에 “0010”은 출력신호(OUT)로서 제공되어 메모리 컨트롤러나 호스트로 피드백될 수 있다.

*도면의 주요 부분에 대한 부호의 설명*
101: 반도체 메모리 장치
151: 동작환경 정보 저장회로
170: 내부 회로

Claims

반도체 메모리 장치 내에서 설정된 기능을 수행하는 내부 회로; 및
상기 반도체 메모리 장치가 동작할 때 상기 반도체 메모리 장치의 동작환경 정보를 감지하고, 감지된 상기 동작환경 정보를 불휘발성 메모리 셀들에 일정한 시간주기 단위로 저장하며, 정보 리드 요청 시 상기 불휘발성 메모리 셀들에 저장된 상기 동작환경 정보를 외부로 제공하는 동작환경 정보 저장회로를 포함하는 반도체 메모리 장치.
제1항에 있어서, 상기 불휘발성 메모리 셀들은 MRAM 셀들인 반도체 메모리 장치.
제1항에 있어서, 상기 동작환경 정보는 상기 반도체 메모리 장치의 사용시간을 나타내는 사용시간 데이터를 포함하는 반도체 메모리 장치.
제1항에 있어서, 상기 동작환경 정보는 상기 반도체 메모리 장치의 동작전압을 나타내는 동작전압 데이터를 포함하는 반도체 메모리 장치.
휘발성 메모리 셀들을 가지는 반도체 메모리 장치 내에서 설정된 기능을 수행하는 내부 회로;
상기 내부 회로의 동작을 제어하기 위해 외부에서 수신되는 커맨드를 래치하는 커맨드 래치 회로; 및
상기 커맨드 래치 회로에 래치된 커맨드를 설정된 용량만큼 저장하며 출력 요청신호의 수신에 응답하여 상기 저장된 커맨드를 외부로 출력하는 커맨드 히스토리 저장 회로를 포함하는 반도체 메모리 장치.
제5항에 있어서, 상기 수신되는 커맨드와 제공되는 밸리드 포맷 커맨드를 비교하여 상기 수신되는 커맨드에 대해 에러가 발생하였는 지를 검출하는 비교회로를 상기 커맨드 래치 회로와 상기 커맨드 히스토리 저장 회로 사이에 더 구비하는 반도체 메모리 장치.
제6항에 있어서, 상기 커맨드 히스토리 저장 회로는 현재 수신되는 커맨드의 이전 커맨드들을 N개 저장하는 용량을 갖는 FIFO 메모리인 반도체 메모리 장치.
제6항에 있어서, 상기 출력 요청신호는 상기 반도체 메모리 장치와 전기적으로 연결된 메모리 컨트롤러로부터 제공된 신호에 의해 발생되거나 프로세서로부터 제공되는 신호에 의해 발생되는 반도체 메모리 장치.
DRAM 메모리 셀 어레이를 포함하는 DRAM 메모리 회로;
상기 DRAM 메모리 회로의 메모리 동작을 제어하기 위해 외부에서 수신되는 커맨드를 버퍼링하고 디코딩하는 컨트롤 로직;
상기 수신되는 커맨드와 제공되는 밸리드 포맷 커맨드를 비교하여 상기 수신되는 커맨드에 대해 에러가 발생하였는 지를 검출하는 커맨드 에러 검출기;
상기 수신되는 커맨드에 대해 에러가 발생된 경우에 그 발생된 에러가 정정 가능한 에러이면 에러를 정정하는 커맨드 에러 정정 회로; 및
상기 발생된 에러가 정정 불가한 경우에 상기 커맨드를 설정된 용량만큼 저장하며 출력 요청신호의 수신에 응답하여 상기 저장된 커맨드를 외부로 출력하는 인밸리드 커맨드 저장 회로를 포함하는 반도체 메모리 장치.
제9항에 있어서, 상기 컨트롤 로직은 카스(CAS)레이턴시와 버스트 렝쓰를 세트하기 위한 모드 레지스터를 더 구비하는 반도체 메모리 장치.