KR20120096531A - 상변화 메모리 비트의 리셋 - Google Patents

상변화 메모리 비트의 리셋 Download PDF

Info

Publication number
KR20120096531A
KR20120096531A KR1020127016190A KR20127016190A KR20120096531A KR 20120096531 A KR20120096531 A KR 20120096531A KR 1020127016190 A KR1020127016190 A KR 1020127016190A KR 20127016190 A KR20127016190 A KR 20127016190A KR 20120096531 A KR20120096531 A KR 20120096531A
Authority
KR
South Korea
Prior art keywords
cell
threshold voltage
programmed
current
voltage
Prior art date
Application number
KR1020127016190A
Other languages
English (en)
Inventor
릭 케이 닷지
티모시 랭트리
Original Assignee
인텔 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코포레이션 filed Critical 인텔 코포레이션
Publication of KR20120096531A publication Critical patent/KR20120096531A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0064—Verifying circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0076—Write operation performed depending on read result
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0078—Write using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/76—Array using an access device for each cell which being not a transistor and not a diode

Landscapes

  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

리셋 펄스가 자신의 프로그래밍된 임계 전압 레벨에 도달했다고 판정한 이후에, 낮은 전압 확인이 수행될 수 있다. 이후, 프로그래밍된 임계 전압을 증가시키는 다른 프로그램 스텝이 후속할 수 있다. 셀이 원하는 임계 레벨에 도달한 이후에 후속하는 확인이 필요없기 때문에, 일부 실시예에서 판독 오류가 감소될 수 있다. 일부 실시예에서, 낮은 전압을 이용함으로써, 전류 누설을 일으킬 수 있는 비선택 셀에 높은 바이어스 전압을 인가하는 것이 필요없다.

Description

상변화 메모리 비트의 리셋{RESETTING PHASE CHANGE MEMORY BITS}
본 발명은 전반적으로 반도체 메모리에 관한 것이다.
전자 메모리와 같은 상변화 메모리 소자는, 상변화 물질 즉 전반적인 아모퍼스 상태와 전반적인 결정(crystalline) 상태 사이에서 전기적으로 스위칭될 수 있는 물질을 이용한다. 메모리 소자의 한가지 타입은, 한 응용예에서, 전반적인 아모퍼스 로컬 오더(local order)와 전반적인 결정 로컬 오더 사이에서, 즉 완전한 아모퍼스 상태와 완전한 결정 상태 사이의 전체 스펙트럼에 걸쳐서 상이한 검출 가능 로컬 오더의 상태 사이에서 전기적으로 스위칭될 수 있는 상변화 물질을 이용한다.
도 1은 본 발명의 일 실시예의 회로도,
도 2는 도 1에 도시된 판독/기록 회로의 전류원의 회로도,
도 3은 본 발명의 일 실시예에 따른, 리셋 커맨드에 대한 시간당 전류, 및 그 결과인 초기 인에이블 전류 미러 신호를 나타내는 도면,
도 4는 본 발명의 일 실시예의 흐름도,
도 5는 본 발명의 일 실시예의 흐름도,
도 6은 본 발명의 일 실시예에 따른 시스템도,
도 7은 일 실시예에 따른, 임계 전압에 대한 가능한 비트의 확률의 가상 그래프,
도 8은 일 실시예의 흐름도이다.
도 1을 참조하면, 일 실시예에서 메모리(100)는, 본 발명의 일 실시예에 따라서 행(WL) 및 열(BL)로 배열된 메모리 셀(MC)의 어레이를 포함할 수 있다. 비교적 작은 어레이가 도시되어 있지만, 본 발명은 어느 특정 크기의 어레이로 한정되는 것이 전혀 아니다. 본 명세서에서 "행", "워드라인", "비트라인" 및 "열"이라는 용어가 사용되고 있지만, 이는 단지 예시적인 것을 의미하는 것으로, 상정되는 어레이의 타입 및 스타일과 관련해서 한정되는 것이 아니다.
메모리 소자(100)는 전형적으로 어레이(105)로 배열된 복수의 메모리 셀(MC)을 포함한다. 행렬(105) 내의 메모리 셀(MC)은 m개 행 및 n개 열로 배열될 수 있으며, 워드라인(WL1-WLm)이 행렬의 각각의 행에 대응되고, 비트라인(BL1-BLn)이 행렬의 각각의 열에 대응된다.
일 실시예에서 메모리 소자(100)는, 메모리 소자(100)를 포함하는 칩에 공급 전압 Vdd을 분배하는 급전선(Vdd) 및 접지 전압을 분배하는 접지 전압선(GND)을 포함한, 복수의 보조선을 포함할 수도 있다. 고전압 공급선 Va은, 같은 칩에 집적된 소자(예컨대, 도시 생략한 차지-펌프 전압 부스터)가 생성했거나, 혹은 외부에서 메모리 소자(100)로 공급되는 비교적 높은 전압을 제공할 수 있다.
셀(MC)은 상변화 메모리 셀을 포함한 임의의 메모리 셀이 될 수 있다. 상변화 메모리 셀의 예로는, 칼코게나이드 메모리 소자(18a) 및 이 소자(18a)에 직렬로 연결된 액세스, 선택 혹은 임계값 소자(18b)를 이용하는 상변화 메모리 셀을 들 수 있다. 임계값 소자(18b)는 칼코게나이드 합금으로 이루어질 수 있는 오보닉 임계값 스위치(ovonic threshold switch)가 될 수 있으며, 이는 아모퍼스로부터 결정으로의 상변화는 나타내지 않고, 홀딩 전압이 존재하는 동안에만 지속되는, 자계에 의한 전기 도전성의 빠른 변화를 겪는다.
어레이(105)의 메모리 셀(MC)은 각각의 워드라인(WL1-WLm) 및 각각의 비트라인(BL1-BLn)에 접속되어 있다. 상세하게, 저장 소자(18a)는 각각의 비트라인(BL1-BLn)에 접속되는 제 1 단자 및 관련된 소자(18b)의 제 1 단자에 접속되는 제 2 단자를 가질 수 있다. 소자(18b)는 워드라인(WL1-WLm)에 접속된 제 2 단자를 가질 수 있다. 다른 방안으로, 저장 소자(18a)는 각각의 워드라인(WL1-WLm)에 접속되고, 저장 소자(18a)와 관련된 소자(18b)가 각각의 비트라인(BL1-BLn)에 접속될 수 있다.
어레이(105) 내의 메모리 셀(MC)은 대응하는 행과 열의 쌍을 선택함으로써 즉, 대응하는 워드라인과 비트라인의 쌍을 선택함으로써, 액세스된다. 워드라인 선택 회로(110) 및 비트라인 선택 회로(115)는, 예컨대 메모리 소자(100)가 메모리 외부의 소자(예컨대, 마이크로프로세서)로부터 수신하는 메모리 어드레스 바이너리 코드(ADD)의 일부인, 행 어드레스 바이너리 코드(RADD) 및 열 어드레스 바이너리 코드(CADD) 각각에 기초해서, 워드라인과 비트라인의 선택을 행할 수 있다. 워드라인 선택 회로(110)는 행 어드레스 코드(RADD)를 디코딩하고, 워드라인(WL1-WLm) 중, 수신한 특정의 행 어드레스 코드(RADD)로 식별되는 대응하는 워드라인을 선택할 수 있다. 비트라인 선택 회로(115)는 열 어드레스 코드(CADD)를 디코딩하고, 대응하는 비트라인을, 즉 더 일반적으로는 비트라인(BL1-BLn)의 대응하는 비트라인 패킷을 선택할 수 있다. 예컨대, 선택되는 비트라인의 수는, 메모리 소자(100)에서의 버스트 판독 동작 동안 판독될 수 있는 데이터 워드의 수에 따라 달라진다. 비트라인(BL1-BLn)은 수신한 특정 열 어드레스 코드(CADD)에 의해 식별될 수 있다.
비트라인 선택 회로(115)는 판독/기록 회로(120)와 인터페이스하고 있다. 판독/기록 회로(120)를 통해서, 원하는 논리값을 선택된 메모리 셀(MC)에 기록할 수 있고, 메모리 셀(MC)에 현재 저장되어 있는 논리값을 판독할 수 있다. 예컨대, 판독/기록 회로(120)는 메모리 셀(MC)에 저장되어 있는 논리값을 판독하기 위해서, 비교기, 기준 전류/전압 생성기 및 전류 펄스 생성기와 함께 감지 증폭기를 포함한다.
일 실시예에서, 판독 혹은 기록 동작 동안, 워드라인 선택 회로(110)는 워드라인(WL1-WLm) 중 선택된 워드라인의 전압을 워드라인 선택 전압 VWL(예컨대, 0V-접지 전위와 같은 값을 가진 전압)까지 낮출 수 있으며, 나머지 워드라인은 워드라인 비선택 전압 Vdes으로 유지될 수 있다. 유사하게, 비트라인 선택 회로(115)는, 비트라인(BL1-BLn) 중 선택된 비트라인(더 구체적으로는 선택된 비트라인 패킷)을 판독/기록 회로(120)에 연결시킬 수 있으며, 나머지 선택되지 않은 워드라인은 플로우팅 상태로 남거나, 혹은 비선택 전압 Vdes으로 유지될 수 있다. 전형적으로, 메모리 소자(100)가 액세스되면, 판독/기록 회로(120)는 선택된 비트라인(BL1-BLn) 각각에 적절한 전류 펄스를 보낸다. 펄스의 진폭은 판독 동작과 기록 동작 중 어느 것이 수행되는지에 따라 달라진다.
상세하게, 일 실시예에서, 판독 동작 동안에는 각각의 선택된 비트라인에 비교적 높은 판독 전류 펄스가 인가된다. 선택된 비트라인(BL1-BLn) 각각에 판독 전류가 인가될 때, 각각의 비트라인 전압은 대응하는 안정 상태의 값으로 상승하고, 이 값은 저장 소자(18a)의 저항, 즉 선택된 메모리 셀(MC)에 저장된 논리값에 따라 달라진다. 천이하는 기간은 저장 소자(18a)의 상태에 따라 달라진다. 만약 저장 소자(18a)가 결정(crystalline) 상태 즉 셋 상태이고, 임계값 소자(18b)가 스위칭 온되어 있다면, 선택된 메모리 셀(MC)에 흐르는 셀 전류의 크기는, 저장 소자(18a)가 높은 저항 상태 즉 리셋 상태에 있는 경우보다 크다.
메모리 셀(MC)에 저장된 논리값은, 일 실시예에서, 안정 상태에서의 혹은 이와 가까운 상태에서의 비트라인 전압(혹은 비트라인 전압과 관련된 다른 전압)을 예컨대, 서비스 기준 메모리 셀을 활용해서 얻어진 적절한 기준 전압과 비교함으로써 산출될 수 있다. 기준 전압은 예컨대, 논리값 "0"이 저장되어 있을 때의 비트라인 전압과 논리값 "1"이 저장되어 있을 때의 비트라인 전압 사이의 중간값이 되도록 선택될 수 있다.
비트라인 방전 회로(1251~125n)는, 일 실시예에서, 트랜지스터를 통해서, 상세하게는, 대응하는 비트라인(BL1-BLn)에 접속된 드레인 단자와, 비선택 전압 Vdes을 제공하는 비선택 전압 공급선 Vdes에 접속된 소스 단자와, 방전 인에이블 신호 DIS_EN에 의해 제어되는 게이트 단자를 가진 N채널 MOSFET를 통해서 구현될 수 있다. 기록 동작 혹은 판독 동작을 개시하기 전에, 방전 인에이블 신호 DIS_EN가 일시적으로 충분히 높은 양의 전압으로 어써트됨으로써, 모든 방전 MOSFET가 턴온되어서 비트라인(BL1-BLn)을 비선택 전압 공급선 Vdes에 접속될 수 있다.
소자(18a, 18b)에서 사용되는 상변화 물질은 칼코게나이드 물질을 포함할 수 있다. 칼코게나이드 물질은 주기표의 VI족의 원소를 적어도 하나 포함하는 물질이 될 수도 있고, 칼코겐 원소 중 하나 이상, 예컨대 텔루륨, 설퍼 혹은 셀레늄 원소 중 어느 것을 포함하는 물질이 될 수도 있다. 칼코게나이드 물질은, 전력이 제거된 이후에도 저장된 정보가 유지되어 이용될 수 있는, 비휘발성 메모리 물질이 될 수 있다.
일 실시예에서, 상변화 물질은 텔루륨-게르마늄-안티몬(TexGeySbz) 물질 혹은 GeSbTe 합금의 클래스로부터의 칼코게나이드 원소 화합물이 될 수 있지만, 본 발명의 범주는 이들 물질로 한정되는 것은 아니다.
비트라인 선택 회로(115)는 전류원(16)을 포함할 수 있다. 전류원(16)은, 판독을 위해, 기록을 위해, 혹은 셋 비트나 리셋 비트의 기록을 위해 선택된 비트라인이 필요로 하는 전류를 제어하면서 제공할 수 있다. 이들 동작은 각각 필요로 하는 전류가 서로 다르다. 본 발명의 일 실시예에 따라서, 하나의 전류원(16)이 이들 동작 각각에 적절한 전류를 제어하면서 제공한다. 공급되는 전류에 대한 제어는 제어부(32)에 의해 제공될 수 있다. 일 실시예에서, 제어부(32)는 프로세서가 될 수 있으며, 상태 머신(12)을 포함할 수 있다.
도 2를 참조하면, 제어부(32)의 상태 머신(12)은 전류원(16)과 통신할 수 있다. 상세하게, 상태 머신(12)은 도 2에 도시된 바와 같이 리셋 전류 설정 및 판독 전류 설정을 수신할 수 있다. 리셋 전류 설정은 리셋 비트를 기록하기 위해 어떤 전류가 제공되어야 하는지에 관한 정보를 제공한다. 유사하게, 판독 전류 설정은 판독에 어떤 전류가 사용되어야 하는지에 관한 정보를 제공한다. 정보는 웨이퍼로부터 런투런으로(run to run) 변경될 수 있다. 즉, 웨이퍼에서의 특히 런에서의 변화는 상태 머신(12)에 적절한 입력을 제공함으로써 처리될 수 있다. 또한, 상태 머신(12)은, 판독 동작이 실행되어야 하는지 여부에 관한 정보나, 셋 비트와 리셋 비트 중 어느 것이 기록되어야 하는지에 관한 정보를 수신한다. 또한, 상태 머신은 클록 신호를 수신한다.
상태 머신(12)은 다수의 인에이블 신호(EN1-ENN)를 출력한다. 본 발명의 일 실시예에서, N은 32이다. 그러나 다른 수의 인에이블 신호(EN)가, 전류원(16)이 제공하는 전류량에 있어서의 서로 다른 정도(granularity)를 제공하는데 이용될 수 있다.
상태 머신(12)은 트랜지스터(26)의 게이트에 인가되는 외부 전압 신호 VIREF를 생성하거나 혹은 전달할 수 있다. 일부 실시예에서, 이 신호는 외부 소스로부터 제공되는 판독 전류 설정에 기초해서, 예컨대 특정 웨이퍼 런의 특성에 기초해서 생성될 수 있다. 트랜지스터(26)의 게이트에서의 구동량을 통해서 노드 PBIAS에서의 전위를 제어할 수 있다. 따라서, 본 발명의 일 실시예에서, 캐스코드(cascode)(20a)에 의해 전개(develop)될 전류량이 제어될 수 있다.
본 발명의 일 실시예에서, 캐스코드(20a) 및 트랜지스터(26)는 기준 전류를 생성하는 기준 회로의 일부이다. 기준 회로로부터의 기준 전류는 캐스코드(20b-20n) 중 어느 하나로 미러될 수 있다. 일 실시예에서, 캐스코드(20b-20n)의 수는 상태 머신(12)으로부터의 인에이블 신호(EN)의 수와 같을 수 있다. 그 결과, 상태 머신(12)은 캐스코드(20b-20n) 모두 혹은 그 임의의 서브셋을 인에이블시킬 수 있다. 이는, 일 실시예에서, 각각의 캐스코드가, 도시된 바와 같이 인에이블 신호(EN)를 수신하는 트랜지스터(24)(즉, 트랜지스터(24a-24n) 중 하나)를 가질 수 있기 때문이다. 환언하면, 본 발명의 일 실시예에서, 상태 머신으로부터의 각각의 인에이블 신호는 특정 캐스코드(20b-20n)로 지정된다.
따라서, 각각의 캐스코드(20b-20n)로부터 들어오는 화살표로 표시된 전류량은 두가지 방식으로 결정될 수 있다. 한가지 방식으로, 상태 머신(12)이 캐스코드(24)가 인에이블될지 여부를 결정한다. 캐스코드가 인에이블되면, 캐스코드가 전달할 전류의 양은 기준 회로에 의해 결정되고, 상세하게는 트랜지스터(26)의 게이트에서의 구동량에 의해 결정된다.
트랜지스터(26) 및 캐스코드(20a)를 지나는 전류는 캐스코드(20b-20n) 각각으로 미러된다. 본 발명의 일 실시예에서, 이 전류는 약 5마이크암페어이다.
캐스코드(20b-20n)의 베이스에서의 노드 VC는 각각의 액티브 캐스코드(20)로 미러되는 어떤 전류도 수신한다. 이후 노드 VC는, 메모리 소자(18a) 및 임계값 소자(18b)로 이루어진 선택된 셀(MC)에서의 저항에 의해 결정되는 전압을 전개한다. 따라서, 셀이 리셋 상태인 경우, 한 전압이 노드 VC에서 전개되고, 셀이 셋 상태인 경우, 다른 전압이 노드 VC에서 생성된다. 패스 트랜지스터(28)는 노드 VC 및 임계값 소자(18b)를 거쳐서 접지에 전류를 제공한다. 노드 VC가 스위치(29)를 거쳐서 I/O 패드에도 연결되어 있으므로, 외부에서 전압 VC를 모니터해서 예컨대, 기준 전압이 얼마인지 판정할 수 있다.
일 실시예에서 노드 VC는, 노드 VC에서의 전압을, 예컨대 외부 소스로부터의 기준 전압 VREF과 비교하는 연산 증폭기(50)에도 연결될 수 있다. 일 실시예에서, 기준 전압은 노드 VC에서의 셋 비트의 전압 레벨과 리셋 비트의 전압 레벨 사이에서 설정될 수 있다. 연산 증폭기(50)는 판독 모드에서는 인에이블 신호(OP EN)를 이용해서 턴온만 된다.
연산 증폭기(50)로부터의 출력은 인버터(52)를 통해서 3상(tristate) 버퍼(54)로 전달된다. 따라서, 연산 증폭기는, 검지된 셀의 상태를 나타내는, 도 2의 I/O로 표시된 출력 신호를 전개하는 검지 증폭기로의 역할을 한다.
도 3을 참조하면, 리셋 레벨을 선택된 셀에 기록하는 커맨드는 상부 그래프에 도시된 바와 같은 시간당 특성을 가질 수 있다. 하부 그래프에 도시된 내부 신호는 기록 리셋 레벨 커맨드에 의해 생성된다. 일부 실시예에서 이 내부 신호는 시간 t1과 t2 사이에서 조정 가능한 지연을 가질 수 있다. 이 조정 가능한 지연을 통해서, 도 3의 시간 t2와 t3 사이에서 표시된, 최종 신호의 펄스 폭을 제어하면서 조정할 수 있다. 리셋 커맨드 신호의 펄스폭이 더 크기 때문에, 더 적은 펄스 폭의 내부 커맨드 신호가 생성될 수 있다. 이 내부 커맨드 신호는 일 실시예에서 구형파가 될 수 있다. 따라서, 리셋 비트를 선택된 셀에 기록하는 전류는, 결정된 펄스폭의 구형파가 될 수 있다. 펄스폭의 결정은, 본 발명의 일 실시예에서, 상태 머신(12)이 셋 신호로서 표시된 외부 기록 커맨드를 수신하는 시간과, 상태 머신(12)이 인에이블 신호를 적절한 캐스코드(20b-20n)에 제공해서 노드 VC에 전류를 생성하는 시간 t2 사이의 시간 지연을 설정함으로써, 상태 머신(12)에 의해 유동적으로 제어될 수 있다.
시간 t2와 시간 t3 사이에 초기 펄스가 인가된 후에, 본 발명의 일부 실시예에서는 하나 이상의 추가 펄스가 인가될 수 있다. 초기 펄스의 개시 진폭은 도 3에 도시된 바와 같이 비교적 낮을 될 수 있다. 일부 비트는 리셋 상태에 이르는데 다른 비트보다 높은 진폭의 프로그래밍 펄스가 필요하다. 초기 개시 펄스 진폭이 인가된 이후에, 리셋될 필요가 있는 비트가 아직 남아있는지 판정한다. 남아 있다면, 예컨대 도 3에 도시된 바와 같이 시간 t5와 t6 사이에, 제 2 펄스가 인가된다. 개시 펄스 진폭은, 도 3에 도시된 바와 같은, 제 1 진폭보다 약간 더 증가한 진폭의, 제 2 펄스를 제공하도록 증가될 수 있다.
이후, 모든 비트가 리셋될 때까지 혹은 최대 진폭에 도달할 때까지 점차 더 높은 펄스가 인가될 수 있다. 최대 진폭은, 후속하는 셋 상태를 달성할 때 조기 원 아웃(early wear out) 혹은 어려움을 유발시키는 진폭이 될 수 있다. 일부 실시예에서는, 추가 전류 미러를 필요한만큼 가동시키는 것만으로도, 더 높은 진폭 펄스가 달성될 수 있다.
일 실시예에서, 도 3에 도시된 구형 펄스는, 사전 결정된 수의 캐스코드(20)를 동작시킴으로써 생성될 수 있다. 예컨대, 일 실시예에서, 32개의 이용가능한 캐스코드 중 28개가 시간 t2와 t3 사이에 동작될 수 있다.
프로그래밍 펄스의 폭 및 그 램프의 기울기는 상태 머신(12)으로의 입력에 기초해서 설정될 수 있다. 이들 입력은 메모리 소자(18a)의 특성 및 웨이퍼의 런의 특정 특성을 포함한 다양한 데이터를 포함할 수 있다.
도 4를 참조하면, 블록 62에 도시된 바와 같이, 상태 머신 코드(60)는 초기에 리셋 설정, 셋 설정, 및 판독 전류 설정을 가질 수 있다. 코드(60)는 소프트웨어가 될 수도 있고, 펌웨어가 될 수도 있으며, 하드웨어가 될 수도 있다. 이들 설정은 외부 소스로부터 제공받을 수도 있고, 이용가능한 정보에 기초해서 계산될 수도 있다. 이후에, 블록 64에 나타낸 바와 같이, 수행되어야 하는 동작이 수신되고 적절한 전류가 계산된다. 판정 블록 66에서, 상태 머신(12)가 프로그램 모드에 있는지 판정한다. 프로그램 모드에 있다면, 판정 블록 72에 나타난 바와 같이 셋 비트가 기록될 것인지 판정한다. 기록되어야 한다면, 시간 t1과 t2 사이의 지연이 결정되고(블록 74), 적절한 수의 인에이블 신호가 시간 t2와 t3 사이에 생성된다(블록 76).
반대로, 리셋 비트가 프로그래밍되어야 한다면, 적절한 수의 인에이블 신호가 시간 t2부터 t3 사이에 제공된다(블록 78). 이후에, 시간 t4까지 전류가 램프 다운된다. 일 실시예에서, 이 램핑은, 캐스코드 인에이블 신호를 점진적으로 턴 오프하는 시간까지, 상태 머신(12)으로의 클록 입력을 이용해서 인에이블 신호(EN)를 점진적으로 턴 오프시킴으로써, 실행된다.
메모리 소자(100)가 판독 모드라면, 블록 68에 나타낸 바와 같이, 판독 전류가 설정될 수 있다. 이는 일 실시예에서 신호 VIREF를 제어해서 기준 칼럼 전류(column current)를 설정함으로써 행해질 수 있다. 일부 실시예에서, 판독 전류는 셋 비트와 리셋 비트 사이의 레벨에서 웨이퍼 대 웨이퍼로 설정될 수 있다. 그러나, 다른 배치 방법이 가능할 수 있다. 판독 모드에서, 연산 증폭기 인에이블 신호(OP EN)가 인에이블되어서 연산 증폭기(50)를 턴온시킨다. 이후, 블록 70에 나타낸 바와 같이 인에이블 신호가 구동되어 원하는 판독 전류를 제공한다.
도 5를 참조하면, 리셋 비트가 프로그래밍되는 경우, 일 실시예에서 도 4의 블록 76 이후에 리셋 비트를 프로그래밍하도록 일련의 펄스가 인가될 수 있다. 이는, 일부 비트는 프로그래밍되는데 다른 비트보다 더 높은 전류가 필요하기 때문에 필수적일 수 있다. 그러나 동시에, 최대 안전 펄스 진폭은 초과하지 않는 것이 바람직하다.
이를 위해서, 우선, 프로그래밍할 데이터가 수신된다. 이후, 블록 80에 나타낸 바와 같이, 데이터가 판독되어서 어느 비트가 리셋되어야 할지 결정한다. 판정 블록 81에서, 프로그램 펄스를 필요로 하는 비트가 있는지 판정한다. 없다면, 처리는 종료된다(블록 82).
있다면, 블록 83에 나타낸 바와 같이, 리셋될 비트가 아직 남아 있는지 판단하는 기술에서 선택된, 더 낮은 확인 전압 레벨로 비트를 판독한다. 이 낮은 전압 확인 레벨은 종래의 확인 레벨보다 낮다. 낮은 레벨이 이용될 수 있는 것은, 셀은 프로그래밍되지만, 그 최종으로 프로그래밍되는 임계 전압 레벨로는 프로그래밍되지 않는 시점에, 이 "낮은 전압 확인"이 발생하기 때문이다. 그 결과, 낮은 확인 전압이 이용될 수 있다.
판정 블록 84에서, 리셋 프로그램 펄스를 필요로 하는 비트가 아직도 있는지 판정한다. 없다면, 처리는 종료한다(블록 85). 있다면, 리셋 전류는 초기화되고(블록 86), 리셋 펄스가 인가된다(블록 87).
블록 88에서, 프로그램 펄스를 수신한 비트는 사전 확인 레벨에서 판독되고, 데이터 패턴은 갱신된다. 환언하면, 비트가 원하는 최종 임계 전압에 도달했는지 판단한다. 사전-확인을 통과한 비트에 대해서, 추가 리셋 펄스가 인가된다. 일부 경우에, 이 제 2 리셋 펄스는 블록 87에서 인가되는 리셋 펄스와 같은 레벨이 될 수 있다. 다른 실시예에서, 약간 더 높은 리셋 펄스가 이용될 수 있다. 리셋 펄스의 정확한 특성은 상황마다 달라질 수 있다. 이 시점에서, 최종 펄스가 무엇이었고, 최종 펄스가 적어도 하나의 비트를 낮은 전압 확인 레벨 이상으로 했다는 것을 알고 있다. 전압 대 셀 전류의 특성을, 상세하게는 전류 대 임계 전압의 특성, 혹은 전류 대 저항의 특성을 알고 있으므로, 셀은 특정 행동을 따를 것이라는 것을 알고 있다. 따라서, 어느 한 시점에서, 블록 88에서의 판독 동작의 결과, 알고 있는 정보에 기초해서 다른 펄스 이후의 동작을 예측할 수 있다. 환언하면, 셀 혹은 비트가, 전류 대 임계 전압의 곡선 상에서, 알고 있는 원하는 위치에 있을지 확인하기 위해서는, 제 2 펄스의 어떤 레벨이 필요한지 판정될 수 있다.
많은 경우에, 같은 전압을 다시 인가하는 것만으로 충분하다. 일부 경우에, 더 증가될 수 있다. 따라서, 블록 89에 나타낸 바와 같이, 블록 87에서 이용한 리셋 전류와 델타 X의 합으로 제 2 리셋 펄스가 사전 확인된 비트에 인가되면, 이는 일부 실시예에서 0 내지 300 마이크로암페어의 범위에서 제로 혹은 비교적 작은 전류가 될 수 있다. 일 실시예에서, 제 2 리셋 펄스는 이전 펄스보다 약 100 마이크로암페어 이상 클 수 있다.
이 델타가 클수록, 임계 전압 혹은 저항에서 예상 가능한 증가량은 더 커진다. 블록 89 이후, 결과 간의 더 큰 차이를 얻기 위해서는, 최종 임계 전압의 더 많은 마진을 유지하도록, 델타가 더 커질 수 있다.
따라서, 일부 실시예에서, 낮은 전압 확인은 최종 임계 전압과는 분리될 수 있다. 낮은 전압 확인 단계 이후에 다른 확인없이 최종 임계 전압에 도달될 수 있다. 따라서, 이 비트는 최종 리셋 펄스 이후의 확인의 상태는 고려하지 않는다. 이 확인은, 최종 리셋 펄스 이후에 장해가 될 수 있다. 이는, 일부 실시예에서, 이러한 확인이 낮은 전압에서 수행되어서, 판독 장해를 방지 피할 수 있다는 것을 의미한다.
또한, 종래의 기술에서, 최종 리셋 펄스가 인가된 이후에 최종 확인 스텝 동안 비교적 높은 금지 바이어스가 사용될 수 있다. 이 높은 금지 바이어스는 비선택 셀에 인가된다. 이 비선택 셀에서의 전압이 높기 때문에, 본 발명의 일부 실시예에서 발생하는 것보다 더 많은 누설이 발생한다.
따라서, 판정 블록 90에서는 더 많은 비트가 펄스될 필요가 있는지 판정한다. 판정될 필요가 없다면, 블록 91에 나타낸 바와 같이 처리는 종료된다. 필요가 있다면, 블록 92에서 리셋 전류는 점차 증가될 수 있다. 판정 블록 93에서 이 기술에 필요한 최대 리셋 전류가 초과되었는지 판정된다. 초과되었다면, 블록 94에 나타난 바와 같이 프로그램은 실패한 것이다. 초과되지 않았다면, 처리는 블록 87로 돌아가서 약간 높은 리셋 펄스를 인가하고, 처리는 반복된다.
어레이의 각각의 비트가 서로 다른 리셋의 최적 펄스 진폭을 가질 수 있기 때문에, 서로 다른 펄스 진폭이 이용될 수 있다. 그러나, 최적 펄스보다 큰 펄스를 인가하면, 최대 진폭은 후속하는 셋 상태를 달성할 때 비트를 손상시켜서 조기 원 아웃(early wear out) 혹은 어려움을 유발시킬 수 있다.
도 6으로 돌아가서, 본 발명의 일 실시예에 따른 시스템(500)의 일부가 설명된다. 시스템(500)은 예컨대, PDA, 무선 성능을 가진 랩톱 혹은 휴대형 컴퓨터, 웹 타블렛, 무선 전화, 무선 호출기, 인스턴트 메시징 장치, 디지털 뮤직 플레이어, 디지털 카메라 혹은 무선으로 정보를 송신 및/또는 수신할 수 있는 다른 장치와 같은 무선 장치에서 사용될 수 있다. 시스템(500)은, WLAN(a wireless local area network) 시스템, WPAN(a wireless personal area network), 혹은 셀룰러 네트워크의 어느 시스템에서 이용될 수 있지만, 본 발명의 범주는 이것으로 한정되는 것이 아니다.
시스템(500)은 컨트롤러(510), 입력/출력(I/O) 장치(520)(예컨대, 키패드, 디스플레이), 메모리(100), 무선 인터페이스(540) 및 SRAM(static random access memory)(560)를 포함할 수 있으며, 이는 버스(550)를 통해서 서로 연결되어 있다. 배터리(580)는 일 실시예에서 시스템(500)에 전력을 공급할 수 있다. 본 발명의 범주는 이들 구성 요소 중 일부 혹은 모두를 가진 실시예로 한정되는 것이 아니라는 점에 주의한다.
컨트롤러(510)는 예컨대 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로-컨트롤러 등을 포함할 수 있다. 메모리(100)는 시스템(500)으로 전송될 혹은 시스템(500)이 전송할 메시지를 저장하는데 이용될 수 있다. 메모리(100)는, 시스템(500)이 동작하는 동안 컨트롤러(510)에 의해 실행되는 명령어들을 저장하는데, 선택적으로 사용될 수도 있고, 사용자 데이터를 저장하는데도 이용될 수 있다. 명령어들은 디지털 정보로서 저장될 수 있고, 여기서 설명되는, 사용자 데이터는 메모리의 한 섹션에 디지털 데이터로서 저장되고, 다른 섹션에 아날로그 메모리로서 저장될 수 있다. 다른 예로서, 주어진 섹션은 일단 디지털 정보로서 라벨링되어서 디지털 정보를 저장하고, 이후 아날로그 정보로서 라벨링되어서 아날로그 정보를 저장하도록 구성 변경될 수 있다. 메모리(100)는 하나 이상의 서로 다른 타입의 메모리에 의해 제공될 수 있다. 예컨대, 메모리(100)는 휘발성 메모리(임의의 타입의 랜덤 액세스 메모리), 플래시 메모리와 같은 비휘발성 메모리 및/또는 도 1에 도시된 메모리(100)를 포함할 수 있다.
도 7을 참조하면, 임계 전압에 대한, 블록 88에서의 확인을 통과하는 비트의 확률에 대한 가상 그래프이다. 좌측의 첫번째 곡선은 판정 테스트(블록 88)만을 거치고 블록 89의 예측 기법은 이용하지 않은 결과이다. 예측되는 리셋 펄스 특성을 이용한 블록 89의 결과는 증강된 펄스(100마이크로암페어 이상)를 인가하면 임계 전압을 증가시킨다는 것을 나타낸다. 일부 실시예에서, 임계 전압은 0.5볼트씩 증가될 수 있다.
또한, 일부 실시예에서, 이 최종 리셋 펄스가 인가된 이후에는 확인할 필요가 없다. 이는 판독하는 동안 어떤 종류의 판독 장해의 가능성을 없앤다. 그 결과, 낮은 전압 확인은 셀이 낮은 프로그래밍된 임계 전압에 있을 때 행해질 수 있다. 따라서, 낮은 확인 전압이 사용될 수 있다. 이후에, 확인 스텝을 반복하지 않고 셀은 높은 프로그래밍된 임계 전압으로 프로그래밍될 수 있다. 반드시 높은 전압 레벨에서만 행해지는 반복 확인은, 판독 장해를 일으킬 가능성이 높다.
도 8을 참조하면, 상변화 메모리 셀을 프로그래밍된 상태로 프로그래밍하는 시퀀스가 도시되어 있다. 일부 실시예에서는, 이 시퀀스는 소프트웨어로 구현될 수 있으며, 다른 실시예에서는 하드웨어로 구현될 수 있다. 일 실시예에서 이 시퀀스는, 반도체 메모리, 광학 메모리 혹은 자기 메모리와 같은 메모리에 소프트웨어가 저장되어 있는, 소프트웨어 구현식 실시예가 될 수 있다. 일 실시예에서, 소프트웨어는 도 2에 도시된 상태 머신(12)에 저장될 수 있다.
우선, 블록 95에서, 이 셀은 제 1 프로그래밍된 임계 전압으로 프로그래밍될 때까지 점진적으로 높은 리셋 프로그래밍 펄스에 노출된다. 블록 96에서, 프로그래밍된 임계 전압으로의 프로그래밍이 확인된다. 이후, 블록 97에서 더 높은 임계 전압으로 프로그래밍된다. 이 때, 프로그래밍이 완료되고, 후속하는 확인 스텝은 불필요하며, 즉 하지 않는 것이 바람직하다.
본 발명이 제한된 수의 실시예와 관련되어 설명되었지만, 당업자라면 이 실시예로부터의 다수의 수정 및 변형을 이해할 것이다. 첨부된 청구의 범위는 이러한 수정 및 변형이 본 발명의 진정한 사상 및 범주에 들어가는 것으로 의도되었다.

Claims (18)

  1. 상변화 메모리 셀을 최종 프로그래밍된 임계 전압 레벨로 프로그래밍한 이후에, 상기 상변화 메모리 셀을 확인하는 것을 억제하는 단계를 포함하는
    방법.
  2. 제 1 항에 있어서,
    리셋 펄스를 상변화 메모리 내의 설정 셀(a set cell)에 인가하는 단계와,
    상기 설정 셀이 제 1 프로그래밍된 임계 전압을 초과하게 프로그래밍되었음을 확인하는 단계와,
    상기 설정 셀을 상기 제 1 프로그래밍된 임계 전압보다 큰 제 2 프로그래밍된 임계 전압으로 프로그래밍하는 단계와,
    상기 제 2 프로그래밍된 임계 전압에서 상기 설정 셀을 확인하는 것을 억제하는 단계를 포함하는
    방법.
  3. 제 2 항에 있어서,
    상기 설정 셀이 원하는 임계 전압에 도달된 이후, 상기 설정 셀에 인가할 전류 펄스의 특성을 판정하기 위해 상기 설정 셀의 알려진 특징을 이용하는 단계를 포함하는
    방법.
  4. 제 2 항에 있어서,
    상기 설정 셀이 원하는 임계 전압에 도달된 이후, 약간 더 높은 전류를 인가하는 단계를 포함하는
    방법.
  5. 제 4 항에 있어서,
    300마이크로암페어 미만의 추가 전류를 인가하는 단계를 포함하는
    방법.
  6. 제 5 항에 있어서,
    약 100마이크로암페어의 추가 전류를 인가하는 단계를 포함하는
    방법.
  7. 제 2 항에 있어서,
    최종 리셋 펄스를 인가한 이후에는 셀의 확인을 방지하는 단계를 포함하는
    방법.
  8. 제 2 항에 있어서,
    상기 설정 셀이 원하는 임계 레벨에 도달할 때까지 더 큰 진폭의 펄스를 계속해서 인가하는 단계를 포함하는
    방법.
  9. 제 2 항에 있어서,
    상기 설정 셀이 원하는 임계 레벨에 도달된 이후에 인가된 펄스의 특성을 판정하기 위해 상기 설정 셀의 전류 대 임계 전압의 곡선을 이용하는 단계를 포함하는
    방법.
  10. 상변화 메모리 셀들의 어레이와,
    셀을 제 1 프로그래밍된 임계 전압으로 프로그래밍하고, 상기 제 1 프로그래밍된 임계 전압에서 상기 셀을 확인하며, 상기 셀을 상기 제 1 프로그래밍된 임계 전압보다 큰 제 2 프로그래밍된 임계 전압으로 프로그래밍하되, 상기 제 2 프로그래밍된 임계 전압에 도달한 이후에는 확인하지 않는 제어부를 포함하는
    장치.
  11. 제 10 항에 있어서,
    상기 제어부는, 상기 셀이 상기 제 1 프로그래밍된 임계 전압에 도달한 이후에 약간 더 높은 전류를 인가하는
    장치.
  12. 제 11 항에 있어서,
    상기 제어부는, 300마이크로암페어 미만의 추가 전류를 인가하는
    장치.
  13. 제 12 항에 있어서,
    상기 제어부는, 약 100마이크로암페어의 추가 전류를 인가하는
    장치.
  14. 제 10 항에 있어서,
    상기 셀은 원하는 임계 전압으로 프로그래밍된 이후에는 확인되지 않는
    장치.
  15. 제 10 항에 있어서,
    상기 제어부는, 상기 셀이 원하는 임계 레벨에 도달할 때까지 더 큰 진폭의 펄스를 연속해서 인가하는
    장치.
  16. 컴퓨터에 의해 실행되는 명령어들을 저장하는 컴퓨터 판독 가능 매체에 있어서,
    상기 명령어들은,
    상변화 메모리 셀을 제 1 프로그래밍된 임계 전압으로 프로그래밍하는 것과,
    상기 셀이 프로그래밍된 임계 전압 레벨에 도달했음을 확인하는 것과,
    반복 확인 없이 상기 셀을 더 높은 임계 전압 레벨로 프로그래밍하는 것을 포함하는
    컴퓨터 판독 가능 매체.
  17. 제 16 항에 있어서,
    프로그래밍될 셀에 점진적으로 더 높은 프로그래밍 전압을 인가하는 명령어들을 더 저장하고 있는
    컴퓨터 판독 가능 매체.
  18. 제 16 항에 있어서,
    상기 제 1 프로그램 전압 임계 레벨에 도달한 이후에 상기 셀에 300마이크로암페어 미만의 전류 펄스를 인가하는 명령어들을 더 저장하고 있는
    컴퓨터 판독 가능 매체.
KR1020127016190A 2009-11-24 2010-09-23 상변화 메모리 비트의 리셋 KR20120096531A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/624,821 US20110122683A1 (en) 2009-11-24 2009-11-24 Resetting Phase Change Memory Bits
US12/624,821 2009-11-24

Publications (1)

Publication Number Publication Date
KR20120096531A true KR20120096531A (ko) 2012-08-30

Family

ID=44061982

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020127016190A KR20120096531A (ko) 2009-11-24 2010-09-23 상변화 메모리 비트의 리셋

Country Status (4)

Country Link
US (2) US20110122683A1 (ko)
KR (1) KR20120096531A (ko)
CN (1) CN102714056B (ko)
WO (1) WO2011066034A2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8873322B2 (en) 2012-12-21 2014-10-28 SK Hynix Inc. Nonvolatile memory apparatus

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9747977B2 (en) 2013-03-14 2017-08-29 Intel Corporation Methods and systems for verifying cell programming in phase change memory
US9190141B2 (en) 2013-07-30 2015-11-17 Qualcomm Incorporated Circuits for voltage or current biasing static random access memory (SRAM) bitcells during SRAM reset operations, and related systems and methods
CN104821179B (zh) 2015-04-16 2017-09-26 江苏时代全芯存储科技有限公司 记忆体驱动电路
US9792986B2 (en) * 2015-05-29 2017-10-17 Intel Corporation Phase change memory current
CN105869671B (zh) * 2016-03-25 2018-09-25 中国科学院上海微系统与信息技术研究所 相变存储器单元的写初始化方法及其阵列的写初始化方法
IT201600109360A1 (it) * 2016-10-28 2018-04-28 St Microelectronics Srl Memoria non volatile, sistema includente la memoria e metodo di comando della memoria
KR102641097B1 (ko) 2018-12-31 2024-02-27 삼성전자주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 프로그램 방법
US10832770B2 (en) 2019-03-13 2020-11-10 Sandisk Technologies Llc Single pulse memory operation

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5737265A (en) * 1995-12-14 1998-04-07 Intel Corporation Programming flash memory using data stream analysis
KR100794654B1 (ko) * 2005-07-06 2008-01-14 삼성전자주식회사 상 변화 메모리 장치 및 그것의 프로그램 방법
KR100809333B1 (ko) * 2006-09-04 2008-03-05 삼성전자주식회사 상변화 메모리 장치의 기입 검증 방법 및 그 방법을사용하는 상변화 메모리 장치
US7643348B2 (en) * 2007-04-10 2010-01-05 Sandisk Corporation Predictive programming in non-volatile memory
KR100934851B1 (ko) * 2007-08-10 2010-01-06 주식회사 하이닉스반도체 상 변화 메모리 장치 및 그 동작방법
US7924587B2 (en) * 2008-02-21 2011-04-12 Anobit Technologies Ltd. Programming of analog memory cells using a single programming pulse per state transition

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8873322B2 (en) 2012-12-21 2014-10-28 SK Hynix Inc. Nonvolatile memory apparatus

Also Published As

Publication number Publication date
CN102714056B (zh) 2016-06-29
CN102714056A (zh) 2012-10-03
WO2011066034A3 (en) 2011-08-04
US20130051139A1 (en) 2013-02-28
US20110122683A1 (en) 2011-05-26
WO2011066034A2 (en) 2011-06-03

Similar Documents

Publication Publication Date Title
KR20120096531A (ko) 상변화 메모리 비트의 리셋
US7518904B2 (en) Method of resetting phase change memory bits through a series of pulses of increasing amplitude
US7359231B2 (en) Providing current for phase change memories
US7577024B2 (en) Streaming mode programming in phase change memories
US7590918B2 (en) Using a phase change memory as a high volume memory
JP5052805B2 (ja) メモリを読み出すためのビット特定基準レベルの使用
US7405977B2 (en) Flash memory device with improved read speed
US7239554B2 (en) Nonvolatile memory device and method of improving programming characteristic
US20100169740A1 (en) Accelerating phase change memory writes
US20070097741A1 (en) Phase change random access memory, boosting charge pump and method of generating write driving voltage
US8582368B2 (en) Non-volatile memory device and operating method of the same
JP2006127738A (ja) 不揮発性メモリ装置及びそれのプログラム方法
US7245537B2 (en) Nonvolatile memory device and method of programming same
US8593864B2 (en) Nonvolatile memory device and method of programming the same
JP2006294144A (ja) 不揮発性半導体記憶装置
US8064265B2 (en) Programming bit alterable memories
US20140153315A1 (en) Semiconductor memory apparatus, refresh method and system
US7480182B2 (en) NOR flash memory devices in which a program verify operation is performed on selected memory cells and program verify methods associated therewith
US20090284308A1 (en) Voltage generation circuit and flash memory device including the same
EP1733398B1 (en) Circuit for accessing a chalcogenide memory array
US9858970B2 (en) Power supply circuit and semiconductor memory device including the same
US7180790B2 (en) Non-volatile memory device having controlled bulk voltage and method of programming same
US20080165575A1 (en) Memory cell array biasing method and a semiconductor memory device
US11139028B2 (en) Nonvolatile memory apparatus for mitigating disturbances and an operating method of the nonvolatile memory apparatus
KR100900119B1 (ko) 상 변화 메모리 장치 및 그 테스트 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application