JP2001143487A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2001143487A JP2001143487A JP32472799A JP32472799A JP2001143487A JP 2001143487 A JP2001143487 A JP 2001143487A JP 32472799 A JP32472799 A JP 32472799A JP 32472799 A JP32472799 A JP 32472799A JP 2001143487 A JP2001143487 A JP 2001143487A
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- cell array
- current
- global bit
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 32
- 238000006243 chemical reaction Methods 0.000 claims abstract description 88
- 238000003491 array Methods 0.000 claims abstract description 12
- 238000010586 diagram Methods 0.000 description 13
- 230000007257 malfunction Effects 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 2
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- 201000002487 asphyxiating thoracic dystrophy 1 Diseases 0.000 description 1
- 201000002486 asphyxiating thoracic dystrophy 2 Diseases 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
Landscapes
- Read Only Memory (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 複数のセルアレイと１つのリファレンスセル
アレイとを有する半導体記憶装置において、ＩＶ変換回
路２、３から見えるメインセル側の入力インピーダンス
とリファレンスセル側の入力インピーダンスを同一にし
て読み出しスピードの高速化を図る機能を有する半導体
記憶装置を提供する。 【解決手段】 ＩＶ変換回路Ｍ２と各セルアレイとを接
続するグローバルビット線４のインピーダンスと、１Ｖ
変換回路Ｒ３とリファレンスセルアレイとを接続するダ
ミーグローバルビット線６とのインピーダンスとを同一
にするために、メイン側で形成された経路と配線長及び
配線幅において、同一となる配線経路をリファレンス側
で形成することができる構成を備えることにより実行す
る。
アレイとを有する半導体記憶装置において、ＩＶ変換回
路２、３から見えるメインセル側の入力インピーダンス
とリファレンスセル側の入力インピーダンスを同一にし
て読み出しスピードの高速化を図る機能を有する半導体
記憶装置を提供する。 【解決手段】 ＩＶ変換回路Ｍ２と各セルアレイとを接
続するグローバルビット線４のインピーダンスと、１Ｖ
変換回路Ｒ３とリファレンスセルアレイとを接続するダ
ミーグローバルビット線６とのインピーダンスとを同一
にするために、メイン側で形成された経路と配線長及び
配線幅において、同一となる配線経路をリファレンス側
で形成することができる構成を備えることにより実行す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特にデータ読み出し回路によるデータ読み出しの
高速化に関する。
関し、特にデータ読み出し回路によるデータ読み出しの
高速化に関する。
【０００２】
【従来の技術】従来から、フラッシュメモリも、他の記
憶媒体と同様に高速アクセスが要求されている。従来の
回路構成では、リファレンス側の入力インピーダンスが
常に一定であるため、メイン側の選択するセルアレイに
よって、リファレンス部の入力インピーダンスとメイン
側の入力インピーダンスが異なる状態が生じていた。よ
って、高速アクセスを実現するのが非常に難しかった。
憶媒体と同様に高速アクセスが要求されている。従来の
回路構成では、リファレンス側の入力インピーダンスが
常に一定であるため、メイン側の選択するセルアレイに
よって、リファレンス部の入力インピーダンスとメイン
側の入力インピーダンスが異なる状態が生じていた。よ
って、高速アクセスを実現するのが非常に難しかった。
【０００３】（従来技術１）図１は、従来技術１におけ
る半導体記憶装置の構成を示した回路図である。ＩＶ変
換回路（電流／電圧変換回路）２、３から見えるインピ
ーダンスは、図４に示すようにメイン側は選択するセク
タにより変化するが、リファレンス側は選択するセクタ
により変化しない。
る半導体記憶装置の構成を示した回路図である。ＩＶ変
換回路（電流／電圧変換回路）２、３から見えるインピ
ーダンスは、図４に示すようにメイン側は選択するセク
タにより変化するが、リファレンス側は選択するセクタ
により変化しない。
【０００４】セルアレイ１内のセルデータの読み出しを
行う場合には、セルアレイ１選択信号とリファレンスセ
ルアレイ選択信号はＨｉｇｈレベルになり、ノード５０
０とノード７００、ノード６００とＩＶ変換回路Ｒ３は
接続される。
行う場合には、セルアレイ１選択信号とリファレンスセ
ルアレイ選択信号はＨｉｇｈレベルになり、ノード５０
０とノード７００、ノード６００とＩＶ変換回路Ｒ３は
接続される。
【０００５】セルアレイＮ選択信号（セルアレイ１以外
のセルアレイに対応したセルアレイセレクトＮｃｈＴｒ
を制御するセルアレイ選択信号）は、Ｌｏｗレベルとな
り、ノード５０１とグローバルビット線４はオープン状
態となる。セルアレイ１のＲＯＷデコーダ９は、任意の
ワード線を選択する。ＣＯＬＵＭＮデコーダ１０は、任
意のサブビット線７を選択する。任意のサブビット線
は、ＣＯＬＵＭＮデコーダ１０を介してノード５００に
接続される。ＲＯＷデコーダＲ１１は、リファレンスセ
ルアレイ内のリファレンスセルゲートに接続されるワー
ド線を選択する。リファレンスサブビット線８は、ダミ
ーデコーダ１２を介してノード６００に接続される。
のセルアレイに対応したセルアレイセレクトＮｃｈＴｒ
を制御するセルアレイ選択信号）は、Ｌｏｗレベルとな
り、ノード５０１とグローバルビット線４はオープン状
態となる。セルアレイ１のＲＯＷデコーダ９は、任意の
ワード線を選択する。ＣＯＬＵＭＮデコーダ１０は、任
意のサブビット線７を選択する。任意のサブビット線
は、ＣＯＬＵＭＮデコーダ１０を介してノード５００に
接続される。ＲＯＷデコーダＲ１１は、リファレンスセ
ルアレイ内のリファレンスセルゲートに接続されるワー
ド線を選択する。リファレンスサブビット線８は、ダミ
ーデコーダ１２を介してノード６００に接続される。
【０００６】次に、従来技術１における半導体記憶装置
の動作について説明する。図９（ｂ）において、Ｔ＝０
の状態で、ＡＴＤ（Address Transaction Director) 信
号２がＨｉｇｈからＬｏｗ、ＰＲＥ信号がＬｏｗからＨ
ｉｇｈへ変化することで、ＩＶ変換回路Ｍ２とＩＶ変換
回路Ｒ３がアクティブとなり、セルデータの読み出し動
作が開始される。グローバルビット線４、セルアレイ１
のサブビット線７、リファレンスグローバルビット線５
及びリファレンスセルアレイのリファレンスサブビット
線８は、ＩＶ変換回路Ｍ２とＩＶ変換回路Ｒ３から流れ
る電流によりチャージアップされる。
の動作について説明する。図９（ｂ）において、Ｔ＝０
の状態で、ＡＴＤ（Address Transaction Director) 信
号２がＨｉｇｈからＬｏｗ、ＰＲＥ信号がＬｏｗからＨ
ｉｇｈへ変化することで、ＩＶ変換回路Ｍ２とＩＶ変換
回路Ｒ３がアクティブとなり、セルデータの読み出し動
作が開始される。グローバルビット線４、セルアレイ１
のサブビット線７、リファレンスグローバルビット線５
及びリファレンスセルアレイのリファレンスサブビット
線８は、ＩＶ変換回路Ｍ２とＩＶ変換回路Ｒ３から流れ
る電流によりチャージアップされる。
【０００７】図２におけるＩＶ変換回路２、３を参照し
ながら説明を行うと、ＡＴＤ信号２がＨｉｇｈからＬｏ
ｗになることにより、ＮＯＲ回路の出力はＨｉｇｈとな
る。ＮＯＲ回路の出力がＨｉｇｈとなると、グローバル
ビット線４、リファレンスグローバルビット線５は、Ｎ
ｃｈＴｒ（Ｎ型チャネルトランジスタ）１を介して電源
に接続される。また、ＰＲＥ信号がＨｉｇｈになると、
ＮｃｈＴｒ３、４、５を介してグローバルビット線４
（ＩＶ変換回路Ｒ３では、リファレンスグローバルビッ
ト線５）は、電源に接続される。
ながら説明を行うと、ＡＴＤ信号２がＨｉｇｈからＬｏ
ｗになることにより、ＮＯＲ回路の出力はＨｉｇｈとな
る。ＮＯＲ回路の出力がＨｉｇｈとなると、グローバル
ビット線４、リファレンスグローバルビット線５は、Ｎ
ｃｈＴｒ（Ｎ型チャネルトランジスタ）１を介して電源
に接続される。また、ＰＲＥ信号がＨｉｇｈになると、
ＮｃｈＴｒ３、４、５を介してグローバルビット線４
（ＩＶ変換回路Ｒ３では、リファレンスグローバルビッ
ト線５）は、電源に接続される。
【０００８】ＩＶ変換回路２、３内のＰｒｅｃｈａｒｇ
ｅ回路は、各ビット線のチャージアップを補うために装
備されている。ノード７００、リファレンスグローバル
ビット線５が電源に接続されることにより、ノード５０
０、ノード７００及びノード６００の電位は上昇する。
その電位がＩＶ変換回路２、３内のＮＯＲ回路のスレッ
ショルド電圧に達すると、ＩＶ変換回路２、３中のＮｃ
ｈＴｒ２、５はＯＦＦする。この状態は、グローバルビ
ット線４、サブビット線７、リファレンスグローバルビ
ット線５及びリファレンスサブビット線８が、ＩＶ変換
回路２、３から流れる電流により十分にチャージアップ
された状態である。
ｅ回路は、各ビット線のチャージアップを補うために装
備されている。ノード７００、リファレンスグローバル
ビット線５が電源に接続されることにより、ノード５０
０、ノード７００及びノード６００の電位は上昇する。
その電位がＩＶ変換回路２、３内のＮＯＲ回路のスレッ
ショルド電圧に達すると、ＩＶ変換回路２、３中のＮｃ
ｈＴｒ２、５はＯＦＦする。この状態は、グローバルビ
ット線４、サブビット線７、リファレンスグローバルビ
ット線５及びリファレンスサブビット線８が、ＩＶ変換
回路２、３から流れる電流により十分にチャージアップ
された状態である。
【０００９】従来の回路構成では、図４に示すようにＩ
Ｖ変換回路２、３から見えるメイン側のグローバルビッ
ト線４のインピーダンスとリファレンス側のリファレン
スグローバルビット線５のインピーダンスとが異なる。
Ｖ変換回路２、３から見えるメイン側のグローバルビッ
ト線４のインピーダンスとリファレンス側のリファレン
スグローバルビット線５のインピーダンスとが異なる。
【００１０】従来技術１における図９（ａ）、（ｂ）
は、各経路の電流、電圧の波形を示したタイミングチャ
ートである。グローバルビット線４に流れる電流Ｉｇｓ
Ｎとサブビット線７に流れる電流Ｉｇｓ１（＝Ｉｓ１）
は、Ｔ＝０からグローバルビット線４の容量とサブビッ
ト線７の容量の充電を開始し、Ｔ＝１のタイミングで充
電を完了する。充電が完了すると、グローバルビット線
４に流れる電流ＩｇｓＮは、０〔Ａ〕になる。サブビッ
ト線７に流れる電流Ｉｇｓ１は、セルアレイ内で選択さ
れているセル電流である。ＩＶ変換回路Ｍ２に入力され
る電流Ｉｍは、下記の式で求められる。
は、各経路の電流、電圧の波形を示したタイミングチャ
ートである。グローバルビット線４に流れる電流Ｉｇｓ
Ｎとサブビット線７に流れる電流Ｉｇｓ１（＝Ｉｓ１）
は、Ｔ＝０からグローバルビット線４の容量とサブビッ
ト線７の容量の充電を開始し、Ｔ＝１のタイミングで充
電を完了する。充電が完了すると、グローバルビット線
４に流れる電流ＩｇｓＮは、０〔Ａ〕になる。サブビッ
ト線７に流れる電流Ｉｇｓ１は、セルアレイ内で選択さ
れているセル電流である。ＩＶ変換回路Ｍ２に入力され
る電流Ｉｍは、下記の式で求められる。
【００１１】電流Ｉｍ＝ＩｇｓＮ＋Ｉｇｓ１
【００１２】リファレンス部も同様にリファレンスグロ
ーバルビット線５に流れる電流ＩｇｒＮとリファレンス
サブビット線８に流れる電流Ｉｇｒ１は、Ｔ＝０からリ
ファレンスグローバルビット線５の容量とリファレンス
サブビット線８の容量の充電を開始し、Ｔ＝１のタイミ
ングで充電を完了する。充電が完了すると、リファレン
スグローバルビット線５に流れる電流ＩｇｒＮは、０
〔Ａ〕になる。リファレンスサブビット線８に流れる電
流Ｉｇｒ１はセルアレイ内で選択されているセル電流で
ある。ＩＶ変換回路Ｒ３に入力される電流Ｉｒｅｆは、
下記の式で求められる。
ーバルビット線５に流れる電流ＩｇｒＮとリファレンス
サブビット線８に流れる電流Ｉｇｒ１は、Ｔ＝０からリ
ファレンスグローバルビット線５の容量とリファレンス
サブビット線８の容量の充電を開始し、Ｔ＝１のタイミ
ングで充電を完了する。充電が完了すると、リファレン
スグローバルビット線５に流れる電流ＩｇｒＮは、０
〔Ａ〕になる。リファレンスサブビット線８に流れる電
流Ｉｇｒ１はセルアレイ内で選択されているセル電流で
ある。ＩＶ変換回路Ｒ３に入力される電流Ｉｒｅｆは、
下記の式で求められる。
【００１３】電流Ｉｒｅｆ＝ＩｇｒＮ＋Ｉｇｒ１
【００１４】各充電電流は、ＩＶ変換回路２、３から見
えるインピーダンスによって変化する。メイン側とリフ
ァレンス側のインピーダンスは、図４に示すように異な
るため、ＩｍとＩｒｅｆの電流は異なる。Ｔ＝１の状態
で、ＰＲＥ信号はＨｉｇｈからＬｏｗへ変化し、ＩＶ変
換回路２、３内のＰｒｅｃｈａｒｇｅ回路は動作を停止
する。
えるインピーダンスによって変化する。メイン側とリフ
ァレンス側のインピーダンスは、図４に示すように異な
るため、ＩｍとＩｒｅｆの電流は異なる。Ｔ＝１の状態
で、ＰＲＥ信号はＨｉｇｈからＬｏｗへ変化し、ＩＶ変
換回路２、３内のＰｒｅｃｈａｒｇｅ回路は動作を停止
する。
【００１５】図２におけるＩＶ変換回路２、３で説明を
行うと、ＰＲＥ信号がＬｏｗになることによりＩＶ変換
回路２、３内のＮｃｈＴｒ４はＯＦＦし、ＩＶ変換回路
２、３内のＰｒｅｃｈａｒｇｅ回路のグローバルビット
線４（ＩＶ変換回路Ｒ３では、リファレンスグローバル
ビット線５）と電源はＯＰＥＮ状態になる。
行うと、ＰＲＥ信号がＬｏｗになることによりＩＶ変換
回路２、３内のＮｃｈＴｒ４はＯＦＦし、ＩＶ変換回路
２、３内のＰｒｅｃｈａｒｇｅ回路のグローバルビット
線４（ＩＶ変換回路Ｒ３では、リファレンスグローバル
ビット線５）と電源はＯＰＥＮ状態になる。
【００１６】Ｔ＝１の状態においては、ノード５００、
ノード７００及びノード６００は十分に充電されてい
る。Ｔ＝１〜Ｔ＝２の間に、メインセル側は、選択され
たセルのセル電流をＩｍに伝える必要がある。グローバ
ルビット線４に溜まった電荷がＩｇｓ１へ流れ込むた
め、見かけ上Ｉｍの電流は０〔Ａ〕になる。
ノード７００及びノード６００は十分に充電されてい
る。Ｔ＝１〜Ｔ＝２の間に、メインセル側は、選択され
たセルのセル電流をＩｍに伝える必要がある。グローバ
ルビット線４に溜まった電荷がＩｇｓ１へ流れ込むた
め、見かけ上Ｉｍの電流は０〔Ａ〕になる。
【００１７】リファレンス側においては、リファレンス
セル電流Ｉｒｅｆは、Ｔ＝１のタイミングでＩＶ変換回
路Ｒ３に伝わる。これはリファレンスグローバルビット
線５に寄生容量がついていないため、余分な電荷が溜ま
っていないからである。
セル電流Ｉｒｅｆは、Ｔ＝１のタイミングでＩＶ変換回
路Ｒ３に伝わる。これはリファレンスグローバルビット
線５に寄生容量がついていないため、余分な電荷が溜ま
っていないからである。
【００１８】よって、Ｔ＝１〜Ｔ＝２の段階において、
ＩＶ変換回路Ｒ３には、期待された電流Ｉｒｅｆが完全
に伝わっているが、ＩＶ変換回路Ｍ２には、期待された
電流Ｉｍが完全には伝わっていないため、ＩＶ変換回路
Ｍ２、ＩＶ変換回路Ｒ３出力Ｖｍ、Ｖｒｅｆは期待外の
差電位を生じてしまう。この段階においてＶｍとＶｒｅ
ｆの比較を行うと、比較回路１は、正確な情報を出力で
きない可能性があり、誤動作の原因となる。
ＩＶ変換回路Ｒ３には、期待された電流Ｉｒｅｆが完全
に伝わっているが、ＩＶ変換回路Ｍ２には、期待された
電流Ｉｍが完全には伝わっていないため、ＩＶ変換回路
Ｍ２、ＩＶ変換回路Ｒ３出力Ｖｍ、Ｖｒｅｆは期待外の
差電位を生じてしまう。この段階においてＶｍとＶｒｅ
ｆの比較を行うと、比較回路１は、正確な情報を出力で
きない可能性があり、誤動作の原因となる。
【００１９】Ｔ＝２〜Ｔ＝３の間に、実際にセルアレイ
１で選択されたセルのセル電流が流れ始め、ＩＶ変換回
路Ｍ２の出力Ｖｍが変化し始める。Ｔ＝４の段階におい
て初めて、ＶｍとＶｒｅｆに期待した差電位が生じる。
１で選択されたセルのセル電流が流れ始め、ＩＶ変換回
路Ｍ２の出力Ｖｍが変化し始める。Ｔ＝４の段階におい
て初めて、ＶｍとＶｒｅｆに期待した差電位が生じる。
【００２０】当該差電位が発生すると、比較回路１は、
ＡＴＤ１信号のＬｏｗからＨｉｇｈのタイミングにおい
て、ＶｍとＶｒｅｆとの比較を行い、ＶｒｅｆよりＶｍ
の電位が低ければＬｏｗを出力し、ＶｒｅｆよりＶｍの
電位が高ければＨｉｇｈを出力する。図９（ｂ）では、
ＶｒｅｆよりＶｍの電位が低いので、比較回路１は、Ｌ
ｏｗを出力する。以上が、従来技術１の構成と動作であ
る。
ＡＴＤ１信号のＬｏｗからＨｉｇｈのタイミングにおい
て、ＶｍとＶｒｅｆとの比較を行い、ＶｒｅｆよりＶｍ
の電位が低ければＬｏｗを出力し、ＶｒｅｆよりＶｍの
電位が高ければＨｉｇｈを出力する。図９（ｂ）では、
ＶｒｅｆよりＶｍの電位が低いので、比較回路１は、Ｌ
ｏｗを出力する。以上が、従来技術１の構成と動作であ
る。
【００２１】（従来技術２）次に、特開平１１−３５９
９号公報に開示された半導体記憶装置について説明す
る。
９号公報に開示された半導体記憶装置について説明す
る。
【００２２】当該半導体記憶装置は、２本のリファレン
スビット線を有し、メイン側のビット線選択に同期して
２本のリファレンスビット線を切り換える手段と、上記
リファレンスビット線と上記ビット線の間に電源ライン
によるシールドとを有している。
スビット線を有し、メイン側のビット線選択に同期して
２本のリファレンスビット線を切り換える手段と、上記
リファレンスビット線と上記ビット線の間に電源ライン
によるシールドとを有している。
【００２３】上記従来技術２の半導体記憶装置によれ
ば、差動増幅手段側から見た場合のビット線とリファレ
ンス線とで線間容量の見え方が等しくなり、周辺素子か
ら外乱ノイズ等が入った場合でも、ビット線とリファレ
ンス線とでは互いに同様の挙動を示すため、安定読み出
しが可能となる。また、シールドを形成したことによ
り、ビット線とリファレンス線との間の線間容量による
影響を排除することも可能である。
ば、差動増幅手段側から見た場合のビット線とリファレ
ンス線とで線間容量の見え方が等しくなり、周辺素子か
ら外乱ノイズ等が入った場合でも、ビット線とリファレ
ンス線とでは互いに同様の挙動を示すため、安定読み出
しが可能となる。また、シールドを形成したことによ
り、ビット線とリファレンス線との間の線間容量による
影響を排除することも可能である。
【００２４】
【発明が解決しようとする課題】しかしながら、従来技
術１の半導体記憶装置では、ＩＶ変換回路２、３から見
えるグローバルビット線４とリファレンスグローバルビ
ット線５のインピーダンスが異なってしまうので、比較
回路１が誤動作をする可能性があるという問題点があっ
た。また、誤動作を回避しようとするとメイン側の電圧
Ｖｍとリファレンス側の電圧Ｖｒｅｆとの比較時点を遅
らせることになり、読み出しスピードの遅延化が生じて
しまうという問題点が生じた。
術１の半導体記憶装置では、ＩＶ変換回路２、３から見
えるグローバルビット線４とリファレンスグローバルビ
ット線５のインピーダンスが異なってしまうので、比較
回路１が誤動作をする可能性があるという問題点があっ
た。また、誤動作を回避しようとするとメイン側の電圧
Ｖｍとリファレンス側の電圧Ｖｒｅｆとの比較時点を遅
らせることになり、読み出しスピードの遅延化が生じて
しまうという問題点が生じた。
【００２５】従来技術２の半導体記憶装置では、確か
に、セルアレイ内のサブビット線同士またはサブビット
線とリファレンスビット線との間の線間容量による影響
により、センスアンプ部に不正確な電流が流れてしまう
という問題点は解消できる。しかしながら、セルアレイ
とセンスアンプ部との間を接続しているグローバルビッ
ト線及びリファレンスグローバルビット線のインピーダ
ンスの違いによるセンスアンプ部における誤動作、及び
読み出し動作の遅延化という問題点を解消できない。
に、セルアレイ内のサブビット線同士またはサブビット
線とリファレンスビット線との間の線間容量による影響
により、センスアンプ部に不正確な電流が流れてしまう
という問題点は解消できる。しかしながら、セルアレイ
とセンスアンプ部との間を接続しているグローバルビッ
ト線及びリファレンスグローバルビット線のインピーダ
ンスの違いによるセンスアンプ部における誤動作、及び
読み出し動作の遅延化という問題点を解消できない。
【００２６】本発明は、上記問題点に鑑みなされたもの
であり、ＩＶ変換回路２、３（センスアンプ）から見え
るメインセル側の入力インピーダンスとリファレンスセ
ル側の入力インピーダンスとを同一にすることが可能な
半導体記憶装置を提供することを目的とする。
であり、ＩＶ変換回路２、３（センスアンプ）から見え
るメインセル側の入力インピーダンスとリファレンスセ
ル側の入力インピーダンスとを同一にすることが可能な
半導体記憶装置を提供することを目的とする。
【００２７】
【課題を解決するための手段】かかる目的を達成するた
めに、請求項１記載の発明は、複数のセルアレイと１つ
のリファレンスセルアレイとを具備する半導体記憶装置
であって、セルアレイから入力されるセル電流をメイン
セル電圧に変換する第１の電流／電圧変換手段と、リフ
ァレンスセルアレイから入力されるリファレンスセル電
流をリファレンスセル電圧に変換する第２の電流／電圧
変換手段と、第１の電流／電圧変換手段と複数のセルア
レイとを接続するグローバルビット線と、第２の電流／
電圧変換手段とリファレンスセルアレイとを接続するダ
ミーグローバルビット線とを有し、グローバルビット線
インピーダンスとダミーグローバルビット線インピーダ
ンスとが等しいことを特徴としている。
めに、請求項１記載の発明は、複数のセルアレイと１つ
のリファレンスセルアレイとを具備する半導体記憶装置
であって、セルアレイから入力されるセル電流をメイン
セル電圧に変換する第１の電流／電圧変換手段と、リフ
ァレンスセルアレイから入力されるリファレンスセル電
流をリファレンスセル電圧に変換する第２の電流／電圧
変換手段と、第１の電流／電圧変換手段と複数のセルア
レイとを接続するグローバルビット線と、第２の電流／
電圧変換手段とリファレンスセルアレイとを接続するダ
ミーグローバルビット線とを有し、グローバルビット線
インピーダンスとダミーグローバルビット線インピーダ
ンスとが等しいことを特徴としている。
【００２８】請求項２記載の発明は、請求項１記載の発
明において、ダミーグローバルビット線は、第２の電流
／電圧変換手段とリファレンスセルアレイとを複数の経
路で接続していることを特徴としている。
明において、ダミーグローバルビット線は、第２の電流
／電圧変換手段とリファレンスセルアレイとを複数の経
路で接続していることを特徴としている。
【００２９】請求項３記載の発明は、請求項２記載の発
明において、複数の経路の数は、セルアレイの数と等し
いことを特徴としている。
明において、複数の経路の数は、セルアレイの数と等し
いことを特徴としている。
【００３０】請求項４記載の発明は、請求項１から３の
いずれか１項に記載の発明において、グローバルビット
線の配線抵抗及び配線容量とダミーグローバルビット線
の配線抵抗及び配線容量は等しいことを特徴としてい
る。
いずれか１項に記載の発明において、グローバルビット
線の配線抵抗及び配線容量とダミーグローバルビット線
の配線抵抗及び配線容量は等しいことを特徴としてい
る。
【００３１】請求項５記載の発明は、請求項１から４の
いずれか１項に記載の発明において、グローバルビット
線の配線長及び配線幅とダミーグローバルビット線の配
線長及び配線幅は等しいことを特徴としている。
いずれか１項に記載の発明において、グローバルビット
線の配線長及び配線幅とダミーグローバルビット線の配
線長及び配線幅は等しいことを特徴としている。
【００３２】請求項６記載の発明は、請求項１から５の
いずれか１項に記載の発明において、グローバルビット
線上に配置され、複数のセルアレイの中から任意に１つ
のセルアレイを選択し、該選択したセルアレイと第１の
電流／電圧変換手段との間の経路を形成する第１のスイ
ッチ手段と、ダミーグローバルビット線上に配置され、
リファレンスセルアレイと第２の電流／電圧変換手段と
の間を接続する複数の経路から１つを選択する第２のス
イッチ手段と、をさらに有することを特徴としている。
いずれか１項に記載の発明において、グローバルビット
線上に配置され、複数のセルアレイの中から任意に１つ
のセルアレイを選択し、該選択したセルアレイと第１の
電流／電圧変換手段との間の経路を形成する第１のスイ
ッチ手段と、ダミーグローバルビット線上に配置され、
リファレンスセルアレイと第２の電流／電圧変換手段と
の間を接続する複数の経路から１つを選択する第２のス
イッチ手段と、をさらに有することを特徴としている。
【００３３】請求項７記載の発明は、請求項６記載の発
明において、第１のスイッチ手段は、セルアレイの個数
分と同数であり、各セルアレイに対応した位置に配置さ
れることを特徴としている。
明において、第１のスイッチ手段は、セルアレイの個数
分と同数であり、各セルアレイに対応した位置に配置さ
れることを特徴としている。
【００３４】請求項８記載の発明は、請求項６または７
記載の発明において、第２のスイッチ手段は、第１のス
イッチ手段と同数であり、リファレンスセルアレイと第
２の電流／電圧変換手段との間の各経路に配置され、第
１のスイッチ手段によるセルアレイの選択により選択さ
れたセルアレイと第１の電流／電圧変換手段との間に経
路が形成されたとき、該経路のインピーダンスと等しい
インピーダンスとなるリファレンスセルアレイと第２の
電流／電圧変換手段との間の経路を選択することを特徴
としている。
記載の発明において、第２のスイッチ手段は、第１のス
イッチ手段と同数であり、リファレンスセルアレイと第
２の電流／電圧変換手段との間の各経路に配置され、第
１のスイッチ手段によるセルアレイの選択により選択さ
れたセルアレイと第１の電流／電圧変換手段との間に経
路が形成されたとき、該経路のインピーダンスと等しい
インピーダンスとなるリファレンスセルアレイと第２の
電流／電圧変換手段との間の経路を選択することを特徴
としている。
【００３５】請求項９記載の発明は、請求項１から８の
いずれか１項に記載の発明において、第１の電流／電圧
変換手段により変換されたメインセル電圧と第２の電流
／電圧変換手段により変換されたリファレンスセル電圧
とを比較し、論理値を出力する比較手段をさらに有する
ことを特徴としている。
いずれか１項に記載の発明において、第１の電流／電圧
変換手段により変換されたメインセル電圧と第２の電流
／電圧変換手段により変換されたリファレンスセル電圧
とを比較し、論理値を出力する比較手段をさらに有する
ことを特徴としている。
【００３６】請求項１０記載の発明は、請求項１から９
のいずれか１項に記載の発明において、グローバルビッ
ト線のインピーダンスとダミーグローバルビット線のイ
ンピーダンスとの誤差は、所定の許容値内であることを
特徴としている。
のいずれか１項に記載の発明において、グローバルビッ
ト線のインピーダンスとダミーグローバルビット線のイ
ンピーダンスとの誤差は、所定の許容値内であることを
特徴としている。
【００３７】
【発明の実施の形態】以下、本発明の実施の形態を添付
図面を参照しながら詳細に説明する。
図面を参照しながら詳細に説明する。
【００３８】第１の実施の形態における半導体記憶装置
の構成を図２、図３、図５、図６、図７を参照しながら
説明する。図５は、本発明の不揮発性半導体記憶装置の
構成を示した回路図である。当該半導体記憶装置は、、
比較回路１、ＩＶ変換回路Ｍ２、ＩＶ変換回路Ｒ３、複
数のセルアレイ（１〜Ｎ）、及び１つのリファレンスセ
ルアレイから構成される。個々のセルアレイには、セル
アレイ内の任意のセルを選択するためのＲＯＷデコーダ
（１〜Ｎ）９、ＣＯＬＵＭデコーダ１０が装備されてい
る。リファレンスセルアレイには、ＲＯＷデコーダＲ１
１、ダミーデコーダ１２が装備されている。
の構成を図２、図３、図５、図６、図７を参照しながら
説明する。図５は、本発明の不揮発性半導体記憶装置の
構成を示した回路図である。当該半導体記憶装置は、、
比較回路１、ＩＶ変換回路Ｍ２、ＩＶ変換回路Ｒ３、複
数のセルアレイ（１〜Ｎ）、及び１つのリファレンスセ
ルアレイから構成される。個々のセルアレイには、セル
アレイ内の任意のセルを選択するためのＲＯＷデコーダ
（１〜Ｎ）９、ＣＯＬＵＭデコーダ１０が装備されてい
る。リファレンスセルアレイには、ＲＯＷデコーダＲ１
１、ダミーデコーダ１２が装備されている。
【００３９】比較回路１は、ＩＶ変換回路Ｍ２の出力Ｖ
ｍとＩＶ変換回路Ｒ３の出力ＶｒｅｆとＡＴＤ信号１と
が入力され、レベル比較回路出力を図示しない制御部に
出力する。セルアレイ１〜セルアレイＮは、任意に１つ
のセルアレイを選択するためのセルアレイセレクトＮｃ
ｈＴｒ１〜セルアレイセレクトＮｃｈＴｒＮに接続され
る。セルアレイセレクトＮｃｈＴｒ１〜セルアレイセレ
クトＮｃｈＴｒＮは、それぞれセルアレイ１選択信号〜
セルアレイＮ選択信号により制御される。セルアレイセ
レクトＮｃｈＴｒ１〜セルアレイセレクトＮｃｈＴｒＮ
のドレインは、グローバルビット線４に共通接続され、
ＩＶ変換回路Ｍ２に出力される。
ｍとＩＶ変換回路Ｒ３の出力ＶｒｅｆとＡＴＤ信号１と
が入力され、レベル比較回路出力を図示しない制御部に
出力する。セルアレイ１〜セルアレイＮは、任意に１つ
のセルアレイを選択するためのセルアレイセレクトＮｃ
ｈＴｒ１〜セルアレイセレクトＮｃｈＴｒＮに接続され
る。セルアレイセレクトＮｃｈＴｒ１〜セルアレイセレ
クトＮｃｈＴｒＮは、それぞれセルアレイ１選択信号〜
セルアレイＮ選択信号により制御される。セルアレイセ
レクトＮｃｈＴｒ１〜セルアレイセレクトＮｃｈＴｒＮ
のドレインは、グローバルビット線４に共通接続され、
ＩＶ変換回路Ｍ２に出力される。
【００４０】リファレンスセルアレイセレクトＮｃｈＴ
ｒ１〜リファレンスセルアレイセレクトＮｃｈＴｒＮの
ソースとドレインは、ダミーグローバルビット線６に共
通接続される。リファレンスセルアレイセレクトＮｃｈ
Ｔｒ１〜リファレンスセルアレイセレクトＮｃｈＴｒＮ
のゲートは、リファレンスセルアレイ選択信号１〜リフ
ァレンスセルアレイ選択信号Ｎにより制御される。リフ
ァレンスセルアレイセレクトＮｃｈＴｒ１〜リファレン
スセルアレイセレクトＮｃｈＴｒＮのドレインは、ダミ
ーグローバルビット線６に共通接続され、ＩＶ変換回路
Ｒ３に出力される。
ｒ１〜リファレンスセルアレイセレクトＮｃｈＴｒＮの
ソースとドレインは、ダミーグローバルビット線６に共
通接続される。リファレンスセルアレイセレクトＮｃｈ
Ｔｒ１〜リファレンスセルアレイセレクトＮｃｈＴｒＮ
のゲートは、リファレンスセルアレイ選択信号１〜リフ
ァレンスセルアレイ選択信号Ｎにより制御される。リフ
ァレンスセルアレイセレクトＮｃｈＴｒ１〜リファレン
スセルアレイセレクトＮｃｈＴｒＮのドレインは、ダミ
ーグローバルビット線６に共通接続され、ＩＶ変換回路
Ｒ３に出力される。
【００４１】図３は、セルアレイの構成を示した回路図
である。セルアレイ内の複数のセルは、マトリクス状に
配置されている。それぞれのサブビット線７は、列方向
にメモリセルドレインに共通接続されている。ワード線
は、行方向にメモリセルゲートに共通接続されている。
である。セルアレイ内の複数のセルは、マトリクス状に
配置されている。それぞれのサブビット線７は、列方向
にメモリセルドレインに共通接続されている。ワード線
は、行方向にメモリセルゲートに共通接続されている。
【００４２】ＲＯＷデコーダ９は、複数のワード線に接
続され、任意のワード線を選択する。ＣＯＬＵＭＵデコ
ーダ１０は、複数のサブビット線７に接続され、１つの
任意のサブビット線７をノード１００に接続する。リフ
ァレンスセルドレインは、リファレンスセルアレイ内の
リファレンスサブビット線８に接続される。ＲＯＷデコ
ーダＲ１１の出力は、リファレンスセルゲートに接続さ
れる。
続され、任意のワード線を選択する。ＣＯＬＵＭＵデコ
ーダ１０は、複数のサブビット線７に接続され、１つの
任意のサブビット線７をノード１００に接続する。リフ
ァレンスセルドレインは、リファレンスセルアレイ内の
リファレンスサブビット線８に接続される。ＲＯＷデコ
ーダＲ１１の出力は、リファレンスセルゲートに接続さ
れる。
【００４３】また、リファレンスサブビット線８には、
メインセル側のサブビット線７に接続されるメモリセル
の個数分のダミーセルが接続される。ダミーデコーダ１
２は、リファレンスサブビット線８に接続され、リファ
レンスサブビット線８は、ダミーデコーダ１２を介して
ノード２００に接続される。
メインセル側のサブビット線７に接続されるメモリセル
の個数分のダミーセルが接続される。ダミーデコーダ１
２は、リファレンスサブビット線８に接続され、リファ
レンスサブビット線８は、ダミーデコーダ１２を介して
ノード２００に接続される。
【００４４】図２は、ＩＶ変換回路２、３の構成を示し
た回路図である。ＩＶ変換回路２、３は、ＮｃｈＴｒ１
〜ＮｃｈＴｒ５とＮＯＲ回路により構成される。Ｎｃｈ
Ｔｒ１のドレインとゲートは電源に接続され、ソース
（メイン線）は、ＮｃｈＴｒ２のドレインに接続され
る。ＮｃｈＴｒ２のソースは、グローバルビット線４
（ＩＶ変換回路Ｒ３では、ダミーグローバルビット線
６）に接続され、ＮｃｈＴｒ２のゲートは、グローバル
ビット線４（ＩＶ変換回路Ｒ３では、ダミーグローバル
ビット線６）とＡＴＤ２信号とが入力されるＮＯＲ回路
の出力が入力される。
た回路図である。ＩＶ変換回路２、３は、ＮｃｈＴｒ１
〜ＮｃｈＴｒ５とＮＯＲ回路により構成される。Ｎｃｈ
Ｔｒ１のドレインとゲートは電源に接続され、ソース
（メイン線）は、ＮｃｈＴｒ２のドレインに接続され
る。ＮｃｈＴｒ２のソースは、グローバルビット線４
（ＩＶ変換回路Ｒ３では、ダミーグローバルビット線
６）に接続され、ＮｃｈＴｒ２のゲートは、グローバル
ビット線４（ＩＶ変換回路Ｒ３では、ダミーグローバル
ビット線６）とＡＴＤ２信号とが入力されるＮＯＲ回路
の出力が入力される。
【００４５】また、ＮｃｈＴｒ３のドレインとゲートは
電源に接続され、ＮｃｈＴｒ３のソースは、ＮｃｈＴｒ
４のドレインに接続される。ＮｃｈＴｒ４のゲートは、
ＰＲＥ信号により制御される。ＮｃｈＴｒ４のソース
は、ＮｃｈＴｒ５のドレインに接続される。ＮｃｈＴｒ
５のソースは、グローバルビット線４（ＩＶ変換回路Ｒ
３では、ダミーグローバルビット線６）に接続され、Ｎ
ｃｈＴｒ５のゲートには、ＮＯＲ回路の出力が入力され
る。
電源に接続され、ＮｃｈＴｒ３のソースは、ＮｃｈＴｒ
４のドレインに接続される。ＮｃｈＴｒ４のゲートは、
ＰＲＥ信号により制御される。ＮｃｈＴｒ４のソース
は、ＮｃｈＴｒ５のドレインに接続される。ＮｃｈＴｒ
５のソースは、グローバルビット線４（ＩＶ変換回路Ｒ
３では、ダミーグローバルビット線６）に接続され、Ｎ
ｃｈＴｒ５のゲートには、ＮＯＲ回路の出力が入力され
る。
【００４６】図６（ａ）は、ＩＶ変換回路Ｍ２からセル
アレイセレクトＮｃｈＴｒ１とセルアレイセレクトＮｃ
ｈＴｒＮまでの配線抵抗、容量関係を示した図である。
図６（ａ）によれば、ＩＶ変換回路Ｍ２からノード３０
０までのインピーダンスをＺ１、ノード３００からセル
アレイセレクトＮｃｈＴｒ１までのインピーダンスをＺ
２、ノード３００からセルアレイセレクトＮｃｈＴｒＮ
までのインピーダンスをＺｇ１とＺ３に分割して図示し
てある。
アレイセレクトＮｃｈＴｒ１とセルアレイセレクトＮｃ
ｈＴｒＮまでの配線抵抗、容量関係を示した図である。
図６（ａ）によれば、ＩＶ変換回路Ｍ２からノード３０
０までのインピーダンスをＺ１、ノード３００からセル
アレイセレクトＮｃｈＴｒ１までのインピーダンスをＺ
２、ノード３００からセルアレイセレクトＮｃｈＴｒＮ
までのインピーダンスをＺｇ１とＺ３に分割して図示し
てある。
【００４７】図６（ｂ）は、ＩＶ変換回路Ｒ３からリフ
ァレンスセルアレイセレクトＮｃｈＴｒ１とリファレン
スセルアレイセレクトＮｃｈＴｒＮまでの配線抵抗、容
量関係を示した図である。図６（ｂ）によれば、ＩＶ変
換回路Ｒ３からノード４００までのインピーダンスをＺ
１、ノード４００からリファレンスセルアレイセレクト
ＮｃｈＴｒ１までのインピーダンスをＺ２、ノード４０
０からセルアレイセレクトＮｃｈＴｒＮまでのインピー
ダンスをＺｇ１ＲとＺ３に分割して図示してある。
ァレンスセルアレイセレクトＮｃｈＴｒ１とリファレン
スセルアレイセレクトＮｃｈＴｒＮまでの配線抵抗、容
量関係を示した図である。図６（ｂ）によれば、ＩＶ変
換回路Ｒ３からノード４００までのインピーダンスをＺ
１、ノード４００からリファレンスセルアレイセレクト
ＮｃｈＴｒ１までのインピーダンスをＺ２、ノード４０
０からセルアレイセレクトＮｃｈＴｒＮまでのインピー
ダンスをＺｇ１ＲとＺ３に分割して図示してある。
【００４８】図７は、図６のＺｇ１とＺｇ１Ｒの構成を
示した図である。Ｚｇ１は、配線抵抗と配線容量によっ
て生じるインピーダンスであり、グローバルビット線４
の配線長と配線幅によって決まる（配線抵抗＝抵抗係数
×配線長÷配線幅、配線容量＝容量係数×配線長×配線
幅）。Ｚｇ１Ｒは、配線抵抗と配線容量によって生じる
インピーダンスであり、ダミーグローバルビット線６の
配線長と配線幅によって決まる（配線抵抗＝抵抗係数×
配線長÷配線幅、配線容量＝容量係数×配線長×配線
幅）。
示した図である。Ｚｇ１は、配線抵抗と配線容量によっ
て生じるインピーダンスであり、グローバルビット線４
の配線長と配線幅によって決まる（配線抵抗＝抵抗係数
×配線長÷配線幅、配線容量＝容量係数×配線長×配線
幅）。Ｚｇ１Ｒは、配線抵抗と配線容量によって生じる
インピーダンスであり、ダミーグローバルビット線６の
配線長と配線幅によって決まる（配線抵抗＝抵抗係数×
配線長÷配線幅、配線容量＝容量係数×配線長×配線
幅）。
【００４９】第２の実施の形態について、図８を参照し
ながら説明する。メイン側とリファレンス側のインピー
ダンスを同一にするため、グローバルビット線４とダミ
ーグローバルビット線６を図８のように構成する。Ｚｇ
１とＺｇ１Ｒを揃える手段が第１の実施の形態と異な
る。Ｚｇ１は、図示するように配線容量と配線抵抗で構
成される。Ｚｇ１Ｒは、メイン側と抵抗、容量を揃える
ために、本実施の形態においては、配線抵抗、容量とＴ
ｒのゲート容量を用いる。他の構成は、第１の実施の形
態と同一である。
ながら説明する。メイン側とリファレンス側のインピー
ダンスを同一にするため、グローバルビット線４とダミ
ーグローバルビット線６を図８のように構成する。Ｚｇ
１とＺｇ１Ｒを揃える手段が第１の実施の形態と異な
る。Ｚｇ１は、図示するように配線容量と配線抵抗で構
成される。Ｚｇ１Ｒは、メイン側と抵抗、容量を揃える
ために、本実施の形態においては、配線抵抗、容量とＴ
ｒのゲート容量を用いる。他の構成は、第１の実施の形
態と同一である。
【００５０】次に、第１及び第２の実施の形態における
半導体記憶装置のデータの読み出し動作について説明す
る。図９（ｃ）、（ｄ）は、読み出し動作時における各
経路の電流、電圧の波形を示すタイミングチャートであ
る。Ｔ＝０の状態において、セルアレイ１内のセルの読
み出しを行う場合、セルアレイ１選択信号とリファレン
スセルアレイ選択信号１はＨｉｇｈレベルになり、ノー
ド１００とノード３００（グローバルビット線４）、ノ
ード２００とノード４００（ダミーグローバルビット線
６）は接続される。
半導体記憶装置のデータの読み出し動作について説明す
る。図９（ｃ）、（ｄ）は、読み出し動作時における各
経路の電流、電圧の波形を示すタイミングチャートであ
る。Ｔ＝０の状態において、セルアレイ１内のセルの読
み出しを行う場合、セルアレイ１選択信号とリファレン
スセルアレイ選択信号１はＨｉｇｈレベルになり、ノー
ド１００とノード３００（グローバルビット線４）、ノ
ード２００とノード４００（ダミーグローバルビット線
６）は接続される。
【００５１】セルアレイＮ選択信号とリファレンスセル
アレイ選択信号ＮはＬｏｗレベルとなり、ノード１０１
とグローバルビット線４はオープン状態となる。セルア
レイ１のＲＯＷデコーダ（１）９は、任意のワード線を
選択する。任意のサブビット線７は、ＣＯＬＵＭＵデコ
ーダ１０を介してノード１００に接続される。ＲＯＷデ
コーダＲ１１は、任意のワード線をリファレンスセルア
レイ内のリファレンスセルゲートに接続する。リファレ
ンスサブビット線８は、ダミーデコーダ１２を介してノ
ード２００に接続される。
アレイ選択信号ＮはＬｏｗレベルとなり、ノード１０１
とグローバルビット線４はオープン状態となる。セルア
レイ１のＲＯＷデコーダ（１）９は、任意のワード線を
選択する。任意のサブビット線７は、ＣＯＬＵＭＵデコ
ーダ１０を介してノード１００に接続される。ＲＯＷデ
コーダＲ１１は、任意のワード線をリファレンスセルア
レイ内のリファレンスセルゲートに接続する。リファレ
ンスサブビット線８は、ダミーデコーダ１２を介してノ
ード２００に接続される。
【００５２】また、Ｔ＝０の状態において、ＡＴＤ信号
２がＨｉｇｈからＬｏｗ、ＰＲＥ信号がＬｏｗからＨｉ
ｇｈへ変化すると、ＩＶ変換回路Ｍ２とＩＶ変換回路Ｒ
３はアクティブとなり、セルの読み出し動作が開始され
る。グローバルビット線４、セルアレイ１のサブビット
線７、ダミーグローバルビット線６及びリファレンスセ
ルアレイのリファレンスサブビット線８は、チャージア
ップされる。
２がＨｉｇｈからＬｏｗ、ＰＲＥ信号がＬｏｗからＨｉ
ｇｈへ変化すると、ＩＶ変換回路Ｍ２とＩＶ変換回路Ｒ
３はアクティブとなり、セルの読み出し動作が開始され
る。グローバルビット線４、セルアレイ１のサブビット
線７、ダミーグローバルビット線６及びリファレンスセ
ルアレイのリファレンスサブビット線８は、チャージア
ップされる。
【００５３】図２を参照しながら説明すると、ＡＴＤ信
号２がＬｏｗになることにより、ＮＯＲ回路の出力はＨ
ｉｇｈとなり、ＮｃｈＴｒ１を介してグローバルビット
線４（ＩＶ変換回路Ｒ３では、ダミーグローバルビット
線６）は電源に接続される。また、ＰＲＥ信号がＨｉｇ
ｈになることにより、ＮｃｈＴｒ３、４、５を介してグ
ローバルビット線４（ＩＶ変換回路Ｒ３では、ダミーグ
ローバルビット線６）は電源に接続される。ＩＶ変換回
路２、３内のＰｒｅｃｈａｒｇｅ回路は、各ビット線の
チャージアップを補うために装備されている。
号２がＬｏｗになることにより、ＮＯＲ回路の出力はＨ
ｉｇｈとなり、ＮｃｈＴｒ１を介してグローバルビット
線４（ＩＶ変換回路Ｒ３では、ダミーグローバルビット
線６）は電源に接続される。また、ＰＲＥ信号がＨｉｇ
ｈになることにより、ＮｃｈＴｒ３、４、５を介してグ
ローバルビット線４（ＩＶ変換回路Ｒ３では、ダミーグ
ローバルビット線６）は電源に接続される。ＩＶ変換回
路２、３内のＰｒｅｃｈａｒｇｅ回路は、各ビット線の
チャージアップを補うために装備されている。
【００５４】ノード３００（グローバルビット線４）、
ノード４００（ダミーグローバルビット線６）が電源に
接続されることにより、ノード３００、ノード４００の
電位は上昇する。その電位がＩＶ変換回路２、３内のＮ
ＯＲ回路のスレッショルド電圧に達すると、ＮＯＲ回路
の出力がＬｏｗとなり、ＩＶ変換回路２、３内のＮｃｈ
Ｔｒ２、５はＯＦＦする。この状態は、グローバルビッ
ト線４、サブビット線７、ダミーグローバルビット線６
及びリファレンスサブビット線８が十分にチャージアッ
プされた状態である。
ノード４００（ダミーグローバルビット線６）が電源に
接続されることにより、ノード３００、ノード４００の
電位は上昇する。その電位がＩＶ変換回路２、３内のＮ
ＯＲ回路のスレッショルド電圧に達すると、ＮＯＲ回路
の出力がＬｏｗとなり、ＩＶ変換回路２、３内のＮｃｈ
Ｔｒ２、５はＯＦＦする。この状態は、グローバルビッ
ト線４、サブビット線７、ダミーグローバルビット線６
及びリファレンスサブビット線８が十分にチャージアッ
プされた状態である。
【００５５】図９（ｃ）は、各経路の電流波形を示した
タイミングチャートである。グローバルビット線４に流
れる電流ＩｇｓＮとサブビット線７に流れる電流Ｉｇｓ
１（＝Ｉｓ１）は、Ｔ＝０からグローバルビット線４の
容量とサブビット線７の容量の充電を開始し、Ｔ＝１の
タイミングで充電を完了する。充電が完了すると、グロ
ーバルビット線４に流れる電流ＩｇｓＮは０〔Ａ〕にな
る。サブビット線７に流れる電流Ｉｇｓ１は、セルアレ
イ内で選択されているセル電流である。ＩＶ変換回路Ｍ
２に入力される電流Ｉｍは、下記の式で求められる。
タイミングチャートである。グローバルビット線４に流
れる電流ＩｇｓＮとサブビット線７に流れる電流Ｉｇｓ
１（＝Ｉｓ１）は、Ｔ＝０からグローバルビット線４の
容量とサブビット線７の容量の充電を開始し、Ｔ＝１の
タイミングで充電を完了する。充電が完了すると、グロ
ーバルビット線４に流れる電流ＩｇｓＮは０〔Ａ〕にな
る。サブビット線７に流れる電流Ｉｇｓ１は、セルアレ
イ内で選択されているセル電流である。ＩＶ変換回路Ｍ
２に入力される電流Ｉｍは、下記の式で求められる。
【００５６】電流Ｉｍ＝ＩｇｓＮ＋Ｉｇｓ１
【００５７】リファレンス部も同様にダミーグローバル
ビット線６に流れる電流ＩｇｒＮとリファレンスサブビ
ット線８に流れる電流Ｉｇｒ１は、Ｔ＝０からダミーグ
ローバルビット線６の容量とリファレンスサブビット線
８の容量の充電を開始し、Ｔ＝１のタイミングで充電を
完了する。充電が完了すると、ダミーグローバルビット
線６に流れる電流ＩｇｒＮは０〔Ａ〕になる。リファレ
ンスサブビット線８に流れる電流Ｉｇｒ１は、セルアレ
イ内で選択されているセル電流である。ＩＶ変換回路Ｒ
３に入力される電流Ｉｒｅｆは、下記の式で求められ
る。
ビット線６に流れる電流ＩｇｒＮとリファレンスサブビ
ット線８に流れる電流Ｉｇｒ１は、Ｔ＝０からダミーグ
ローバルビット線６の容量とリファレンスサブビット線
８の容量の充電を開始し、Ｔ＝１のタイミングで充電を
完了する。充電が完了すると、ダミーグローバルビット
線６に流れる電流ＩｇｒＮは０〔Ａ〕になる。リファレ
ンスサブビット線８に流れる電流Ｉｇｒ１は、セルアレ
イ内で選択されているセル電流である。ＩＶ変換回路Ｒ
３に入力される電流Ｉｒｅｆは、下記の式で求められ
る。
【００５８】電流Ｉｒｅｆ＝ＩｇｒＮ＋Ｉｇｒ１
【００５９】各充電電流は、ＩＶ変換回路２、３から見
えるインピーダンスによって変化するが、メイン側とリ
ファレンス側のインピーダンスを同じにすれば、電流Ｉ
ｍと電流Ｉｒｅｆはほぼ同一となる。メイン側とリファ
レンス側のインピーダンスを同一にするため、グローバ
ルビット線４とダミーグローバルビット線６を図６のよ
うに構成し、Ｚｇ１とＺｇ１Ｒを揃える必要がある。グ
ローバルビット線インピーダンスＺｇ１は、図７に示す
ように配線容量と配線抵抗で構成される。メイン側とリ
ファレンス側のインピーダンスを同一にするために、ダ
ミーグローバルインピーダンスＺｇ１Ｒも、メイン側と
同等の配線構成（配線長、配線幅）とする。
えるインピーダンスによって変化するが、メイン側とリ
ファレンス側のインピーダンスを同じにすれば、電流Ｉ
ｍと電流Ｉｒｅｆはほぼ同一となる。メイン側とリファ
レンス側のインピーダンスを同一にするため、グローバ
ルビット線４とダミーグローバルビット線６を図６のよ
うに構成し、Ｚｇ１とＺｇ１Ｒを揃える必要がある。グ
ローバルビット線インピーダンスＺｇ１は、図７に示す
ように配線容量と配線抵抗で構成される。メイン側とリ
ファレンス側のインピーダンスを同一にするために、ダ
ミーグローバルインピーダンスＺｇ１Ｒも、メイン側と
同等の配線構成（配線長、配線幅）とする。
【００６０】Ｔ＝１の状態になると、ＰＲＥ信号２がＨ
ｉｇｈからＬｏｗへ変化し、ＩＶ変換回路２、３内のＰ
ｒｅｃｈａｒｇｅ回路は動作を停止する。図２を参照し
ながら説明すると、ＰＲＥ信号２がＬｏｗになると、Ｉ
Ｖ変換回路２、３内のＮｃｈＴｒ４はＯＦＦする。Ｎｃ
ｈＴｒ４がＯＦＦすると、ＩＶ変換回路２、３内のＰｒ
ｅｃｈａｒｇｅ回路のグローバルビット線４（ＩＶ変換
回路Ｒ３では、ダミーグローバルビット線６）と電源は
ＯＰＥＮ状態になる。
ｉｇｈからＬｏｗへ変化し、ＩＶ変換回路２、３内のＰ
ｒｅｃｈａｒｇｅ回路は動作を停止する。図２を参照し
ながら説明すると、ＰＲＥ信号２がＬｏｗになると、Ｉ
Ｖ変換回路２、３内のＮｃｈＴｒ４はＯＦＦする。Ｎｃ
ｈＴｒ４がＯＦＦすると、ＩＶ変換回路２、３内のＰｒ
ｅｃｈａｒｇｅ回路のグローバルビット線４（ＩＶ変換
回路Ｒ３では、ダミーグローバルビット線６）と電源は
ＯＰＥＮ状態になる。
【００６１】Ｔ＝１の状態においては、ノード３００
（グローバルビット線４）とノード４００（ダミーグロ
ーバルビット線６）は、十分に充電されている。Ｔ＝１
〜Ｔ＝２の間に、メインセル側は、選択されたセルのセ
ル電流をＩｍに伝える必要がある。グローバルビット線
４に溜まった電荷がＩｇｓ１へ流れ込むため、見かけ上
は、Ｉｍの電流は０〔Ａ〕になる。
（グローバルビット線４）とノード４００（ダミーグロ
ーバルビット線６）は、十分に充電されている。Ｔ＝１
〜Ｔ＝２の間に、メインセル側は、選択されたセルのセ
ル電流をＩｍに伝える必要がある。グローバルビット線
４に溜まった電荷がＩｇｓ１へ流れ込むため、見かけ上
は、Ｉｍの電流は０〔Ａ〕になる。
【００６２】リファレンス側も同様に、リファレンスセ
ル電流をＩｒｅｆに伝える必要がある。ダミーグローバ
ルビット線６に溜まった電荷がＩｇｒ１へ流れ込むた
め、見かけ上は、Ｉｒｅｆの電流は０〔Ａ〕になる。
ル電流をＩｒｅｆに伝える必要がある。ダミーグローバ
ルビット線６に溜まった電荷がＩｇｒ１へ流れ込むた
め、見かけ上は、Ｉｒｅｆの電流は０〔Ａ〕になる。
【００６３】Ｔ＝２〜Ｔ＝３の間は、実際にセルアレイ
１で選択されたセルのセル電流、リファレンスセルアレ
イ内のリファレンスセル電流が流れ始め、ＩＶ変換回路
Ｍ２、ＩＶ変換回路Ｒ３の出力Ｖｍ、Ｖｒｅｆに期待さ
れた差電位が発生する。
１で選択されたセルのセル電流、リファレンスセルアレ
イ内のリファレンスセル電流が流れ始め、ＩＶ変換回路
Ｍ２、ＩＶ変換回路Ｒ３の出力Ｖｍ、Ｖｒｅｆに期待さ
れた差電位が発生する。
【００６４】差電位が発生すると、比較回路１は、ＡＴ
Ｄ１信号のＬｏｗからＨｉｇｈへのタイミングにおい
て、ＶｒｅｆとＶｍとを比較し、ＶｒｅｆよりＶｍの電
位が低ければ、Ｌｏｗを出力し、ＶｒｅｆよりＶｍの電
位が高ければ、Ｈｉｇｈを出力する。図９（ｄ）によれ
ば、ＶｒｅｆよりＶｍの電位が低いので、比較回路１
は、Ｌｏｗを出力する。ＶｒｅｆとＶｍとの比較は、両
電位の相対的関係において決定されるものであるから、
両電位の関係が決定された時点から、比較回路１は比較
を行い、該比較結果を出力することが可能なのである。
Ｄ１信号のＬｏｗからＨｉｇｈへのタイミングにおい
て、ＶｒｅｆとＶｍとを比較し、ＶｒｅｆよりＶｍの電
位が低ければ、Ｌｏｗを出力し、ＶｒｅｆよりＶｍの電
位が高ければ、Ｈｉｇｈを出力する。図９（ｄ）によれ
ば、ＶｒｅｆよりＶｍの電位が低いので、比較回路１
は、Ｌｏｗを出力する。ＶｒｅｆとＶｍとの比較は、両
電位の相対的関係において決定されるものであるから、
両電位の関係が決定された時点から、比較回路１は比較
を行い、該比較結果を出力することが可能なのである。
【００６５】図９（ｂ）における従来技術１と比較する
と、ＶｒｅｆとＶｍとの比較時点がΔｔ分早くなり、読
み出しスピードの高速化を図ることができる。
と、ＶｒｅｆとＶｍとの比較時点がΔｔ分早くなり、読
み出しスピードの高速化を図ることができる。
【００６６】
【発明の効果】以上の説明から明らかなように、本発明
による半導体記憶装置によれば、ＩＶ変換回路２、３か
ら見えるメインセル側の入力インピーダンスとリファレ
ンスセル側の入力インピーダンスとを同一にすることに
より、セルデータの読み出しスピードを高速化すること
ができる。
による半導体記憶装置によれば、ＩＶ変換回路２、３か
ら見えるメインセル側の入力インピーダンスとリファレ
ンスセル側の入力インピーダンスとを同一にすることに
より、セルデータの読み出しスピードを高速化すること
ができる。
【００６７】また、ＩＶ変換回路２、３から見えるメイ
ンセル側の入力インピーダンスとリファレンスセル側の
入力インピーダンスとを同一にすることにより、時系列
にしたがって、ＶｍとＶｒｅｆとが、相対的関係におい
てある一定の差が生じてからは、反転することなく変化
することにより、比較回路１が誤動作を起こす可能性を
低減し、安定読み出しを確保することができる。
ンセル側の入力インピーダンスとリファレンスセル側の
入力インピーダンスとを同一にすることにより、時系列
にしたがって、ＶｍとＶｒｅｆとが、相対的関係におい
てある一定の差が生じてからは、反転することなく変化
することにより、比較回路１が誤動作を起こす可能性を
低減し、安定読み出しを確保することができる。
【図１】従来技術における半導体記憶装置の構成を示す
回路図である。
回路図である。
【図２】ＩＶ変換回路２、３の構成を示す回路図であ
る。
る。
【図３】セルアレイ及びリファレンスセルアレイを示し
た回路図である。
た回路図である。
【図４】従来技術における読み出し系配線のインピーダ
ンスを説明するための回路図である。
ンスを説明するための回路図である。
【図５】本発明の実施の形態における半導体記憶装置の
構成を示す回路図である。
構成を示す回路図である。
【図６】本発明の実施の形態における読み出し系配線の
インピーダンスを説明するための回路図である。
インピーダンスを説明するための回路図である。
【図７】第１の実施の形態におけるグローバルビット線
４のインピーダンス等価回路である。
４のインピーダンス等価回路である。
【図８】第２の実施の形態におけるグローバルビット線
４のインピーダンス等価回路である。
４のインピーダンス等価回路である。
【図９】従来技術及び本発明の実施の形態における読み
出し動作時のタイミングチャートである。
出し動作時のタイミングチャートである。
１ 比較回路 ２ ＩＶ変換回路Ｍ ３ ＩＶ変換回路Ｒ ４ グローバルビット線 ５ リファレンスグローバルビット線 ６ ダミーグローバルビット線 ７ サブビット線 ８ リファレンスサブビット線 ９ ＲＯＷデコーダ １０ ＣＯＬＵＭＵデコータ １１ ＲＯＷデコーダＲ １２ ダミーデコーダ
Claims (10)
- 【請求項１】 複数のセルアレイと１つのリファレンス
セルアレイとを具備する半導体記憶装置であって、 前記セルアレイから入力されるセル電流をメインセル電
圧に変換する第１の電流／電圧変換手段と、 前記リファレンスセルアレイから入力されるリファレン
スセル電流をリファレンスセル電圧に変換する第２の電
流／電圧変換手段と、 前記第１の電流／電圧変換手段と前記複数のセルアレイ
とを接続するグローバルビット線と、 前記第２の電流／電圧変換手段と前記リファレンスセル
アレイとを接続するダミーグローバルビット線とを有
し、 前記グローバルビット線のインピーダンスと前記ダミー
グローバルビット線のインピーダンスとが等しいことを
特徴とする半導体記憶装置。 - 【請求項２】 前記ダミーグローバルビット線は、 前記第２の電流／電圧変換手段と前記リファレンスセル
アレイとを複数の経路で接続していることを特徴とする
請求項１記載の半導体記憶装置。 - 【請求項３】 前記複数の経路の数は、 前記セルアレイの数と等しいことを特徴とする請求項２
記載の半導体記憶装置。 - 【請求項４】 前記グローバルビット線の配線抵抗及び
配線容量と前記ダミーグローバルビット線の配線抵抗及
び配線容量は等しいことを特徴とする請求項１から３の
いずれか１項に記載の半導体記憶装置。 - 【請求項５】 前記グローバルビット線の配線長及び配
線幅と前記ダミーグローバルビット線の配線長及び配線
幅は等しいことを特徴とする請求項１から４のいずれか
１項に記載の半導体記憶装置。 - 【請求項６】 前記グローバルビット線上に配置され、
前記複数のセルアレイの中から任意に１つのセルアレイ
を選択し、該選択したセルアレイと前記第１の電流／電
圧変換手段との間の経路を形成する第１のスイッチ手段
と、 前記ダミーグローバルビット線上に配置され、前記リフ
ァレンスセルアレイと前記第２の電流／電圧変換手段と
の間を接続する複数の経路から１つを選択する第２のス
イッチ手段と、 をさらに有することを特徴とする請求項１から５のいず
れか１項に記載の半導体記憶装置。 - 【請求項７】 前記第１のスイッチ手段は、 前記セルアレイの個数分と同数であり、各セルアレイに
対応した位置に配置されることを特徴とする請求項６記
載の半導体記憶装置。 - 【請求項８】 前記第２のスイッチ手段は、 前記第１のスイッチ手段と同数であり、前記リファレン
スセルアレイと前記第２の電流／電圧変換手段との間の
各経路に配置され、 前記第１のスイッチ手段による前記セルアレイの選択に
より選択されたセルアレイと前記第１の電流／電圧変換
手段との間に経路が形成されたとき、該経路のインピー
ダンスと等しいインピーダンスとなる前記リファレンス
セルアレイと前記第２の電流／電圧変換手段との間の経
路を選択することを特徴とする請求項６または７記載の
半導体記憶装置。 - 【請求項９】 前記第１の電流／電圧変換手段により変
換されたメインセル電圧と前記第２の電流／電圧変換手
段により変換されたリファレンスセル電圧とを比較し、
論理値を出力する比較手段をさらに有することを特徴と
する請求項１から８のいずれか１項に記載の半導体記憶
装置。 - 【請求項１０】 前記グローバルビット線のインピーダ
ンスと前記ダミーグローバルビット線のインピーダンス
との誤差は、所定の許容値内であることを特徴とする請
求項１から９のいずれか１項に記載の半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32472799A JP2001143487A (ja) | 1999-11-15 | 1999-11-15 | 半導体記憶装置 |
| TW089123717A TW561489B (en) | 1999-11-15 | 2000-11-09 | Semiconductor memory device |
| KR1020000067451A KR20010070216A (ko) | 1999-11-15 | 2000-11-14 | 반도체 메모리 장치 |
| US09/712,676 US6339556B1 (en) | 1999-11-15 | 2000-11-14 | Semiconductor memory device |
| EP00124296A EP1102280A3 (en) | 1999-11-15 | 2000-11-14 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32472799A JP2001143487A (ja) | 1999-11-15 | 1999-11-15 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001143487A true JP2001143487A (ja) | 2001-05-25 |
Family
ID=18169037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32472799A Pending JP2001143487A (ja) | 1999-11-15 | 1999-11-15 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6339556B1 (ja) |
| EP (1) | EP1102280A3 (ja) |
| JP (1) | JP2001143487A (ja) |
| KR (1) | KR20010070216A (ja) |
| TW (1) | TW561489B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7061809B2 (en) | 2002-09-13 | 2006-06-13 | Yoshihiro Tsukidate | Nonvolatile semiconductor memory device including a plurality of blocks and a sensing circuit provided in each of the blocks for comparing data with a reference signal having a load imposed thereon |
| JP2011090744A (ja) * | 2009-10-22 | 2011-05-06 | Nec Corp | 出力回路、半導体記憶装置及びデータの読み出し方法 |
| JP2014002825A (ja) * | 2012-06-20 | 2014-01-09 | Fujitsu Semiconductor Ltd | 半導体記憶装置及びその消去ベリファイ方法 |
Families Citing this family (53)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6768165B1 (en) * | 1997-08-01 | 2004-07-27 | Saifun Semiconductors Ltd. | Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping |
| US6614692B2 (en) * | 2001-01-18 | 2003-09-02 | Saifun Semiconductors Ltd. | EEPROM array and method for operation thereof |
| US6535434B2 (en) * | 2001-04-05 | 2003-03-18 | Saifun Semiconductors Ltd. | Architecture and scheme for a non-strobed read sequence |
| JP2003123492A (ja) * | 2001-10-04 | 2003-04-25 | Fujitsu Ltd | センスアンプの動作マージンを改善した不揮発性半導体メモリ |
| US6791396B2 (en) * | 2001-10-24 | 2004-09-14 | Saifun Semiconductors Ltd. | Stack element circuit |
| US7098107B2 (en) * | 2001-11-19 | 2006-08-29 | Saifun Semiconductor Ltd. | Protective layer in memory device and method therefor |
| US6700818B2 (en) * | 2002-01-31 | 2004-03-02 | Saifun Semiconductors Ltd. | Method for operating a memory device |
| US6917544B2 (en) * | 2002-07-10 | 2005-07-12 | Saifun Semiconductors Ltd. | Multiple use memory chip |
| US7136304B2 (en) | 2002-10-29 | 2006-11-14 | Saifun Semiconductor Ltd | Method, system and circuit for programming a non-volatile memory array |
| US6842383B2 (en) | 2003-01-30 | 2005-01-11 | Saifun Semiconductors Ltd. | Method and circuit for operating a memory cell using a single charge pump |
| US20040151032A1 (en) * | 2003-01-30 | 2004-08-05 | Yan Polansky | High speed and low noise output buffer |
| US7178004B2 (en) * | 2003-01-31 | 2007-02-13 | Yan Polansky | Memory array programming circuit and a method for using the circuit |
| US6885244B2 (en) | 2003-03-24 | 2005-04-26 | Saifun Semiconductors Ltd. | Operational amplifier with fast rise time |
| US6906966B2 (en) | 2003-06-16 | 2005-06-14 | Saifun Semiconductors Ltd. | Fast discharge for program and verification |
| US7123532B2 (en) * | 2003-09-16 | 2006-10-17 | Saifun Semiconductors Ltd. | Operating array cells with matched reference cells |
| US7050319B2 (en) * | 2003-12-03 | 2006-05-23 | Micron Technology, Inc. | Memory architecture and method of manufacture and operation thereof |
| US7176728B2 (en) * | 2004-02-10 | 2007-02-13 | Saifun Semiconductors Ltd | High voltage low power driver |
| US8339102B2 (en) * | 2004-02-10 | 2012-12-25 | Spansion Israel Ltd | System and method for regulating loading on an integrated circuit power supply |
| US7652930B2 (en) * | 2004-04-01 | 2010-01-26 | Saifun Semiconductors Ltd. | Method, circuit and system for erasing one or more non-volatile memory cells |
| US7187595B2 (en) * | 2004-06-08 | 2007-03-06 | Saifun Semiconductors Ltd. | Replenishment for internal voltage |
| US7190212B2 (en) * | 2004-06-08 | 2007-03-13 | Saifun Semiconductors Ltd | Power-up and BGREF circuitry |
| US7256438B2 (en) * | 2004-06-08 | 2007-08-14 | Saifun Semiconductors Ltd | MOS capacitor with reduced parasitic capacitance |
| US7095655B2 (en) * | 2004-08-12 | 2006-08-22 | Saifun Semiconductors Ltd. | Dynamic matching of signal path and reference path for sensing |
| US20060036803A1 (en) * | 2004-08-16 | 2006-02-16 | Mori Edan | Non-volatile memory device controlled by a micro-controller |
| US20060068551A1 (en) * | 2004-09-27 | 2006-03-30 | Saifun Semiconductors, Ltd. | Method for embedding NROM |
| US7638850B2 (en) * | 2004-10-14 | 2009-12-29 | Saifun Semiconductors Ltd. | Non-volatile memory structure and method of fabrication |
| US20060146624A1 (en) * | 2004-12-02 | 2006-07-06 | Saifun Semiconductors, Ltd. | Current folding sense amplifier |
| EP1684308A1 (en) * | 2005-01-19 | 2006-07-26 | Saifun Semiconductors Ltd. | Methods for preventing fixed pattern programming |
| US8053812B2 (en) | 2005-03-17 | 2011-11-08 | Spansion Israel Ltd | Contact in planar NROM technology |
| US20070141788A1 (en) * | 2005-05-25 | 2007-06-21 | Ilan Bloom | Method for embedding non-volatile memory with logic circuitry |
| US8400841B2 (en) * | 2005-06-15 | 2013-03-19 | Spansion Israel Ltd. | Device to program adjacent storage cells of different NROM cells |
| US7184313B2 (en) * | 2005-06-17 | 2007-02-27 | Saifun Semiconductors Ltd. | Method circuit and system for compensating for temperature induced margin loss in non-volatile memory cells |
| JP2007027760A (ja) * | 2005-07-18 | 2007-02-01 | Saifun Semiconductors Ltd | 高密度不揮発性メモリアレイ及び製造方法 |
| EP1750281B1 (en) * | 2005-07-29 | 2011-07-06 | STMicroelectronics Srl | Nonvolatile memory device with multiple references and corresponding control method |
| US20070036007A1 (en) * | 2005-08-09 | 2007-02-15 | Saifun Semiconductors, Ltd. | Sticky bit buffer |
| US7668017B2 (en) | 2005-08-17 | 2010-02-23 | Saifun Semiconductors Ltd. | Method of erasing non-volatile memory cells |
| US20070096199A1 (en) * | 2005-09-08 | 2007-05-03 | Eli Lusky | Method of manufacturing symmetric arrays |
| US20070120180A1 (en) * | 2005-11-25 | 2007-05-31 | Boaz Eitan | Transition areas for dense memory arrays |
| US7352627B2 (en) * | 2006-01-03 | 2008-04-01 | Saifon Semiconductors Ltd. | Method, system, and circuit for operating a non-volatile memory array |
| US7808818B2 (en) * | 2006-01-12 | 2010-10-05 | Saifun Semiconductors Ltd. | Secondary injection for NROM |
| US20070173017A1 (en) * | 2006-01-20 | 2007-07-26 | Saifun Semiconductors, Ltd. | Advanced non-volatile memory array and method of fabrication thereof |
| US8253452B2 (en) * | 2006-02-21 | 2012-08-28 | Spansion Israel Ltd | Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same |
| US7760554B2 (en) * | 2006-02-21 | 2010-07-20 | Saifun Semiconductors Ltd. | NROM non-volatile memory and mode of operation |
| US7692961B2 (en) * | 2006-02-21 | 2010-04-06 | Saifun Semiconductors Ltd. | Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection |
| US20070255889A1 (en) * | 2006-03-22 | 2007-11-01 | Yoav Yogev | Non-volatile memory device and method of operating the device |
| US7701779B2 (en) * | 2006-04-27 | 2010-04-20 | Sajfun Semiconductors Ltd. | Method for programming a reference cell |
| US20070253255A1 (en) * | 2006-04-28 | 2007-11-01 | Girolamo Gallo | Memory device, method for sensing a current output from a selected memory cell and sensing circuit |
| JP2008047189A (ja) * | 2006-08-11 | 2008-02-28 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| US7605579B2 (en) * | 2006-09-18 | 2009-10-20 | Saifun Semiconductors Ltd. | Measuring and controlling current consumption and output current of charge pumps |
| JP2008146734A (ja) * | 2006-12-08 | 2008-06-26 | Toshiba Corp | 半導体記憶装置 |
| US20080239599A1 (en) * | 2007-04-01 | 2008-10-02 | Yehuda Yizraeli | Clamping Voltage Events Such As ESD |
| US8485411B2 (en) * | 2007-05-16 | 2013-07-16 | The Invention Science Fund I, Llc | Gentle touch surgical stapler |
| US9449701B1 (en) * | 2015-06-30 | 2016-09-20 | Sandisk Technologies Llc | Non-volatile storage systems and methods |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2528613B1 (fr) * | 1982-06-09 | 1991-09-20 | Hitachi Ltd | Memoire a semi-conducteurs |
| JPH0734314B2 (ja) * | 1989-07-13 | 1995-04-12 | 株式会社東芝 | 半導体記憶装置 |
| US5386132A (en) * | 1992-11-02 | 1995-01-31 | Wong; Chun C. D. | Multimedia storage system with highly compact memory device |
| JPH113599A (ja) | 1997-06-12 | 1999-01-06 | Hitachi Ltd | 半導体記憶装置及びデータ処理装置 |
| JP3039458B2 (ja) * | 1997-07-07 | 2000-05-08 | 日本電気株式会社 | 不揮発性半導体メモリ |
| JP3346274B2 (ja) * | 1998-04-27 | 2002-11-18 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| DE69820594D1 (de) * | 1998-05-29 | 2004-01-29 | St Microelectronics Srl | Anordnung und Verfahren zum Lesen von nichtflüchtigen Speicherzellen |
| JP3116921B2 (ja) * | 1998-09-22 | 2000-12-11 | 日本電気株式会社 | 半導体記憶装置 |
-
1999
- 1999-11-15 JP JP32472799A patent/JP2001143487A/ja active Pending
-
2000
- 2000-11-09 TW TW089123717A patent/TW561489B/zh active
- 2000-11-14 EP EP00124296A patent/EP1102280A3/en not_active Withdrawn
- 2000-11-14 KR KR1020000067451A patent/KR20010070216A/ko active IP Right Grant
- 2000-11-14 US US09/712,676 patent/US6339556B1/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7061809B2 (en) | 2002-09-13 | 2006-06-13 | Yoshihiro Tsukidate | Nonvolatile semiconductor memory device including a plurality of blocks and a sensing circuit provided in each of the blocks for comparing data with a reference signal having a load imposed thereon |
| JP2011090744A (ja) * | 2009-10-22 | 2011-05-06 | Nec Corp | 出力回路、半導体記憶装置及びデータの読み出し方法 |
| JP2014002825A (ja) * | 2012-06-20 | 2014-01-09 | Fujitsu Semiconductor Ltd | 半導体記憶装置及びその消去ベリファイ方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010070216A (ko) | 2001-07-25 |
| US6339556B1 (en) | 2002-01-15 |
| TW561489B (en) | 2003-11-11 |
| EP1102280A2 (en) | 2001-05-23 |
| EP1102280A3 (en) | 2003-08-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2001143487A (ja) | 半導体記憶装置 | |
| JP2530055B2 (ja) | 半導体集積回路 | |
| US6456548B2 (en) | Sense amplifier circuit and semiconductor storage device | |
| JPS61280097A (ja) | 差動電圧信号の増幅速度を制御するためのシステム | |
| TW200807433A (en) | Method and apparatus for reading data from nonvolatile memory | |
| US5258669A (en) | Current sense amplifier circuit | |
| US20060120142A1 (en) | Semiconductor memory device | |
| JP2768321B2 (ja) | 半導体記憶装置 | |
| KR100511536B1 (ko) | 반도체기억소자 | |
| JPH08147968A (ja) | ダイナミックメモリ | |
| US6600672B2 (en) | Semiconductor memory device | |
| US6188608B1 (en) | Nonvolatile semiconductor memory device | |
| JP3924107B2 (ja) | 半導体集積回路 | |
| US6347047B2 (en) | Mask ROM semiconductor memory device capable of synchronizing the activation of the sense amplifier and of the word line | |
| KR940008293B1 (ko) | 다이너믹 · 랜덤 · 액세스 · 메모리 및 그 동작방법 | |
| JPH0414436B2 (ja) | ||
| JP3313641B2 (ja) | 半導体記憶装置 | |
| JP3359615B2 (ja) | 不揮発性半導体記憶装置 | |
| US5276645A (en) | Semiconductor memory with reduced peak current | |
| JP3904359B2 (ja) | 半導体ｍｏｓ／バイポーラ複合トランジスタを利用した半導体メモリ素子 | |
| US5949727A (en) | Semiconductor memory device with data sensing scheme regardless of bit line coupling | |
| US7903478B1 (en) | High impedance reference voltage distribution | |
| JPH0469891A (ja) | 半導体記憶装置 | |
| KR100351690B1 (ko) | 다중값 메모리셀들을 갖는 반도체메모리장치 | |
| JP2753705B2 (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20031007 |