KR940008293B1 - 다이너믹 · 랜덤 · 액세스 · 메모리 및 그 동작방법 - Google Patents

다이너믹 · 랜덤 · 액세스 · 메모리 및 그 동작방법 Download PDF

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Abstract

내용 없음.

Description

다이너믹·랜덤·액세스·메모리 및 그 동작방법
제1도는 이 발명에 의한 다이너믹 RAM의 개념적 구성을 표시하는 도면.
제2도는 이 발명의 1실시예인 다이너믹 RAM의 요부의 구성을 표시하는 도면.
제3도는 제2도에 표시하는 다이너믹 RAM에 있어 기록비트선상의 신호전위의 변화의 태양을 표시하는 도면.
제4도는 이 발명의 타의 실시예인 다이너믹 RAM의 요부의 구성을 표시하는 도면.
제5도는 제4도에 표시하는 다이너믹 RAM에 있어 기록비트선상의 신호전위의 변화의 태양을 표시하는 도면.
제6도는 제4도에 표시하는 인피던스소자의 구체적 구성의 1예를 표시하는 도면.
제7도는 이 발명의 더욱 타의 실시예인 다이너믹 RAM의 전체의 구성을 표시하는 도면.
제8도는 제7도에 표시하는 다이너믹 RAM의 요부의 구성을 표시하는 도면.
제9도는 종래의 다이너믹 RAM의 전체의 구성의 1예를 표시하는 도면.
제10 도는 제9도에 표시하는 다이너믹 RAM의 요부의 구성을 표시하는 도면.
제11도는 제9도에 표시하는 다이너믹 RAM셀의 데이터기록에 관련하는 부분의 단면구조를 표시하는 도면.
제12도는 종래의 다이너믹 RAM의 문제를 설명하기 위한 도면.
* 도면의 주요부분에 대한 부호의 설명
40, 40', 405 : 기록회로 LS : 레벨시프트회로
1L : 내부기록데이터 전달신호선 WB : 기록비트선
B1~Bn : 비트선 R0~Rn : 인피던스소자
1, 401 : 메모리셀 어레이 402 : 행디코더
403 : 열디코더 406 : 센스앰프회로
409 : 판독/기록데이터선 410 : 레벨시프트회로
T1, T2, T3, T4 : 기록회로의 출력단의 MOS 트랜지스터
11a, 11b : 데이터기록용의 트랜지스터
T11~Tmn : 전송게이트 트랜지스터 C11~Cmn
14a, 14b : 데이터기억용의 캐패시터 DG : 내부기록데이터 발생회로
100a, 100b, MC1~MCmn : 메모리 셀
더욱, 도면중 동일부호는 동일 또는 상당부분을 표시한다.
이 발명은 다이너믹·랜덤·액세스·메모리(이하, 다이너믹 RAM라 칭한다)에 관한 것이고, 특히 메모리셀이 정보를 전하의 형태로 격납하는 캐패시터를 가지는 다이너믹 RAM의 데이터전하유지 특성의 개량에 관한 것이다.
반도체 기술의 발전에 수반하여 여러가지 분야에서 반도체 메모리가 이용되고 있다.
이와같은 반도체 메모리의 1개에 데이터를 기억하기 위해 캐패시터를 이용하는 다이너믹 RAM이 있다.
다이너믹 RAM은 그의 메모리셀의 구조에 따라 크게 2개의 형으로 나눌수가 있다.
1개의 메모리셀의 형은 1개의 캐패시터와 1개의 트랜지스터로 되는 1트랜지스터/1캐패시터형의 메모리셀이다.
더 하나의 메모리셀의 형식은 3개의 트랜지스터와 1개의 캐패시터로 되는 3트랜지스터/1캐패시터형 메모리셀이다.
다이너믹 RAM은 스타틱크 RAM에 비하여 고집적 밀도화가 가능하고 동시에 비트단자가 싸기 때문에 대기억용량을 필요로 하는 많은 분야에 이용되고 있다.
이와같은 다이너믹 RAM이 적용되는 분야의 1개에 화상처리분야가 있다.
화상처리분야에 있어서는 화상정보가 디지탈적으로 처리된다.
고속으로 디지탈화상정보를 처리하기 위해서 반도체 메모리에는 데이터의 기록과 데이터의 판독을 따로따로 독립하여 실행하는 것이 요구된다.
이와같은 다이너믹 RAM의 하나에 데이터기록경로와 데이터판독경로가 따로따로 설치되어 있는 것이 있다.
제9도는 종래의 다이너믹 RAM의 전체의 구조의 1예를 표시하는 도면이다.
이 제9도에 표시하는 다이너믹 RAM은 시어리얼·액세스·메모리이고 데이터기록이 행하여지는 메모리셀의 어드레스와 데이터의 판독이 행하여지는 메모리셀의 어드레스는 각각 연속적으로 증분 또는 감분된다.
제9도에 있어서 종래의 다이너믹 RAM은, M행·N행으로 배열된 복수의 메모리셀을 가지는 메모리셀어레이(1)와, 기록이네이블신호 WE, 기록어드레스리세트신호 WRST 및 기록클럭신호 WCK에 응답하고, 메모리셀어레이(1)내의 데이터 기록을 행하여야 할 메모리셀을 특정하는 데이터기록 어드레스 WW 및 WP를 발생하는 기록행/열 포인터(2)와, 판독이네이블신호 RE, 판독어드레스리세트신호 PRST 및 판독클럭신호 RCK에 응답하고, 데이터판독을 행하여야 할 메모리셀을 지정하는 데이터 판독 어드레스 RW 및 RP를 발생하는 판독행/열 포인터(3)를 포함한다.
이 제9도에 표시하는 다이너믹 RAM은 더욱 기록이네이블신호 WE에 응답하고 활성상태로 되고, 외부에서 제공되는 기록데이터 D1에 대응하는 내부기록데이터를 발생하여 어드레스된 메모리셀에 전달하는 기록제어회로(4)와, 판독이네이블신호 RE에 응답하고 활성화되어 선택된 메모리셀에서 데이터를 판독하여 외부판독데이터 D0을 생성하는 판독제어회로(5)를 포함한다.
기록이네이블신호 WE가 활성상태로 되고, 데이터기록 가능상태를 표시하고 있을때, 기록행/열 포인터(2)는 기록클럭신호 WCK에 응답하고 기록어드레스 WW 및 WP를 각각 연속적으로 증분 또는 감분한다.
기록어드레서 리세트신호 WRST가 활성상태 일때, 기록행/열 포인터(2)는 초기화되어, 기록어드레스는 예를들면 어드레스 "0"의 초기치에 리세트되어 또, 메모리셀에의 데이터의 들어오는 것이 금지된다.
이 기록클럭신호 WCK는 또, 메모리셀에의 데이터를 기록하는 타이밍 즉, 외부에서 제공되는 기록데이터 D1을 장치내부에 거두어 들이기 위해서의 타이밍을 규정한다.
기록어드레스 WW는 메모리셀어레이(1)에 있어 데이터기록을 받아야 할 1행의 메모리셀을 지정한다.
기록어드레스는 WP는 메모리셀어레이(1)의 데이터 기록을 받는 1열의 메모리셀을 지정한다.
따라서 이 기록어드레스 WW 및 WP가 지정하는 행과 열의 교점에 위치하는 메모리셀이 선택되어 이 선택된 메모리셀에의 데이터기록이 행하여진다.
판독이네이블신호 RE가 활성화 상태로 되면, 판독행/열 포인터(3)는 판독클럭 RCK에 응답하고 판독어드레스 RP 및 RW를 각각 증분 또는 감분한다.
판독어드레스리세트신호 RRST가 활성화 상태가 되면 판독행/열 포인터(3)는 초기화되어 판독어드레스가 예를들면 "0"가 초기치에 리세트되는 동시에 메모리셀에서의 데이터판독이 금지된다.
판독클럭신호 RCK는 메모리셀에서의 데이터판독타이밍, 즉 장치외부에 판독데이터 D0를 출력하는 타이밍도 규정한다.
판독어드레스 RW는 메모리셀어레이(1)의 메모리셀을 지정하고 판독어드레스 RP는 이 메모리셀어레이(1)의 1열의 메모리셀을 지정한다.
따라서, 이 판독어드레스 RP와 판독어드레스 RW가 지정하는 행 및 열의 교정에 위치하는 메모리셀에서 데이터의 판독이 행하여진다.
기록제어회로(4)는 외부에서 제공되는 기록데이터 D1을 직접 받고 내부기록데이터를 발생하는 입력버퍼 그것이라도 좋고, 또 이 입력버퍼와, 더욱 이 입력버퍼에서의 출력데이터를 더욱 버퍼처리하여 내부기록데이터 전달선(선택열)에 전달하는 구동능력이 큰 기록회로를 포함하는 구성이라도 좋다.
판독제어회로(5)는 일반적으로 선택된 메모리셀에서의 판독데이터를 검지하고 또한 증폭하는 판독드라이버와 이 판독드라이버에서 출력에 응답하고 외부판독데이터 D0를 생성하는 출력버퍼를 포함한다.
제10도는 이 제1도에 표시하는 다이너믹 RAM의 데이터기록에 관련하는 주요부분의 구성을 표시하는 도면이다.
제10도에 있어서 데이터의 기록, 판독이 1비트 단위로 행하여지는 다이너믹 RAM이 1예로서 표시된다.
그러나, 이 다이너믹 RAM은 복수비트단위로 데이터의 기록/판독이 행하여지는 구성 즉 1워드가 복수비트의 구성이라도 좋다.
이 제10도에 표시하는 메모리셀의 구성은 예를들면 스가노등에 의해 번역되어, 1984년 4울 20일에 산업도서주식회사에서 출판된「MOS LSI 설계입문」의 제5, 28도에 표시되어 있다.
제10도에 있어서 메모리셀어레이(1)의 행방향에 따라 기록행선 WW 및 판독행선 RW이 배설된다.
기록행어드레서 WW이 기록행선 WW상에 전달되어, 판독행어드레스 RW가 판독행선 RW에 전달된다.
제10도에 있어서는 3개의 기록행선 RW 및 3개의 판독행선 RW가 예지적으로 표시되어 있다.
여기서 이 기록행선 WW 및 판독행선 RW는 각 행선을 총칭적으로 표시한다.
또, 이 신호선과 그위에 전달되는 신호와는 같은 참조번호를 붙여서 설명하고 있다.
이것은 이하의 설명에 있어서도 동일하다.
내부기록데이터를 전달하기 위해서의 기록비트선 WB와 내부판독데이터를 전달하는 판독비트선 RB가 메모리셀어레이(1)의 열방향에 따라 배치된다.
여기서, 또 비트선 WB 및 RB는 각각 각 비트선을 총칭적으로 표시하고 있다.
행선 WW(또는 RW)와 비트선 WB(또는 RB)의 교차부에 메모리셀(100)이 각각 배치된다.
1비트의 메모리셀을 선택하기 위해, 각 메모리셀에 대해 AND회로(150)가 설치된다.
AND회로(150)는 그의 한쪽 입력에 기록어드레스(기록행선택신호)WW를 받고, 그의 다른쪽 입력에 기록열어드레스(기록열선택신호)WP를 받는다.
이 AND회로(150)에서 선택어드신호 WW'가 발생된다.
메모리셀(100)의 각각은 3트랜지스터/1캐패시터형의 구조를 가지고 있고 n채널 MOS트랜지스터(n채널 절연게이트형 전계효과 트랜지스터 이하, 단지 nMOS트랜지스터와 칭한다)11, 12, 13과, 캐패시터(14)를 포함한다.
캐패시터(14)는 정보를 전하의 형태로 기억한다.
nMOS트랜지스터(11)는 선택워드신호 WW'에 응답하고 온상태로 되고, 캐패시터(14)를 관련의 기록비트선 WB에 접속한다.
nMOS트랜지스터(13)는 그의 게이트에 캐패시터(14)에 기억된 정보(충전전위)을 받고, 이 캐패시터(14)에 기억된 정보를 증폭한다.
nMOS트랜지스터(12)는 판독행 어드레스(판독행선택신호)에 응답하고 온상태로 되고, 증폭용 nMOS트랜지스터(13)로 증폭된 기억정보를 판독하여 비트선 RB에 전달한다.
선택메모리셀에 기록데이터를 전달하기 위해 기록열선택신호 WP에 응답하고 온상태로 되고 기록비트선 WB를 내부기록데이터 전달신호 1L에 접속하는 nMOS트랜지스터 Q1 및 Q2가 설치된다.
데이터판독시에 있어 1열의 메모리셀을 선택하기 위해 판독열어드레스(판독열선택신호)RP에 응답하고 온 상태가 되어 관련의 판독비트선 RB를 내부판독데이터 전달신호선 OL에 접속하는 nMOS트랜지스터 Q3 및 Q4가 설치된다.
내부기록데이터 전달신호선 1L에는 외부기록데이터 D1에 응답하고 내부기록데이터를 발생하는 드라이버(40)가 설치된다.
이 기록드라이버(40)는 입력버퍼 그 자체라도 좋고 또 이 입력버퍼에서의 출력을 더욱 버퍼처리하여 내부기록데이터를 발생하는 회로이더라도 좋다.
기록드라이버(40)는 CMOS인버터로 되고 P채널 절연게이트형 전계효과트랜지스터(이하, 단순히 PMOS트랜지스터라 칭한다)
T1과 nMOS트랜지스터 T2를 포함한다.
즉, 이 기록드라이버(40)는 제공된 기록데이터 D1를 반전하여 내부기록데이터 전달신호선 1L상에 전달한다.
이 기록데이터 D1은 외부에서의 기록데이터 D1이라도 좋고, 또 외부기록데이터를 입력버퍼로 버퍼처리한 기록데이터이더라도 좋다.
내부판독데이터 전달신호선 OL에 대해서는 선택메모리셀에서의 내부판독데이터를 검지하여 증폭하여 외부판독데이터 DO를 출력버퍼를 통하여 장치외부에 출력하는 출력드라이버가 설치된다.
다음은 동작에 대해 설명한다.
지금, 메모리셀어레이(1)에 있어 제n행 및 제k열의 위치에 있는 메모리셀(100)이 선택되어 이 선택메모리셀(100)에 논리 "1"의 데이터가 기록되는 경우를 생각한다.
이 논리 "1"은 동작전원전압 VCC의 레벨에 대응하는 "H"의 전위레벨에 대응하여 또, 논리 "0"는 예를들면 기판전위인 제2의 동작전위전압 VSS레벨인 "L"의 전위레벨에 대응하는 것으로 한다.
논리 "0"의 기록데이터 D1가 우선 기록드라이버(40)에 입력된다.
기록드라이버(40)는 CMOS인버터구성을 가지고 있고 이 논리 "0"의 기록데이터를 반전하여 논리 "1"로 한후 내부기록데이터 전달신호선 1L상에 전달한다.
기록행/열 포인터(2)는 기록클럭신호 WCK에 응답하고 기록열선택신호 WPK를 "H"에 올리고 nMOS트랜지스터 Q1을 온상태로 한다.
이것에 의해 내부기록데이터 전달신호인 1L상의 논리 "I"의 내부기록데이터가 기록비트선 WBK상에 전달된다.
계속하여 기록행 선택신호 WWn과 "H"에 올라간다.
"H"의 기록열 선택신호 WPK를 이미 AND회로(150)의 한쪽입력에 제공되어 있기 때문에 AND회로(150)에서는 "H"의 기록워드신호 WW'n이 출력된다.
이것에 의해 제n행, 제k열에 위치하는 메모리셀(100)내의 트랜지스터(11)가 온상태로 되고 캐패시터(14)의 한쪽전극이 기록비트선 WBK가 접속된다.
즉, 논리 "1"의 내부기록데이터가 캐패시터(14)에 기록된다(기억된다).
이때, 캐패시터(14)의 스토레이지노드 N의 전위는 전원전압 VCC에 충전된다.
타의 행 및 열상의 메모리셀에 있어서는 대응의 AND회로(150)의 출력은 "L"의 레벨에 있고 각 메모리 셀내의 트랜지스터(11)는 오프상태에 있다.
이것에 의해 비선택메모리셀에의 데이터의 기록이 금지된다.
그후, 기록행선택신호 WWn 및 기록열선택신호 WPK가 "L"에 하락하고 1개의 데이터기록사이클이 종료한다.
상기 동작을 행하는 것에 의해 선택메모리셀에 논리 "1"의 데이터가 기록된 것이 된다.
메모리셀에 논리 "0"의 데이터를 기록하고 싶을때는 논리 "1"의 데이터가 기록드라이버(40)에 입력되여, 상기 동작과 같은 동작이 행하여진다.
이 경우, 기록비트선 WB상의 전위는 "0"이 되고, 선택메모리셀의 캐패시터(14)의 스토레이지노드 N의 충전전위는 "L"레벨이 된다.
다음은 제n행, 제k열에 위치하는 메모리셀에서의 데이터판독동작에 대해 설명한다.
또 판독행선 RWn의 판독행선택신호가 "H"에 상승한다.
이 판독행선 RWn에 접속되는 1행의 메모리셀의 데이터가 대응의 판독비트선 RB상에 전달된다.
메모리셀에 논리 "1"이 기억되어 있는 경우, 그의 캐패시터(14)의 스토레이지노드 N의 충전전위는 "H"이고 증폭용트랜지스터(13)는 온상태에 있다.
이 경우 판독비트선 RBK는 이 선택행의 메모리셀내의 nMOS트랜지스터(12)를 통하여 접지전위(제2의 동작전원전위)에 접속된다.
즉, 판독비트선 RBK상에 논리 "0"을 표시하는 내부판독데이터가 전달된다.
메모리셀의 캐패시터(14)에 논리 "0"이 기억되어 있는 경우, 증폭용트랜지스터(13)는 오프상태에 있고 이 경우, 판독비트선 RBK의 신호전위는 논리 "1"에 대응하는 전원전압 VCC레벨로 된다.
여기서, 제10도에 있어서는 명확하게는 표시되어 있지 않으나 판독비트선 RB에는 이 판독비트선 RB를 전원전압 VCC레벨에 프리챠지하는 프리챠지트랜지스터가 설치되어 있고, 각 판독비트선 RB는 데이터판독전에 있어서는 동작전원전압 VCC의 레벨에 프리챠지된다.
판독비트선 RB의 신호전위를 판정하기 위해서 판독열선택신호 RPK가 "H"에 상승된다.
이것에 의해 nMOS트랜지스터 Q3이 온이 되고 판독비트선 RBK가 내부판독데이터 전달신호선 OL에 접속되어 이 판독비트선 RBK의 신호전위가 내부판독데이터 전달신호선 OL상에 전달된다.
이 내부판독데이터 전달신호선 OL상의 신호전위는 출력드라이버에 의해 검출되고 또한 증폭되어 출력버퍼를 통하여 외부판독데이터 DO로서 장치외부에 출력된다.
기록행/열어드레스와 판독행/열어드레스는 각각 기록제어신호 WCK 및 판독클럭신호 CK에 응답하고 발생된다.
클럭신호 WCK 및 RCK는 또 메모리셀의 데이터기록타이밍 및 데이터판독타이밍도 제어하고 있다.
따라서, 이 기록클럭신호 WCK와 판독클럭신호 RCK의 트리거 타이밍(메모리셀데이터의 기록/판독 및 행/열 선택하는 타이밍)이 서로 다르게 하면, 동일의 메모리셀에 대해 동시에 데이터의 기록 및 판독을 실행할 수가 있다.
이것에 의해, 메모리셀에의 데이터의 기록 및 판독을 비동기적 또한 독립으로 행할 수가 있는 다이너믹 RAM을 얻을 수가 있다.
이 다이너믹 RAM이 시어리얼·액세스·메모리의 경우, 제1열의 제1행에서 제 M행까지의 위치의 메모리셀이 순차 선택되어 계속하여 제2열의 제1행 내지 제M행 위치의 메모리셀이 순차 선택된다.
이 동작은 제M행 및 제N열 위치의 메모리셀이 선택될때까지 반복된다.
이 제M행 제N열의 메모리셀의 선택이 종료하면, 다시 제1열, 제1행에서의 메모리셀의 선행이 행하여진다.
이 다이너믹 RAM은 또, LIFO(lart in first out)메모리로서도, 또 FIFO(first in first out)메모리로서도 기능할 수가 있다.
복수의 메모리셀이 1개의 기록비트선 WB에 접속되어 있다.
다이너믹 RAM이 예를들면 4160워드(1워드 사이즈가 8비트로 한다)의 기억용량을 가지는 경우, 메모리 셀어레이에 있어서는 메모리셀이 130행×32열(1열이 8비트)에 배열되어, 각 기록비트선에는 130개의 메모리셀이 접속된다.
따라서, 이 기록비트선 WB에는 매우 큰 기생용량이 부수하여 큰 배선저항도 거기에 존재한다.
이 기생용량 및 배선저항에 의한 RC지연의 영향을 없애고 기록비트선 WB의 신호전위를 고속으로 변화하기 위해서는 기록드라이버(40)에는 큰 구동능력이 필요하게 된다.
이와같은 큰 구동능력을 가지는 기록드라이버(40)를 사용하여 기록비트선 WB상에 내부기록데이터를 전달한 경우, 메모리셀에 기억되어 있는 논리 "1"의 데이터가 파괴되는 경우가 생긴다.
그간의 사정에 대해 이하에 설명한다.
제11도는 데이터기록에 관련하는 1개의 메모리셀단면 구조를 표시하는 단면이다.
제11도에 있어 기로용의 메모리셀 트랜지스터(11)는 저불순물농도의 P-반도체기판(200)과 이 P-반도체기판(200)의 소정영역에 형성되는 고불순물농도의 n+불순물영역(201) 및 (202)와 불순물영역(201) 및 (202)의 사이의 반도체기판(200)표면상에 형성되는 게이트절연막(205)과 이 게이트절연막(205)상에 형성되는 예를들면 폴리실리콘으로 되는 게이트전극(203)을 구비한다.
불순물영역(201)은 예를들면 알루미늄로 되는 배선층을 통하여 기록비트선 WB에 접속된다.
게이트 전극(203)은 예를들면 알루미늄로 되는 배선층을 통하여 기록워드선(AND회로 150의 출력) WW'에 접속된다.
각 메모리셀의 캐패시터(14)는 반도체기판(200)과, 반도체기판(200)상에 형성되는 캐패시터 절연막(206)과 예를들면 폴리실리콘으로 되는 전극층(204)을 포함한다.
이 전극층(204)는 캐패시터절연막(206)상에 형성된다.
반도체기판(200)이 캐패시터(14)의 한쪽전극을 구성하고 전극층(204)이 캐패시터(14)의 스토레이지노드를 구성한다.
전극층(204)은 예를들면 알루미늄로 되는 배선층 N를 통하여 불순물영역(202)에 전기적으로 접속된다.
반도체기판(200)은 반도체기판(200)의 소정의 표면영역에 형성된 고불순물농도의 P+불순물영역(207) 및 예를들면 알루미늄로 되는 배선층(211)을 통하여 예를들면 접지전위인 제2의 동작전원전위 VSS에 바이어스된다.
트랜지스터(11)와 캐패시터(14)와의 사이의 기판표면영역상에는 각 셀 및 각 배선층을 전기적으로 분리하기 위해 소자분리절연막(210)이 형성된다.
이 절연게이트형 전계효과 트랜지스터를 가지는 메모리셀의 구조에 있어서는 불순물영역(201)이 이미터로 되어 불순물영역(202)이 코렉터로 되어 또한 반도체기판이 베이스로 되는 기생바이포라 트랜지스터 Tp가 형성된다.
지금, 논리 "0" 즉 접지전위 VSS의 레벨의 신호가 기록드라이버(40)에서 기록비트선 WB에 전달된 경우를 생각한다.
기록비트선 WB는 또 기생용량 및 배선저항에 가해서 기생인덕크턴스도 가지고 있다.
이 기생용량 및 기생인덕크턴스의 존재에 의해 제12도에 표시하는 것과같이 기록비트선 WB상의 전위가 "H"에서 "L"에 하락할때에 언더슈트가 생겨, 이때 기록비트선 WB의 전위가 기판전위(접지전위)VSS 이하가 되는 기간이 존재한다.
반도체기판(200)의 전위레벨은 이 접지전위 VSS레벨에 같기 때문에 기생바이포가 트랜지스터 Tp의 베이스 이미터간이 이 언더슈트에 의해 순방향으로 바이어스되어 기생바이포라 트랜지스터 Tp의 베이스에서 베이스 전류가 이미터에 흘러 기생바이포라 트랜지스터 Tp가 온상태로 된다.
따라서, 가령 비선택메모리셀에 있어서 그의 게이트전극(203)의 전위가 접지전위 VSS의 레벨에 설정되어 있어도, 스토레이지노드 N에 논리 "1"의 데이터가 기억되어 있는 경우에는 기생바이포라 트랜지스터 Tp를 통하여 스토레이지노드의 신호전화가 기록비트선 WB에 유출한다.
이 결과, 비선택메모리셀의 캐패시터(14)내에 논리 "1"의 데이터가 격납되어 있을 경우, 그의 스토레이지노드 N의 충전전위가 감소한다(제 12 도(C)참조).
이 스토레이지노드 N의 충전전위가 증폭용트랜지스터(13)의 한계치 보다도 낮게되면, 데이터판독시에 온상태로 될 트랜지스터(13)가 오프상태를 유지하고, 틀린 데이터가 판독된다.
다이너믹 RAM이 고속으로 동작하면 할수록 또 메모리의 기억용량이 증대하면 그의 기생인덕크턴스도 보다 크게 되기 때문에 기록비트선 WB에 있어 신호전위 언더슈트가 생기는 비율이 크게 된다.
예를들면 이 캐패시터(14)의 충전전위가 증폭용트랜지스터(13)의 한계치 이하로 되지않는 경우에 있어서도 캐패시터(14)에 기억된 전하가 이 언더슈트에 의해 생긴 기생바이포라 트랜지스터의 온상태에 의해 기록비트선 WB에 리크하고 메모리셀의 전하유지특성이 열화한다.
메모리셀에 논리 "0"의 데이터를 기록하고 싶을때에는 기록비트선 WB의 전위는 "H"에서 "L"에서 하강하도록 제12도에 있어 표시되어 있다.
여기서 다이너믹 RAM이 시어리얼·액세서·메모리의 경우에 다르고 데이터기록이 행하여지기 전에 이 기록비트선이 "H"레벨 또는 중간전위레벨에 프리챠지되는 다이너믹 RAM에 있어서도, 이 기록비트선 WB 에 내부기록데이터를 기록할때에는 같은 언더슈트가 발생한다.
상기와 같은 언더슈트에 의한 기억전하의 리크를 방지하기 위해서는 반도체기판(200)을 부의 전위 VBB에 바이어스하는 것이 생각된다.
그러나, 이 다이너믹 RAM은 타의 논리처리회로와 동일 반도체기판상에 집적화 되는 것이 일반적이다.
만약이 부의 바이어스전압 VBB가 반도체기판(200)에 인가된 경우, 논리처리회로는 거기에 포함되는 MOS트랜지스터의 한계치 전압이 백크게이트바이어스효과(기판효과)에 의해 상승하기 때문에 고속으로 동작할 수가 없게 된다.
따라서, 이와같은 부의 바이어스전압 VBB을 반도체기판(200)에 인가하지 않는 것이 보통이다.
또,이와같은 온칩의 VBB발생회로를 설정하는 경우 칩정유면적 및 그의 소비전류 및 코스트/퍼포먼스등의 관점에서도 바람직하지 않다.
상기와 같은 "L"의 데이터기록시에 발생하는 언더슈트에 기인하는 기억전하의 리크는 또는 1트랜지스터/1캐패시터형의 메모리셀구조의 다이너믹 RAM에 대해서도 발생한다.
이 경우 내부기록데이터가 비트에 선 전달되어, 이 비트선에 접속되는 비트선메모리셀의 캐패시터에서의 기억전하리크가 동일하게 생긴다.
그래서 이 발명의 목적은 종래의 다이너믹 RAM이 가지는 결점을 제거하고, 전하유지특성의 우수한 다이너믹 RAM을 제공하는 것이다.
이 발명의 타의 목적은 예를들면 기록비트선 또는 비트선 상에 신호전위의 런킹이 발생했다 하여도 오동작하는 일이 없는 신뢰성 높은 다이너믹 RAM 및 그의 동작방법을 제공하는 것이다.
이 발명의 타의 목적은, 예를들면 기록비트선 또는 비트선상에 신호전위의 린킹이 발생했다 하여도, 오동작하는 일이 없는 신뢰성 높은 다이너믹 RAM 및 그의 동작방법을 제공하는 것이다.
이 발명에 일 특징에 의한 다이너믹 RAM은 외부에서 제공되는 기록데이터에 응답하여 제1의 논리전위레벨과 제2의 논리전위레벨을 갖는 2레벨의 내부기록데이터를 생성하기 위한 데이터 기록회로와, 상기 2레벨의 내부기록데이터를 전달하기 위한 적어도 하나의 내부기록데이터 전달선과, 적어도 하나의 열로 배열되는 복수의 메모리셀과, 상기 메모리셀들 각각은 정보를 전하들의 형태로 격납하기 위한 캐패시터수단을 갖고, 기록행선택신호에 응답하여 상기 내부기록데이터 전달선에 상기 캐패시터수단을 선택적으로 접속하기 위한 제1의 선택접속소자를 포함하고, 상기 다이너믹 RAM은 상기 내부기록데이터 전달선 상으로 전달되는 상기 제2의 논리전위레벨에 대응하는 상기 내부기록데이터의 전위의 레벨을 제1의 전위의 방향으로 시프트하는 레벨시프팅수단을 포함한다.
이 실시예에 있어서, 상기 데이터 기록회로는 외부에서 제공되는 기록데이터에 응답하여 상기 내부기록데이터 전달선을 제1의 전위레벨로 설정하기 위한 제1의 출력소자와 외부에서 제공되는 기록데이터에 응답하여 상기 내부기록데이터 전달선을 제2의 전위레벨로 설정하기 위한 제2의 출력소자를 구비한 출력단을 갖고, 상기 레벨시프팅수단은 상기 제2의 출력소자로 부터의 출력의 레벨을 제1의 전위레벨의 방향으로 시프트시키기 위한 시프팅소자들을 포함한다.
이 실시예에 있어서, 상기 제2의 출력소자는 상기 데이터기록회로의 출력노드와 제2의 전위를 공급하기 위한 전압공급원 사이에 접속되는 제1의 스위칭 트랜지스터를 포함하고, 상기 시프팅수단은 외부에서 제공되는 기록데이터에 응답하여 턴온 및 턴오프되는 제2의 스위칭 트랜지스터와 외부에서 제공되는 기록데이터에 응답하여 상기 제1의 스위칭 트랜지스터의 온 및 오프를 제어하는 제3의 스위칭 트랜지스터를 포함하고, 상기 제2의 스위칭 트랜지스터는 상기 출력노드와 상기 제1의 스위칭 트랜지스터의 제어전극 사이에서 상기 제1의 스위칭 트랜지스터와 다링톤-접속되도록 구성되고, 상기 제2 및 제3의 스위칭 트랜지스터는 상호 상보적으로 동작된다.
이 실시예에 있어서, 상기 메모리셀의 상기 제1의 선택접속소자는 상기 내부기록데이터 전달선에 접속되는 하나의 단자를 갖고, 상기 레벨시프팅수단은 상기 데이터 기록회로의 출력과 상기 제1의 선택접속소자의 상기 하나의 단자 사이에서 상기 내부기록데이터 전달선으로 제공되는 인피던스수단을 통하여 자신이 위치한 지점(point)으로 제1의 전위를 공급한다.
이 실시예에 있어서, 상기 인피던스수단은 제1의 전위를 위한 상기 전압공급원과 상기 지점(point)사이에 저항성 접속되는 절연게이트형 전계효과 트랜지스터를 구비한다.
이 실시예에 있어서, 상기 적어도 하나의 내부기록데이터 전달선으로 부터 분리되게 구성되고 선택된 메모리셀로 부터 판독된 데이터를 전달하기 위한 적어도 하나의 내부판독데이터 전달선(OLRB)을 부가하고, 상기 메모리셀들 각각은 판독형 선택신호에 응답하여 상기 캐패시터수단에 저장된 정보를 상기 내부기록데이터 전송선으로 전달하기 위한 제2의 선택접속소자를 부가적으로 포함하고, 상기 제2의 선택접속소자는 상기 캐패시터수단에 저장된 정보를 증폭하기 위한 제1의 스위칭소자와 이 제1의 스위칭소자에 의해 증폭된 정보를 상기 내부판독데이터 전달선으로 전달하기 위한 제2의 스위칭 소자를 구비하고, 상기 제1의 스위칭소자는 제1의 전위의 방향으로 시프트된 한계치 전압을 가져서 상기 레벨시프팅수단에 의한 레벨의 시프팅을 보상하며, 상기 한계치 전압은 상기 제1의 스위칭소자의 온상태로부터 오프상태로의 이행전압(transition voltage)을 명시한다.
본 발명의 다른 특징에 의한 다이너믹 RAM의 동작방법은 외부에서 제공되는 기록데이터에 응답하여 2레벨의 내부기록데이터를 생성하기 위한 데이터 기록회로와, 상기 2레벨의 내부기록데이터를 전달하기 위한 적어도 하나의 내부기록데이터 전달선과, 적어도 하나의 열로 배열되는 복수의 메모리셀과, 상기 메모리셀들 각각은 정보를 전하들의 형태로 격납하기 위한 캐패시터수단을 갖고, 기록행 선택신호에 응답하여 상기 내부기록데이터 전달선에 상기 캐패시터수단을 선택적으로 접속하기 위한 제1의 선택접속소자를 포함하고, 상기 방법은 외부에서 제공되는 기록데이터에 응답하여 제2의 전위에 대응하는 상기 내부기록 데이터의 하나의 논리레벨을 제1의 전위의 방향으로 시프트시키고 시프트된 내부기록데이터를 상기 내부기록데이터 전달선으로 전달하는 단계와, 상기 레벨-시프트된 내부기록데이터를 선택된 메모리셀에 기록하는 단계를 포함한다.
이 실시예에 있어서, 상기 다이너믹 RAM은 상기 적어도 하나의 내부기록 데이터 전달선으로 부터 분리되게 구성되고 선택된 메모리셀로 부터 판독된 데이터를 전달하기 위한 적어도 하나의 내부판독데이터 전달선을 부가적으로 포함하고, 상기 메모리셀들 각각은 판독행 선택신호에 응답하여 상기 캐패시터수단에 저장된 정보를 상기 내부기록데이터 전송선으로 전달하기 위한 제2의 선택접속소자를 부가적으로 포함하며, 상기 방법은 상기 제2의 접속소자에게 상기 시프트된 내부기록데이터 논리레벨에 대해서 보상하는 단계를 부가적으로 포함한다.
이 실시에에 있어서, 상기 보상단계는 상기 제2의 선택소자의 한계치 전압을 시프트시키는 단계를 포함한다.
본 발명의 다른 특징에 의한 다이너믹 RAM의 동작방법은 외부에서 제공되는 기록데이터에 응답하여 2레벨의 내부기록데이터를 생성하기 위한 데이터 기록회로와, 상기 2레벨의 내부기록데이터를 전달하기 위한 적어도 하나의 내부기록데이터 전달선과, 적어도 하나의 열로 배열하는 복수의 메모리셀과, 상기 메모리셀들 각각은 정보를 전하들의 형태로 격납하기 위한 캐패시터수단을 갖고, 기록행 선택신호에 응답하여 상기 내부기록데이터 전달선에 상기 캐패시터수단을 선택적으로 접속하기 위한 제1의 선택접속소자를 포함하고, 상기 방법은 외부에서 제공되는 기록데이터에 응답하여 내부기록데이터를 생성하여 상기 내부기록데이터 전달선으로 그것을 전달하는 단계와, 상기 내부기록데이터 전달선으로 전달된 상기 내부기록데이터의 제2의 전위에 대응하는 하나의 논리레벨을 제1의 전위의 방향으로 시프트시키는 단계와, 선택된 메모리셀로 상기 레벨-시프트된 내부기록데이터를 선택된 메모리셀에 기록하는 단계를 포함한다.
이 실시예에 있어서, 상기 다이너믹 RAM은 상기 적어도 하나의 내부기록데이터 전달선으로 부터 분리되게 구성되고 선택된 메모리셀로부터 판독된 데이터를 전달하기 위한 적어도 하나의 내부판독데이터 전달선을 부가적으로 포함하고, 상기 메모리셀들 각각은 판독행 선택신호에 응답하여 상기 캐패시터수단에 저장된 정보를 상기 내부판독데이터 전송선으로 전달하기 위한 제2의 선택접속소자를 부가적으로 포함하며, 상기 방법은 제2의 접속소자에게 상기 시프트된 내부기록데이터 논리레벨에 대해서 보상하는 단계를 부가적으로 포함한다.
이 실시예에 있어서, 상기 보상단계는 상기 제2의 선택소자의 한계치 전압을 시프트시키는 단계를 포함한다.
본 발명의 다른 특징에 의한 다이너믹 RAM의 동작장치는 외부에서 제공되는 기록데이터에 응답하여 제1의 논리전위와 제2의 논리전위를 갖는 2레벨의 내부기록데이터를 생성하기 위한 데이터 기록회로와, 상기 2레벨의 내부기록데이터를 전달하기 위한 적어도 하나의 내부기록데이터 전달선과, 적어도 하나의 열로 배열되는 복수의 메모리셀과, 이 메모리셀들 각각은 정보를 전하들의 형태로 격납하기 위한 캐패시터수단을 갖고, 기록행 선택신호에 응답하여 상기 내부기록데이터 전달선에 상기 캐패시터수단을 선택적으로 접속하기 위한 제1의 선택접속소자를 포함하고, 상기 제1의 논리전위로 부터 상기 제2의 논리전위로 상기 내부기록데이터의 이행시 발생되는 상기 내부기록데이터내의 언더슈트가 상기 메모리셀들에 형성되는 기생트랜지스터들을 턴온시키고, 상기 다이너믹 RAM은 상기 기록회로가 상기 내부기록데이터의 상기 언더슈트의 결과로서 상기 기생트랜지스터의 턴온을 막기 위해 상기 제2의 논리전위를 갖는 내부기록데이터를 생성하는 동안 상기 제2의 논리전위에 대응하는 상기 내부기록데이터 전달선 상으로 전달되는 상기 내부기록데이터의 전위의 레벨을 상기 제1의 논리전위의 방향으로 시프트시키는 레벨 시프팅수단을 포함한다.
이 실시예에 있어서, 상기 데이터 기록회로는 외부에서 제공되는 기록데이터에 응답하여 상기 내부기록데이터 전달선을 제1의 전위로 설정하는 제1의 출력소자와 외부에서 제공되는 기록데이터에 응답하여 상기 내부기록데이터 전달선을 제2의 전위로 설정하는 제2의 출력소자를 구비한 출력부를 갖고, 상기 레벨 시프팅수단은 상기 기록회로와 상기 제2의 논리레벨을 갖는 기록데이터를 생성하는 동안 상기 제2의 출력소자로부터의 출력의 레벨을 제1전위의 방향으로 시프트시키는 시프팅 소자들을 포함한다.
본 발명은 다른 특징에 의한 다이너믹 RAM의 동작방법은 외부에서 제공되는 기록데이터에 응답하여 제1 및 제2의 논리전위를 갖는 2레벨의 내부기록데이터를 생성하기 위한 데이터 기록회로와, 상기 2레벨의 내부기록데이터를 전달하기 위한 적어도 하나의 내부기록데이터 전달선과, 적어도 하나의 열로 배열되는 복수의 메모리셀과, 상기 메모리셀들 각각은 정보를 전하들의 형태로 격납하기 위한 캐패시터수단을 갖고, 기록행 선택신호에 응답하여 상기 내부기록데이터 전달선에 상기 캐패시터수단을 선택적으로 접속하기 위한 제1의 선택소자를 포함하고, 상기 제1의 논리전위로부터 상기 제2의 논리전위로 상기 내부기록데이터의 이행시 발생되는 상기 내부기록데이터내의 언더슈트가 상기 메모리셀들에 형성되는 기생트랜지스터들을 턴온시키고, 상기 방법은 상기 기록회로가 상기 내부기록데이터의 상기 언더슈트가 결과로서 상기 기생트랜지스터의 턴온을 막기 위해 제2의 논리전위를 갖는 내부기록데이터를 생성하는 동안 상기 제2의 논리전위에 대응하는 상기 내부기록데이터 전달선 상으로 전달된 상기 내부기록데이터의 전위의 레벨을 상기 제1의 논리전위의 방향으로 시프트시키는 단계를 포함한다.
이 발명에 관한 다이너믹 RAM은 내부기록데이터를 발생하는 기록회로 출력의 한쪽논리의 전위레벨을 다른쪽 논리전위레벨 방향에 시프트하여 선택메모리셀에 전달하도록 구성한 것이다.
이 발명에 있어서는 내부기록데이터의 한쪽논리전위레벨은 다른쪽의 논리전위 레벨시프트되어 있기 때문에 가령 이 내부기록데이터 전달시에 언더슈트가 발생하였다하여도 이 언더슈트의 최저도달전위를 기생바이포라 트랜지스터의 베이스이미터 간의 턴·오프 전압이하에 억제할 수가 있어, 기생바이포라 트랜지스터를 오프상태에 유지할 수가 있다.
[실시예]
제1도는 이 발명에 의한 다이너믹 RAM의 개념적 구성을 표시하는 도면이다.
제1도에 있어 외부에서의 기록데이터 D1에 응답하고 내부기록데이터 Din'을 발생하는 내부기록데이터 발생회로 DG와 기록비트선 WB와의 사이에 이 내부기록데이터 Din'의 "L"레벨을 소정전위 만큼 "H"전위 방향에 시프트되는 레벨시프트회로 LS가 설치된다.
이 제1도에 표시되는 구성에 따르면 레벨시프트회로 LS의 출력에 의해 기록비트선 WB상에 언더슈트가 발생하였다 하여도 그의 언더슈트의 최저도달전위 레벨은 기판전위 즉 접지전위 레벨보다도 높게 되기 때문에 기생바이포라 트랜지스터를 확실히 오프상태로 유지할 수가 있어, 메모리셀에 있어 기억전하의 리크가 방지된다.
제2도는 이 발명의 1실시예인 다이너믹 RAM의 주요부분의 구체적 구성의 1예를 표시하는 도면이다.
이 제2도에 있어서는 데이터기록에 관련하는 부분만이 표시되어 있고, 또 2비트의 메모리셀 100a 및 100b가 대표적으로 예지된다.
이 제2도에 있어 제9도에 표시하는 종래의 다이너믹 RAM과 대응하는 부분에는 동일한 참조번호가 부처져 있다.
제2도에 있어, 내부기록데이터를 생성하는 기록드라이버 40'는 기록데이터 D1을 반전하는 인버터 1V와 이 인버터 1V의 출력과 기록데이터 D1에 응답하고 내부기록데이터를 생성하는 회로부분을 포함한다.
이 내부기록데이터 생성회로부분은 nMOS트랜지스터 T1과 nMOS트랜지스터 T2, T3 및 T4를 포함한다.
트랜지스터 T1은 그의 한쪽 도통단자가 제1의 전원전압 VOC에 접속되어 그 게이트가 인버터 1V의 출력에 접속되어 그의 다른쪽 도통단자가 내부기록데이터 전달신호선 IL에 접속된다.
트랜지스터 T2는 그의 한쪽 도통단자가 내부기록데이터 전달신호선 IL에 접속되어 그의 게이트가 노드 NW에 접속되고 그의 다른쪽 도통단자가 제2의 전원전압(접지전위)VSS에 접속된다.
트랜지스터 T3은 그의 한쪽 도통단자가 내부기록데이터 전달신호선 IL에 접속하고, 그의 다른쪽 도통단자가 노드 NW에 접속되고 그의 게이트가 인버터 1V의 출력에 접속된다.
트랜지스터 T4는 그의 한쪽 도통단자가 노드 NW에 접속되고 그의 게이트가 내부기록데이터 D1를 받고, 그의 다른쪽 도통단자가 접지전위 VSS에 접속된다.
메모리셀 100a 및 100b에 포함되는 증폭용 트랜지스터 13a 및 13b의 각각의 하계치 저압은 타의 MOS트랜지스터의 한계치보다 제1의 전위 즉 전원전위 VCC방향에 시프트된다.
이 증폭용 트랜지스터 13a 및 13b의 한계치 전압의 시프트는 다이너믹 RAM 제조시에 각 트랜지스터 13a 및 13b의 채널영역에의 불순물 주입밀도를 제어하는 것에 의해 실현된다.
한계치 전압과 채널영역의 표면의 불순물 밀도와의 관계는 일반에 잘 알려져 있고, 채널영역의 표면 불순물밀도가 높게 되면 그의 MOS트랜지스터의 한계치 전압도 높게 된다.
지금, 기록데이터 D1가 논리 "1"의 경우를 생각한다.
인버터 1V에서는 논리 "0" 즉, "L"의 신호전위가 출력된다.
이 경우, pMOS트랜지스터 T1 및 nMOS트랜지스터 T4가 온상태, nMOS트랜지스터 T3이 오프상태로 된다.
노드 NW의 전위는 트랜지스터 T4에 의해 접지전위 VSS의 레벨에 까지 방전되어 트랜지스터 T2가 오프상태로 된다.
이 결과 전원전압 VCC레벨의 신호, 즉 논리 "1"을 표시하는 내부기록데이터가 pMOS트랜지스터 T1에 의해 내부기록데이터 전달신호선 IL상에 전달된다.
계속하여 선택신호 WP 및 WW'가 순차 "H"로 상승하고 논리 "1"의 데이터가 선택메모리셀에 기록되어, 그의 선택 메모리셀의 캐패시터의 스토레이지노드 N(Na 또는 Nb)의 전압레벨이 전원전압 VCC레벨이 된다.
다음은 기록데이터 D1이 논리 "0"의 경우를 생각한다.
이 경우, 인버터 1V에서 논리 "1"의 데이터 즉 "H"의 신호가 출력되어 pMOS트랜지스터 T1 및 nMOS트랜지스터 T4가 오프상태로 되고, nMOS트랜지스터 T3이 온상태로 된다.
트랜지스터 T2 및 T3은 다링통(Darlingtan)접속되어 있다.
내부기록데이터 전달신호선 IL의 전위가 "H"가 되면, 이 "H"의 전위가 nMOS트랜지스터 T3을 통하여 nMOS트랜지스터 T2의 게이트에 제공되어 트랜지스터 T2가 온상태로 된다.
이 결과, 내부기록데이터 전달신호선 IL은 트랜지스터 T2를 통하여 방전되어 그 전위가 "H"에서 "L"에 하강하고 내부기록데이터 전달신호선 IL의 신호전위는 논리 "0"의 데이터에 대응한 것이 된다.
nMOS 트랜지스터 T2의 소스와 게이트간의 전압이 그의 한계치전압 Vth에 달하면, nMOS 트랜지스터 T2는 오프상태로 이행하고 신호선 IL의 방전이 정지한다.
이때 내부기록데이터 전달신호선 IL 및 기록비트선 WB상의 도달전위는 다음과 같이 표시할 수가 있다.
△V=VSS+V1+Vth=0.7V
단, V1은 트랜지스터 T3의 온저항에 의해 생기는 트랜지스터 T3의 소스·드레인간의 전압이고, Vth는 트랜지스터 T2의 한계치 전압이다. 기록비트선 WB에 발생하는 언더슈트의 전위진폭은 제 3 도에 표시하는 것과 같이 △V 보다도 작다.
따라서, 가령 기록비트선 WB상에 언더슈트가 발생하였다하여도 그의 최저도달 전위는 전위 VSS 이상이고, 메모리셀의 기생바이포라 트랜지스터 TP의 베이스 이미터간의 전압은 가령 논리 "0"의 기록시에 있어 기록비트선 WB에 언더슈트가 발생하였다 하여도 항상 역바이어스 상태로 유지된다.
이것에 의해 비선택 메모리셀의 캐패시터에 기억되어 있었든 전하가 기록비트선 WB에 리크하는 것이 방지된다.
계속하여 기록워드 선택신호 WW'가 "H"로 상승하고, 논리 "0"를 표시하는 내부기록데이터가 선택메모리셀에 기록된다.
이때, 선택메모리셀의 캐패시터의 스토레이지노드 N의 전위는 △V로 된다.
데이터 판독은 제10도에 표시하는 종래의 다이너믹 RAM과 동일하게 행하여진다.
이때, 증폭된 트랜지스터(13)(13a, 13b)의 한계치전압 Vth'는 논리 "0"를 표시하는 데이터의 레벨시프트 △V를 보상하는 값에 설정되어 있다.
따라서, 가령 논리 "0"의 데이터의 전위가 레벨시프트되어 있어도, 증폭용 트랜지스터 13의 한계치전압 Vth'와 시프트전압 △V는 다음의 관계, Vth'＞△V를 항상 만족하고 있다.
따라서, 증폭용 트랜지스터(13)는 확실히 온상태 또는 오프상태에 그의 기억데이터(스토레이지노드 N의 충전전위)에 따라 설정되고 잘못된 데이터의 판독이 금지된다.
이 트랜지스터 13a 및 13b의 한계치전압 Vth'는 충분한 노이즈마진을 제공되도록 결정될 필요가 있다.
가령 시프트전위량 △V가 0.5V이고, 타의 MOS 트랜지스터의 한계치전압 Vth가 0.6V이다고 하는 경우, 이 증폭용 트랜지스터 13a 및 13b의 한계치전압의 증가량(시프트량)은 0.4V 내지 0.6V 정도이면 충분하다.
이와 같이 레벨시프트량 △V와 한계치 Vth' 사이의 차를 종래의 다이너믹 RAM의 것과 같은 정도로 설정하는 것에 의해 데이터 판독시에 있어 노이즈 마진을 종래의 메모리와 같은 정도로 설정할 수가 있다.
이것에 의해 논리 "0" 데이터의 시프트에 기인하는 노이즈 마진의 저감을 방지할 수가 있고 안정 또한 확실히 데이터의 판독을 행할 수가 있다.
더욱, 이 제2도에 표시하는 구성에 있어서는 기록데이터 D1은 판독 비트선 RB에 나타나는 내부 판독데이터와 그의 논리레벨이 반전하고 있다.
이 경우 기록드라이버 40'의 전단에 인버터를 설치하는가 또는 메모리장치의 출력드라이버의 입력부에서 출력단자에 도달하는 경로의 임의 장소에 인버터를 설정하는 것에 의해 기록데이터 D1에 대응하는 판독데이터 DO를 장치외부에 출력할 수가 있다.
또, 인버터 1V를 이 기록드라이버 40'의 입력단자(D1)와 트랜지스터 T4의 게이트와의 사이에 설치해두고 또한 기록데이터 D1의 직접 트랜지스터 T1 및 T3의 게이트에 제공되는 구성으로 하면, 제10도에 표시하는 종래의 다이너믹 RAM의 동일의 논리관계를 기록데이터의 레벨시프트를 실현하여 얻을 수가 있다.
기록드라이버 40'는 제9도에 표시하는 기록제어회로(4)에 포함되어 있고, 입력버퍼 그 자신이라도 좋고, 또 이 입력버퍼와 다른 다르이버회로이라도 좋다.
즉, 이 기록드라이버 40'은 내부기록데이터 전달선(내부기록데이터 전달신호선 IL과 기록비트선 WB 양자를 포함)을 직접 구동하여 내부기록데이터를 전달하는 회로이면 좋다.
기록드라이버 40'에 있어 이 논리 "0"의 전위 레벨시프트는 내부기록데이터 전달선의 방전을 행하기 위해서의 다링톤 접속된 트랜지스터에 의해 실현되어 있다.
이 레벨 시프트는 이 다링톤 접속된 트랜지스터에 한정되지 않고 논리 "0"를 나타내는 데이터의 전위를 시프트하게 하는 구성이면 어떠한 구성이라도 좋다.
제4도는 이 발명의 타의 실시예인 다이너믹 RAM의 요부의 구성을 표시하는 도면이다.
여기서 이하의 설명에 있어서는 기록행 선택신호는 기록행 어드레스 신호 WW와 기록워드신호 WW' 양자를 포함하는 것으로 하고, 또 내부기록데이터 전달선은 내부기록데이터 전달신호선 IL과 기록비트선 WB양자는 포함하는 것으로 한다.
제4도에 표시하는 다이너믹 RAM은 예를 들면 전원전위 VCC인 제1의 전위와 내부기록데이터 전달신호선 IL과의 사이에 설치되는 제1의 인피던스소자 R1와 전원전압 Vcc와 기록비트선 WB와의 사이에 설치되는 제2의 인피던스소자 R2를 포함한다.
이 인피던스소자 R1 및 R2는 적당한 인피던스치를 가지고 있다.
데이터 기록드라이버 40은 제9도에 표시하는 것과 동일의 구성을 하고 있고, 인버터버퍼로 구성된다.
다음은 제 4 도를 참조하여 이 다이너믹 RAM의 동작에 대해 설명한다.
지금, 전위 "H"에 대응하는 논리 "1"의 기록데이터 D1을 기록하는 경우를 생각한다.
또 열선택신호 WP가 "H"로 되고, 트랜지스터 QP가 도통상태인 경우를 생각한다.
이 경우 인피던스소자 R1 및 R2의 각각의 인피던스와 기록드라이버 40에 포함되는 방전용 트랜지스터 T2의 온저항과의 비에 의해 결정되는 전위가 논리 "0"을 표시하는 데이터로서 기록비트선 WB상에 전달된다.
즉, 인피던스소자 R1 및 R2의 인피던스치를 각각 R1 및 R2로 하고 트랜지스터 T2의 온저항을 R로 하면 이 기록비트선 WB상에 나타나는 논리 "0"의 데이터 전위는 다음식으로 표시된다.
△V=R·Vcc／(R1// R2+R)+Vss
여기서 통상 Vss는 접지전위레벨의 0이다.
또, 기록비트선 WB 및 내부기록데이터 전달신호선 IL의 직류저항은 이 인피던스소자 R1 및 R2의 인피던스치 및 트랜지스터 T2의 온 저항 R에 비하여 무시할 수 있는 것으로 한다.
상기 식에서 알수 있는 것과 같이 기록비트선 WB의 논리 "0"에 대응하는 전위레벨은 전위 Vss에서 △V만큼 상승하고 있다.
이 상승전압량 △V는 인피던스소자 R1 및 R2의 인피던스치를 적당히 제어하는 것에 의해 자유롭게 설정할 수가 있다.
이 인피던스소자 R1 및 R2는 메모리셀에 있어 노이즈마진 및 증폭용 트랜지스터 13의 한계치를 고려하여 적당한 값에 설정된다.
기록비트선 WB에 있어서는 종래의 다이너믹 RAM과 같이 부유 인덕크턴스 L 및 기생용량 C가 존재한다.
기록드라이버 40의 출력이 고속으로 변화하는 경우, 이들의 부유 인덕크던스 L 및 기생용량 C에 기인하여 기록비트선 WB에는 링잉(ringing)이 발생한다.
그러나, 이 제4도에 표시하는 구성에 있어서는 기록비트선 WB의 최저도달전위는 제5도에 표시하는 것과 같이 접지전위(기판전위) VSS 이상으로 설정되어 있고, 이와 같은 언더슈트가 발생하여도 기생바이포라 트랜지스터를 상시 그의 베이스·이미터간을 역바이어스 상태로 설정할 수가 있고, 이 기생바이포라 트랜지스터 Tp를 상시 오프상태에 설정할 수가 있다.
이것에 의해, 비선택메모리셀 100a의 캐패시터 14a에 있어, 이미 논리 "1"의 정보가 기억되어 있었다 하여도, 이 비선택메모리셀 100a에서 기록비트선 WB 상에 신호전하가 전달되는 일은 없고 확실히 이 논리 "1"의 신호전위가 유지된다.
인피던스소자 R1 및 R2를 설치하면, 항상 논리 "0"의 전위레벨을 △V 만큼 상승하게 할 수가 있다.
따라서 메모리셀의 캐패시터(14)에 있어 논리 "0"에 대응하는 충전전위(스토레이지노드 N의 전위)는 또 △V로 된다.
이 캐패시터(14)에 기억되는 신호전위 △V가 증폭용 트랜지스터 13(13a, 13b)의 한계치전압 Vth 이상이 되면, 증폭용 트랜지스터 13는 기록데이터의 "I" 및 "O"에 관계없이 상시 온상태로 되고 데이터 판독을 정확히 행할 수가 없게 된다.
따라서, 이와 같은 상태를 피하기 위해 이 인피던스소자 R1 및 R2에 생성되는 전위 시프트량 △V에 의한 논리 "0"의 전위레벨은 증폭용 트랜지스터 13(13a, 13b)의 한계치전압 Vth 보다도 작게 설정되어야 한다.
인피던스소자 R1 및 R2로서는 예를 들면 폴리실리콘을 사용한 저항등과 같이 임의의 인피던스수단을 사용할 수가 있다.
이 폴리실리콘 저항을 사용한 경우, 폴리실리콘에 적당히 불순물을 도프하는 것에 의해 저항소자(인피던스소자)를 실현할 수가 있다.
이 폴리실리콘 저항을 사용한 경우 그의 인피던스치를 최적치에 제어성 좋게 설정하는 것이 요구된다.
제6도에 이 인피던스치를 가장 정확히 또한 용이하게 최적치를 설정할 수가 있는 구조를 표시한다.
제6도에 있어서 인피던스소자 R1(R2)로서, 그의 게이트와 드레인이 제1의 전위인 전원전압 VCC에 접속되어, 그의 소스가 내부데이터 전달선(IL 또는 WB)에 접속되는 nMOS 트랜지스터가 사용된다.
이와 같은 절연게이트형 전계효과 트랜지스터를 저항 접속하여 인피던스소자로서 사용한 경우 고유의 저항치를 가지는 부하수단으로서 이용할 수가 있다.
따라서 이와 같은 절연게이트형 전계효과 트랜지스터를 인피던스소자로서 사용하면 이 부하 트랜지스터는 메모리셀등에 포함되는 MOS 트랜지스터와 동일의 구조를 하고 있고, 가령 다이너믹 RAM의 제조 프로세스에 있어 소자 피라미터나 처리온도등이 흩어졌다 하여도 이 다이너믹 RAM을 구성하는 MOS 트랜지스터와 동일한 특성의 변동을 받고 또한 전원전압의 변동에 대해서도 같은 특성의 변동을 받기 때문에 이들의 파라미터의 변동을 보상하여 항상 확실하게 기록비트선 WB상에 논리 "0"에 대응하는 최적의 전위를 확실하게 전달하는 것이 가능하게 된다.
또, 폴리실리콘을 부하저항, 즉 인피던스소자로서 사용한 경우 이와 같은 폴리실리콘 저항은 비교적 큰 점유면적을 필요로 하고 또 그의 제조 피라미터, 동작 피라미터등에 기인하여 최적치에 설정하는 것이 곤란하다고 하는 결점을 일반적으로 가지고 있다.
그러나, 상기와 같이 MOS 트랜지스터를 인피던스소자로서 사용하면 그의 인피던스(온저항)를 용이하게 그의 게이트깊이, 게이트폭등의 트랜지스터 사이즈를 조정하는 것에 의해 최적치에 확실히 설정할 수가 있고, 또 이와 같은 MOS 트랜지스터의 점유면적은 미소하고, 인피던스소자의 점유면적을 최소치로 설정할 수가 있다.
따라서, 이 제6도에 표시한 것과 같은 MOS 트랜지스터 인피던스소자로서 사용하는 것에 의해 기록비트선 WB상의 신호전위를 그의 메모리 어레이의 인피던스소자에 의한 면적증대를 초래하는 일 없이 용이하고 또한 확실하게 보정하는 것이 가능하다.
더욱, 이 MOS 트랜지스터는 제6도에 표시하는 것과 같이 n채널 MOS 트랜지스터는 아니고 P채널 MOS 트랜지스터를 사용하여도 좋다.
또 인피던스소자 R1 및 R2는 이 내부기록데이터 전달신호선 IL 및 기록비트선 WB 양쪽에 설치할 필요는 없고 어느 한쪽에만 설치하는 구성이라도 좋다.
더욱, 상기 실시예에 있어서는 열선택신호 WP에 응답하고 내부기록데이터 전달신호선 IL을 기록비트선 WB에 접속하기 위해 트랜지스터 QP가 사용되고 있으나, 이 트랜지스터 QP에 바꾸어 소망의 어드레스 등을 선택하기 위해서는 디코드회로나 동작모드를 선택하기 위해서의 논리회로로 구성하는 복수의 트랜지스터가 직렬로 설치되어 있는 구성이라도 상기 실시예와 같은 효과를 얻을 수가 있다.
또, 상기 실시예에 있어서는 3 트랜지스터/1 캐패시터형 메모리셀로 되는 다이너믹 RAM에 대해 설명했으나 본 발명은 1 트랜지스터/1 캐패시터형 메모리셀에 대해서도 적용가능하다.
다음은 1 트랜지스터/1 캐패시터형 메모리셀을 구비한 다이너믹 RAM에 대해 설명한다.
제7도는 이 발명의 더욱 타의 실시예인 다이너믹 RAM의 전체의 구성을 표시하는 도면이다.
제7도에 있어서 다이너믹 RAM은 m형 n열로 배열된 복수의 메모리셀로 되는 메모리셀 어레이(401)를 포함한다.
이 다이너믹 RAM은 더욱, 외부에서 제공된 행 어드레스를 디코드하고 메모리셀 어레이(401)의 1행을 선택하기 위해서의 행 선택신호를 발생하는 행디코더(402)와 외부에서 제공되는 열어드레스를 디코드하여 메모리셀 어레이(401)의 1열을 선택하기 위해서의 열선택신호를 발생하는 열디코더(403)를 포함한다.
행어드레스와 열어드레스는 동시에 제공되어도 좋고, 또 시분할적으로 제공되는 구성이라도 좋다.
이 다이너믹 RAM이 1워드 P비트로 되는 구성의 경우, 열선택신호는 메모리셀 어레이(401)에서 동시에 P열의 메모리셀을 선택한다.
그러나, 이하의 설명에 있어서는 1워드가 1비트로 되는 경우에 대해서만 설명한다.
또, 외부에서 제공되는 행어드레스를 버퍼처리하여 행디코더(402)에 제공하기 위해서의 행어드레스버퍼 및 외부에서의 열어드레스를 버퍼처리하여 열디코더(403)에 제공하기 위해서의 열어드레스 버퍼가 설치되어 있다.
그러나, 이들은 도면을 간단화하기 위해, 행디코더(402) 및 열 디코더(403)에 각각 포함되어 있는 것으로 표시되어 있다.
이 다이너믹 RAM은 더욱 열디코더(403)에서의 열선택신호에 응답하고 선택된 열을 판독/기록데이터선(409)에 접속하기 위해서의 열선택게이트(404)와, 외부에서 제공되는 기록데이터(입력데이터) Din에 대응하는 내부기록데이터를 발생하기 위해서의 기록회로(405)와 선택된 메모리셀에서의 판독데이터를 증폭하여 외부판독데이터(출력데이터) Dout를 생성하는 센스앰프회로(406)를 포함한다.
이 다이너믹 RAM은 더욱, 기록회로(405)에서 생성된 내부기록데이터의 한쪽의 논리에 대응하는 전위레벨을 다른쪽의 논리에 대응하는 전위레벨 시프트되게 한 후 판독/기록데이터선(409)상에 전달하는 레벨 시프트회로(410)를 포함한다.
다음은 동작에 대해 설명한다.
지금, 레벨시프트회로(410)는 "L"레벨의 내부기록데이터의 전위레벨을 "H"레벨 방향에 소정전위 만을 시프트되게 하는 것으로 한다.
행디코더(402)는 외부에서의 행어드레스에 응답하고 메모리셀 어레이(401)의 1행의 메모리셀을 선택하고, 열디코더(403)은 외부에서의 열어드레스에 응답하고 메모리셀 어레이(401)의 1열의 메모리셀을 선택한다.
이 선택된 행 및 열의 교차부에 위치하는 메모리셀과 판독/기록데이터선(409)에 열선택게이터(404)를 통하여 접속된다.
데이터 기록시에 있어서는 기록회로(405)는 기록이네이블신호 W에 응답하고 이네이블되어 입력데이터 Din에 대응하는 내부기록데이터를 생성한다.
이 내부기록데이터는 레벨시프트회로(410)에서 그의 한쪽의 논리레벨이 레벨시프트된후 열선택게이트(404)를 통하여 선택메모리셀에 전달되어 거기서 기억된다.
데이터 판독시에 있어서는 센스앰프회로(406)가 이네이블되어 선택메모리셀에서 판독/기록데이터선(409)상에 전달된 데이터를 검지하여 증폭하고 출력데이터 Dout를 생성한다.
데이터 판독시에 있어 기록회로(405)는 디스에이블 상태로 되어 이 출력은 하이인피던스 상태에 설정된다.
센스앰프회로(406)는 데이터 기록시에 있어 디스에이블 상태로 되어도 좋고 또 이네이블 상태로 되어도 좋다.
그러나, 만일 데이터 입력핀 단자와 데이터 출력핀 단자가 공유되는 구성의 경우 이 센스앰프회로(406)는 데이터 기록시에 있어서는 디스에이블 상태로 된다.
제8도는 이 제7도에 표시하는 다이너믹 RAM의 요부의 구체적 구성의/예를 표시하는 도면이다.
제8도에 있어서 행디코더(402)는 워드선 WL1 내지 WLm에 각각 접속되는 m개의 출력을 포함한다.
메모리셀 어레이(401)는 m행 및 n열에 배열된 메모리셀 MC11 내지 MCmn을 포함한다.
메모리셀 MCil 내지 MCin은 워드선 WLi(i=1~m)에 접속된다.
메모리셀 MClj 내지 MCmj가 비트선 Bj(j=1~n)에 접속된다.
즉, 1행의 메모리셀이 1개의 워드선에 접속되어 1열의 메모리셀이 1개의 비트선에 접속된다.
메모리셀 MC11 내지 MCmn의 각각은 정보를 전하의 형으로 기억하기 위해서의 캐패시터 Cij와 행디코더(402)에서의 행선택신호 WLi에 응답하고 이 캐패시터 Cij를 비트선 Bj에 접속하기 위해서의 전송게이트 트랜지스터 Tij를 포함한다.
여기서 워드선과 거기에 전달되는 행선택신호와는 동일의 참조번호를 붙치고 있다.
열선택게이트(404)는 비트선 B1 내지 Bn 각각에 대해 설치된 컬럼게이트 트랜지스터 ST1 내지 STn을 포함한다.
이 컬럼게이트 트랜지스터 STj는 열디코더(403)에서의 열선택신호 CSj에 응답하고 온상태로 되고, 비트선 Bj를 판독/기록데이터선(409)에 접속한다.
열디코더(403)는 열선택신호를 발생하기 위해서의 n개의 출력 CS1 내지 CSn을 포함한다.
데이터 기록시에 있어서의 행디코더(402) 및 열디코더(403)에서의 행선택신호 WLi 및 열선택신호 CSj에 응답하고 1개의 워드선 WLi와 1개의 비트선 Bj가 선택된다.
기록회로(405)는 기록이네이블신호 W에 응답하고 활성상태로 되고 외부에서의 입력데이터 DIN를 버퍼처리하여 내부기록데이터를 발생하고 판독/기록데이터선(409)상에 전달한다.
이 내부기록데이터는 온 상태로 된 컬럼게이트 트랜지스터 STj를 통하여 선택비트선 Bj상에 전달되어 계속하여 선택메모리셀 MCij에 기억된다.
이때, 기록회로(405)는 고속으로 판독/기록데이터선(409) 및 선택비트선을 구동하기 위해서 큰 구동능력을 가지고 있고 제10도에 표시하는 다이너믹 RAM의 경우와 동일하게 이 선택비트선상에 신호전위의 언더슈트가 발생한다.
이 상태에 대해 이하 설명한다.
우선, 워드선 WL1이 행디코더(402)에 의해 선택되어, 또 비트선 B1이 열디코더(403)에 의해 선택되는 경우를 생각한다.
"L"의 내부기록데이터가 기록회로(405)에서 컬럼게이트 트랜지스터 ST1을 통하여 선택비트선 B1에 전달된다.
이 "L"의 데이터가 선택메모리셀 MC11에 기록된다.
이때, 선택비트선 B1에 신호전위의 언더슈트가 발생한 경우, 이 비트선 B1에 접속되는 비선택메모리셀내의 전송게이트 트랜지스터 TK1이 기생바이포라 트랜지스터가 온상태로 되고 캐패시터 CK1에 기억되어 있는 신호전하가 방전된다.
여기서 메모리셀 MCij는 제11도에 표시하는 것과 같은 구조를 하고 있다.
따라서 이 경우, 선택비트선상의 신호전위의 언더슈트에 의해 메모리셀의 유지전하의 리크가 발생하고 다이너믹 RAM의 전하유지를 특성이 열화할뿐만 아니라 최종적으로는 메모리셀의 "H"의 유지데이터가 "L"에 반전하는 상태가 발생한다.
여기서, 제8도에 있어는 명확하게 표시하지 않으나, 각 비트선 B1~Bn에 대해서는 메모리셀의 데이터의 재기록을 행하기 위해 센스앰프가 설치되어 있다.
이 센스앰프는 관련의 비트선상의 데이터를 검지하여 증폭하고 또한 래치한다.
데이터 기록시에 있어서는 각 비트선 B1 내지 Bn에 설치된 센스앰프는 활성화되어, 그후 기록회로(405)에서의 내부기록데이터가 선택비트선상에 선택된 컬럼게이트 트랜지스터를 통하여 전달된다.
기록회로(405)는 이 각 비트선 대응에 설치된 센스앰프의 래치능력보다도 큰 구동능력을 가지고 있고, 이 선택비트선의 신호전위를 내부기록데이터에 대응하는 전위에 설정한다.
이와 같은 경우, 선택비트선에 대해 설치된 센스앰프가 "H"가 데이터를 래치하고 있는 경우에 있어서 기록회로(405)에서 "L"의 데이타가 전달된 경우, 이 선택비트선상의 "H"의 전위가 고속으로 방전되기 때문에 선택비트선에 있어 상기와 같은 언더슈트가 발생한다. 또 판독/기록데이터선(409)이 데이터 기록전에는 전원전압 VCC와 접지전위 VSS와의 사이의 중간전위에 유지되어 있는 경우에는 "L"의 데이터를 기록하는 경우 이 판독/기록데이터선(409)의 방전이 기록회로(405)에 의해 행하여지기 때문에 동일하게 선택비트선에 대해 데이터 "L"을 기록하는 경우에 언더슈트가 발생한다.
더욱, 1개의 워드선을 선택상태로 유지하고 다른열을 순차선택하는 스태틱컬럼모드나 패지모드와 같은 고속액세스모드의 경우, "H"의 데이터를 기록한 후에 "L"의 데이터를 기록하는 경우 판독/기록데이터선(409)에 언더슈트가 발생하고 이 언더슈트가 선택비트선상에 전달되어 가령 선택메모리셀이 먼저 "L"의 데이터를 기억하고 있는 경우이라도 동일하게 선택비트선상에 언더슈트가 발생한다.
따라서, 언 경우에 있어서도 기록회로(405)가 큰 구동능력을 가지고 판독/기록데이터선(400) 및 비트선 B1 내지 Bn을 고속으로 충전/방전하기 위해 선택비트선 B1 내지 Bn에 있어 불기피적으로 신호전위의 언더슈트가 발생하고, 다이너믹 RAM의 데이터 유지특성의 열화가 생긴다.
또, 이 리크에 의해 선택메모리셀에서의 출력전위가 저하하고 센스앰프회로(406) 또는 각 비트선 대응에 설치된 센스앰프의 "H" 검지레벨 보다도 저하하면, "H"의 데이터가 "L"로서 판독되어 잘못된 데이터가 판독되어지게 된다.
상기와 같은 언더슈트에 의한 비트선택메모리셀의 신호전하의 리크를 방지하기 위해, 제 8 도에 표시하는 구성에 있어서는 기록회로(405)의 출력과 각 비트선 B1 내지 Bn에 대해 인피던스소자 R0 내지 Rn이 설치된다.
이 인피던스소자 R0 내지 Rn은 각각 "L"의 데이터의 전위를 "H" 방향에 소정전위만 시프트하게 한다.
어떤 비트선 Bj의 "L"의 데이터의 전위의 시프트량 △V는 제3도에 표시한 경우와 동일한 관계식으로 표현할 수가 있다.
즉, △V=R·Vcc / (R0 // Rj+R)
여기서 R은 기록회로(405)에 포함되는 기록버퍼(405')의 출력단에 설치되어 있는 풀다운용 트랜지스터의 온저항이고, Rj는 인피던스소자 Rj의 저항치이다.
또, 여기서 Vss는 OV로 하고 판독/기록데이터선(409) 및 비트선 Bj의 직류저항은 무시하고 있다.
이와 같이 인피던스소자 R0~Rn은 설치하여, 데이터기록시에 있어 "L"의 데이터신호전위를 "H"방향에 시프트 하게 하는 것에 의해 가령 선택비트선에 있어 언더슈트가 발생하였다하여도, 이 언더슈트의 최저도달전위는 기판전위(접지전위) VSS 이상으로 설정할 수가 있고 확실히 기생바이포라 트랜지스터를 오프상태로 유지하고 비선택메모리셀의 기억전하가 비트선에 리크하는 것을 방지할 수가 있다.
이 인피던스소자 R0~Rn으로서는 상기의 3트랜지스터/1캐패시터형의 메모리셀을 포함하는 다이너믹 RAM과 동일하게 폴리실리콘을 사용한 확산저항 또는 저항 접속된 MOS트랜지스터를 사용할 수가 있다.
더욱 이 제8도에 표시하는 구성에 있어서는 인피던스소자가 기록 버퍼(405')의 출력부 및 각 비트선 Bj에 대해 설치되어 있다.
그러나, 이 인피던스소자는 기록버퍼(405')의 출력부 또는 각 비트선 B1~Bn의 한쪽에만 설치하는 구조이라도 상기 실시예와 같은 효과를 얻을 수가 있다.
또, 이 기록버퍼(405)가 제4도에 표시한 것과 같은 인버터 버퍼로 구성되는 경우(이 경우, 2단의 인버터로 된다) 신호 W에 의해 출력 하이인피던스로 하는 구성은 용이하게 실현할 수 있고 또, 이 기록 버퍼(405')는 제2도에 표시하는 것과 같이 그의 출력단에 레벨 시프트수단을 구비하는 구성이라도 이 기록버퍼(405')가 데이터 판독시에 있어서는 기록이네이블신호 W에 응답하고 출력 하이인피던스 상태로 되는 구성이면 상기 실시예와 같은 효과를 얻을 수가 있다. 또, 기록버퍼(405')가 제2도에 표시하는 구성과 동일레벨 시프트기능을 구비하는 경우, 인피던스소자 R0~Rn은 특별히 설치할 필요가 없다.
또, 이 제8도에 표시하는 구성에 있어서는 데이터 기록 및 데이터 판독이 판독/기록데이터선(409)을 사용하여 행하여지고 있으나, 이 데이터 판독경로와 데이터 기록경로가 따로따로 설치되는 구성이라도 상기 실시예와 같은 효과를 얻을 수가 있다.
또, 상기 실시예에 있어서는 메모리셀이 n채널 MOS트랜지스터로 되는 경우에 대해 설명했으나 이것은 P채널 MOS트랜지스터의 경우이라도 상기 실시예와 같은 효과를 얻을 수가 있다.
이상과 같이 이 발명에 의하면 데이터 기록시에 있어 내부기록데이터의 한쪽의 논리전위레벨을 다른쪽 논리레벨 방향에 시프트 되게 하여 논리레벨의 조정을 행하도록 구성하였으므로 비트선(기록비트선)에 신호전위의 언더슈트가 생겼다 하여도 비선택 메모리셀의 기억정보가 비트선(기록비트선)상에 리크하는일 없고 데이터 유지특성에 우수하고 안정하여 오동작하는 일이 없는 신뢰성 다이너믹 RAM을 얻을 수가 있다.

Claims (15)

  1. 외부에서 제공되는 기록데이터에 응답하여 제1의 논리전위레벨과 제2의 논리전위레벨을 갖는 2레벨의 내부기록데이터를 생성하기 위한 데이터 기록회로와, 상기 2레벨의 내부기록데이터를 전달하기 위한 적어도 하나의 내부기록데이터 전달선과, 적어도 하나의 열로 배열되는 복수의 메모리셀과, 상기 메모리셀들 각각은 정보를 전하들의 형태로 격납하기 위한 캐패시터수단을 갖고, 기록행 선택신호에 응답하여 상기 내부기록데이터 전달선에 상기 캐패시터수단을 선택적으로 접속하기 위한 제1의 선택접속소자를 포함하는 다이너믹 RAM에 있어서, 상기 다이너믹 RAM은 상기 내부기록데이터 전달선 상으로 전달되는 상기 제2의 논리전위레벨에 대응하는 상기 내부기록데이터의 전위의 레벨을 제1의 전위의 방향으로 시프트하는 레벨시프팅수단을 포함하는 것을 특징으로 하는 다이너믹·랜덤·액세스·메모리.
  2. 제1항에 있어서, 상기 데이터 기록회로는 외부에서 제공되는 기록데이터에 응답하여 상기 내부기록 데이터 전달선을 제1의 전위레벨로 설정하기 위한 제1의 출력소자와 외부에서 제공되는 기록데이터에 응답하여 상기 내부기록데이터 전달선을 제2의 전위레벨로 설정하기 위한 제2의 출력소자를 구비한 출력단을 갖고, 상기 레벨시프팅수단은 상기 제2의 출력소자로부터의 출력의 레벨을 제1의 전위레벨의 방향으로 시프트시키기 위한 시프팅소자들을 포함하는 것을 특징으로 하는 다이너믹·랜덤·액세스·메모리.
  3. 제2항에 있어서, 상기 제2의 출력소자는 상기 데이터 기록회로의 출력노드와 제2의 전위를 공급하기 위한 전압공급원 사이에 접속되는 제1의 스위칭 트랜지스터를 포함하고, 상기 시프팅수단은 외부에서 제공되는 기록데이터에 응답하여 턴온 및 턴오프되는 제2의 스위칭 트랜지스터와 외부에서 제공되는 기록데이터에 응답하여 상기 제2의 스위칭 트랜지스터의 온 및 오프를 제어하는 제 3 의 스위칭 트랜지스터를 포함하고, 상기 제2의 스위칭 트랜지스터는 상기 출력노드와 상기 제1의 스위칭 트랜지스터의 제어전극 사이에서 상기 제1의 스위칭 트랜지스터와 다링톤-접속되도록 구성되고, 상기 제2 및 제 3 의 스위칭 트랜지스터는 상호 상보적으로 동작되는 것을 특징으로 하는 다이너믹·랜덤·액세스·메모리.
  4. 제1항에 있어서, 상기 메모리셀의 상기 제1의 선택접속소자는 상기 내부기록데이터 전달선에 접속되는 하나의 단자를 갖고, 상기 레벨시프팅수단은 상기 데이터 기록회로의 출력과 상기 제1의 선택접속소자의 상기 하나의 단자 사이에서 상기 내부기록데이터 전달선으로 제공되는 인피던스수단을 통하여 자신이 위치한 지점(point)으로 제1의 전위를 공급하는 것을 특징으로 하는 다이너믹·랜덤·액세스·메모리.
  5. 제4항에 있어서, 상기 인피던스수단은 제1의 전위를 위한 상기 전압 공급원과 상기 지점(point) 사이에 저항성 접속되는 절연게이트형 전계효과 트랜지스터를 구비하는 것을 특징으로 하는 다이너믹·랜덤·액세스·메모리.
  6. 제1항에 있어서, 상기 적어도 하나의 내부기록데이터 전달선으로부터 분리되게 구성되고 선택된 메모리셀로부터 판독된 데이터를 전달하기 위한 적어도 하나의 내부판독데이터 전달선(OLRB)을 부가하고, 상기 메모리셀들 각각은 판독행 선택신호에 응답하여 상기 캐패시터수단에 저장된 정보를 상기 내부판독데이터 전송선으로 전달하기 위한 제2의 선택접속소자를 부가적으로 포함하고, 상기 제2의 선택접속소자는 상기 캐패시터수단에 저장된 정보를 증폭하기 위한 제1의 스위칭소자와 이 제1의 스위칭소자에 의해 증폭된 정보를 상기 내부판독데이터 전달선으로 전달하기 위한 제2의 스위칭소자를 구비하고, 상기 제1의 스위칭소자는 제1의 전위의 방향으로 시프트된 한계치 전압을 가져서 상기 레벨시프팅수단에 의한 레벨의 시프팅을 보상하며, 상기 한계치 전압은 상기 제1의 스위칭소자의 온상태로부터 오프상태로의 이행전압(transition voltage)을 명시하는 것을 특징으로 하는 다이너믹·랜덤·액세스·메모리.
  7. 외부에서 제공되는 기록데이터에 응답하여 2레벨의 내부기록데이터를 생성하기 위한 데이터 기록회로와, 상기 2레벨의 내부기록데이터를 전달하기 위한 적어도 하나의 내부기록데이터 전달선과, 적어도 하나의 열로 배열되는 복수의 메모리셀과, 상기 메모리셀들 각각은 정보를 전하들의 형태로 격납하기 위한 캐패시터수단을 갖고, 기록행 선택신호에 응답하여 상기 내부기록데이터 전달선에 상기 캐패시터수단을 선택적으로 접속하기 위한 제1의 선택접속소자를 포함하는 다이너믹 RAM을 동작시키는 방법에 있어서, 상기 방법은 외부에서 제공되는 기록데이터에 응답하여 제2의 전위에 대응하는 상기 내부기록데이터의 하나의 논리레벨을 제1의 전위의 방향으로 시프트시키고 시프트된 내부기록데이터를 상기 내부기록데이터 전달선으로 전달하는 단계와, 상기 레벨-시프트된 내부기록데이터를 선택된 메모리셀에 기록하는 단계를 포함하는 것을 특징으로 하는 다이너믹 RAM의 동작방법.
  8. 제7항에 있어서, 상기 다이너믹 RAM은 상기 적어도 하나의 내부기록데이터 전달선으로부터 분리되게 구성되고 선택된 메모리셀로부터 판독된 데이터를 전달하기 위한 적어도 하나의 내부판독데이터 전달선을 부가적으로 포함하고, 상기 메모리셀들 각각은 판독행 선택신호에 응답하여 상기 캐패시터수단에 저장된 정보를 상기 내부판독데이터 전송선으로 전달하기 위한 제2의 선택접속소자를 부가적으로 포함하며, 상기 방법은 상기 제2의 접속소자에게 상기 시프트된 내부기록데이터 논리레벨에 대해서 보상하는 단계를 부가적으로 포함하는 것을 특징으로 하는 다이너믹 RAM의 동작방법.
  9. 제8항에 있어서, 상기 보상단계는 상기 제2의 선택소자의 한계치 전압을 시프트시키는 단계를 포함하는 것을 특징으로 하는 다이너믹 RAM의 동작방법.
  10. 외부에서 제공되는 기록데이터에 응답하여 2레벨의 내부기록데이터를 생성하기 위한 데이터 기록회로와, 상기 2레벨의 내부기록데이터를 전달하기 위한 적어도 하나의 내부기록데이터 전달선과, 적어도 하나의 열로 배열되는 복수의 메모리셀과, 상기 메모리셀들 각각은 정보를 전하들의 형태로 격납하기 위한 캐패시터수단을 갖고, 기록행 선택신호에 응답하여 상기 내부기록데이터 전달선에 상기 캐패시터수단을 선택적으로 접속하기 위한 제1의 선택접속소자를 포함하는 다이너믹 RAM을 동작시키는 방법에 있어서, 상기 방법은 외부에서 제공되는 기록데이터에 응답하여 내부기록데이터를 생성하여 상기 내부기록데이터 전달선으로 그것을 전달하는 단계와, 상기 내부기록데이터 전달선으로 전달된 상기 내부기록데이터의 제2의 전위에 대응하는 하나의 논리레벨을 제1의 전위의 방향으로 시프트시키는 단계와, 선택된 메모리셀로 상기 레벨-시프트된 내부기록데이터를 선택된 메모리셀에 기록하는 단계를 포함하는 것을 특징으로 하는 다이너믹 RAM의 동작방법.
  11. 제10항에 있어서, 상기 다이너믹 RAM은 상기 적어도 하나의 내부기록데이터 전달선으로부터 분리되게 구성되고 선택된 메모리셀로부터 판독된 데이터를 전달하기 위한 적어도 하나의 내부판독데이터 전달선은 부가적으로 포함하고, 상기 메모리셀들 각각은 판독행 선택신호에 응답하여 상기 캐패시터수단에 저장된 정보를 상기 내부판독데이터 전송선으로 전달하기 위한 제2의 선택접속소자를 부가적으로 포함하며, 상기 방법은 상기 제2의 접속소자에게 상기 시프트된 내부기록데이터 논리레벨에 대해서 보상하는 단계를 부가적으로 포함하는 것을 특징으로 하는 다이너믹 RAM의 동작방법.
  12. 제11항에 있어서, 상기 보상단계는 상기 제2의 선택소자의 한계치 전압을 시프트시키는 단계를 포함하는 것을 특징으로 하는 다이너믹 RAM의 동작방법.
  13. 외부에서 제공되는 기록데이터에 응답하여 제1의 논리전위와 제2의 논리전위를 갖는 2레벨의 내부기록데이터를 생성하기 위한 데이터 기록회로와, 상기 2레벨의 내부기록데이터를 전달하기 위한 적어도 하나의 내부기록데이터 전달선과, 적어도 하나의 열로 배열되는 복수의 메모리셀과, 이 메모리셀들 각각은 정보를 전하들의 형태로 격납하기 위한 캐패시터수단을 갖고, 기록행 선택신호에 응답하여 상기 내부기록데이터 전달선에 상기 캐패시터수단을 선택적으로 접속하기 위한 제1의 선택접속소자를 포함하고, 상기 제1의 논리전위로부터 상기 제2의 논리전위로 상기 내부기록데이터의 이행시 발생되는 상기 내부기록데이터내의 언더슈트가 상기 메모리셀들에 형성되는 기생트랜지스터들을 턴온시키는 다이너믹 RAM에 있어서, 상기 다이너믹 RAM은 상기 기록회로가 상기 내부기록데이터의 상기 언더슈트의 결과로서 상기 기생트랜지스터의 턴온을 막기 위해 상기 제2의 논리전위를 갖는 내부기록데이터를 생성하는 동안 상기 제2의 논리전위에 대응하는 상기 내부기록데이터 전달선 상으로 전달되는 상기 내부기록데이터의 전위의 레벨을 상기 제1의 논리전위의 방향으로 시프트시키는 레벨시프팅수단을 포함하는 것을 특징으로 하는 다이너믹·랜덤·액세스·메모리.
  14. 제13항에 있어서, 상기 데이터 기록회로는 외부에서 제공되는 기록데이터에 응답하여 상기 내부기록데이터 전달선을 제1의 전위로 설정하는 제1의 출력소자와 외부에서 제공되는 기록데이터에 응답하여 상기 내부기록데이터 전달선을 제2의 전위로 설정하는 제2의 출력소자를 구비한 출력부를 갖고, 상기 레벨 시프팅수단은 상기 기록회로와 상기 제2의 논리레벨을 갖는 기록데이터를 생성하는 동안 상기 제2의 출력소자로부터의 출력의 레벨을 제 1 전위의 방향으로 시프트시키는 시프팅소자들을 포함하는 것을 특징으로 하는 다이너믹·랜덤·액세스·메모리.
  15. 외부에서 제공되는 기록데이터에 응답하여 제1 및 제2의 논리전위를 갖는 2레벨의 내부기록데이터를 생성하기 위한 데이터 기록회로와, 상기 2레벨의 내부기록데이터를 전달하기 위한 적어도 하나의 내부기록데이터 전달선과, 적어도 하나의 열로 배열되는 복수의 메모리셀과, 상기 메모리셀들 각각은 정보를 전하들의 형태로 격납하기 위한 캐패시터수단을 갖고, 기록행 선택신호에 응답하여 상기 내부기록데이터 전달선에 상기 캐패시터수단을 선택적으로 접속하기 위한 제1의 선택소자를 포함하고, 상기 제1의 논리전위로부터 상기 제2의 논리전위로 상기 내부기록데이터의 이행시 발생되는 상기 내부기록데이터내의 언더슈트가 상기 메모리셀들에 형성되는 기생트랜지스터들을 턴온시키는 다이너믹 RAM을 동작시키는 방법에 있어서, 상기 방법은 상기 기록회로가 상기 내부기록데이터의 상기 언더슈트의 결과로서 상기 기생트랜지스터의 턴온을 막기 위해 제2의 논리전위를 갖는 내부기록데이터를 생성하는 동안 상기 제2의 논리전위에 대응하는 상기 내부기록데이터 전달선 상으로 전달된 상기 내부기록데이터의 전위의 레벨을 상기 제1의 논리전위의 방향으로 시프트시키는 단계를 포함하는 것을 특징으로 하는 다이너믹 RAM의 동작방법.
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