JP2604277B2 - ダイナミック・ランダム・アクセス・メモリ - Google Patents
ダイナミック・ランダム・アクセス・メモリInfo
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明はダイナミック・ランダム・アクセス・メモ
リ（以下ダイナミックRAMと称す）に関し、特に、メモ
リセルが情報を電荷の形態で格納するキャパシタを有す
るダイナミックRAMのデータ電荷保持特性の改良に関す
る。
リ（以下ダイナミックRAMと称す）に関し、特に、メモ
リセルが情報を電荷の形態で格納するキャパシタを有す
るダイナミックRAMのデータ電荷保持特性の改良に関す
る。
［従来の技術］ 半導体技術の発展に伴って様々な分野で半導体メモリ
が利用されている。このような半導体メモリの１つに、
データを記憶するためにキャパシタを利用するダイナミ
ックRAMがある。ダイナミックRAMは、そのメモリセルの
構造に従って大きく２つの型に分けることができる。１
つのメモリセルの型は、１個のキャパシタと１個のトラ
ンジスタからなる１トランジスタ/1キャパシタ型のメモ
リセルである。もう１つのメモリセルの形式は、３個の
トランジスタと１個のキャパシタからなる３トランジス
タ/1キャパシタ型メモリセルである。ダイナミックRAM
はスタティックRAMに比べて高集積密度化が可能であ
り、かつビット単価が安いため、大記憶容量を必要とす
る多くの分野に利用されている。
が利用されている。このような半導体メモリの１つに、
データを記憶するためにキャパシタを利用するダイナミ
ックRAMがある。ダイナミックRAMは、そのメモリセルの
構造に従って大きく２つの型に分けることができる。１
つのメモリセルの型は、１個のキャパシタと１個のトラ
ンジスタからなる１トランジスタ/1キャパシタ型のメモ
リセルである。もう１つのメモリセルの形式は、３個の
トランジスタと１個のキャパシタからなる３トランジス
タ/1キャパシタ型メモリセルである。ダイナミックRAM
はスタティックRAMに比べて高集積密度化が可能であ
り、かつビット単価が安いため、大記憶容量を必要とす
る多くの分野に利用されている。
このようなダイナミックRAMが適用される分野の１つ
に画像処理分野がある。画像処理分野においては、画像
情報がデジタル的に処理される。高速にデジタル画像情
報を処理するために、半導体メモリには、データき書込
みとデータの読出しを別々に独立して実行することが要
求される。このようなダイナミックRAMの１つに、デー
タ書込み経路とデータ読出し経路とが別々に設けられて
いるものがある。
に画像処理分野がある。画像処理分野においては、画像
情報がデジタル的に処理される。高速にデジタル画像情
報を処理するために、半導体メモリには、データき書込
みとデータの読出しを別々に独立して実行することが要
求される。このようなダイナミックRAMの１つに、デー
タ書込み経路とデータ読出し経路とが別々に設けられて
いるものがある。
第９図は従来のダイナミックRAMの全体の構造の一例
を示す図である。この第９図に示すダイナミックRAMは
シリアル・アクセス・メモリであり、データ書込みが行
なわれるメモリセルのアドレスとデータの読出しが行な
われるメモリセルのアドレスはそれぞれ連続的に増分ま
たは減分される。
を示す図である。この第９図に示すダイナミックRAMは
シリアル・アクセス・メモリであり、データ書込みが行
なわれるメモリセルのアドレスとデータの読出しが行な
われるメモリセルのアドレスはそれぞれ連続的に増分ま
たは減分される。
第９図において、従来のダイナミックRAMは、Ｍ行・
Ｎ列に配列された複数のメモリセルを有するメモリセル
アレイ１と、書込みイネーブル信号WE、書込みアドレス
リセット信号WRSTおよび書込みクロック信号WCKに応答
して、メモリセルアレイ１内のデータ書込みを行なうべ
きメモリセルを特定するデータ書込みアドレスWWおよび
WPを発生する書込み行／列ポインタ２と、読出しイネー
ブル信号RE、読出アドレスリセット信号RRSTおよび読出
しクロック信号RCKに応答し、データ読出しを行なうべ
きメモリセルを指定するデータ読出しアドレスRWおよび
RPを発生する読出し行／列ポインタ３を含む。
Ｎ列に配列された複数のメモリセルを有するメモリセル
アレイ１と、書込みイネーブル信号WE、書込みアドレス
リセット信号WRSTおよび書込みクロック信号WCKに応答
して、メモリセルアレイ１内のデータ書込みを行なうべ
きメモリセルを特定するデータ書込みアドレスWWおよび
WPを発生する書込み行／列ポインタ２と、読出しイネー
ブル信号RE、読出アドレスリセット信号RRSTおよび読出
しクロック信号RCKに応答し、データ読出しを行なうべ
きメモリセルを指定するデータ読出しアドレスRWおよび
RPを発生する読出し行／列ポインタ３を含む。
この第９図に示すダイナミックRAMはさらに書込みイ
ネーブル信号WEに応答して活性状態となり、外部から与
えられる書込みデータDIに対応する内部書込みデータを
発生してアドレスされたメモリセルへ伝達する書込み制
御回路４と、読出しイネーブル信号REに応答して活性化
され、選択されたメモリセルからデータを読出して外部
読出しデータDOを生成する読出制御回路５を含む。
ネーブル信号WEに応答して活性状態となり、外部から与
えられる書込みデータDIに対応する内部書込みデータを
発生してアドレスされたメモリセルへ伝達する書込み制
御回路４と、読出しイネーブル信号REに応答して活性化
され、選択されたメモリセルからデータを読出して外部
読出しデータDOを生成する読出制御回路５を含む。
書込みイネーブル信号WEが活性状態となり、データ書
込み可能状態を示しているとき、書込み行／列ポインタ
２は書込みクロック信号WCKに応答して書込みアドレスW
WおよびWPをそれぞれ連続的に増分または減分する。書
込みアドレスリセット信号WRSTが活性状態のとき、書込
み行／列ポインタ２は初期化され、書込みアドレスはた
とえばアドレス“0"の初期値にリセットされ、またメモ
リセルへのデータの着込みが禁止される。
込み可能状態を示しているとき、書込み行／列ポインタ
２は書込みクロック信号WCKに応答して書込みアドレスW
WおよびWPをそれぞれ連続的に増分または減分する。書
込みアドレスリセット信号WRSTが活性状態のとき、書込
み行／列ポインタ２は初期化され、書込みアドレスはた
とえばアドレス“0"の初期値にリセットされ、またメモ
リセルへのデータの着込みが禁止される。
この書込みクロック信号WCKはまた、メモリセルへの
データを書込むタイミングすなわち、外部から与えられ
る書込みデータDIを装置内部へ取込むためのタイミング
を規定する。
データを書込むタイミングすなわち、外部から与えられ
る書込みデータDIを装置内部へ取込むためのタイミング
を規定する。
書込みアドレスWWはメモリセルアレイ１においてデー
タ書込みを受けるべき１行のメモリセルを指定する。書
込みアドレスWPはメモリセルアレイ１のデータ書込みを
受ける１列のメモリセルを指定する。したがってこの書
込みアドレスWWおよびWPが指定する行と列の交点に位置
するメモリセルが選択されてこの選択されたメモリセル
へのデータ書込みが行なわれる。
タ書込みを受けるべき１行のメモリセルを指定する。書
込みアドレスWPはメモリセルアレイ１のデータ書込みを
受ける１列のメモリセルを指定する。したがってこの書
込みアドレスWWおよびWPが指定する行と列の交点に位置
するメモリセルが選択されてこの選択されたメモリセル
へのデータ書込みが行なわれる。
読出しイネーブル信号REが活性状態となると、読出し
行／列ポインタ３は読出しクロック信号RCKに応答して
読出しアドレスRPおよびRWをそれぞれ増分または減分す
る。読出しアドレスリセット信号RRSTが活性状態となる
と、読出し行／列ポインタ３は初期化され、読出しアド
レスが例えばアドレス“0"の初期値にリセットされると
ともに、メモリセルからのデータ読出しが禁止される。
行／列ポインタ３は読出しクロック信号RCKに応答して
読出しアドレスRPおよびRWをそれぞれ増分または減分す
る。読出しアドレスリセット信号RRSTが活性状態となる
と、読出し行／列ポインタ３は初期化され、読出しアド
レスが例えばアドレス“0"の初期値にリセットされると
ともに、メモリセルからのデータ読出しが禁止される。
読出しクロック信号RCKはメモリセルからのデータ読
出しタイミング、すなわち、装置外部へ読出しデータDO
を出力するタイミングをも規定する。
出しタイミング、すなわち、装置外部へ読出しデータDO
を出力するタイミングをも規定する。
読出しアドレスRWはメモリセルアレイ１のメモリセル
を指定し、読出しアドレスRPはこのメモリセルアレイ１
の１列のメモリセルを指定する。したがって、この読出
しアドレスRPと読出しアドレスRWが指定する行および列
の交点に位置するメモリセルからデータの読出しが行な
われる。
を指定し、読出しアドレスRPはこのメモリセルアレイ１
の１列のメモリセルを指定する。したがって、この読出
しアドレスRPと読出しアドレスRWが指定する行および列
の交点に位置するメモリセルからデータの読出しが行な
われる。
書込み制御回路４は外部から与えられる書込みデータ
DIを直接受けて内部書込みデータを発生する入力バッフ
ァそのものであってもよく、またこの入力バッファと、
さらにこの入力バッファからの出力データをさらにバッ
ファ処理して内部書込みデータ伝達線（選択列）へ伝達
する駆動能力が大きい書込み回路とを含む構成であって
もよい。
DIを直接受けて内部書込みデータを発生する入力バッフ
ァそのものであってもよく、またこの入力バッファと、
さらにこの入力バッファからの出力データをさらにバッ
ファ処理して内部書込みデータ伝達線（選択列）へ伝達
する駆動能力が大きい書込み回路とを含む構成であって
もよい。
読出し制御回路５は、一般に、選択されたメモリセル
からの読出しデータを検知しかつ増幅する読出しドライ
バと、この読出しドライバからの出力に応答して外部読
出しデータDOを生成する出力バッファとを含む。
からの読出しデータを検知しかつ増幅する読出しドライ
バと、この読出しドライバからの出力に応答して外部読
出しデータDOを生成する出力バッファとを含む。
第10図はこの第１図に示すダイナミックRAMのデータ
書込みに関連する主要部分の構成を示す図である。第10
図においては、データの書込み／読出しが１ビット単位
で行なわれるダイナミックRAMが一例として示される。
しかしながら、このダイナミックRAMは複数ビット単位
でデータ書込み／読出しが行なわれる構成、すなわち１
ワードが複数ビットの構成であってもよい。この第10図
に示すメモリセルの構造は、たとえばスガノ等により翻
訳され、1984年４月20日に産業図書株式会社から出版さ
れた「MOS LSI設計入門」の第5.28図に示されている。
書込みに関連する主要部分の構成を示す図である。第10
図においては、データの書込み／読出しが１ビット単位
で行なわれるダイナミックRAMが一例として示される。
しかしながら、このダイナミックRAMは複数ビット単位
でデータ書込み／読出しが行なわれる構成、すなわち１
ワードが複数ビットの構成であってもよい。この第10図
に示すメモリセルの構造は、たとえばスガノ等により翻
訳され、1984年４月20日に産業図書株式会社から出版さ
れた「MOS LSI設計入門」の第5.28図に示されている。
第10図において、メモリセルアレイ１の行方向に沿っ
て書込み行線WWおよび読出し行線RWが配設される。書込
み行アドレスWWが書込み行線WW上に伝達され、読出し行
アドレスRWが読出し行線RWに伝達される。第10図におい
ては、３本の書込み行線RWおよび３本の読出し行線RWが
例示的に示されている。ここでこの書込み行線WWおよび
読出し行線RWは各行線を総称的に示す。また、この信号
線とその上に伝達される信号とは同一の参照番号を付し
て説明している。このことは、以下の説明においても同
様である。
て書込み行線WWおよび読出し行線RWが配設される。書込
み行アドレスWWが書込み行線WW上に伝達され、読出し行
アドレスRWが読出し行線RWに伝達される。第10図におい
ては、３本の書込み行線RWおよび３本の読出し行線RWが
例示的に示されている。ここでこの書込み行線WWおよび
読出し行線RWは各行線を総称的に示す。また、この信号
線とその上に伝達される信号とは同一の参照番号を付し
て説明している。このことは、以下の説明においても同
様である。
内部書込みデータを伝達するための書込みビット線WB
と内部読出しデータを伝達する読出しビット線RBがメモ
リセルアレイ１の列方向に沿って配置される。ここで、
またビット線WBおよびRBはそれぞれ各ビット線を総称的
に示している。
と内部読出しデータを伝達する読出しビット線RBがメモ
リセルアレイ１の列方向に沿って配置される。ここで、
またビット線WBおよびRBはそれぞれ各ビット線を総称的
に示している。
行線WW（またはRW）とビット線WB（またはRB）の交差
部にメモリセル100がそれぞれ配置される。１ビットの
メモリセルを選択するために、各メモリセルに対しAND
回路150が設けられる。AND回路150はその一方入力に書
込みアドレス（書込み行選択信号）WWを受け、その他方
入力に書込み列アドレス（書込み列選択信号）WPを受け
る。このAND回路150から選択ワード信号WW′が発生され
る。
部にメモリセル100がそれぞれ配置される。１ビットの
メモリセルを選択するために、各メモリセルに対しAND
回路150が設けられる。AND回路150はその一方入力に書
込みアドレス（書込み行選択信号）WWを受け、その他方
入力に書込み列アドレス（書込み列選択信号）WPを受け
る。このAND回路150から選択ワード信号WW′が発生され
る。
メモリセル100の各々は、３トランジスタ/1キャパシ
タ型の構造を有しており、ｎチャネルMOSトランジスタ
（ｎチャネル絶縁ゲート型電界効果トランジスタ以下、
単にnMOSトランジスタと称す）11,12,13と、キャパシタ
14を含む。キャパシタ14は情報を電荷の形態で記憶す
る。nMOSトランジスタ11は選択ワード信号WW′に応答し
てオン状態となり、キャパシタ14を関連の書込みビット
線WBへ接続する。nMOSトランジスタ13はそのゲートにキ
ャパシタ14に記憶された情報（充電電位）を受け、この
キャパシタ14に記憶された情報を増幅する。nMOSトラン
ジスタ12は、読出し行アドレス（読出し行選択信号）に
応答してオン状態となり、増幅用nMOSトランジスタ13で
増幅された記憶情報を読出しビット線RBへ伝達する。
タ型の構造を有しており、ｎチャネルMOSトランジスタ
（ｎチャネル絶縁ゲート型電界効果トランジスタ以下、
単にnMOSトランジスタと称す）11,12,13と、キャパシタ
14を含む。キャパシタ14は情報を電荷の形態で記憶す
る。nMOSトランジスタ11は選択ワード信号WW′に応答し
てオン状態となり、キャパシタ14を関連の書込みビット
線WBへ接続する。nMOSトランジスタ13はそのゲートにキ
ャパシタ14に記憶された情報（充電電位）を受け、この
キャパシタ14に記憶された情報を増幅する。nMOSトラン
ジスタ12は、読出し行アドレス（読出し行選択信号）に
応答してオン状態となり、増幅用nMOSトランジスタ13で
増幅された記憶情報を読出しビット線RBへ伝達する。
選択メモリセルへ書込みデータを伝達するために、書
込み列選択信号WPに応答してオン状態となり、書込みビ
ット線WBを内部書込みデータ伝達信号線ILへ接続するnM
OSトランジスタQ1およびQ2が設けられる。
込み列選択信号WPに応答してオン状態となり、書込みビ
ット線WBを内部書込みデータ伝達信号線ILへ接続するnM
OSトランジスタQ1およびQ2が設けられる。
データ読出し時において１列のメモリセルを選択する
ために、読出し列アドレス（読出し列選択信号）RPに応
答してオン状態となり、関連の読出しビット線RBを内部
読出しデータ伝達信号線OLへ接続するnMOSトランジスタ
Q3およびQ4が設けられる。
ために、読出し列アドレス（読出し列選択信号）RPに応
答してオン状態となり、関連の読出しビット線RBを内部
読出しデータ伝達信号線OLへ接続するnMOSトランジスタ
Q3およびQ4が設けられる。
内部書込みデータ伝達信号線ILには、外部書込みデー
タDIに応答して内部書込みデータを発生する書込みドラ
イバ40が設けられる。この書込みドライバ40は入力バッ
ファそのものであってもよく、またこの入力バッファか
らの出力をさらにバッファ処理して内部書込みデータを
発生する回路であってもよい。書込みドライバ40はCMOS
インバータからなりｐチャネル絶縁ゲート型電界効果ト
ランジスタ（以下、単にpMOSトランジスタと称す）T1と
nMOSトランジスタT2とを含む。すなわち、この書込みド
ライバ40は与えられた書込みデータDIを反転して内部書
込みデータ伝達信号線IL上へ伝達する。この書込みデー
タDIは、外部からの書込みデータDIであってもよく、ま
たこの外部書込みデータを入力バッファでバッファ処理
した書込みデータであってもよい。
タDIに応答して内部書込みデータを発生する書込みドラ
イバ40が設けられる。この書込みドライバ40は入力バッ
ファそのものであってもよく、またこの入力バッファか
らの出力をさらにバッファ処理して内部書込みデータを
発生する回路であってもよい。書込みドライバ40はCMOS
インバータからなりｐチャネル絶縁ゲート型電界効果ト
ランジスタ（以下、単にpMOSトランジスタと称す）T1と
nMOSトランジスタT2とを含む。すなわち、この書込みド
ライバ40は与えられた書込みデータDIを反転して内部書
込みデータ伝達信号線IL上へ伝達する。この書込みデー
タDIは、外部からの書込みデータDIであってもよく、ま
たこの外部書込みデータを入力バッファでバッファ処理
した書込みデータであってもよい。
内部読出しデータ伝達信号線OLに対しては、選択メモ
リセルからの内部読出しデータを検知し増幅して外部読
出しデータDOを出力バッファを介して装置外部へ出力す
る出力ドライバが設けられる。次に動作について説明す
る。
リセルからの内部読出しデータを検知し増幅して外部読
出しデータDOを出力バッファを介して装置外部へ出力す
る出力ドライバが設けられる。次に動作について説明す
る。
今、メモリセルアレイ１において第ｎ行および第ｋ列
の位置あるメモリセル100が選択され、この選択メモリ
セル100へ論理“1"のデータが書込まれ場合を考える。
この論理“1"は動作電源電圧Vccのレベルに対応する
“H"の電位レベルに対応し、また論理“0"はたとえば基
板電位である第２の動作電源電圧Vssレベルである“L"
の電位レベルに対応するものとする。
の位置あるメモリセル100が選択され、この選択メモリ
セル100へ論理“1"のデータが書込まれ場合を考える。
この論理“1"は動作電源電圧Vccのレベルに対応する
“H"の電位レベルに対応し、また論理“0"はたとえば基
板電位である第２の動作電源電圧Vssレベルである“L"
の電位レベルに対応するものとする。
論理“0"の書込みデータDIがまず書込みドライバ40へ
入力される。書込みドライバ40はCMOSインバータ構成を
有しており、この論理“0"の書込みデータを反転して論
理“1"にした後内部書込みデータ伝達信号IL上へ伝達す
る。
入力される。書込みドライバ40はCMOSインバータ構成を
有しており、この論理“0"の書込みデータを反転して論
理“1"にした後内部書込みデータ伝達信号IL上へ伝達す
る。
書込み行／列ポインタ２は書込みクロック信号WCKに
応答して書込み列選択信号WPkを“H"に立上げて、nMOS
トランジスタQ1をオン状態にする。これにより、内部書
込みデータ伝達信号線IL上の論理“1"の内部書込みデー
タが書込みビット線WBk上へ伝達される。
応答して書込み列選択信号WPkを“H"に立上げて、nMOS
トランジスタQ1をオン状態にする。これにより、内部書
込みデータ伝達信号線IL上の論理“1"の内部書込みデー
タが書込みビット線WBk上へ伝達される。
次いで、書込み行選択信号WWnが“H"に立上がる。
“H"の書込み列選択信号WPkは既にAND回路150の一方入
力へ与えられているため、AND回路150からは“H"の書込
みワード信号WW′ｎが出力される。これにより、第ｎ行
・第ｋ列に位置するメモリセル100内のトランジスタ11
がオン状態となり、キャパシタ14の一方電極が書込みビ
ット線WBkに接続される。すなわち、論理“1"の内部書
込みデータがキャパシタ14に書込まれる（記憶され
る）。このとき、キャパシタ14のストレージノードＮの
電位は電源電圧Vccに充電される。
“H"の書込み列選択信号WPkは既にAND回路150の一方入
力へ与えられているため、AND回路150からは“H"の書込
みワード信号WW′ｎが出力される。これにより、第ｎ行
・第ｋ列に位置するメモリセル100内のトランジスタ11
がオン状態となり、キャパシタ14の一方電極が書込みビ
ット線WBkに接続される。すなわち、論理“1"の内部書
込みデータがキャパシタ14に書込まれる（記憶され
る）。このとき、キャパシタ14のストレージノードＮの
電位は電源電圧Vccに充電される。
他の行および列上のメモリセルにおいては対応のAND
回路150の出力は“L"のレベルにあり、各メモリセル内
のトランジスタ11はオフ状態にある。これにより、非選
択メモリセルへのデータの書込みが禁止される。この
後、書込み行選択信号WWnおよび書込み列選択信号WPkが
“L"に立下がり、１つのデータ書込みサイクルが終了す
る。
回路150の出力は“L"のレベルにあり、各メモリセル内
のトランジスタ11はオフ状態にある。これにより、非選
択メモリセルへのデータの書込みが禁止される。この
後、書込み行選択信号WWnおよび書込み列選択信号WPkが
“L"に立下がり、１つのデータ書込みサイクルが終了す
る。
上述の動作を行なうことにより選択メモリセルへ論理
“1"のデータが書込まれたことになる。
“1"のデータが書込まれたことになる。
メモリセルへ論理“0"のデータを書込みたい場合に
は、論理“1"のデータが書込みドライバ40へ入力され、
上記の動作と同じ動作が行なわれる。この場合、書込み
ビット線WB上の電位は“0"となり、選択メモリセルのキ
ャパシタ14のストレージノードＮの充電電位は“L"レベ
ルとなる。次に第ｎ行・第ｋ列に位置するメモリセルか
らのデータ読出し動作について説明する。
は、論理“1"のデータが書込みドライバ40へ入力され、
上記の動作と同じ動作が行なわれる。この場合、書込み
ビット線WB上の電位は“0"となり、選択メモリセルのキ
ャパシタ14のストレージノードＮの充電電位は“L"レベ
ルとなる。次に第ｎ行・第ｋ列に位置するメモリセルか
らのデータ読出し動作について説明する。
まず読出し行線RWnの読出し行選択信号が“H"に立上
がる。この読出し行線RWnに接続される１行のメモリセ
ルのデータが対応の読出しビット線RB上に伝達される。
メモリセルに論理“1"が記憶されている場合、そのキャ
パシタ14のストレージノードＮの充電電位は“H"であ
り、増幅用トランジスタ13はオン状態にある。この場
合、読出しビット線RBkはこの選択行のメモリセル内のn
MOSトランジスタ12を介して接地電位（第２の動作電源
電位）に接続される。すなわち、読出しビット線RBk上
に論理“0"を表わす内部読出しデータ伝達される。
がる。この読出し行線RWnに接続される１行のメモリセ
ルのデータが対応の読出しビット線RB上に伝達される。
メモリセルに論理“1"が記憶されている場合、そのキャ
パシタ14のストレージノードＮの充電電位は“H"であ
り、増幅用トランジスタ13はオン状態にある。この場
合、読出しビット線RBkはこの選択行のメモリセル内のn
MOSトランジスタ12を介して接地電位（第２の動作電源
電位）に接続される。すなわち、読出しビット線RBk上
に論理“0"を表わす内部読出しデータ伝達される。
メモリセルのキャパシタ14に論理“0"が記憶されてい
る場合、増幅用トランジスタ13はオフ状態にあり、この
場合、読出しビット線RBkの信号電位は論理“1"に対応
する電源電圧Vccレベルとなる。ここで、第10図におい
ては明確には示していないが、読出しビット線RBにはこ
の読出しビット線RBを電源電圧Vccレベルにプリチャー
ジするプリチャージトランジスタが設けられており、各
読出しビット線RBはデータ読出し前においては動作電源
電圧Vccのレベルにプリチャージされている。
る場合、増幅用トランジスタ13はオフ状態にあり、この
場合、読出しビット線RBkの信号電位は論理“1"に対応
する電源電圧Vccレベルとなる。ここで、第10図におい
ては明確には示していないが、読出しビット線RBにはこ
の読出しビット線RBを電源電圧Vccレベルにプリチャー
ジするプリチャージトランジスタが設けられており、各
読出しビット線RBはデータ読出し前においては動作電源
電圧Vccのレベルにプリチャージされている。
読出しビット線RBの信号電位を判定するために、読出
し列選択信号RPkが“H"に立上げられる。これにより、n
MOSトランジスタQ3がオン状態となり、読出しビット線R
Bkが内部読出しデータ伝達信号線OLへ接続されてこの読
出しビット線RBkの信号電位が内部読出しデータ伝達信
号線OL上へ伝達される。この内部読出しデータ伝達信号
線OL上の信号電位は出力ドライバにより検出されかつ増
幅されて出力バッファを介して外部読出しデータDOとし
て装置外部へ出力される。
し列選択信号RPkが“H"に立上げられる。これにより、n
MOSトランジスタQ3がオン状態となり、読出しビット線R
Bkが内部読出しデータ伝達信号線OLへ接続されてこの読
出しビット線RBkの信号電位が内部読出しデータ伝達信
号線OL上へ伝達される。この内部読出しデータ伝達信号
線OL上の信号電位は出力ドライバにより検出されかつ増
幅されて出力バッファを介して外部読出しデータDOとし
て装置外部へ出力される。
書込み行／列アドレスと読出し行／列アドレスはそれ
ぞれ書込み制御信号WCKおよび読出しクロック信号RCKに
応答して発生される。クロック信号WCKおよびRCKはまた
メモリセルへのデータ書込みタイミングおよびデータ読
出しタイミングをも制御している。したがって、この書
込みクロック信号WCKと読出しクロック信号RCKのトリガ
タイミング（メモリセルのデータ書込み／読出しおよび
行／列選択をするタイミング）が互いに異なるようにす
れば、同一のメモリセルに対し同時にデータの書込みお
よび読出しを実行することができる。これにより、メモ
リセルへのデータの書込みおよび読出しを非同期的かつ
独立に行なうことのできるダイナミックRAMを得ること
ができる。
ぞれ書込み制御信号WCKおよび読出しクロック信号RCKに
応答して発生される。クロック信号WCKおよびRCKはまた
メモリセルへのデータ書込みタイミングおよびデータ読
出しタイミングをも制御している。したがって、この書
込みクロック信号WCKと読出しクロック信号RCKのトリガ
タイミング（メモリセルのデータ書込み／読出しおよび
行／列選択をするタイミング）が互いに異なるようにす
れば、同一のメモリセルに対し同時にデータの書込みお
よび読出しを実行することができる。これにより、メモ
リセルへのデータの書込みおよび読出しを非同期的かつ
独立に行なうことのできるダイナミックRAMを得ること
ができる。
このダイナミックRAMがシリアル・アクセス・メモリ
の場合、第１列の第１行から第Ｍ行までの位置のメモリ
セルが順次選択され、続いて、第２列の第１行ないし第
Ｍ行の位置のメモリセルが順次選択される。この動作は
第Ｍ行および第Ｎ列の位置のメモリセルが選択さるまで
繰り返される。この第Ｍ行、第Ｎ列のメモリセルの選択
が終了すると、再び第１列・第１行からのメモリセルの
選択が行なわれる。このダイナミックRAMは、またLIFO
（ラーストイン・ファーストアウト）メモリとしても、
またFIFO（ファーストイン・ファーストアウト）メモリ
としても機能することができる。
の場合、第１列の第１行から第Ｍ行までの位置のメモリ
セルが順次選択され、続いて、第２列の第１行ないし第
Ｍ行の位置のメモリセルが順次選択される。この動作は
第Ｍ行および第Ｎ列の位置のメモリセルが選択さるまで
繰り返される。この第Ｍ行、第Ｎ列のメモリセルの選択
が終了すると、再び第１列・第１行からのメモリセルの
選択が行なわれる。このダイナミックRAMは、またLIFO
（ラーストイン・ファーストアウト）メモリとしても、
またFIFO（ファーストイン・ファーストアウト）メモリ
としても機能することができる。
［発明が解決しようとする課題］ 複数のメモリセルが１本の書込みビット線WBに接続さ
れている。ダイナミックRAMがたとえば4160ワード（１
ワードサイズが８ビットとする）の記憶容量を有する場
合、メモリセルアレイにおいてはメモリセルが130行×3
2列（１列が８ビット）に配列され、各書込みビット線
には130個のメモリセルが接続される。したがって、こ
の書込みビット線WBにはかなり大きな寄生容量が付随
し、大きな配線抵抗もそこに存在する。この寄生容量お
よび配線抵抗によるRC遅延の影響をなくして書込みビッ
ト線WBの信号電位を高速で変化させるためには、書込み
ドライバ40には大きな駆動能力が必要とされる。このよ
うな大きな駆動能力を有する書込みドライバ40を用いて
書込みビット線WB上に内部書込みデータを伝達した場
合、メモリセルに記憶されている論理“1"のデータが破
壊される場合が生じる。この間の事情については以下に
説明する。
れている。ダイナミックRAMがたとえば4160ワード（１
ワードサイズが８ビットとする）の記憶容量を有する場
合、メモリセルアレイにおいてはメモリセルが130行×3
2列（１列が８ビット）に配列され、各書込みビット線
には130個のメモリセルが接続される。したがって、こ
の書込みビット線WBにはかなり大きな寄生容量が付随
し、大きな配線抵抗もそこに存在する。この寄生容量お
よび配線抵抗によるRC遅延の影響をなくして書込みビッ
ト線WBの信号電位を高速で変化させるためには、書込み
ドライバ40には大きな駆動能力が必要とされる。このよ
うな大きな駆動能力を有する書込みドライバ40を用いて
書込みビット線WB上に内部書込みデータを伝達した場
合、メモリセルに記憶されている論理“1"のデータが破
壊される場合が生じる。この間の事情については以下に
説明する。
第11図はデータ書込みに関連する１個のメモリセル断
面構造を示す図である。第11図において書込み用のメモ
リセルトランジスタ11は、低不純物濃度のｐ−半導体基
板200と、このｐ−半導体基板200の所定領域に形成され
る高不純物濃度のｎ＋不純物領域201および202と、不純
物領域201および202の間の半導体基板200表面上に形成
されるゲート絶縁膜205と、このゲート絶縁膜205上に形
成される、たとえばポリシリコンからなるゲート電極20
3を備える。
面構造を示す図である。第11図において書込み用のメモ
リセルトランジスタ11は、低不純物濃度のｐ−半導体基
板200と、このｐ−半導体基板200の所定領域に形成され
る高不純物濃度のｎ＋不純物領域201および202と、不純
物領域201および202の間の半導体基板200表面上に形成
されるゲート絶縁膜205と、このゲート絶縁膜205上に形
成される、たとえばポリシリコンからなるゲート電極20
3を備える。
不純物領域201はたとえばアルミニウムからなる配線
層を介して書込みビット線WBへ接続される。ゲート電極
203はたとえばアルミニウムからなる配線層を介して書
込みワード線（AND回路150の出力）WW′に接続される。
層を介して書込みビット線WBへ接続される。ゲート電極
203はたとえばアルミニウムからなる配線層を介して書
込みワード線（AND回路150の出力）WW′に接続される。
各メモリセルのキャパシタ14は、半導体基板200と、
半導体基板200上に形成されるキャパシタ絶縁膜206と、
たとえばポリシリコンからなる電極層204を含む。この
電極層204はキャパシタ絶縁膜206上に形成される。半導
体基板200がキャパシタ14の一方電極を構成し、電極層2
04がキャパシタ14のストレージノードを構成する。電極
層204は、たとえばアルミニウムからなる配線層Ｎを介
して不純物領域202へ電気的に接続される。
半導体基板200上に形成されるキャパシタ絶縁膜206と、
たとえばポリシリコンからなる電極層204を含む。この
電極層204はキャパシタ絶縁膜206上に形成される。半導
体基板200がキャパシタ14の一方電極を構成し、電極層2
04がキャパシタ14のストレージノードを構成する。電極
層204は、たとえばアルミニウムからなる配線層Ｎを介
して不純物領域202へ電気的に接続される。
半導体基板200は半導体基板200の所定の表面領域に形
成された高不純物濃度のｐ＋不純物領域207およびたと
えばアルミニウムからなる配線層211を介してたとえば
接地電位である第２の動作電源電位Vssにバイアスされ
る。
成された高不純物濃度のｐ＋不純物領域207およびたと
えばアルミニウムからなる配線層211を介してたとえば
接地電位である第２の動作電源電位Vssにバイアスされ
る。
トランジスタ11とキャパシタ14との間の基板表面領域
上には、各セルおよび各配線層を電気的に分離するため
に素子分離絶縁膜210が形成される。
上には、各セルおよび各配線層を電気的に分離するため
に素子分離絶縁膜210が形成される。
この絶縁ゲート型電界効果トランジスタを有するメモ
リセルの構造においては、不純物領域201がエミッタと
なり、不純物領域202がコレクタとなりかつ半導体基板
がベースとなる寄生バイポーラトランジスタTpが形成さ
れる。
リセルの構造においては、不純物領域201がエミッタと
なり、不純物領域202がコレクタとなりかつ半導体基板
がベースとなる寄生バイポーラトランジスタTpが形成さ
れる。
今、論理“0"、すなわち接地電位Vssのレベルの信号
が書込みドライバ40から書込みビット線WBへ伝達された
場合を考える。書込みビット線WBはまた寄生容量および
配線抵抗に加えて寄生インダクタンスをも有している。
この寄生容量および寄生インダクタンスの存在により、
第12図に示すように、書込みビット線WB上の電位が“H"
から“L"へ立下がるときにアンダーシュートが生じ、こ
のとき、書込みビット線WBの電位が基板電位（接地電
位）Vss以下になる期間が存在する。
が書込みドライバ40から書込みビット線WBへ伝達された
場合を考える。書込みビット線WBはまた寄生容量および
配線抵抗に加えて寄生インダクタンスをも有している。
この寄生容量および寄生インダクタンスの存在により、
第12図に示すように、書込みビット線WB上の電位が“H"
から“L"へ立下がるときにアンダーシュートが生じ、こ
のとき、書込みビット線WBの電位が基板電位（接地電
位）Vss以下になる期間が存在する。
半導体基板200の電位レベルはこの接地電位Vssレベル
に等しいため、寄生バイポーラトランジスタTpのベース
−エミッタ間がこのアンダーシュートにより順方向にバ
イアスされ、寄生バイポーラトランジスタTpのベースか
らベース電流がエミッタへと流れ、寄生バイポーラトラ
ンジスタTpがオン状態となる。
に等しいため、寄生バイポーラトランジスタTpのベース
−エミッタ間がこのアンダーシュートにより順方向にバ
イアスされ、寄生バイポーラトランジスタTpのベースか
らベース電流がエミッタへと流れ、寄生バイポーラトラ
ンジスタTpがオン状態となる。
したがって、たとえ非選択メモリセルにおいて、その
ゲート電極203の電位が接地電位Vssのレベルに設定され
ていても、ストレージノードＮに論理“1"のデータが記
憶されている場合には、寄生バイポーラトランジスタTp
を介してストレージノードの信号電荷が書込みビット線
WBへ流出する。この結果、非選択メモリセルのキャパシ
タ14内に論理“1"のデータが格納されている場合、その
ストレージノードＮの充電電位が減少する（第12図
（ｃ）参照）。
ゲート電極203の電位が接地電位Vssのレベルに設定され
ていても、ストレージノードＮに論理“1"のデータが記
憶されている場合には、寄生バイポーラトランジスタTp
を介してストレージノードの信号電荷が書込みビット線
WBへ流出する。この結果、非選択メモリセルのキャパシ
タ14内に論理“1"のデータが格納されている場合、その
ストレージノードＮの充電電位が減少する（第12図
（ｃ）参照）。
このストレージノードＮの充電電位が増幅用トランジ
スタ13のしきい値よりも低くなると、データ読出し時に
オン状態となるべきトランジスタ13がオフ状態を維持
し、誤ったデータが読出されてしまう。
スタ13のしきい値よりも低くなると、データ読出し時に
オン状態となるべきトランジスタ13がオフ状態を維持
し、誤ったデータが読出されてしまう。
ダイナミックRAMが高速で動作すればするほど、また
メモリの記憶容量が増大すればその寄生インダクタンス
もより大きくなるため、書込みビット線WBにおける信号
電位のアンダーシュートが生じる度合が大きくなる。
メモリの記憶容量が増大すればその寄生インダクタンス
もより大きくなるため、書込みビット線WBにおける信号
電位のアンダーシュートが生じる度合が大きくなる。
またたとえ、このキャパシタ14の充電電位が増幅用ト
ランジスタ13のしきい値以下とならない場合であっても
キャパシタ14に記憶された電荷が、このアンダーシュー
トにより生じた寄生バイポーラトランジスタのオン状態
により書込みビット線WBへリークし、メモリセルの電荷
保持特性が劣化する。
ランジスタ13のしきい値以下とならない場合であっても
キャパシタ14に記憶された電荷が、このアンダーシュー
トにより生じた寄生バイポーラトランジスタのオン状態
により書込みビット線WBへリークし、メモリセルの電荷
保持特性が劣化する。
メモリセルへ論理“0"のデータを書込みたい場合には
書込みビット線WBの電位は“H"から“L"へ立下がるよう
に第12図においては示されている。ここでダイナミック
RAMがシリアル・アクセス・メモリの場合、同一列（書
込みビット線）上に配置されたメモリセルが順次アクセ
スされるため、先の書込みサイクルにおける内部書込み
データが論理“1"であり、続いて論理“0"の内部書込み
データこの同一の書込みビット線WB上へ伝達された場合
を示している。
書込みビット線WBの電位は“H"から“L"へ立下がるよう
に第12図においては示されている。ここでダイナミック
RAMがシリアル・アクセス・メモリの場合、同一列（書
込みビット線）上に配置されたメモリセルが順次アクセ
スされるため、先の書込みサイクルにおける内部書込み
データが論理“1"であり、続いて論理“0"の内部書込み
データこの同一の書込みビット線WB上へ伝達された場合
を示している。
このようなシリアル・アクセス・メモリの場合と異な
り、データ書込みが行なわれる前にこの書込みビット線
が“H"レベルまたは中間電位レベルへプリチャージされ
るダイナミックRAMにおいても、この書込みビット線WB
へ内部書込みデータを書込む際には同様のアンダーシュ
ートが発生する。
り、データ書込みが行なわれる前にこの書込みビット線
が“H"レベルまたは中間電位レベルへプリチャージされ
るダイナミックRAMにおいても、この書込みビット線WB
へ内部書込みデータを書込む際には同様のアンダーシュ
ートが発生する。
この上述のようなアンダーシュートによる記憶電荷の
リークを防止するためには、半導体基板200を負の電位V
BBにバイアスすることが考えられる。しかしながら、こ
のダイナミックRAMは他の論理処理回路と同一半導体基
板上に集積化されるのが一般である。もしこの負のバイ
アス電圧VBBが半導体基板200へ印加された場合、論理処
理回路はそこに含まれるMOSトランジスタのしきい値電
圧がバックゲートバイアス効果（基板効果）により上昇
するため高速で動作することができなくなる。したがっ
て、このような負のバイアス電圧VBBを半導体基板200へ
印加しないのが一般である。また、このようなオンチッ
プのVBB発生回路を設ける場合チップ占有面積およびそ
の消費電流およびコスト／パフォーマンス等の観点から
も望ましくない。
リークを防止するためには、半導体基板200を負の電位V
BBにバイアスすることが考えられる。しかしながら、こ
のダイナミックRAMは他の論理処理回路と同一半導体基
板上に集積化されるのが一般である。もしこの負のバイ
アス電圧VBBが半導体基板200へ印加された場合、論理処
理回路はそこに含まれるMOSトランジスタのしきい値電
圧がバックゲートバイアス効果（基板効果）により上昇
するため高速で動作することができなくなる。したがっ
て、このような負のバイアス電圧VBBを半導体基板200へ
印加しないのが一般である。また、このようなオンチッ
プのVBB発生回路を設ける場合チップ占有面積およびそ
の消費電流およびコスト／パフォーマンス等の観点から
も望ましくない。
上述のような“L"のデータ書込み時に発生するアンダ
ーシュートに起因する記憶電荷のリークはまた１トラン
ジスタ/1キャパシタ型のメモリセル構造のダイナミック
RAMについても発生する。この場合、内部書込みデータ
がビットへ線伝達され、このビット線に接続される非選
択メモリセルのキャパシタからの記憶電荷のリークが同
様に生じる。
ーシュートに起因する記憶電荷のリークはまた１トラン
ジスタ/1キャパシタ型のメモリセル構造のダイナミック
RAMについても発生する。この場合、内部書込みデータ
がビットへ線伝達され、このビット線に接続される非選
択メモリセルのキャパシタからの記憶電荷のリークが同
様に生じる。
それゆえ、この発明の目的は従来のダイナミックRAM
の有する欠点を除去し、電荷保持特性の優れたダイナミ
ックRAMを提供することである。
の有する欠点を除去し、電荷保持特性の優れたダイナミ
ックRAMを提供することである。
この発明の他の目的は、たとえ書込みビット線または
ビット線上に信号電位のリンギングが発生したとして
も、誤動作することのない信頼性の高いダイナミックRA
Mを提供することである。
ビット線上に信号電位のリンギングが発生したとして
も、誤動作することのない信頼性の高いダイナミックRA
Mを提供することである。
［課題を解決するための手段］ この発明に係るダイナミックRAMは、内部書込みデー
タを発生する書込み回路出力の一方論理の電位レベルを
他方論理電位レベル方向へシフトして選択メモリセルへ
伝達するように構成したものである。
タを発生する書込み回路出力の一方論理の電位レベルを
他方論理電位レベル方向へシフトして選択メモリセルへ
伝達するように構成したものである。
［作用］ この発明においては内部書込みデータの一方論理電位
レベルは他方の論理電位レベルへシフトされているた
め、たとえこの内部書込みデータ伝達時にアンダーシュ
ートが発生したとしても、このアンダーシュートの最低
到達電位を寄生バイポーラトランジスタのベース−エミ
ッタ間のターン・オン電圧以下に抑制することができ、
寄生バイポーラトランジスタをオフ状態に維持すること
ができる。
レベルは他方の論理電位レベルへシフトされているた
め、たとえこの内部書込みデータ伝達時にアンダーシュ
ートが発生したとしても、このアンダーシュートの最低
到達電位を寄生バイポーラトランジスタのベース−エミ
ッタ間のターン・オン電圧以下に抑制することができ、
寄生バイポーラトランジスタをオフ状態に維持すること
ができる。
［発明の実施例］ 第１図はこの発明によるダイナミックRAMの概念的構
成を示す図である。第１図において、外部からの書込み
データDIに応答して内部書込みデータDin′を発生する
内部書込みデータ発生回路DGと書込みビット線WBとの間
に、この内部書込みデータDin′の“L"レベルを所定電
位だけ“H"電位方向にシフトさせるレベルシフト回路LS
が設けられる。
成を示す図である。第１図において、外部からの書込み
データDIに応答して内部書込みデータDin′を発生する
内部書込みデータ発生回路DGと書込みビット線WBとの間
に、この内部書込みデータDin′の“L"レベルを所定電
位だけ“H"電位方向にシフトさせるレベルシフト回路LS
が設けられる。
この第１図に示す構成に従えば、レベルシフト回路LS
の出力により、書込みビット線WB上にアンダーシュート
が発生したとしても、そのアンダーシュートの最低到達
電位レベルは基板電位すなわち接地電位レベルよりも高
くなるため、寄生バイポーラトランジスタを確実にオフ
状態に保持することができ、メモリセルにおける記憶電
荷のリークが防止される。
の出力により、書込みビット線WB上にアンダーシュート
が発生したとしても、そのアンダーシュートの最低到達
電位レベルは基板電位すなわち接地電位レベルよりも高
くなるため、寄生バイポーラトランジスタを確実にオフ
状態に保持することができ、メモリセルにおける記憶電
荷のリークが防止される。
第２図はこの発明の一実施例であるダイナミックRAM
の主要部分の具体的構成の一例を示す図である。この第
２図においてはデータ書込みに関連する部分のみが示さ
れており、また２ビットのメモリセル100aおよび100bが
代表的に例示される。この第２図において、第９図に示
す従来のダイナミックRAMと対応する部分には同一の参
照番号が付されている。
の主要部分の具体的構成の一例を示す図である。この第
２図においてはデータ書込みに関連する部分のみが示さ
れており、また２ビットのメモリセル100aおよび100bが
代表的に例示される。この第２図において、第９図に示
す従来のダイナミックRAMと対応する部分には同一の参
照番号が付されている。
第２図において、内部書込みデータを生成する書込み
ドライバ40′は、書込みデータDIを反転するインバータ
IVと、このインバータIVの出力と書込みデータDIとに応
答して内部書込みデータを生成する回路部分とを含む。
この内部書込みデータ生成回路部分は、pMOSトランジス
タT1とnMOSトランジスタT2,T3およびT4を含む。トラン
ジスタT1はその一方導通端子が第１の電源電圧Vccに接
続され、そのゲートがインバータIVの出力に接続され、
その他方導通端子が内部書込みデータ伝達信号線ILに接
続される。
ドライバ40′は、書込みデータDIを反転するインバータ
IVと、このインバータIVの出力と書込みデータDIとに応
答して内部書込みデータを生成する回路部分とを含む。
この内部書込みデータ生成回路部分は、pMOSトランジス
タT1とnMOSトランジスタT2,T3およびT4を含む。トラン
ジスタT1はその一方導通端子が第１の電源電圧Vccに接
続され、そのゲートがインバータIVの出力に接続され、
その他方導通端子が内部書込みデータ伝達信号線ILに接
続される。
トランジスタT2はその一方導通端子が内部書込みデー
タ伝達信号線ILに接続され、そのゲートがノードNWに接
続され、その他方導通端子が第２の電源電圧（接地電
位）Vssに接続される。トランジスタT3はその一方導通
端子が内部書込みデータ伝達信号線ILに接続され、その
他方導通端子がノードNWに接続され、そのゲートがイン
バータIVの出力に接続される。トランジスタT4はその一
方導通端子がノードNWに接続され、そのゲートが内部書
込みデータDIを受け、その他方導通端子が接地電位Vss
に接続される。
タ伝達信号線ILに接続され、そのゲートがノードNWに接
続され、その他方導通端子が第２の電源電圧（接地電
位）Vssに接続される。トランジスタT3はその一方導通
端子が内部書込みデータ伝達信号線ILに接続され、その
他方導通端子がノードNWに接続され、そのゲートがイン
バータIVの出力に接続される。トランジスタT4はその一
方導通端子がノードNWに接続され、そのゲートが内部書
込みデータDIを受け、その他方導通端子が接地電位Vss
に接続される。
メモリセル100aおよび100bに含まれる増幅用トランジ
スタ13aおよび13bのそれぞれのしきい値電圧は、他のMO
Sトランジスタのしきい値よりも、第１の電位すなわち
電源電圧Vcc方向へシフトされる。この増幅用トランジ
スタ13aおよび13bのしきい値電圧のシフトは、ダイナミ
ックRAM製造時に各トランジスタ13aおよび13bのチャネ
ル領域への不純物注入密度を制御することにより実現さ
れる。しきい値電圧とチャネル領域の表面の不純物密度
との関係は一般によく知られており、チャネル領域の表
面不純物密度が高くなれば、そのMOSトランジスタのし
きい値電圧も高くなる。
スタ13aおよび13bのそれぞれのしきい値電圧は、他のMO
Sトランジスタのしきい値よりも、第１の電位すなわち
電源電圧Vcc方向へシフトされる。この増幅用トランジ
スタ13aおよび13bのしきい値電圧のシフトは、ダイナミ
ックRAM製造時に各トランジスタ13aおよび13bのチャネ
ル領域への不純物注入密度を制御することにより実現さ
れる。しきい値電圧とチャネル領域の表面の不純物密度
との関係は一般によく知られており、チャネル領域の表
面不純物密度が高くなれば、そのMOSトランジスタのし
きい値電圧も高くなる。
今、書込みデータDIが論理“1"の場合を考える。イン
バータIVからは論理“0"すなわち“L"の信号電位が出力
される。この場合、pMOSトランジスタT1およびnMOSトラ
ンジスタT4がオン状態、nMOSトランジスタT3がオフ状態
となる。ノードNWの電位はトランジスタT4により接地電
位Vssのレベルにまで放電され、トランジスタT2がオフ
状態となる。この結果、電源電圧Vccレベルの信号、す
なわち論理“1"を示す内部書込みデータがpMOSトランジ
スタT1ににより内部書込みデータ伝達信号線IL上へ伝達
される。
バータIVからは論理“0"すなわち“L"の信号電位が出力
される。この場合、pMOSトランジスタT1およびnMOSトラ
ンジスタT4がオン状態、nMOSトランジスタT3がオフ状態
となる。ノードNWの電位はトランジスタT4により接地電
位Vssのレベルにまで放電され、トランジスタT2がオフ
状態となる。この結果、電源電圧Vccレベルの信号、す
なわち論理“1"を示す内部書込みデータがpMOSトランジ
スタT1ににより内部書込みデータ伝達信号線IL上へ伝達
される。
次いで、選択信号WPおよびWW′が順次“H"に立上が
り、論理“1"のデータが選択メモリセルへ書込まれ、そ
の選択メモリセルのキャパシタのストレージノードＮ
（NaまたはNb）の電圧レベルが電源電圧Vccレベルとな
る。
り、論理“1"のデータが選択メモリセルへ書込まれ、そ
の選択メモリセルのキャパシタのストレージノードＮ
（NaまたはNb）の電圧レベルが電源電圧Vccレベルとな
る。
次に、書込みデータDIが論理“0"の場合を考える。こ
の場合、インバータIVからは論理“1"のデータすなわち
“H"の信号が出力され、pMOSトランジスタT1およびnMOS
トランジスタT4がオフ状態となり、nMOSトランジスタT3
がオン状態となる。トランジスタT2およびT3はダーリン
トン接続されている。内部書込みデータ伝達信号線ILの
電位が“H"になれば、この“H"の電位がnMOSトランジス
タT3を介してnMOSトランジスタT2のゲートへ与えられ、
トランジスタT2がオン状態となる。この結果、内部書込
みデータ伝達信号線ILはトランジスタT2を介して放電さ
れ、その電位が“H"から“L"へと降下し、内部書込みデ
ータ伝達信号線ILの信号電位は論理“0"のデータに対応
したものとなる。
の場合、インバータIVからは論理“1"のデータすなわち
“H"の信号が出力され、pMOSトランジスタT1およびnMOS
トランジスタT4がオフ状態となり、nMOSトランジスタT3
がオン状態となる。トランジスタT2およびT3はダーリン
トン接続されている。内部書込みデータ伝達信号線ILの
電位が“H"になれば、この“H"の電位がnMOSトランジス
タT3を介してnMOSトランジスタT2のゲートへ与えられ、
トランジスタT2がオン状態となる。この結果、内部書込
みデータ伝達信号線ILはトランジスタT2を介して放電さ
れ、その電位が“H"から“L"へと降下し、内部書込みデ
ータ伝達信号線ILの信号電位は論理“0"のデータに対応
したものとなる。
nMOSトランジスタT2のソースとゲートとの間の電圧が
そのしきい値電圧Vthに達すると、nMOSトランジスタT2
はオフ状態へと移行し、信号線ILの放電が停止する。こ
のとき、内部書込みデータ伝達信号線ILおよび書込みビ
ット線WB上の到達電位は次のように表わすことができ
る。
そのしきい値電圧Vthに達すると、nMOSトランジスタT2
はオフ状態へと移行し、信号線ILの放電が停止する。こ
のとき、内部書込みデータ伝達信号線ILおよび書込みビ
ット線WB上の到達電位は次のように表わすことができ
る。
ΔＶ＝Vss＋V1＋Vth ＝0.7V ただし、V1はトランジスタT3のオン抵抗により生じる
トランジスタT3のソース−ドレイン間の電圧であり、Vt
hはトランジスタT2のしきい値電圧である。書込みビッ
ト線WBに発生するアンダーシュートの電位振幅は第３図
に示すようにΔＶよりも小さい。したがってたとえ書込
みビット線WB上にアンダーシュートが発生したとして
も、その最低到達電位は電位Vss以上であり、メモリセ
ルの寄生バイポーラトランジスタTpのベース−エミッタ
間の電圧はたとえ論理“0"の書込み時において書込みビ
ット線WBにアンダーシュートが発生したとしても常に逆
バイアス状態に保持される。これにより非選択メモリセ
ルのキャパシタに記憶されていた電荷が書込みビット線
WBへリークすることが防止される。
トランジスタT3のソース−ドレイン間の電圧であり、Vt
hはトランジスタT2のしきい値電圧である。書込みビッ
ト線WBに発生するアンダーシュートの電位振幅は第３図
に示すようにΔＶよりも小さい。したがってたとえ書込
みビット線WB上にアンダーシュートが発生したとして
も、その最低到達電位は電位Vss以上であり、メモリセ
ルの寄生バイポーラトランジスタTpのベース−エミッタ
間の電圧はたとえ論理“0"の書込み時において書込みビ
ット線WBにアンダーシュートが発生したとしても常に逆
バイアス状態に保持される。これにより非選択メモリセ
ルのキャパシタに記憶されていた電荷が書込みビット線
WBへリークすることが防止される。
次いで書込みワード選択信号WW′が“H"に立上がり、
論理“0"を表わす内部書込みデータが選択メモリセルへ
書込まれる。このとき、選択メモリセルのキャパシタの
ストレージノードＮの電位はΔＶとなる。
論理“0"を表わす内部書込みデータが選択メモリセルへ
書込まれる。このとき、選択メモリセルのキャパシタの
ストレージノードＮの電位はΔＶとなる。
データ読出しは第10図に示す従来のダイナミックRAM
と同様にして行なわれる。このとき、増幅用トランジス
タ13（13a,13b）のしきい値電圧Vth′は論理“0"を表わ
すデータのレベルシフトΔＶを補償する値に設定されて
いる。したがって、たとえ論理“0"のデータの電位がレ
ベルシフトされていても、、増幅用トランジスタ13のし
きい値電圧Vth′とシフト電圧ΔＶは次の関係、 Vth′＞ΔＶ を常に満足している。したがって、増幅用トランジス
タ13は確実にオン状態またはオフ状態へとその記憶デー
タ（ストレージノードＮの充電電位）に従って設定さ
れ、誤ったデータの読出しが禁止される。
と同様にして行なわれる。このとき、増幅用トランジス
タ13（13a,13b）のしきい値電圧Vth′は論理“0"を表わ
すデータのレベルシフトΔＶを補償する値に設定されて
いる。したがって、たとえ論理“0"のデータの電位がレ
ベルシフトされていても、、増幅用トランジスタ13のし
きい値電圧Vth′とシフト電圧ΔＶは次の関係、 Vth′＞ΔＶ を常に満足している。したがって、増幅用トランジス
タ13は確実にオン状態またはオフ状態へとその記憶デー
タ（ストレージノードＮの充電電位）に従って設定さ
れ、誤ったデータの読出しが禁止される。
このトランジスタ13aおよび13bのしきい値電圧Vth′
は十分なノイズマージンを与えるように決定される必要
がある。仮にシフト電位量ΔＶが0.5Vであり、他のMOS
トランジスタのしきい値電圧Vthが0.6Vであるとする場
合、この増幅用トランジスタ13aおよび13bのしきい値電
圧の増加量（シフト量）は0.4Vないし0.6V程度あれば十
分である。
は十分なノイズマージンを与えるように決定される必要
がある。仮にシフト電位量ΔＶが0.5Vであり、他のMOS
トランジスタのしきい値電圧Vthが0.6Vであるとする場
合、この増幅用トランジスタ13aおよび13bのしきい値電
圧の増加量（シフト量）は0.4Vないし0.6V程度あれば十
分である。
このように、レベルシフト量ΔＶとしきい値Vth′間
の差を従来のダイナミックRAMのものと同程度と設定す
ることによりデータ読出し時におけるノイズマージンを
従来のメモリと同程度に設定することができる。これに
より、論理“0"データのシフトに起因するノイズマージ
ンの低減を防止することができ、安定かつ確実にデータ
の読出しを行なうことができる。
の差を従来のダイナミックRAMのものと同程度と設定す
ることによりデータ読出し時におけるノイズマージンを
従来のメモリと同程度に設定することができる。これに
より、論理“0"データのシフトに起因するノイズマージ
ンの低減を防止することができ、安定かつ確実にデータ
の読出しを行なうことができる。
なお、この第２図に示す構成においては、書込みデー
タDIは読出しビット線RBに現われる内部読出しデータと
その論理レベルが反転している。この場合書込みドライ
バ40′の前段にインバータを設けるか、またはメモリ装
置の出力ドライバの入力部から出力端子へ至る経路の任
意の場所にインバータを設けることにより、書込みデー
タDIに対応する読出しデータDOを装置外部へ出力するこ
とができる。
タDIは読出しビット線RBに現われる内部読出しデータと
その論理レベルが反転している。この場合書込みドライ
バ40′の前段にインバータを設けるか、またはメモリ装
置の出力ドライバの入力部から出力端子へ至る経路の任
意の場所にインバータを設けることにより、書込みデー
タDIに対応する読出しデータDOを装置外部へ出力するこ
とができる。
また、インバータIVをこの書込みドライバ40′の入力
端子（DI）とトランジスタT4のゲートとの間に設けてお
きかつ書込みデータDIが直接トランジスタT1およびT3の
ゲートへ与えられる構成とすれば、第10図に示す従来の
ダイナミックRAMと同一の論理関係を、書込みデータの
レベルシフトを実現しつつ、得ることができる。
端子（DI）とトランジスタT4のゲートとの間に設けてお
きかつ書込みデータDIが直接トランジスタT1およびT3の
ゲートへ与えられる構成とすれば、第10図に示す従来の
ダイナミックRAMと同一の論理関係を、書込みデータの
レベルシフトを実現しつつ、得ることができる。
書込みドライバ40′は、第９図に示す書込み制御回路
４に含まれており、入力バッファそのものであってもよ
く、またこの入力バッファと異なるドライバ回路であっ
てもよい。すなわち、この書込みドライバ40′は、内部
書込みデータ伝達線（内部書込みデータ伝達信号線ILと
書込みビット線WB両者を含む）を直接駆動して内部書込
みデータを伝達する回路であればよい。
４に含まれており、入力バッファそのものであってもよ
く、またこの入力バッファと異なるドライバ回路であっ
てもよい。すなわち、この書込みドライバ40′は、内部
書込みデータ伝達線（内部書込みデータ伝達信号線ILと
書込みビット線WB両者を含む）を直接駆動して内部書込
みデータを伝達する回路であればよい。
書込みドライバ40′において、この論理“0"の電位レ
ベルシフトは内部書込みデータ伝達線の放電を行なうた
めのダーリントン接続されたトランジスタにより実現さ
れている。このレベルシフトはこのダーリントン接続さ
れたトランジスタに限らず、論理“0"を表わすデータの
電位をシフトさせる構成であればどのような構成であっ
てもよい。
ベルシフトは内部書込みデータ伝達線の放電を行なうた
めのダーリントン接続されたトランジスタにより実現さ
れている。このレベルシフトはこのダーリントン接続さ
れたトランジスタに限らず、論理“0"を表わすデータの
電位をシフトさせる構成であればどのような構成であっ
てもよい。
第４図はこの発明の他の実施例であるダイナミックRA
Mの要部の構成を示す図である。ここで以下の説明にお
いては、書込み行選択信号は、書込み行アドレス信号WW
と書込みワード信号WW′両者を含むものとし、また内部
書込みデータ伝達線は、内部書込みデータ伝達信号線IL
と書込みビット線WB両者を含むものとする。
Mの要部の構成を示す図である。ここで以下の説明にお
いては、書込み行選択信号は、書込み行アドレス信号WW
と書込みワード信号WW′両者を含むものとし、また内部
書込みデータ伝達線は、内部書込みデータ伝達信号線IL
と書込みビット線WB両者を含むものとする。
第４図に示すダイナミックRAMは、たとえば電源電圧V
ccである第１の電位と内部書込みデータ伝達信号線ILと
の間に設けられる第１のインピーダンス素子R1と電源電
圧Vccと書込みビット線WBとの間に設けられる第２のイ
ンピーダンス素子R2を含む。このインピーダンス素子R1
およびR2は適当なインピーダンス値を有している。デー
タ書込みドライバ40は、第９図に示すものと同一の構成
を有しており、インバータバッファから構成される。次
に第４図を参照して、このダイナミックRAMの動作につ
いて説明する。
ccである第１の電位と内部書込みデータ伝達信号線ILと
の間に設けられる第１のインピーダンス素子R1と電源電
圧Vccと書込みビット線WBとの間に設けられる第２のイ
ンピーダンス素子R2を含む。このインピーダンス素子R1
およびR2は適当なインピーダンス値を有している。デー
タ書込みドライバ40は、第９図に示すものと同一の構成
を有しており、インバータバッファから構成される。次
に第４図を参照して、このダイナミックRAMの動作につ
いて説明する。
今、電位“H"に対応する論理“1"の書込みデータDIを
書込む場合を考える。また，列選択信号WPが“H"とな
り、トランジスタQPが導通状態にある場合を考える。こ
の場合、インピーダンス素子R1およびR2のそれぞれのイ
ンピーダンスと書込みドライバ40に含まれる放電用トラ
ンジスタT2のオン抵抗との比によって決定される電位が
論理“0"を表わすデータとして書込みビット線WB上へ伝
達される。すなわち、インピーダンス素子R1およびR2の
インピーダンス値をそれぞれR1およびR2とし、トランジ
スタT2のオン抵抗をＲとすると、この書込みビット線WB
上に現われる論理“0"のデータの電位は以下の式で表わ
される。
書込む場合を考える。また，列選択信号WPが“H"とな
り、トランジスタQPが導通状態にある場合を考える。こ
の場合、インピーダンス素子R1およびR2のそれぞれのイ
ンピーダンスと書込みドライバ40に含まれる放電用トラ
ンジスタT2のオン抵抗との比によって決定される電位が
論理“0"を表わすデータとして書込みビット線WB上へ伝
達される。すなわち、インピーダンス素子R1およびR2の
インピーダンス値をそれぞれR1およびR2とし、トランジ
スタT2のオン抵抗をＲとすると、この書込みビット線WB
上に現われる論理“0"のデータの電位は以下の式で表わ
される。
ΔＶ＝Ｒ・Vcc/（R1R2＋Ｒ） ＋Vss ここで通常Vssは接地電位レベルの０である。また、
書込みビット線WBおよび内部書込みデータ伝達信号線IL
の直流抵抗はこのインピーダンス素子R1およびR2のイン
ピーダンス値ならびにトランジスタT2のオン抵抗Ｒに比
べて無視できるものとしている。上述の式から見られる
ように、書込みビット線WBの論理“0"に対応する電位レ
ベルは電位VssからΔＶだけ上昇している。この上昇電
圧量ΔＶは、インピーダンス素子R1およびR2のインピー
ダンス値を適当に調節することにより自由に設定するこ
とができる。このインピーダンス素子R1およびR2は、メ
モリセルにおけるノイズマージンおよび増幅用トランジ
スタ13のしきい値電圧を考慮して適当な値に設定され
る。
書込みビット線WBおよび内部書込みデータ伝達信号線IL
の直流抵抗はこのインピーダンス素子R1およびR2のイン
ピーダンス値ならびにトランジスタT2のオン抵抗Ｒに比
べて無視できるものとしている。上述の式から見られる
ように、書込みビット線WBの論理“0"に対応する電位レ
ベルは電位VssからΔＶだけ上昇している。この上昇電
圧量ΔＶは、インピーダンス素子R1およびR2のインピー
ダンス値を適当に調節することにより自由に設定するこ
とができる。このインピーダンス素子R1およびR2は、メ
モリセルにおけるノイズマージンおよび増幅用トランジ
スタ13のしきい値電圧を考慮して適当な値に設定され
る。
書込みビット線WBにおいては従来のダイナミックRAM
と同様浮遊インダクタンスＬおよび寄生容量Ｃが存在す
る。書込みドライバ40の出力が高速で変化する場合、こ
れらの浮遊インダクタンスＬおよび寄生容量Ｃに起因し
て書込みビット線WBにはリンギングが発生する。しかし
ながら、この第４図に示す構成においては、書込みビッ
ト線WBの最低到達電位は、第５図に示すように接地電位
（基板電位）Vss以上に設定されており、どのようなア
ンダーシュートが発生しても寄生バイポーラトランジス
タを常時そのベース・エミッタ間を逆バイアス状態に設
定することができ、この寄生バイポーラトランジスタTp
を常時オフ状態に設定することができる。これにより、
非選択メモリセル100aのキャパシタ14aにおいてすでに
論理“1"の情報が記憶されていたとしても、この非選択
メモリセル100aから書込みビット線WB上へ信号電荷が伝
達されることはなく、確実にこの論理“1"の信号電位が
保持される。
と同様浮遊インダクタンスＬおよび寄生容量Ｃが存在す
る。書込みドライバ40の出力が高速で変化する場合、こ
れらの浮遊インダクタンスＬおよび寄生容量Ｃに起因し
て書込みビット線WBにはリンギングが発生する。しかし
ながら、この第４図に示す構成においては、書込みビッ
ト線WBの最低到達電位は、第５図に示すように接地電位
（基板電位）Vss以上に設定されており、どのようなア
ンダーシュートが発生しても寄生バイポーラトランジス
タを常時そのベース・エミッタ間を逆バイアス状態に設
定することができ、この寄生バイポーラトランジスタTp
を常時オフ状態に設定することができる。これにより、
非選択メモリセル100aのキャパシタ14aにおいてすでに
論理“1"の情報が記憶されていたとしても、この非選択
メモリセル100aから書込みビット線WB上へ信号電荷が伝
達されることはなく、確実にこの論理“1"の信号電位が
保持される。
インピーダンス素子R1およびR2を設ければ、常に論理
“0"の電位レベルをΔＶだけ上昇させることができる。
したがってメモリセルのキャパシタ14における論理“0"
に対応する充電電位（ストレージノードＮの電位）はま
たΔＶとなる。このキャパシタ14に記憶される信号電位
ΔＶが増幅用トランジスタ13（13a,13b）のしきい値電
圧Vth以上となれば、増幅用トランジスタ13は記憶デー
タの“1"および“0"にかかわらず常時オン状態となり、
データ読出しを正確に行なうことができなくなる。した
がって、このような状態を避けるためにこのインピーダ
ンス素子R1およびR2により生成される電位シフト量ΔＶ
による論理“0"の電位レベルは増幅用トランジスタ13
（13a,13b）のしきい値電圧Vthよりも小さく設定される
べきである。
“0"の電位レベルをΔＶだけ上昇させることができる。
したがってメモリセルのキャパシタ14における論理“0"
に対応する充電電位（ストレージノードＮの電位）はま
たΔＶとなる。このキャパシタ14に記憶される信号電位
ΔＶが増幅用トランジスタ13（13a,13b）のしきい値電
圧Vth以上となれば、増幅用トランジスタ13は記憶デー
タの“1"および“0"にかかわらず常時オン状態となり、
データ読出しを正確に行なうことができなくなる。した
がって、このような状態を避けるためにこのインピーダ
ンス素子R1およびR2により生成される電位シフト量ΔＶ
による論理“0"の電位レベルは増幅用トランジスタ13
（13a,13b）のしきい値電圧Vthよりも小さく設定される
べきである。
インピーダンス素子R1およびR2としてはたとえばポリ
シリコンを用いた抵抗などのように任意のインピーダン
ス手段を用いることができる。このポリシリコン抵抗を
用いた場合、ポリシリコンに適当に不純物をドープする
ことにより抵抗素子（インピーダンス素子）を実現する
ことができる。このポリシリコン抵抗を用いた場合その
インピーダンス値を最適値に制御性よく設定することが
要求される。第６図に、このインピーダンス値を最も確
実かつ容易に最適値に設定することのできる構造を示
す。
シリコンを用いた抵抗などのように任意のインピーダン
ス手段を用いることができる。このポリシリコン抵抗を
用いた場合、ポリシリコンに適当に不純物をドープする
ことにより抵抗素子（インピーダンス素子）を実現する
ことができる。このポリシリコン抵抗を用いた場合その
インピーダンス値を最適値に制御性よく設定することが
要求される。第６図に、このインピーダンス値を最も確
実かつ容易に最適値に設定することのできる構造を示
す。
第６図において、インピーダンス素子R1（R2）とし
て、そのゲートとドレインが第１の電位である電源電圧
Vccへ接続され、そのソースが内部書データ伝達線（IL
またはWB）へ接続されるnMOSトランジスタが用いられ
る。このような絶縁ゲート型電界効果トランジスタを抵
抗接続してインピーダンス素子として用いた場合、固有
の抵抗値を有する負荷手段として利用することができ
る。
て、そのゲートとドレインが第１の電位である電源電圧
Vccへ接続され、そのソースが内部書データ伝達線（IL
またはWB）へ接続されるnMOSトランジスタが用いられ
る。このような絶縁ゲート型電界効果トランジスタを抵
抗接続してインピーダンス素子として用いた場合、固有
の抵抗値を有する負荷手段として利用することができ
る。
したがってこのような絶縁ゲート型電界効果トランジ
スタをインピーダンス素子として用いれば、この負荷ト
ランジスタはメモリセル等に含まれるMOSトランジスタ
と同一の構造を有しており、たとえダイナミックRAMの
製造プロセスにおいて素子パラメータや処理温度等がば
らついたとしてもこのダイナミックRAMを構成するMOSト
ランジスタと同一の特性の変動を受けかつまた電源電圧
の変動に対しても同様の特性の変動を受けるため、これ
らのパラメータの変動を補償して常に確実に書込みビッ
ト線WB上へ論理“0"に対応する最適の電位を確実に伝達
することが可能となる。
スタをインピーダンス素子として用いれば、この負荷ト
ランジスタはメモリセル等に含まれるMOSトランジスタ
と同一の構造を有しており、たとえダイナミックRAMの
製造プロセスにおいて素子パラメータや処理温度等がば
らついたとしてもこのダイナミックRAMを構成するMOSト
ランジスタと同一の特性の変動を受けかつまた電源電圧
の変動に対しても同様の特性の変動を受けるため、これ
らのパラメータの変動を補償して常に確実に書込みビッ
ト線WB上へ論理“0"に対応する最適の電位を確実に伝達
することが可能となる。
また、ポリシリコンを負荷抵抗、すなわちインピーダ
ンス素子として用いた場合、このようなポリシリコン抵
抗は比較的大きな占有面積を必要とし、またその製造パ
ラメータ、動作パラメータ等に起因して最適値に設定す
るのが困難であるという欠点を一般に有している。しか
しながら、上述のようにMOSトランジスタをインピーダ
ンス素子として用いればそのインピーダンス値（オン抵
抗）を容易にそのゲート長、ゲート幅等のトランジスタ
サイズを調整することにより最適値に確実に設定するこ
とができ、またこのようなMOSトランジスタの占有面積
は微小であり、インピーダンス素子の占有面積を最小値
に設定することができる。したがって、この第６図に示
すようなMOSトランジスタインピーダンス素子として用
いることにより、書込みビット線WB上の信号電位を、そ
のメモリアレイのインピーダンス素子による面積増大を
もたらすことなく容易にかつ確実に補正することが可能
となる。
ンス素子として用いた場合、このようなポリシリコン抵
抗は比較的大きな占有面積を必要とし、またその製造パ
ラメータ、動作パラメータ等に起因して最適値に設定す
るのが困難であるという欠点を一般に有している。しか
しながら、上述のようにMOSトランジスタをインピーダ
ンス素子として用いればそのインピーダンス値（オン抵
抗）を容易にそのゲート長、ゲート幅等のトランジスタ
サイズを調整することにより最適値に確実に設定するこ
とができ、またこのようなMOSトランジスタの占有面積
は微小であり、インピーダンス素子の占有面積を最小値
に設定することができる。したがって、この第６図に示
すようなMOSトランジスタインピーダンス素子として用
いることにより、書込みビット線WB上の信号電位を、そ
のメモリアレイのインピーダンス素子による面積増大を
もたらすことなく容易にかつ確実に補正することが可能
となる。
なおこのMOSトランジスタは第６図に示すようにｎチ
ャネルMOSトランジスタでなく、ｐチャネルMOSトランジ
スタを用いてもよい。
ャネルMOSトランジスタでなく、ｐチャネルMOSトランジ
スタを用いてもよい。
またインピーダンス素子R1およびR2はこの内部書込み
データ伝達信号線ILおよび書込みビット線WB両方に設け
る必要はなく、いずれか一方にのみ設ける構成であって
もよい。
データ伝達信号線ILおよび書込みビット線WB両方に設け
る必要はなく、いずれか一方にのみ設ける構成であって
もよい。
さらに、上記実施例においては、列選択信号WPに応答
して内部書込みデータ伝達信号線ILを書込みビット線WB
へ接続するためにトランジスタQPが用いられているが、
このトランジスタQPに変えて、所望のアドレス等を選択
するためのデコード回路や動作モードを選択するための
論理回路を構成する複数のトランジスタが直列に設けら
れている構成であっても上記実施例と同様の効果を得る
ことができる。
して内部書込みデータ伝達信号線ILを書込みビット線WB
へ接続するためにトランジスタQPが用いられているが、
このトランジスタQPに変えて、所望のアドレス等を選択
するためのデコード回路や動作モードを選択するための
論理回路を構成する複数のトランジスタが直列に設けら
れている構成であっても上記実施例と同様の効果を得る
ことができる。
さらに、上記実施例においては、シリアル・アクセス
・メモリがダイナミックRAMの一例として説明されてき
たが、この発明はこれに限定されず情報がキャパシタに
電荷の形態で格納されるダイナミック型メモリセルを有
しかつデータ読出し経路とデータ書込み経路とが別々設
けられているダイナミックRAMであれば上記実施例と同
様の効果を得ることができる。
・メモリがダイナミックRAMの一例として説明されてき
たが、この発明はこれに限定されず情報がキャパシタに
電荷の形態で格納されるダイナミック型メモリセルを有
しかつデータ読出し経路とデータ書込み経路とが別々設
けられているダイナミックRAMであれば上記実施例と同
様の効果を得ることができる。
また上記実施例においては３トランジスタ/1キャパシ
タ型メモリセルからなるダイナミックRAMについて説明
したが、本発明は１トランジスタ/1キャパシタ型メモリ
セルについても適用可能である。次に１トランジスタ/1
キャパシタ型メモリセルを備えるダイナミックRAMにつ
いて説明する。
タ型メモリセルからなるダイナミックRAMについて説明
したが、本発明は１トランジスタ/1キャパシタ型メモリ
セルについても適用可能である。次に１トランジスタ/1
キャパシタ型メモリセルを備えるダイナミックRAMにつ
いて説明する。
第７図はこの発明のさらに他の実施例であるダイナミ
ックRAMの全体の構成を示す図である。第７図におい
て、ダイナミックRAMは、ｍ行・ｎ列に配列された複数
のメモリセルからなるメモリセルアレイ401を含む。こ
のダイナミックRAMはさらに、外部から与えられた行ア
ドレスをデコードし、メモリセルアレイ401の１行を選
択するための行選択信号を発生するデコーダ402と、外
部から与えられる列アドレスをデコードしてメモリセル
アレイ401の１列を選択するための列選択信号を発生す
る列デコーダ403を含む。行アドレスと列アドレスは同
時に与えられてもよく、また時分割的に与えられる構成
であってもよい。
ックRAMの全体の構成を示す図である。第７図におい
て、ダイナミックRAMは、ｍ行・ｎ列に配列された複数
のメモリセルからなるメモリセルアレイ401を含む。こ
のダイナミックRAMはさらに、外部から与えられた行ア
ドレスをデコードし、メモリセルアレイ401の１行を選
択するための行選択信号を発生するデコーダ402と、外
部から与えられる列アドレスをデコードしてメモリセル
アレイ401の１列を選択するための列選択信号を発生す
る列デコーダ403を含む。行アドレスと列アドレスは同
時に与えられてもよく、また時分割的に与えられる構成
であってもよい。
このダイナミックRAMが１ワードｐビットからなる構
成の場合、列選択信号はメモリセルアレイ401から同時
にｐ列のメモリセルを選択する。しかしながら、以下の
説明においては１ワードが１ビットからなる場合につい
てのみ説明する。
成の場合、列選択信号はメモリセルアレイ401から同時
にｐ列のメモリセルを選択する。しかしながら、以下の
説明においては１ワードが１ビットからなる場合につい
てのみ説明する。
また、外部から与えられる行アドレスをバッファ処理
して行デコーダ402に与えるための行アドレスバッファ
および外部からの列アドレスをバッファ処理して列デコ
ーダ403へ与えるための列アドレスバッファが設けられ
ている。しかしながら、これらは図面を簡略化するた
め、行デコーダ402および列デコーダ403にそれぞれ含め
られているようにして示されている。
して行デコーダ402に与えるための行アドレスバッファ
および外部からの列アドレスをバッファ処理して列デコ
ーダ403へ与えるための列アドレスバッファが設けられ
ている。しかしながら、これらは図面を簡略化するた
め、行デコーダ402および列デコーダ403にそれぞれ含め
られているようにして示されている。
このダイナミックRAMはさらに、列デコーダ403からの
列選択信号に応答して選択された列を読出し／書込みデ
ータ線409へ接続するための列選択ゲート404と、外部か
ら与えられる書込みデータ（入力データ）DINに対応す
る内部書込みデータを発生するための書込み回路405
と、選択されたメモリセルからの読出しデータを増幅し
て外部読出しデータ（出力データ）DOUTを生成するセン
スアンプ回路406を含む。
列選択信号に応答して選択された列を読出し／書込みデ
ータ線409へ接続するための列選択ゲート404と、外部か
ら与えられる書込みデータ（入力データ）DINに対応す
る内部書込みデータを発生するための書込み回路405
と、選択されたメモリセルからの読出しデータを増幅し
て外部読出しデータ（出力データ）DOUTを生成するセン
スアンプ回路406を含む。
このダイナミックRAMはさらに、書込み回路405で生成
された内部書込みデータの一方論理に対応する電位レベ
ルを他方の論理に対応する電位レベルへシフトさせた後
読出し／書込みデータ線409上へ伝達するレベルシフト
回路410を含む。次に動作について説明する。
された内部書込みデータの一方論理に対応する電位レベ
ルを他方の論理に対応する電位レベルへシフトさせた後
読出し／書込みデータ線409上へ伝達するレベルシフト
回路410を含む。次に動作について説明する。
今、レベルシフト回路410は、“L"レベルの内部書込
みデータの電位レベルを“H"レベル方向へ所定電位だけ
シフトさせるものとする。行デコーダ402は、外部から
の行アドレスに応答してメモリセルアレイ401の１行の
メモリセルを選択し、列デコーダ403は外部からの列ア
ドレスに応答してメモリセルアレイ401の１列のメモリ
セルを選択する。この選択された行および列の交差部に
位置するメモリセルが読出し／書込みデータ線409へ列
選択ゲート404を介して接続される。
みデータの電位レベルを“H"レベル方向へ所定電位だけ
シフトさせるものとする。行デコーダ402は、外部から
の行アドレスに応答してメモリセルアレイ401の１行の
メモリセルを選択し、列デコーダ403は外部からの列ア
ドレスに応答してメモリセルアレイ401の１列のメモリ
セルを選択する。この選択された行および列の交差部に
位置するメモリセルが読出し／書込みデータ線409へ列
選択ゲート404を介して接続される。
データ書込み時においては、書込み回路405は、書込
みイネーブル信号Ｗに応答してイネーブルされて入力デ
ータDINに対応する内部書込みデータを生成する。この
内部書込みデータはレベルシフト回路410でその一方の
論理レベルがレベルシフトされた後列選択ゲート404を
介して選択メモリセルへ伝達され、そこに記憶される。
みイネーブル信号Ｗに応答してイネーブルされて入力デ
ータDINに対応する内部書込みデータを生成する。この
内部書込みデータはレベルシフト回路410でその一方の
論理レベルがレベルシフトされた後列選択ゲート404を
介して選択メモリセルへ伝達され、そこに記憶される。
データ読出し時においては、センスアンプ回路406が
イネーブルされ、選択メモリセルから読出し／書込みデ
ータ線409上に伝達されたデータを検知し増幅して出力
データDOUTを生成する。
イネーブルされ、選択メモリセルから読出し／書込みデ
ータ線409上に伝達されたデータを検知し増幅して出力
データDOUTを生成する。
データ読出し時において、書込み回路405はディスエ
ーブル状態とされ、その出力はハイインピーダンス状態
に設定される。
ーブル状態とされ、その出力はハイインピーダンス状態
に設定される。
センスアンプ回路406はデータ書込み時においてディ
スエーブル状態とされてもよく、またイネーブル状態と
されてもよい。しかしながら、もしデータ入力ピン端子
とデータ出力ピン端子が共有される構成の場合、このセ
ンスアンプ回路406はデータ書込み時においてはディス
エーブル状態とされる。
スエーブル状態とされてもよく、またイネーブル状態と
されてもよい。しかしながら、もしデータ入力ピン端子
とデータ出力ピン端子が共有される構成の場合、このセ
ンスアンプ回路406はデータ書込み時においてはディス
エーブル状態とされる。
第８図はこの第７図に示すダイナミックRAMの要部の
具体的構成の一例を示す図である。第８図において行デ
コーダ402は、ワード線WL1ないしWLmにそれぞれ接続さ
れるｍ個の出力を含む。メモリセルアレイ401はｍ行お
よびｎ列に配列されたメモリセルMC11ないしMCmnを含
む。メモリセルMCi1なしいMCinはワード線WLi（ｉ＝１
〜ｍ）に接続される。メモリセルMC1jないしMCmjがビッ
ト線Bj（ｊ＝１〜ｎ）に接続される。すなわち、１行の
メモリセルが１本のワード線に接続され、１列のメモリ
セルが１本のビット線に接続される。
具体的構成の一例を示す図である。第８図において行デ
コーダ402は、ワード線WL1ないしWLmにそれぞれ接続さ
れるｍ個の出力を含む。メモリセルアレイ401はｍ行お
よびｎ列に配列されたメモリセルMC11ないしMCmnを含
む。メモリセルMCi1なしいMCinはワード線WLi（ｉ＝１
〜ｍ）に接続される。メモリセルMC1jないしMCmjがビッ
ト線Bj（ｊ＝１〜ｎ）に接続される。すなわち、１行の
メモリセルが１本のワード線に接続され、１列のメモリ
セルが１本のビット線に接続される。
メモリセルMC11ないしMCmnの各々は、情報を電荷の形
で記憶するためのキャパシタCijと行デコーダ402からの
行選択信号WLiに応答してこのキャパシタCijをビット線
Bjへ接続するための転送ゲートトランジスタTijを含
む。ここで、ワード線とそこに伝達される行選択信号と
は同一の参照番号を付している。
で記憶するためのキャパシタCijと行デコーダ402からの
行選択信号WLiに応答してこのキャパシタCijをビット線
Bjへ接続するための転送ゲートトランジスタTijを含
む。ここで、ワード線とそこに伝達される行選択信号と
は同一の参照番号を付している。
列選択ゲート404は、ビット線B1ないしBnそれぞれに
対して設けられたコラムゲートトランジスタST1ないしS
Tnを含む。このコラムゲートトランジスタSTjは列デコ
ーダ403からの列選択信号CSjに応答してオン状態とな
り、ビット線Bjを読出し／書込みデータ線409へ接続す
る。列デコーダ403は列選択信号を発生するためのｎ個
の出力CS1ないしCSnを含む。
対して設けられたコラムゲートトランジスタST1ないしS
Tnを含む。このコラムゲートトランジスタSTjは列デコ
ーダ403からの列選択信号CSjに応答してオン状態とな
り、ビット線Bjを読出し／書込みデータ線409へ接続す
る。列デコーダ403は列選択信号を発生するためのｎ個
の出力CS1ないしCSnを含む。
データ書込み時においては、行デコーダ402および列
デコーダ403からの行選択信号WLiおよび列選択信号CSj
に応答して１本のワード線WLiと１本のビット線Bjが選
択される。書込み回路405は書込みイネーブル信号Ｗに
応答して活性状態となり、外部からの入力データDINを
バッファ処理して内部書込みデータを発生し、読出し／
書込みデータ線409上へ伝達する。この内部書込みデー
タはオン状態となったコラムゲートトランジスタSTjを
介して選択ビット線Bj上へ伝達され、次いで選択メモリ
セルMCijに記憶される。
デコーダ403からの行選択信号WLiおよび列選択信号CSj
に応答して１本のワード線WLiと１本のビット線Bjが選
択される。書込み回路405は書込みイネーブル信号Ｗに
応答して活性状態となり、外部からの入力データDINを
バッファ処理して内部書込みデータを発生し、読出し／
書込みデータ線409上へ伝達する。この内部書込みデー
タはオン状態となったコラムゲートトランジスタSTjを
介して選択ビット線Bj上へ伝達され、次いで選択メモリ
セルMCijに記憶される。
このとき、書込み回路405は高速で読出し／書込みデ
ータ線409および選択ビット線を駆動するために大きな
駆動能力を有しており、第10図に示すダイナミックRAM
の場合と同様この選択ビット線上に信号電位のアンダー
シュートが発生する。この状態について以下に説明す
る。
ータ線409および選択ビット線を駆動するために大きな
駆動能力を有しており、第10図に示すダイナミックRAM
の場合と同様この選択ビット線上に信号電位のアンダー
シュートが発生する。この状態について以下に説明す
る。
まず、ワード線WL1が行デコーダ402により選択され、
またビット線B1が列デコーダ403により選択される場合
を考える。“L"の内部書込みデータが書込み回路405か
らコラムゲートトランジスタST1を介して選択ビット線B
1へ伝達される。この“L"のデータが選択メモリセルMC1
1に書き込まれる。このとき、選択ビット線B1に信号電
位のアンダーシュートが発生した場合、このビット線B1
に接続される非選択メモリセル内の転送ゲートトランジ
スタTk1の寄生バイポーラトランジスタがオン状態とな
りキャパシタCk1に記憶されている信号電荷が放電され
る。ここで、メモリセルMCijは第11図に示すものと同様
の構造を有している。したがってこの場合、選択ビット
線上の信号電位のアンダーシュートによりメモリセルの
保持電荷のリークが生じ、ダイナミックRAMの電荷保持
特性が劣化するのみならず、最終的にはメモリセルの
“H"の保持データが“L"へ反転する状態が発生する。
またビット線B1が列デコーダ403により選択される場合
を考える。“L"の内部書込みデータが書込み回路405か
らコラムゲートトランジスタST1を介して選択ビット線B
1へ伝達される。この“L"のデータが選択メモリセルMC1
1に書き込まれる。このとき、選択ビット線B1に信号電
位のアンダーシュートが発生した場合、このビット線B1
に接続される非選択メモリセル内の転送ゲートトランジ
スタTk1の寄生バイポーラトランジスタがオン状態とな
りキャパシタCk1に記憶されている信号電荷が放電され
る。ここで、メモリセルMCijは第11図に示すものと同様
の構造を有している。したがってこの場合、選択ビット
線上の信号電位のアンダーシュートによりメモリセルの
保持電荷のリークが生じ、ダイナミックRAMの電荷保持
特性が劣化するのみならず、最終的にはメモリセルの
“H"の保持データが“L"へ反転する状態が発生する。
ここで、第８図においては明確に示していないが、各
ビット線B1〜Bnに対してはメモリセルのデータのリスト
ア（再書込み）を行なうめにセンスアンプが設けられて
いる。このセンスアンプは関連のビット線上のデータを
検知し増幅しかつラッチする。データ書込み時において
は、各ビット線B1ないしBnに設けられたセンスアンプは
活性化され、その後書込み回路405からの内部書込みデ
ータが選択ビット線上へ選択されたコラムゲートトラン
ジスタを介して伝達される。書込み回路405はこの各ビ
ット線対応に設けられたセンスアンプのラッチ能力より
も大きな駆動能力を有しており、この選択ビット線の信
号電位を内部書込みデータに対応する電位に設定する。
ビット線B1〜Bnに対してはメモリセルのデータのリスト
ア（再書込み）を行なうめにセンスアンプが設けられて
いる。このセンスアンプは関連のビット線上のデータを
検知し増幅しかつラッチする。データ書込み時において
は、各ビット線B1ないしBnに設けられたセンスアンプは
活性化され、その後書込み回路405からの内部書込みデ
ータが選択ビット線上へ選択されたコラムゲートトラン
ジスタを介して伝達される。書込み回路405はこの各ビ
ット線対応に設けられたセンスアンプのラッチ能力より
も大きな駆動能力を有しており、この選択ビット線の信
号電位を内部書込みデータに対応する電位に設定する。
このような場合、選択ビット線に対して設けられたセ
ンスアンプが“H"のデータをラッチしている場合におい
て、書込み回路405から“L"のデータが伝達された場
合、この選択ビット線上の“H"の電位が高速で放電され
るため、選択ビット線において前述のようなアンダーシ
ュートが発生する。
ンスアンプが“H"のデータをラッチしている場合におい
て、書込み回路405から“L"のデータが伝達された場
合、この選択ビット線上の“H"の電位が高速で放電され
るため、選択ビット線において前述のようなアンダーシ
ュートが発生する。
また読出し／書込みデータ線409がデータ書込み前に
は電源電圧Vccと接地電位Vssとの間の中間電位に保持さ
れているような場合においても、“L"のデータを書き込
む場合この読出し／書込みデータ線409の放電が書込み
回路405により行なわれるため同様に選択ビット線に対
しデータ“L"を書込む場合にアンダーシュートが発生す
る。
は電源電圧Vccと接地電位Vssとの間の中間電位に保持さ
れているような場合においても、“L"のデータを書き込
む場合この読出し／書込みデータ線409の放電が書込み
回路405により行なわれるため同様に選択ビット線に対
しデータ“L"を書込む場合にアンダーシュートが発生す
る。
さらに、１本のワード線を選択状態に維持し異なる列
を順次選択するスタティックコラムモードやページモー
ドのような高速アクセスモードの場合、“H"のデータを
書込んだ後に“L"のデータを書込む場合、読出し／書込
みデータ線409にアンダーシュートが発生し、このアン
ダーシュートが選択ビット線上へ伝達され、たとえ選択
メモリセルが先に“L"のデータを記憶している場合であ
っても同様に選択ビット線上にアンダーシュートが発生
する。
を順次選択するスタティックコラムモードやページモー
ドのような高速アクセスモードの場合、“H"のデータを
書込んだ後に“L"のデータを書込む場合、読出し／書込
みデータ線409にアンダーシュートが発生し、このアン
ダーシュートが選択ビット線上へ伝達され、たとえ選択
メモリセルが先に“L"のデータを記憶している場合であ
っても同様に選択ビット線上にアンダーシュートが発生
する。
したがって、いずれの場合においても書込み回路405
が大きな駆動能力を持って読出し／書込みデータ線409
およびビット線B1ないしBnを高速で充電／放電するた
め、選択ビット線B1ないしBnにおいて不可避的に信号電
位のアンダーシュートが発生し、ダイナミックRAMのデ
ータ保持特性の劣化が生じる。また、このリークにより
選択メモリセルからの出力電位が低下し、センスアンプ
回路406または各ビット線対応に設けられたセンスアン
プの“H"検知レベルよりも低下すれば、“H"のデータが
“L"として読出され、誤ったデータが読出されてしまう
ことになる。
が大きな駆動能力を持って読出し／書込みデータ線409
およびビット線B1ないしBnを高速で充電／放電するた
め、選択ビット線B1ないしBnにおいて不可避的に信号電
位のアンダーシュートが発生し、ダイナミックRAMのデ
ータ保持特性の劣化が生じる。また、このリークにより
選択メモリセルからの出力電位が低下し、センスアンプ
回路406または各ビット線対応に設けられたセンスアン
プの“H"検知レベルよりも低下すれば、“H"のデータが
“L"として読出され、誤ったデータが読出されてしまう
ことになる。
上述のようなアンダーシュートによる非選択メモリセ
ルの信号電荷のリークを防止するために、第８図に示す
構成においては書込み回路405の出力と各ビット線B1な
いしBnに対しインピーダンスの素子R0ないしRnが設けら
れる。このインピーダンス素子R0ないしRnはそれぞれ
“L"のデータの電位を“H"方向へ所定電位だけシフトさ
せる。あるビット線Bjの“L"のデータの電位のシフト量
ΔＶは、第３図に示した場合と同様の関係式で表現する
ことができる。すなわち、 ΔＶ＝Ｒ・Vcc/（R0Rj＋Ｒ） ここでＲは書込み回路405に含まれる書込みバッファ4
05′の出力段に設けられているプルダウン用トランジス
タのオン抵抗であり、Rjはインピーダンス素子Rjの抵抗
値である。また、ここでVssは0Vとし、読出し／書込み
データ線409およびビット線Bjの直流抵抗は無視してい
る。
ルの信号電荷のリークを防止するために、第８図に示す
構成においては書込み回路405の出力と各ビット線B1な
いしBnに対しインピーダンスの素子R0ないしRnが設けら
れる。このインピーダンス素子R0ないしRnはそれぞれ
“L"のデータの電位を“H"方向へ所定電位だけシフトさ
せる。あるビット線Bjの“L"のデータの電位のシフト量
ΔＶは、第３図に示した場合と同様の関係式で表現する
ことができる。すなわち、 ΔＶ＝Ｒ・Vcc/（R0Rj＋Ｒ） ここでＲは書込み回路405に含まれる書込みバッファ4
05′の出力段に設けられているプルダウン用トランジス
タのオン抵抗であり、Rjはインピーダンス素子Rjの抵抗
値である。また、ここでVssは0Vとし、読出し／書込み
データ線409およびビット線Bjの直流抵抗は無視してい
る。
このようにインピーダンス素子R0〜Rnを設け、データ
書込み時における“L"のデータの信号電位を“H"方向へ
シフトさせることにより、たとえ選択ビット線において
アンダーシュートが発生したとしても、このアンダーシ
ュートの最低到達電位は基板電位（接地電位）Vss以上
に設定することができ、確実に寄生バイポーラトランジ
スタをオフ状態に維持し、非選択メモリセルの記憶電荷
がビット線へリークすることを防止することができる。
書込み時における“L"のデータの信号電位を“H"方向へ
シフトさせることにより、たとえ選択ビット線において
アンダーシュートが発生したとしても、このアンダーシ
ュートの最低到達電位は基板電位（接地電位）Vss以上
に設定することができ、確実に寄生バイポーラトランジ
スタをオフ状態に維持し、非選択メモリセルの記憶電荷
がビット線へリークすることを防止することができる。
このインピーダンス素子R0〜Rnとしては、前述の３ト
ランジスタ/1キャパシタ型のメモリセルを含むダイナミ
ックRAMと同様、ポリシリコンを用いた拡散抵抗または
抵抗接続されたMOSトランジスタを用いることができ
る。なおこの第８図に示す構成においてはインピーダン
ス素子が書込みバッファ405′の出力部および各ビット
線Bjに対して設けられている。しかしながら、このイン
ピーダンス素子は書込みバッファ405′の出力部または
各ビット線B1〜Bnの一方にのみ設ける構成であっても上
記実施例と同様の効果を得ることができる。
ランジスタ/1キャパシタ型のメモリセルを含むダイナミ
ックRAMと同様、ポリシリコンを用いた拡散抵抗または
抵抗接続されたMOSトランジスタを用いることができ
る。なおこの第８図に示す構成においてはインピーダン
ス素子が書込みバッファ405′の出力部および各ビット
線Bjに対して設けられている。しかしながら、このイン
ピーダンス素子は書込みバッファ405′の出力部または
各ビット線B1〜Bnの一方にのみ設ける構成であっても上
記実施例と同様の効果を得ることができる。
また、この書込みバッファ405′が、第４図に示すも
のと同様のインバータバッファから構成される場合（こ
の場合２段のインバータからなる）信号Ｗにより出力ハ
イインピーダンスとする構成は容易に実現でき、また、
この書込みバッファ405′は第２図に示すようにその出
力段にレベルシフト手段を備える構成であっても、この
書込みバッファ405′がデータ読出し時においては書込
みイネーブル信号Ｗに応答して出力ハイインピーダンス
状態となる構成であれば上記実施例と同様の効果を得る
ことができる。また、書込みバッファ405′が第２図に
示す構成と同様レベルシフト機能を備える場合、インピ
ーダンス素子R0〜Rnは特に設ける必要はない。
のと同様のインバータバッファから構成される場合（こ
の場合２段のインバータからなる）信号Ｗにより出力ハ
イインピーダンスとする構成は容易に実現でき、また、
この書込みバッファ405′は第２図に示すようにその出
力段にレベルシフト手段を備える構成であっても、この
書込みバッファ405′がデータ読出し時においては書込
みイネーブル信号Ｗに応答して出力ハイインピーダンス
状態となる構成であれば上記実施例と同様の効果を得る
ことができる。また、書込みバッファ405′が第２図に
示す構成と同様レベルシフト機能を備える場合、インピ
ーダンス素子R0〜Rnは特に設ける必要はない。
また、この第８図に示す構成においてはデータ書込み
およびデータ読出しが読出し／書込みデータ線409を用
いて行なわれているが、このデータ読出し経路とデータ
書込み経路とが別々に設けられる構成であっても上記実
施例と同様の効果を得ることができる。
およびデータ読出しが読出し／書込みデータ線409を用
いて行なわれているが、このデータ読出し経路とデータ
書込み経路とが別々に設けられる構成であっても上記実
施例と同様の効果を得ることができる。
また上記実施例においてはメモリセルがｎチャネルMO
Sトランジスタからなる場合について説明したが、これ
はｐチャネルMOSトランジスタの場合であっても上記実
施例と同様の効果を得ることができる。
Sトランジスタからなる場合について説明したが、これ
はｐチャネルMOSトランジスタの場合であっても上記実
施例と同様の効果を得ることができる。
［発明の効果］ 以上のようにこの発明によればデータ書込み時におい
て内部書込みデータの一方の論理の電位レベルを他方論
理レベル方向へシフトさせて論理レベルの調整を行なう
ように構成したので、ビット線（書込みビット線）に信
号電位のアンダーシュートが生じたとしても、非選択メ
モリセルの記憶情報がビット線（書込みビット線）上へ
リークすることがなく、データ保持特性に優れた、安定
で誤動作することのない信頼性の高いダイナミックRAM
を得ることができる。
て内部書込みデータの一方の論理の電位レベルを他方論
理レベル方向へシフトさせて論理レベルの調整を行なう
ように構成したので、ビット線（書込みビット線）に信
号電位のアンダーシュートが生じたとしても、非選択メ
モリセルの記憶情報がビット線（書込みビット線）上へ
リークすることがなく、データ保持特性に優れた、安定
で誤動作することのない信頼性の高いダイナミックRAM
を得ることができる。
第１図はこの発明によるダイナミックRAMの概念的構成
を示す図である。第２図はこの発明の一実施例であるダ
イナミックRAMの要部の構成を示す図である。第３図は
第２図に示すダイナミックRAMにおける書込みビット線
上の信号電位の変化の態様を示す図である。第４図はこ
の発明の他の実施例であるダイナミックRAMの要部の構
成を示す図である。第５図は第４図に示すダイナミック
RAMにおける書込みビット線上の信号電位の変化の態様
を示す図である。第６図は第４図に示すインピーダンス
素子の具体的構成の一例を示す図である。第７図はこの
発明のさらに他の実施例であるダイナミックRAMの全体
の構成を示す図である。第８図は第７図に示すダイナミ
ックRAMの要部の構成を示す図である。第９図は従来の
ダイナミックRAMの全体の構成の一例を示す図である。
第10図は第９図に示すダイナミックRAMの要部の構成を
示す図である。第11図は第９図に示すダイナミックRAM
セルのデータ書込みに関連する部分の断面構造を示す図
である。第12図は従来のダイナミックRAMの問題を説明
するための図である。 図において、40,40′,405は書込み回路、DGは内部書込
みデータ発生回路、LSはレベルシフト回路、100a,100b,
MC11〜MCmnはメモリセル、ILは内部書込みデータ伝達信
号線、WBは書込みビット線、B1〜Bnはビット線、T1,T2,
T3およびT4は書込み回路の出力段のMOSトランジスタ、R
0〜Rnはインピーダンス素子、11a,11bはデータ書込み用
のトランジスタ、T11〜Tmnは転送ゲートトランジスタ、
C11〜Cmn、14a,14bはデータ記憶用のキャパシタ、1,401
はメモリセルアレイ、402は行デコーダ、403は列デコー
ダ、406はセンスアンプ回路、409は読出し／書込みデー
タ線、410はレベルシフト回路である。 なお、図中同一符号は同一または相当部分を示す。
を示す図である。第２図はこの発明の一実施例であるダ
イナミックRAMの要部の構成を示す図である。第３図は
第２図に示すダイナミックRAMにおける書込みビット線
上の信号電位の変化の態様を示す図である。第４図はこ
の発明の他の実施例であるダイナミックRAMの要部の構
成を示す図である。第５図は第４図に示すダイナミック
RAMにおける書込みビット線上の信号電位の変化の態様
を示す図である。第６図は第４図に示すインピーダンス
素子の具体的構成の一例を示す図である。第７図はこの
発明のさらに他の実施例であるダイナミックRAMの全体
の構成を示す図である。第８図は第７図に示すダイナミ
ックRAMの要部の構成を示す図である。第９図は従来の
ダイナミックRAMの全体の構成の一例を示す図である。
第10図は第９図に示すダイナミックRAMの要部の構成を
示す図である。第11図は第９図に示すダイナミックRAM
セルのデータ書込みに関連する部分の断面構造を示す図
である。第12図は従来のダイナミックRAMの問題を説明
するための図である。 図において、40,40′,405は書込み回路、DGは内部書込
みデータ発生回路、LSはレベルシフト回路、100a,100b,
MC11〜MCmnはメモリセル、ILは内部書込みデータ伝達信
号線、WBは書込みビット線、B1〜Bnはビット線、T1,T2,
T3およびT4は書込み回路の出力段のMOSトランジスタ、R
0〜Rnはインピーダンス素子、11a,11bはデータ書込み用
のトランジスタ、T11〜Tmnは転送ゲートトランジスタ、
C11〜Cmn、14a,14bはデータ記憶用のキャパシタ、1,401
はメモリセルアレイ、402は行デコーダ、403は列デコー
ダ、406はセンスアンプ回路、409は読出し／書込みデー
タ線、410はレベルシフト回路である。 なお、図中同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−246994（ＪＰ，Ａ) 特開 昭62−270098（ＪＰ，Ａ) 特開 昭63−237286（ＪＰ，Ａ)
Claims (1)
- 【請求項１】外部から与えられる書込みデータに応答し
て、第１の論理レベルと第２の論理レベルを有する２値
内部書込みデータを生成するための書込み回路と、前記
２値内部書込みデータを伝達するための少なくとも１本
の内部書込みデータ伝達線と、少なくとも１列に配列さ
れる複数のメモリセルを有し、かつ前記メモリセルの各
々が情報を電荷の形態で格納するためのキャパシタ手段
と、行選択信号に応答して、前記内部書込みデータ伝達
線へ前記キャパシタ手段を選択的に接続するための選択
接続素子とを含むダイナミック・ランダム・アクセス・
メモリであって、 前記書込み回路で生成される前記内部書込みデータの前
記第２の論理レベルに対応する内部書込みデータの電位
レベルを前記第１の論理レベルの方向にシフトさせて前
記内部書込みデータ伝達線上へ伝達するレベルシフト手
段を含む、ダイナミック・ランダム・アクセス・メモ
リ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2318754A JP2604277B2 (ja) | 1990-02-28 | 1990-11-22 | ダイナミック・ランダム・アクセス・メモリ |
| US07/657,778 US5103423A (en) | 1990-02-28 | 1991-02-20 | Dynamic random access memory and a method of operating the same |
| KR1019910003063A KR940008293B1 (ko) | 1990-02-28 | 1991-02-26 | 다이너믹 · 랜덤 · 액세스 · 메모리 및 그 동작방법 |
| DE4106155A DE4106155A1 (de) | 1990-02-28 | 1991-02-27 | Dynamischer schreib-lesespeicher und verfahren zum betreiben eines solchen |
Applications Claiming Priority (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-50397 | 1990-02-28 | ||
| JP5039890 | 1990-02-28 | ||
| JP5039690 | 1990-02-28 | ||
| JP2-50398 | 1990-02-28 | ||
| JP2-50396 | 1990-02-28 | ||
| JP5039790 | 1990-02-28 | ||
| JP2318754A JP2604277B2 (ja) | 1990-02-28 | 1990-11-22 | ダイナミック・ランダム・アクセス・メモリ |
Publications (2)
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|---|---|
| JPH03263684A JPH03263684A (ja) | 1991-11-25 |
| JP2604277B2 true JP2604277B2 (ja) | 1997-04-30 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2318754A Expired - Lifetime JP2604277B2 (ja) | 1990-02-28 | 1990-11-22 | ダイナミック・ランダム・アクセス・メモリ |
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-
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-
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- 1991-02-27 DE DE4106155A patent/DE4106155A1/de active Granted
Also Published As
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| JPH03263684A (ja) | 1991-11-25 |
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