JPH081754B2 - メモリ回路 - Google Patents
メモリ回路Info
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- JPH081754B2 JPH081754B2 JP61135304A JP13530486A JPH081754B2 JP H081754 B2 JPH081754 B2 JP H081754B2 JP 61135304 A JP61135304 A JP 61135304A JP 13530486 A JP13530486 A JP 13530486A JP H081754 B2 JPH081754 B2 JP H081754B2
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- memory cell
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- 238000010586 diagram Methods 0.000 description 9
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- HCUOEKSZWPGJIM-YBRHCDHNSA-N (e,2e)-2-hydroxyimino-6-methoxy-4-methyl-5-nitrohex-3-enamide Chemical compound COCC([N+]([O-])=O)\C(C)=C\C(=N/O)\C(N)=O HCUOEKSZWPGJIM-YBRHCDHNSA-N 0.000 description 2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1096—Write circuits, e.g. I/O line write drivers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリセルにデータを書き込む為の書き込み
ドライバー回路に関し、特に書き込み特性を改善した書
き込みドライバー回路を有するメモリ回路に関する。
ドライバー回路に関し、特に書き込み特性を改善した書
き込みドライバー回路を有するメモリ回路に関する。
まず、従来の書き込みドライバー回路の動作について
図面を用いて説明する。
図面を用いて説明する。
第４図が従来の書き込みドライバー回路及びその周辺
回路を示すものである。また、第５図は従来例第４図の
動作波形図である。
回路を示すものである。また、第５図は従来例第４図の
動作波形図である。
第４図において、Dinはデータ入力信号、I1〜I4はイ
ンバータで、これによりデータ入力バッファ回路１が構
成されDin′は１の出力である。次に、NAND1はNAND回
路、NOR1はNOR回路、I5はインバータ、Q1はＰチャンネ
ル型MOSFET、Q2はＮチャンネル型MOSFETで、以上により
書き込みドライバー回路２が構成される。なお、この書
き込みドライバー回路２の入力はDin′及び書き込み制
御信号WE′で、出力はライトバス線WBである。３及び４
はメモリセルアレイで、WBと後述の抵抗R1,R2を介して
接続される。また、WB1,WB2はWBからR1,R2を介した後の
ライトバス線である。
ンバータで、これによりデータ入力バッファ回路１が構
成されDin′は１の出力である。次に、NAND1はNAND回
路、NOR1はNOR回路、I5はインバータ、Q1はＰチャンネ
ル型MOSFET、Q2はＮチャンネル型MOSFETで、以上により
書き込みドライバー回路２が構成される。なお、この書
き込みドライバー回路２の入力はDin′及び書き込み制
御信号WE′で、出力はライトバス線WBである。３及び４
はメモリセルアレイで、WBと後述の抵抗R1,R2を介して
接続される。また、WB1,WB2はWBからR1,R2を介した後の
ライトバス線である。
書き込みドライバー回路の出力とメモリセルアレイと
を接続する配線の材料は、全て抵抗値の低いアルミニュ
ームを使用するのが理想的である。ところが、実際のメ
モリ回路においては、電源線の材料にもアルミニューム
を使用する為、電源線と前述の配線が交差する場所にお
いては、配線の方をアルミニューム以外の材料，例えば
ポリシリコンにする必要がある。ところで、このポリシ
リコンはアルミニュームに比べ、非常に大きな抵抗値を
示す（材質にもよるが、アルミニュームの100倍以
上）。第４図の抵抗R1,R2は以上説明した背景により生
じる寄生抵抗である。
を接続する配線の材料は、全て抵抗値の低いアルミニュ
ームを使用するのが理想的である。ところが、実際のメ
モリ回路においては、電源線の材料にもアルミニューム
を使用する為、電源線と前述の配線が交差する場所にお
いては、配線の方をアルミニューム以外の材料，例えば
ポリシリコンにする必要がある。ところで、このポリシ
リコンはアルミニュームに比べ、非常に大きな抵抗値を
示す（材質にもよるが、アルミニュームの100倍以
上）。第４図の抵抗R1,R2は以上説明した背景により生
じる寄生抵抗である。
次に第５図を用いて、従来例第４図の動作説明を行
う。まず、時刻t1にDinが立上ると、１の出力であるDin
はI1〜I4のインバータ遅延特性により、時刻t2で立上
る。Din′がロウからハイレベルに転移することによ
り、Q1はオン、Q2はオフする。その結果２の出力WBは、
時刻tt3で立上る。また、WB1及びWB2も時刻t3で立上り
始めるが、図の如くゆっくりと立上る。このWB1及びWB2
の立上り速度はR1,R2の抵抗値とWB1,WB2の配線の持つ容
量及びメモリセルに接続されたビット線の容量の和の積
で表わされる時定数により決る。ここで、R1,R2の材料
がポリシリコンであるとすると、概略1KΩ程度の抵抗値
を示し、WB1,WB2の配線の持つ容量とメモリセルに接続
されたビット線の容量はそれぞれ概略5PF程度を示し、
それらの和は概略10PF程度である。従って、時定数は概
略10nsと非常に大きい値を示す。
う。まず、時刻t1にDinが立上ると、１の出力であるDin
はI1〜I4のインバータ遅延特性により、時刻t2で立上
る。Din′がロウからハイレベルに転移することによ
り、Q1はオン、Q2はオフする。その結果２の出力WBは、
時刻tt3で立上る。また、WB1及びWB2も時刻t3で立上り
始めるが、図の如くゆっくりと立上る。このWB1及びWB2
の立上り速度はR1,R2の抵抗値とWB1,WB2の配線の持つ容
量及びメモリセルに接続されたビット線の容量の和の積
で表わされる時定数により決る。ここで、R1,R2の材料
がポリシリコンであるとすると、概略1KΩ程度の抵抗値
を示し、WB1,WB2の配線の持つ容量とメモリセルに接続
されたビット線の容量はそれぞれ概略5PF程度を示し、
それらの和は概略10PF程度である。従って、時定数は概
略10nsと非常に大きい値を示す。
従来のメモリ回路においては、時定数が概略10nsと非
常に大きいため、WB1,WB2の立上りがゆるやかになって
しまう。従って、メモリセルアレイ内に多数あるメモリ
セルへの書き込み速度のバラツキが大きくなり好ましく
ない。
常に大きいため、WB1,WB2の立上りがゆるやかになって
しまう。従って、メモリセルアレイ内に多数あるメモリ
セルへの書き込み速度のバラツキが大きくなり好ましく
ない。
以上説明した様に、従来のメモリ回路においては、書
き込みドライバー回路の出力であるライトバス線に付く
寄生抵抗が大きく、この結果として、ライトバス線の立
上り（または立下り）速度が遅くなり、メモリセルへの
書き込み速度のバラツキが大きくなるという欠点があ
る。
き込みドライバー回路の出力であるライトバス線に付く
寄生抵抗が大きく、この結果として、ライトバス線の立
上り（または立下り）速度が遅くなり、メモリセルへの
書き込み速度のバラツキが大きくなるという欠点があ
る。
上述した従来のメモリ回路に対し、本発明によるメモ
リ回路はライトバス線に付く寄生抵抗が小さいため、ラ
イトバス線の立上り（立下り）速度が速くなり、メモリ
セルへの書き込み速度のバラツキが小さくなるという独
創的内容を有する。
リ回路はライトバス線に付く寄生抵抗が小さいため、ラ
イトバス線の立上り（立下り）速度が速くなり、メモリ
セルへの書き込み速度のバラツキが小さくなるという独
創的内容を有する。
本発明のメモリ回路は、複数に分割されたメモリセル
アレイ毎にメモリセルにデータを書き込む為の書き込み
ドライバー回路を設けたことを特徴とする。
アレイ毎にメモリセルにデータを書き込む為の書き込み
ドライバー回路を設けたことを特徴とする。
次に、本発明について図面を参照して説明する。
第１は本発明の参考例の回路図であり、第２図は実施
例第１図の動作波形図である。
例第１図の動作波形図である。
第１図において、従来例第４図のものと同一構成部分
には同一符号を付して説明は省略する。なお、第１図と
従来例第４図との相違点について以下述べる。
には同一符号を付して説明は省略する。なお、第１図と
従来例第４図との相違点について以下述べる。
第１図においては、各メモリセルアレイに対応して書
き込みドライバー回路2,5を有している。従って、2,5の
出力であるライトバス線WB1,WB2と各メモリセルアレイ
とを接続する為の配線が短くなり、その結果として、従
来の寄生抵抗が非常に小さくなる（図には記載していな
い）。但し、入力バッファ回路１の出力Din′は、２及
び５の両方に接続しなければならない為、寄生抵抗R1,R
2が図の如く付く。
き込みドライバー回路2,5を有している。従って、2,5の
出力であるライトバス線WB1,WB2と各メモリセルアレイ
とを接続する為の配線が短くなり、その結果として、従
来の寄生抵抗が非常に小さくなる（図には記載していな
い）。但し、入力バッファ回路１の出力Din′は、２及
び５の両方に接続しなければならない為、寄生抵抗R1,R
2が図の如く付く。
次に第２図を用いて、本参考例第１図の動作説明を行
う。まず、時刻t1にDinが立上ると、１の出力である
Din′はI1〜I4のインバータ遅延特性により、時刻t2で
立上る。ここで、Din′から寄生抵抗R1,R2を介した
Din′1，Din′2も時刻t2で立上るが、図の如くゆっくり
と立上る。このDin′1，Din′2の立上りの速度はR1,R2
とDin′1，Din′2の持つ容量の積で表わされる時定数に
より決まる。次にDin′1，Din′2がロウからハイレベル
に転移することにより、Ｐチャンネル型MOSFETQ1,Q3が
オンし、Ｎチャンネル型MOSFETQ2,Q4がオフする。その
結果、書き込みドライバー回路2,5の出力WB1,WB2は時刻
t3で立上る。ここで、WB1,WB2に付く寄生抵抗は概略100
Ω以下であり、従来の1KΩと比較して10分の１以下とな
る。またWB1,WB2の配線の持つ容量は、従来の5PFの半分
である2.5PF程度となり、メモリセルに接続されたビッ
ト線の容量5PFとの和は7.5PF程度となる。従って、時定
数は概略0.75nsとなり、従来の10nsと比較して非常に小
さな値を示す。
う。まず、時刻t1にDinが立上ると、１の出力である
Din′はI1〜I4のインバータ遅延特性により、時刻t2で
立上る。ここで、Din′から寄生抵抗R1,R2を介した
Din′1，Din′2も時刻t2で立上るが、図の如くゆっくり
と立上る。このDin′1，Din′2の立上りの速度はR1,R2
とDin′1，Din′2の持つ容量の積で表わされる時定数に
より決まる。次にDin′1，Din′2がロウからハイレベル
に転移することにより、Ｐチャンネル型MOSFETQ1,Q3が
オンし、Ｎチャンネル型MOSFETQ2,Q4がオフする。その
結果、書き込みドライバー回路2,5の出力WB1,WB2は時刻
t3で立上る。ここで、WB1,WB2に付く寄生抵抗は概略100
Ω以下であり、従来の1KΩと比較して10分の１以下とな
る。またWB1,WB2の配線の持つ容量は、従来の5PFの半分
である2.5PF程度となり、メモリセルに接続されたビッ
ト線の容量5PFとの和は7.5PF程度となる。従って、時定
数は概略0.75nsとなり、従来の10nsと比較して非常に小
さな値を示す。
以上により、本発明によるメモリ回路によれば、従来
の時定数10nsに比較して、0.75nsと非常に小さいため、
WB1,WB2の立上り速度が高速になり、メモリセルへの書
き込み速度のバラツキが小さくなる。
の時定数10nsに比較して、0.75nsと非常に小さいため、
WB1,WB2の立上り速度が高速になり、メモリセルへの書
き込み速度のバラツキが小さくなる。
次に本発明の実施例について説明する。第３図は本発
明の実施例の回路図である。
明の実施例の回路図である。
第３図において、第一の実施例第１図のものと同一構
成部分には同一符号を付けて説明は省略する。
成部分には同一符号を付けて説明は省略する。
第３図において、第１図と異なる点は、ブロック選択
相補信号Y,Y,及びそれらを入力とするインバータI7,I8
が書き込みドライバー回路2,5に挿入されている点であ
る。例えば、メモリセルアレイ３を選択した時は、Ｙは
ハイレベル，をロウレベルにする事により、書き込み
ドライバー回路５を非活性状態にできるため、消費電力
を小さくする事ができるという利点がある。なお動作に
ついては、第一の実施例第１図と全く同様であるため、
その説明は省略する。従って、第３図においても、第１
図の場合と同様に、WB1,WB2の立上り速度が高速にな
り、メモリセルへの書き込み速度のバラツキが小さくな
るのは明らかである。
相補信号Y,Y,及びそれらを入力とするインバータI7,I8
が書き込みドライバー回路2,5に挿入されている点であ
る。例えば、メモリセルアレイ３を選択した時は、Ｙは
ハイレベル，をロウレベルにする事により、書き込み
ドライバー回路５を非活性状態にできるため、消費電力
を小さくする事ができるという利点がある。なお動作に
ついては、第一の実施例第１図と全く同様であるため、
その説明は省略する。従って、第３図においても、第１
図の場合と同様に、WB1,WB2の立上り速度が高速にな
り、メモリセルへの書き込み速度のバラツキが小さくな
るのは明らかである。
以上説明したように本発明は、複数に分割されたメモ
リセルアレイ毎に書き込みドライバー回路を設けること
により、ライトバス線に付く寄生抵抗を小さくすること
が可能で、ライトバス線の立上り（立下り）速度が高速
になり、メモリセルへの書き込み速度のバラツキを小さ
くする効果がある。なお、前述の各実施例に限らず、本
発明の主旨を満たす種々の応用例が可能であることは言
うまでもない。
リセルアレイ毎に書き込みドライバー回路を設けること
により、ライトバス線に付く寄生抵抗を小さくすること
が可能で、ライトバス線の立上り（立下り）速度が高速
になり、メモリセルへの書き込み速度のバラツキを小さ
くする効果がある。なお、前述の各実施例に限らず、本
発明の主旨を満たす種々の応用例が可能であることは言
うまでもない。
第１図は本発明の参考例を示す回路図、第２図は第１図
の動作波形図、第３図は本発明の実施例を示す回路図、
第４図は従来例を示す回路図、第５図は第４図の動作波
形図である。 Din……データ入力信号、Din′1，Din′2……データ入
力バッファ回路の出力、WB,WB1,WB2……ライトバス線、
WE′……書き込み制御信号、Y,……ブロック選択相補
信号、１……データ入力バッファ回路、2,5……書き込
みドライバー回路、3,4……メモリアレイ、I1〜I8……
インバータ、NAND1,NAND2……NAND回路、NOR1,NOR2……
NOR回路、R1,R2……寄生抵抗、Q1,Q3……Ｐチャンネル
型MOSFET、Q2,Q4……Ｎチャンネル型MOSFET。
の動作波形図、第３図は本発明の実施例を示す回路図、
第４図は従来例を示す回路図、第５図は第４図の動作波
形図である。 Din……データ入力信号、Din′1，Din′2……データ入
力バッファ回路の出力、WB,WB1,WB2……ライトバス線、
WE′……書き込み制御信号、Y,……ブロック選択相補
信号、１……データ入力バッファ回路、2,5……書き込
みドライバー回路、3,4……メモリアレイ、I1〜I8……
インバータ、NAND1,NAND2……NAND回路、NOR1,NOR2……
NOR回路、R1,R2……寄生抵抗、Q1,Q3……Ｐチャンネル
型MOSFET、Q2,Q4……Ｎチャンネル型MOSFET。
Claims (1)
- 【請求項１】複数に分割されたメモリセルアレイと、前
記メモリセルアレイ毎に設けられ対応するメモリセルア
レイのライトバス線に接続された複数の書き込みドライ
バー回路とを有するメモリ回路において、前記書き込み
ドライバー回路の各々は、第１の電位点と対応するライ
トバス線との間に接続された第１のトランジスタ、第２
の電位点と前記対応するライトバス線との間に接続され
た第２のトランジスタ、ならびに対応するメモリセルア
レイの選択・非選択を示すブロック選択信号が選択レベ
ルを示しかつデータ書き込み動作のときに書き込むべき
データにもとづき前記第１および第２のトランジスタを
一方を導通状態とし、前記ブロック選択信号が非選択レ
ベルを示すときは前記書き込むべきデータにかかわらず
前記第１および第２のトランジスタを両方とも遮断状態
とするゲート回路を有することを特徴とするメモリ回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61135304A JPH081754B2 (ja) | 1986-06-10 | 1986-06-10 | メモリ回路 |
| US07/060,146 US4853896A (en) | 1986-06-10 | 1987-06-10 | Write driver circuit of semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61135304A JPH081754B2 (ja) | 1986-06-10 | 1986-06-10 | メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62291788A JPS62291788A (ja) | 1987-12-18 |
| JPH081754B2 true JPH081754B2 (ja) | 1996-01-10 |
Family
ID=15148581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61135304A Expired - Lifetime JPH081754B2 (ja) | 1986-06-10 | 1986-06-10 | メモリ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4853896A (ja) |
| JP (1) | JPH081754B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5278786A (en) * | 1989-04-11 | 1994-01-11 | Mitsubishi Denki Kabushiki Kaisha | Non-volatile semiconductor memory device having an area responsive to writing allowance signal |
| US5381366A (en) * | 1989-04-11 | 1995-01-10 | Mitsubishi Denki Kabushiki Kaisha | Non-volatile semiconductor memory device with timer controlled re-write inhibit means |
| US5060145A (en) * | 1989-09-06 | 1991-10-22 | Unisys Corporation | Memory access system for pipelined data paths to and from storage |
| JP2604277B2 (ja) * | 1990-02-28 | 1997-04-30 | 三菱電機株式会社 | ダイナミック・ランダム・アクセス・メモリ |
| IL96808A (en) * | 1990-04-18 | 1996-03-31 | Rambus Inc | Introductory / Origin Circuit Agreed Using High-Performance Brokerage |
| US6751696B2 (en) | 1990-04-18 | 2004-06-15 | Rambus Inc. | Memory device having a programmable register |
| US6035369A (en) | 1995-10-19 | 2000-03-07 | Rambus Inc. | Method and apparatus for providing a memory with write enable information |
| US5777944A (en) * | 1996-09-27 | 1998-07-07 | Cypress Semiconductor Corp. | Circuit and method for instruction controllable slewrate of bit line driver |
| US6222695B1 (en) | 1998-08-10 | 2001-04-24 | Siemens Microelectronics, Inc. | System and method for a preamplifier write circuit with reduced rise/fall time |
| CN112863570A (zh) * | 2019-11-27 | 2021-05-28 | 长鑫存储技术有限公司 | 读写转换电路及其驱动方法、存储器 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1502270A (en) * | 1974-10-30 | 1978-03-01 | Hitachi Ltd | Word line driver circuit in memory circuit |
| JPS58147884A (ja) * | 1982-02-26 | 1983-09-02 | Toshiba Corp | ダイナミック型半導体記憶装置 |
| JPS58211393A (ja) * | 1982-06-02 | 1983-12-08 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JPS60246088A (ja) * | 1984-05-21 | 1985-12-05 | Hitachi Ltd | 半導体記憶装置 |
-
1986
- 1986-06-10 JP JP61135304A patent/JPH081754B2/ja not_active Expired - Lifetime
-
1987
- 1987-06-10 US US07/060,146 patent/US4853896A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4853896A (en) | 1989-08-01 |
| JPS62291788A (ja) | 1987-12-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |