JPH058519B2 - - Google Patents
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- JPH058519B2 JPH058519B2 JP1407486A JP1407486A JPH058519B2 JP H058519 B2 JPH058519 B2 JP H058519B2 JP 1407486 A JP1407486 A JP 1407486A JP 1407486 A JP1407486 A JP 1407486A JP H058519 B2 JPH058519 B2 JP H058519B2
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- Japan
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- circuit
- output
- transistor
- decoder
- bit line
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- 239000004065 semiconductor Substances 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
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- Read Only Memory (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路記憶装置に関する
ものである。
ものである。
第３図は、従来の半導体集積回路記憶装置の構
成例を示すブロツク図である。
成例を示すブロツク図である。
アドレス入力端子１からアドレス入力回路２に
入力する信号A0〜Anにより任意のアドレスが選
択されると、Ｘデコーダ回路３およびＹデコーダ
回路４により所定のメモリトランジスタ６が選定
され、そのメモリトランジスタ６のメモリ情報が
センスアンプ回路８、出力回路９を経由して出力
端子１０から出力される。ここで、メモリ情報と
は具体的には、選択されたメモリトランジスタ６
が“導通”になるか“非導通”になるかというこ
とで、“導通”・“非導通”がそれぞれメモリ情報
の“１”・“０”に対応することになる。
入力する信号A0〜Anにより任意のアドレスが選
択されると、Ｘデコーダ回路３およびＹデコーダ
回路４により所定のメモリトランジスタ６が選定
され、そのメモリトランジスタ６のメモリ情報が
センスアンプ回路８、出力回路９を経由して出力
端子１０から出力される。ここで、メモリ情報と
は具体的には、選択されたメモリトランジスタ６
が“導通”になるか“非導通”になるかというこ
とで、“導通”・“非導通”がそれぞれメモリ情報
の“１”・“０”に対応することになる。
すなわち、Ｘデコーダ回路３からの出力Ｘはメ
モリトランジスタ６のゲート電極に接続されてお
り、この出力線がワードライン５を形成する。前
記メモリトランジスタ６は、ソース側をGND端
子に接地し、ドレイン側をビツトライン７を通じ
てＹデコーダ回路４に接続してある。
モリトランジスタ６のゲート電極に接続されてお
り、この出力線がワードライン５を形成する。前
記メモリトランジスタ６は、ソース側をGND端
子に接地し、ドレイン側をビツトライン７を通じ
てＹデコーダ回路４に接続してある。
アドレス入力端子１に入力が設定されてから、
出力端子１０に出力が出るまでの時間がアドレス
アクセスタイムであるが、一般にはメモリ情報
“導通”のアクセスタイムは、“非導通”のアクセ
スタイムより長くなる。これは、メモリトランジ
スタ６のトランジスタ幅がチツプサイズ全体を小
さくするためかなり狭くしてあるため、“導通”
によるビツトラインのGNDレベルへの放電は、
ビツトラインの抵抗および寄生容量の時定数によ
りかなり長い時間を要するのに対し、メモリ情報
“非導通”の検知はGNDレベルに放電する必要が
なく、センスアンプ回路８内の比較的速い充電時
間のみで行なわれるため高速となることによる。
出力端子１０に出力が出るまでの時間がアドレス
アクセスタイムであるが、一般にはメモリ情報
“導通”のアクセスタイムは、“非導通”のアクセ
スタイムより長くなる。これは、メモリトランジ
スタ６のトランジスタ幅がチツプサイズ全体を小
さくするためかなり狭くしてあるため、“導通”
によるビツトラインのGNDレベルへの放電は、
ビツトラインの抵抗および寄生容量の時定数によ
りかなり長い時間を要するのに対し、メモリ情報
“非導通”の検知はGNDレベルに放電する必要が
なく、センスアンプ回路８内の比較的速い充電時
間のみで行なわれるため高速となることによる。
なお、一般の半導体集積回路では、制御端子お
よび制御回路があり、この制御回路が集積回路全
体をコントロールする構成になつているが、本発
明を説明するにあたつては、特に必要としないた
め省略してある。
よび制御回路があり、この制御回路が集積回路全
体をコントロールする構成になつているが、本発
明を説明するにあたつては、特に必要としないた
め省略してある。
従来の半導体集積回路記憶装置は、以上のよう
にメモリ情報が“導通”の場合の読み出しアクセ
スタイムが、ビツトラインがメモリトランジスタ
の狭いトランジスタ幅を通じてビツトライン配線
抵抗およびビツトライン容量の時定数でGND端
子に放電されるために、その必要がない“非導
通”の読み出しアクセスタイムに比較して遅くな
るという欠点があつた。
にメモリ情報が“導通”の場合の読み出しアクセ
スタイムが、ビツトラインがメモリトランジスタ
の狭いトランジスタ幅を通じてビツトライン配線
抵抗およびビツトライン容量の時定数でGND端
子に放電されるために、その必要がない“非導
通”の読み出しアクセスタイムに比較して遅くな
るという欠点があつた。
この発明は上記のような問題点を改善するため
になされたもので、メモリ情報の“導通”読み出
しアクセスタイムを高速化して、トータルのアク
セスタイムが改善された半導体集積回路記憶装置
を得ることを目的とする。
になされたもので、メモリ情報の“導通”読み出
しアクセスタイムを高速化して、トータルのアク
セスタイムが改善された半導体集積回路記憶装置
を得ることを目的とする。
この発明に係る半導体集積回路記憶装置は、ワ
ードラインに出力されるＸデコーダ出力の立下り
と立上りとの間に一定の遅延を設け、かつＸデコ
ーダ出力を入力とするNORゲート入力回路を形
成し、その出力端子をビツトラインと並列に接続
したトランジスタのゲートに接続したものであ
る。
ードラインに出力されるＸデコーダ出力の立下り
と立上りとの間に一定の遅延を設け、かつＸデコ
ーダ出力を入力とするNORゲート入力回路を形
成し、その出力端子をビツトラインと並列に接続
したトランジスタのゲートに接続したものであ
る。
Ｘデコーダの作用によりNOR回路でアドレス
切換時のみにワンシヨツトパルスが出力され、こ
のパルスによりビツトラインがGNDレベルに先
行放電されることにより“導通”読み出しが高速
化される。
切換時のみにワンシヨツトパルスが出力され、こ
のパルスによりビツトラインがGNDレベルに先
行放電されることにより“導通”読み出しが高速
化される。
以下この発明の一実施例を説明する。第１図に
おいて、アドレス入力端子１から受けたアドレス
信号は、アドレス入力回路２を経由してＸデコー
ダ回路１１あるいは、Ｙデコーダ回路４に入る。
Ｘデコーダ回路１１からのワードライン１２への
出力X1〜Xmは、ｍ個のトランジスタ１３の各ゲ
ート電極とｍ個のメモリトランジスタ６の各ゲー
ト電極に接続されている。ｍ個のトランジスタ１
３の各ソース側は、GND端子に接続されており、
各ドレイン側は共通ドレインを形成し、デプレツ
シヨン形のトランジスタ１４は負荷トランジスタ
としてｍ個入力のNOR回路を形成している。１
５はNOR回路のVcc電源端子である。このNOR
回路の出力Ｎはトランジスタ１６のゲート電極に
接続されており、トランジスタ１６のソース側は
GND端子に接続され、ドレイン側はｍ個のメモ
リトランジスタのビツトライン７に並列に接続さ
れている。ビツトライン７につながるＹデコーダ
回路４、センスアンプ回路８、出力回路９および
出力端子１０は、第３図の従来例について示した
ものと同様である。
おいて、アドレス入力端子１から受けたアドレス
信号は、アドレス入力回路２を経由してＸデコー
ダ回路１１あるいは、Ｙデコーダ回路４に入る。
Ｘデコーダ回路１１からのワードライン１２への
出力X1〜Xmは、ｍ個のトランジスタ１３の各ゲ
ート電極とｍ個のメモリトランジスタ６の各ゲー
ト電極に接続されている。ｍ個のトランジスタ１
３の各ソース側は、GND端子に接続されており、
各ドレイン側は共通ドレインを形成し、デプレツ
シヨン形のトランジスタ１４は負荷トランジスタ
としてｍ個入力のNOR回路を形成している。１
５はNOR回路のVcc電源端子である。このNOR
回路の出力Ｎはトランジスタ１６のゲート電極に
接続されており、トランジスタ１６のソース側は
GND端子に接続され、ドレイン側はｍ個のメモ
リトランジスタのビツトライン７に並列に接続さ
れている。ビツトライン７につながるＹデコーダ
回路４、センスアンプ回路８、出力回路９および
出力端子１０は、第３図の従来例について示した
ものと同様である。
次に動作について説明する。Ｘデコーダ回路１
１は、本発明のために特別な回路設計がなされて
いる。すなわち、Ｘデコーダ出力の立下がりは、
第２図ａのタイミングの通り急しゆんに立下が
り、一方、立上がりは、同図ｂのタイミングの通
りゆるやかに立上がるように回路設計してある。
１は、本発明のために特別な回路設計がなされて
いる。すなわち、Ｘデコーダ出力の立下がりは、
第２図ａのタイミングの通り急しゆんに立下が
り、一方、立上がりは、同図ｂのタイミングの通
りゆるやかに立上がるように回路設計してある。
上記特性のＸデコーダのｍ本の出力を受けたｍ
入力NOR回路の出力Ｎは、アドレス入力が切換
わるごとに第２図ｃのようなワンシヨツトのパル
スを発生し、そのパルスをゲート入力に持つトラ
ンジスタ１６のドレインは、そのパルスの“Ｈ”
レベルの間だけGNDレベルに放電される。この
トランジスタ１６のドレインは、メモリトランジ
スタ６のビツトラインと並列接続されているた
め、結局ビツトラインは、アドレス入力が切換わ
るごとにワンシヨツトパルスの間だけ先行して
GNDレベルに放電されるため、メモリ情報“導
通”読み出しのアドレスアクセスタイムが高速化
されることになる。
入力NOR回路の出力Ｎは、アドレス入力が切換
わるごとに第２図ｃのようなワンシヨツトのパル
スを発生し、そのパルスをゲート入力に持つトラ
ンジスタ１６のドレインは、そのパルスの“Ｈ”
レベルの間だけGNDレベルに放電される。この
トランジスタ１６のドレインは、メモリトランジ
スタ６のビツトラインと並列接続されているた
め、結局ビツトラインは、アドレス入力が切換わ
るごとにワンシヨツトパルスの間だけ先行して
GNDレベルに放電されるため、メモリ情報“導
通”読み出しのアドレスアクセスタイムが高速化
されることになる。
上述した実施例では、ワンシヨツトパルスを発
生するｍ入力のNOR回路の負荷としてデプレツ
シヨン形のトランジスタを用いたが、NOR回路
を形成する限りにおいては抵抗負荷あるいはエン
ハンスメント形のトランジスタあるいはＰチヤネ
ル形トランジスタでも同様の効果を奏する。
生するｍ入力のNOR回路の負荷としてデプレツ
シヨン形のトランジスタを用いたが、NOR回路
を形成する限りにおいては抵抗負荷あるいはエン
ハンスメント形のトランジスタあるいはＰチヤネ
ル形トランジスタでも同様の効果を奏する。
また、上述した実施例ではワンシヨツトパルス
の間だけ先行してGNDレベルに放電したが、こ
のビツトラインのワンシヨツトパルスの間だけ放
電するレベルはGNDレベルに限らず、Ｙデコー
ダ回路４とセンスアンプ回路８とで高速化しやす
い他の適当なレベルであつてもよい。
の間だけ先行してGNDレベルに放電したが、こ
のビツトラインのワンシヨツトパルスの間だけ放
電するレベルはGNDレベルに限らず、Ｙデコー
ダ回路４とセンスアンプ回路８とで高速化しやす
い他の適当なレベルであつてもよい。
以上のように、この発明によれば、Ｘデコーダ
の出力の立下がりと立上りとの間に遅延を設け、
この遅延を受けたワードライン出力を入力ゲート
としたNORゲート回路を作り、そのNOR回路出
力によりメモリトランジスタのビツトラインを読
み出し時、先行してGNDレベルあるいは他の適
当なレベルに放電するように回路構成したので、
メモリ情報導通の読み出しアクセスタイムが高速
化できる。また、この回路構成によると、チツプ
面積増大が非常に小さくでき、さらにこの構成に
よると、NORゲートトランジスタとメモリトラ
ンジスタとの位置関係によりワードラインの配線
抵抗および容量により最も遅いメモリトランジス
タの高速化を優先的に図ることができる利点を有
する。
の出力の立下がりと立上りとの間に遅延を設け、
この遅延を受けたワードライン出力を入力ゲート
としたNORゲート回路を作り、そのNOR回路出
力によりメモリトランジスタのビツトラインを読
み出し時、先行してGNDレベルあるいは他の適
当なレベルに放電するように回路構成したので、
メモリ情報導通の読み出しアクセスタイムが高速
化できる。また、この回路構成によると、チツプ
面積増大が非常に小さくでき、さらにこの構成に
よると、NORゲートトランジスタとメモリトラ
ンジスタとの位置関係によりワードラインの配線
抵抗および容量により最も遅いメモリトランジス
タの高速化を優先的に図ることができる利点を有
する。
第１図は本発明の一実施例を示すブロツク図、
第２図はその動作を説明するためのタイミング
図、第３図は従来例を示すブロツク図である。 ４……Ｙデコーダ回路、６……メモリトランジ
スタ、７……ビツトライン、１１……Ｘデコーダ
回路、１２……ワードライン、１３……NOR回
路のドライバトランジスタ。
第２図はその動作を説明するためのタイミング
図、第３図は従来例を示すブロツク図である。 ４……Ｙデコーダ回路、６……メモリトランジ
スタ、７……ビツトライン、１１……Ｘデコーダ
回路、１２……ワードライン、１３……NOR回
路のドライバトランジスタ。
Claims (1)
- １ ワードラインとビツトラインの交点に記憶素
子を配置してなる半導体集積回路記憶装置におい
て、前記ワードラインに出力されるＸデコーダ出
力の立下りと立上りとの間に一定の遅延を設け、
かつ前記Ｘデコーダ出力を入力とするNORゲー
ト入力回路を形成し、このNORゲート回路の出
力端子を、前記ビツトラインと並列に接続して設
けたトランジスタのゲートに接続してなる半導体
集積回路記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61014074A JPS62172595A (ja) | 1986-01-24 | 1986-01-24 | 半導体集積回路記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61014074A JPS62172595A (ja) | 1986-01-24 | 1986-01-24 | 半導体集積回路記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62172595A JPS62172595A (ja) | 1987-07-29 |
| JPH058519B2 true JPH058519B2 (ja) | 1993-02-02 |
Family
ID=11850958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61014074A Granted JPS62172595A (ja) | 1986-01-24 | 1986-01-24 | 半導体集積回路記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62172595A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0728640Y2 (ja) * | 1988-04-07 | 1995-06-28 | 三菱電機株式会社 | 半導体集積回路装置 |
| FR2714202B1 (fr) * | 1993-12-22 | 1996-01-12 | Sgs Thomson Microelectronics | Mémoire en circuit intégré à temps de lecture amélioré. |
-
1986
- 1986-01-24 JP JP61014074A patent/JPS62172595A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62172595A (ja) | 1987-07-29 |
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