KR900005457A - 반도체 메모리 - Google Patents

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KR900005457A
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신이치 기쿠치
이사오 사토
히로시 이와하시
히데오 가토
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아오이 죠이치
가부시키가이샤 도시바
다케다이 마사다카
도시바 마이크로 일렉트로닉스 가부시키가이샤
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Abstract

내용 없음.

Description

반도체 메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예 1에 따른 반도체메모리에서 어드레스 버퍼회로 및 칩이네이블 버퍼회로의 한 구체예를 나타낸 회로도.
제2도 및 제3도는제1도에 도시된 회로의 동작을 나타낸 파형도.

Claims (3)

  1. 칩동작제어용인 외부제어신호()로 부터 내부제어신호()를 생성해내는 칩이네이블 버퍼회로(Bc)와, 상기 내부제어신호()에 의해 제어되는 입력부를 갖추고서 외부로부터 어드레스신호를 입력받는 어드레스 버퍼회로(Ba′)를 구비한 반도체메모리에 있어서, 상기 어드레스 버퍼회로(Ba′)의 입력부는 적어도 상기 어드레스신호와 상기 내부제어신호()의 2개 신호를 입력받는 게이트회로(NOR)를 구비한 구성으로 되고, 상기 게이트회로(NOR)에 있어 상기 어드레스신호를 입력받는 제1MOS트랜지스터(N2)의 도통저항보다 그 제1MOS트랜지스터(N2)에 병렬로 접속되어 상기 내부제어신호()를 입력받는 제2MOS트랜지스터(N1)의 도통저항이 크게 설정되어 있는 것을 특징으로 하는 반도체메모리.
  2. 제1항에 있어서, 상기 어드레스 버퍼회로(Ba′)의 입력부와 어드레스신호 입력단자(Ta)의 사이에 시정수회로(TC)가 삽입되어 있고, 상기 칩이네이블 버퍼회로(Ba′)의 입력부와 제어신호 입력단자까지의 신호경로 시정수는 상기 어드레스 버퍼회로(Ba′)에 있는 상기 시정수회로(TC)보다 작게 설정되어 있는 것을 특징으로 하는 반도체메모리.
  3. 제1항에 있어서, 상기 내부제어신호()가 변화하여 상기 제2MOS트랜지스터(N1)가 도통되고 나서 상기 게이트회로(NOR)이 출력전위가 변화하여 상기 게이트회로(NOR)의 출력이 입력되는 초단게이트회로(INV)의 출력논리레벨이 변화하기까지의 응답속도가 5나노초(ns) 이상으로 설정되어 있는 것을 특징으로 하는 반도체메모리.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019890013674A 1988-09-26 1989-09-22 반도체 메모리 KR920010824B1 (ko)

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