KR880008334A - 고속으로 데이터를 감지하는 방법과 그 다이나믹형 반도체기억장치 - Google Patents

고속으로 데이터를 감지하는 방법과 그 다이나믹형 반도체기억장치 Download PDF

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KR880008334A
KR880008334A KR870014019A KR870014019A KR880008334A KR 880008334 A KR880008334 A KR 880008334A KR 870014019 A KR870014019 A KR 870014019A KR 870014019 A KR870014019 A KR 870014019A KR 880008334 A KR880008334 A KR 880008334A
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Abstract

내용 없음.

Description

고속으로 데이터를 감지하는 방법과 그 다이나믹형 반도체기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 1실시예에 관한 1/2Vcc 프리챠지방식 다이나믹형 RAM의 구성일부를 도시해 놓은 회로도,
제4도(A)는 내지 제4도(G)는 제3도에 도시된 다이나믹형 RAM의 감지동작을 도시해 놓은 타이밍챠트,
제5도는 본 발명의 다른 실시예에 관한 다이나믹형 RAM의 구성일부를 도시해 놓은 회로도.

Claims (16)

  1. 제1 및 제2비트선쌍(BL,;α,)과, 상기 제1비트선쌍에 메모리셀이 접속되고 상기 제1 및 제2비트선쌍(BL,;α,)사이에 접속되며 입력되는 제1제어신호의 레벨에 따라 그 임피턴스를 변화해 주는 전파제어수단(T1,T2) 및 그에 입력되는 독출제어신호에 따라 제1제어신호를 상기 전파 제어수단에 출력해서 상기 메모리셀로부터 독출되는 데이터에 의한 상기 제1비트선쌍에 발생한 전위차가 상기 제2비트선쌍에 전파되는 것을 제어하기 위한 제어수단(15)으로 구비해서, 상기 제1제어신호는 독출 제어신호가 입력되므로 제1미리 결정된 기간에 제1레벨로 있고 제1미리 결정된 기간 경과후 제2미리 결정된 기간에 제2레벨로 있으며 제2미리 결정된 기간 경과후 제1레벨로 있고, 제1제어신호가 제1레벨에 있을 때의 상기 전파제어수단의 임피턴스는 제1제어신호가 제2레벨로 있을 때보다 더 작은 것을 특징으로 하는 데이터를 고속감지할 수 있는 다이나믹형 반도체 기억장치.
  2. 제1항에 있어서, 제2비트선쌍 사이에 접속되고 그에 입력되는 제2제어신호에 따라 상기 전위차를 감지하기 위한 감지수단(12)을 추가로 구비하고, 상기 제2기간 경과후 상기 제2제어신호를 상기 감지수단(12)에 출력하기 위한 수단을 추가로 구비한 제어수단으로 이루어진 것을 특징으로 하는 다이나믹형 반도체 기억장치.
  3. 제2항에 있어서, 감지수단이 입력되는 제2제어신호에 따라 온상태로 되는 제어트랜지스터(N3)와, 플립플롭을 구성하도록 접속되는 상기 제어트랜지스터(N3)가 온상태로 될 때 상기 전위차에 따라 각각의 상태가 결정됨에 의해 상기 전위차를 감지하기 위한 트랜지스터쌍(N1)(N2)으로 구성되고, 각각의 트랜지스터쌍(N1)(N2)과는 다른 형의 채널을 갖고 플립플롭을 구성하도록 상기 제2비트선쌍에 접속되는 제2트랜지스터쌍으로 이루어지며 입력되는 제3제어신호에 따라 상기 전위차를 해 주기 위한 복원수단(11)과, 제3제어신호를 상기 복원수단(11)에 발생히기 위한 수단을 추가로 구비한 제어수단을 추가로 구성하는 것을 특징으로 하는 다이나믹형 반도체 기억장치.
  4. 제2항에 있어서, 감지수단이 입력되는 제2제어신호에 따라 온상태로 되는 제어트랜지스터(N3)와, 플립플롭을 구성하도록 접속되고 상기 제어트랜지스터(N3)가 온상태로 될 때 상기 전위차에 따라 각각의 상태가 결정됨에 의해 상기 전위차를 감지하기 위한 트랜지스터쌍(N1)(N2)으로 구성되고, 각각의 트랜지스터쌍(N1)(N2)과는 다른 형의 채널을 갖고 플립플롭을 구성하도록 상기 제1 비트선쌍에 접속되는 제2트랜지스터쌍으로 이루어지며 입력되는 제3제어신호에 따라 상기 전위차를 해 주기 위한 복원수단(11)과, 제3제어신호를 상기 복원수단(11)에 발생하기 위한 수단을 추가로 구비한 제어수단을 추가로 구성하는 것을 특징으로 하는 다이나믹형 반도체 기억장치.
  5. 제1항에 있어서, 제2기간 경과후 제3기간에 제1제어신호를 제2레벨로 설정해 주기 위한 수단을 추가로 구비된 제어수단을 구비하는 것을 특징으로 하는 다이나믹형 반도체 기억장치.
  6. 제5항에 있어서, 제2비트선쌍 사이에 접속되고 그에 입력되는 제2제어신호에 따라 상기 전위차를 감지하기 위한 감지수단(12)을 추가로 구비하고, 상기 제3기간경과 중에 상기 제2제어신호를 상기 감지수단(12)에 출력하기 위한 수단을 추가로 구비한 제어수단으로 이루어진 것을 특징으로 하는 다이나믹형 반도체 기억장치.
  7. 제6항에 있어서, 감지수단이 입력되는 제2제어신호에 따라 온상태로 되는 제어트랜지스터와, 플립플롭을 구성하도록 접속되고 상기 제어트랜지스터가 온상태로 될 때 상기 전위차에 따라 각각의 상태가 결정됨에 의해 상기 전위차를 감지하기 위한 트랜지스터쌍으로 구성되고, 각각의 제1트랜지스터쌍과는 다른 형의 채널을 갖고 플립플롭을 구성하도록 상기 제2비트선쌍에 접속되는 제2트랜지스터쌍으로 이루어지며 입력되는 제3제어신호에 따라 상기 전위차를 해 주기 위한 복원수단과, 제3제어신호를 상기 복원수단에 발생하기 위한 수단을 추가로 구비한 제어수단을 추가로 구성하는 것을 특징으로 하는 다이나믹형 반도체 기억장치.
  8. 제6항에 있어서, 감지수단이 입력되는 제2제어신호에 따라 온상태로 되는 제어트랜지스터와, 플립플롭을 구성하도록 접속되고 상기 제어트랜지스터가 온상태로 될 때 상기 전위차에 따라 각각의 상태가 결정됨에 의해 상기 전위차를 감지하기 위한 트랜지스터쌍으로 구성되고, 각각의 제1트랜지스터쌍과는 다른형의 채널을 갖고 플립플롭을 구성하도록 상기 제1비트선쌍에 접속되는 제2트랜지스터쌍으로 이루어지며 입력되는 제3제어신호에 따라 상기 전위차를 해 주기 위한 복원수단과, 제3제어신호를 상기 복원수단에 발생하기 위한 수단을 추가로 구비한 제어수단을 추라고 구성하는 것을 특징으로 하는 다이나믹형 반도체 기억장치.
  9. 제2항에 있어서, 제2비트선쌍 사이에 접속되고 그에 입력되는 제2제어신호에 따라 상기 전위차를 감지하기 위한 감지수단을 추가로 구비하고, 상기 제2기간경과 중에 상기 제2제어신호를 상기 감지수단에 출력하기 위한 수단을 추가로 구비한 제어수단으로 이루어진 것을 특징으로 하는 다이나믹형 반도체 기억장치.
  10. 제9항에 있어서, 감지수단이 입력되는 제2제어신호에 따라 온상태로 되는 제어트랜지스터와, 플립플롭을 구성하도록 접속되고 상기 제어트랜지스터가 온상태로 될 때 상기 전위차에 따라 각각의 상태가 결정됨에 의해 상기 전위차를 감지하기 위한 트랜지스터상으로 구성되고, 각각의 제1트랜지스터쌍과는 다른 형의 채널을 갖고 플립플롭을 구성하도록 상기 제2비트선쌍에 접속되는 제2트랜지스터쌍으로 이루어지며 입력되는 제3제어신호에 따라 상기 전위차를 해주기 위한 복원수단과, 제3제어신호를 복원수단에 발생하기 위한 구단을 추가로 구비한 제어수단을 추가로 구성하는 것을 특징으로 하는 다이나믹형 반도체 기억장치.
  11. 제9항에 있어서, 감지수단이 입력되는 제2제어신호에 따라 온상태로 되는 제어트랜지스터와, 플립플롭을 구성하도록 접속되고 상기 제어트랜지스터가 온상태로 될 때 상기 전위차에 따라 각각의 상태가 결정됨에 의해 상기 전위차를 감지하기 위한 트랜지스터쌍으로 구성되고, 각각의 제1트랜지스터쌍과는 다른형의 챈널을 갖고 플립플롭을 구성하도록 상기 제1비트선쌍에 접속되는 제2트랜지스터쌍으로 이루어지며 입력되는 제3제어신호에 따라 상기 전위자를 해 주기 위한 복원수단과, 제3제어신호를 상기 복원수단에 발생하기 위한 수단을 추가로 구비한 제어수단을 추가로 구성하는 것을 특징으로 하는 다이나믹형 반도체 기억장치.
  12. 입력되는 독출제어신호에 응답해서 상기 제1제어신호를 제1레벨로 함에 따라 제1 및 제2비트선쌍 사이에 접속되는 장벽트랜지스터를 더 낮은 임피턴스로 하는 단계와, 상기 제1 비트선쌍 사이에 접속되는 메모리로부터 데이터를 독출해 주는 단계, 독출되는 데이터가 상기 제1비트선쌍으로부터 상기 제2비트선쌍에 전파할 때 독출제어신호가 입력되므로 제1미리 결정된 기간 경과후 제2미리 결정된 기간에 상기 제1제어신호를 제2레벨로 하는 단계와, 제1제어신호가 제2레벨로 있을 때의 상기 장벽트랜지스터의 임피턴스는 제1제어신호가 제1레벨로 있을 때 보다 높게 하는 단계 및, 제2미리 결정된 기간 경과후 상기 제1제어신호를 제1레벨로 하는 단계로 이루어진 것을 특징으로 하는 데이터를 고속감지하는 방법.
  13. 제12항에 있어서, 제2기간 경과후 상기 전위차를 감지 증폭기에 의해 감지하는 단계를 추가로 구비한 것을 특징으로 하는 데이터를 고속감지하는 방법.
  14. 제12항에 있어서, 제2기간 경과후 제3기간에 상기 제1제어신호를 제2레벨로 설정하는 단계를 추가로 구비한 것을 특징으로 하는 데이터를 고속감지하는 방법.
  15. 제14항에 있어서, 제3기간 중 전위차를 감지증폭기에 의해 감지하는 단계를 추가로 구비한 것을 특징으로 하는 데이터를 고속감지하는 방법.
  16. 제12항에 있어서, 제2기간 중 전위차를 감지증폭기에 의해 감지하는 단계를 추가로 구비한 것을 특징으로 하는 데이터를 고속감지하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019870014019A 1986-12-09 1987-12-09 비트선과 감지증폭기간에 장벽트랜지스터를 갖춘 반도체기억장치와 그 동작방법 KR910004186B1 (ko)

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