KR910004186B1 - 비트선과 감지증폭기간에 장벽트랜지스터를 갖춘 반도체기억장치와 그 동작방법 - Google Patents

비트선과 감지증폭기간에 장벽트랜지스터를 갖춘 반도체기억장치와 그 동작방법 Download PDF

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KR910004186B1 KR1019870014019A KR870014019A KR910004186B1 KR 910004186 B1 KR910004186 B1 KR 910004186B1 KR 1019870014019 A KR1019870014019 A KR 1019870014019A KR 870014019 A KR870014019 A KR 870014019A KR 910004186 B1 KR910004186 B1 KR 910004186B1
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다케다이 마사다카
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Description

비트선과 감지증폭기간에 장벽트랜지스터를 갖춘 반도체기억장치와 그 동작방법
제 1 도는 종래의 다이나믹형 RAM의 구성일부를 나타낸 회로도.
제 2a도 내지 제 2f 도는 제 1 도에 도시된 종래의 다이나믹형 RAM의 감지동작을 나타낸 타이밍챠트.
제 3 도는 본 발명의 1실시예에 따른 1/2Vcc 프리챠지방식 다이나믹형 RAM이 구성일부를 나타낸 회로도.
제 4a 도 내지 제 4g 도는 제 3 도에 도시된 다이나믹형 RAM의 감지동작을 나타낸 타이밍챠트.
제 5 도는 본 발명의 다른 실시예에 따른 다이나믹형 RAM의 구성일부를 나타낸 회로도.
제 6a도 내지 제 6g 도는 제 5 도에 도시된 다이나믹형 RAM의 감지동작을 나타낸 타이밍챠트이다.
* 도면의 주요부분에 대한 부호의 설명
BL,
Figure kpo00001
: 비트선쌍 α,
Figure kpo00002
: 비트선부분
T1, T2 : 장벽트랜지스터 11, 51 : 복원회로
52, 12 : 감지증폭기 21 : 프리챠지이퀄라이져
C1, C2 : 메모리셀 CT1, CT2 : 트랜지스터
P1, P2 : p채널 트랜지스터 N1∼N3 : n챈널 트랜지스터
13, 14 : 전달게이트 15, 15' : 콘트롤러
W,
Figure kpo00003
: 워드선 DL,
Figure kpo00004
: 데이터선
[산업상의 이용분야]
본 발명은 비트선과 감지증폭기간에 장벽(Barrier) 트랜지스터를 갖춘 반도체기억장치와, 그 동작방법에 관한 것으로, 특히 상기 장벽트랜지스터의 동작을 제어함으로써 따라 고속으로 데이터를 감지할 수 있게 될 뿐만 아니라 감지복원(sense·restore)동작시 피크전류값을 감소시켜 줄 수 있도록 된 비트선과 감지증폭기간에 장벽트랜지스터를 갖춘 반도체기억장치와 그 동작방법에 관한 것이다.
[종래의 기술 및 그 문제점]
제 1 도는 종래의 다이나믹형 RAM의 구성일부를 나타낸 것으로, 이 다이나믹형 RAM은 메모리셀(도시되지 않았음)에 접속되는 각 열의 비트선쌍(BL,
Figure kpo00005
)의 일단측에 직렬로 N챈널 MOS트랜지스터(T1, T2;장벽트랜지스터)가 삽입되어 있고, 이 장벽트랜지스터(T1, T2)를 기준으로 해서 메모리셀측과는 반대측의 비트선부분(α,
Figure kpo00006
) 사이에 복원회로(51) 및 동기신호(ψ1)를 공급받아 감지증폭, 랫치동작을 행하는 동기형 감지증폭기(52)가 접속되어 있으며, 또 비트선쌍(BL,
Figure kpo00007
)의 타단측에는 프리챠지이퀄라이져(도시되지 않았음)가 접속되어 있다.
제 2a 도 내지 제 2f 도는 제 1 도에 도시된 종래의 다이나믹형 RAM의 감지동작을 나타낸 타이밍챠트로서, 여기서 S1 시점에서 제 2a 도에 나타낸 바와 같이 독출제어신호
Figure kpo00008
가 다이나믹형 RAM에 입력될 때 메모리셀데이터가 독출되는바, 즉 제 2c 도에 나타낸 바와 같이 제어신호(ψT)를 능동상태로 해서 장벽트랜지스터(T1, T2)을 온시켜 주게 되고, 그후 제 2e 도에 도시된 바와같이 S2 시점에서 선택된 메모리셀에 접속되어 있는 비트선쌍(BL,
Figure kpo00009
) 사이에서 근소하게 발생되는 전위차를 제 2b 도에 도시된 제어신호(ψ1)에 따라 S3 시점에서 감지증폭기(52)에 의해 증폭하게 하고, 그에 따라 독출데이터 "1" 또는 "0"이 결정된다. 이때 비트선쌍(BL,
Figure kpo00010
)에 충전되어 있던 전하가 제 2f 도에 도시된 바와 같이 한번에 방전되기 때문에 큰 전류가 흘러 잡음의 원인으로 되고, 또 다이나믹형 RAM의 집적화가 진점됨에 따라 비트선쌍(BL,
Figure kpo00011
)의 부하용량이 커지게 되어 감지시간이 길어지게 된다는 문제가 발생된다. 따라서, 그 대책으로는 비트선쌍(BL,
Figure kpo00012
)과 감지증폭기(52) 사이에 장벽트랜지스터(T1, T2)에 의한 저항분(RV)을 삽입함으로써 감지증폭기(52)측의 용량이 작은 비트선부분(α,
Figure kpo00013
) 사이에서 전위차를 빠르게 감지할 수 없도록 하고 있다. 여기서, 상기 장벽트랜지스터(T1, T2)의 게이트에는 장벽제어신호(ψT1)가 인가되는 바, 예컨대 다음 표와 같은 전위가 사용되고 있다.
[표 1]
Figure kpo00014
여기서 VT는 장벽트랜지스터(T1, T2)의 임계전압을 나타내는 것으로, 각 방식으로도 감지동작시에는 제어신호(ψT)로서 일정한 전위(Vcc+VT 또는 Vcc)가 사용되어 진다.
여기서 장벽트랜지스터(T1, T2)의 저항분(RV)이 크게 되면 크게 되는 만큼 비트선쌍(BL,
Figure kpo00015
) 사이에 발생되는 미소한 전위차가 장벽트랜지스터(T1, T2)를 거쳐 비트선부분(α,
Figure kpo00016
)을 전달되기 위한 소요기간이 길어지게 되기 때문에 감지동작의 개시타이밍이 늦어지게 된다. 이와 달리 장벽트랜지스터(T1, T2)의 저항분(RV)을 작게하면, 비트선의 큰 용량이 상기 작은 저항분을 매개로 감지증폭기(52)에 접속되게 되어 감지증폭기(52)의 부하용량이 크게 됨으로써 감지증폭기(52)의 감지속도가 저하되게 된다. 이 때문에 비트선부분(α,
Figure kpo00017
)간의 전위차의 감지동작이 완료되기까지 소요시간이 길어지게 된다.
즉, 감지동작의 고속화를 도모할 수 있는 설계를 하려고 하면, 비트선쌍(BL,
Figure kpo00018
)의 부하용량과 장벽트랜지스터(T1, T2)의 저항분(RV) 및 감지증폭기(52)의 트랜지스터의 저항분(RS)이 복잡하게 얽혀지므로 다이나믹형 RAM의 대용량화에 따른 설계가 곤란하게 된다.
또, 감지증폭기(52)의 트랜지스터의 저항분(RS)을 작게 하면, 즉 전류구동능력을 높히면, 감지동작시 비트선쌍 충방전전류의 시간적인 변화(di/dt)가 크게 되어 메모리칩의 전원선에 큰 잡음신호가 발생되게 된다.
[발명의 목적]
본 발명은 상기한 점을 감안해서 발명된 것으로, 감지동작의 고속화를 용이하게 실현시킬 수 있을 뿐만 아니라 감지복원동작시의 피크전류값을 감소시켜 줄 수 있도록 된 비트선과 감지증폭기간에 장벽트랜지스터를 갖춘 반도체기억장치와 그 동작방법을 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명은, 메모리셀에 접속된 비트선쌍(BL,
Figure kpo00019
)과 감지증폭기(12)에 접속된 비트선부분(α,
Figure kpo00020
)간에 접속된 를 갖춘 다이나믹형 반도체기억장치에 있어서, 독출제어신호
Figure kpo00021
가 입력된 다음 제1결정기간의 제1레벨로 되고, 이 제1결정기간후의 제2결정기간동안 제2레벨로 되며, 이 제2결정기간후에 다시 제1레벨로 되는 제어신호(ψT)를 상기 장벽트랜지스터(T1, T2)에 공급하고, 상기 장벽트랜지스터(T1, T2)의 제1결정기간에 대해 임피던스가 상기 제2결정기간의 임피던스보다 작도록 제어함과 더불어 상기 제1결정기간 경과 후, 상기 감지증폭기(12)를 활성화하기 위한 제어신호(ψ1)를 상기 감지증폭기(12)에 공급하는 콘트롤러(15)를 구비하여 구성된 것을 특징으로 한다.
또한 본 발명은, 메모리셀에 접속된 비트선쌍(BL,
Figure kpo00022
)과, 감지증폭기(12)에 접속된 비트선부분(α,
Figure kpo00023
)간에 접속된 장벽트랜지스터(T1, T2)를 갖춘 다이나믹형 반도체기억장치를 이용해서 데이터를 고속으로 감지하는 반도체기억장치의 동작방법에 있어서, 상기 메모리셀의 데이터를 상기 비트선쌍(BL,
Figure kpo00024
)에 전달하는 단계와, 독출제어신호
Figure kpo00025
가 입력된 후, 소정의 제1기간과 제1레벨을 갖춘 제어신호(ψT)를 상기 장벽트랜지스터(T1, T2)에 공급하여 상기 장벽트랜지스터(T1, T2)의 임피던스를 저하시켜 상기 비트선쌍(BL,
Figure kpo00026
)에 발생되는 전위차에 따른 전위차를 상기 비트선부분(α,
Figure kpo00027
)에 발생시키는 단계, 상기 제1기간후 상기 제어신호(ψT)를 제2레벨로 상기 장벽트랜지스터(T1, T2)의 임피던스를 높이는 단계, 상기 제2기간 경과후 상기 제어신호(ψT)를 다시 제1레벨로 하여 상기 장벽트랜지스터 (T1, T2)의 임피던스를 저하시키는 단계 및, 상기 제1기간의 경과 후 상기 감지증폭기(12)를 활성화시켜 상기 비트선부분(α,
Figure kpo00028
)간의 전위치를 감지하는 단계를 구비하여 이루어진 것을 특징으로 한다.
[작용]
상기한 바와 같이 구성된 본 발명에 의하면, 비트선쌍(BL,
Figure kpo00029
)에 발생된 전위차가 장벽트랜지스터를 거쳐 감지증폭기에 비트선부분(α,
Figure kpo00030
)에 전파된 후, 장벽트랜지스터가 오프상태로 되어 감지증폭기의 동작이 개시되고, 상기 비트선부분(α,
Figure kpo00031
)의 부하용량이 작아짐에 따라 감지동작완료가 대단히 빠르게 되어 메모리의 독출동작이 고속화된다. 또, 복원회로를 장벽트랜지스터보다도 메모리셀측의 비트선쌍(BL,
Figure kpo00032
)에 접속시킴으로써 장벽트랜지스터를 오프상태로 해서 복원회로의 비트선부분에 대한 복원동자과 감지증폭기측의 비트선부분에 대한 감지동작을 독립된 시점에서 수행할 수 있게 되어 비트선쌍 충방전전류의 시간적인 변화를 작게 함으로써 메모리전원전위의 잡음발생을 억제할 수 있게 된다. 더욱이 메모리셀이 선택된 후 장벽트랜지스터를 일시적으로 오프시켜 줌으로써 메모리셀로부터 감지증폭기로 데이터의 전파가 고속화되게 된다.
[실시예]
이하, 예시도면을 참조해서 본 발명에 따른 1실시예를 상세히 설명한다.
제 3 도는 본 발명의 1실시예에 따른 1/2Vcc 프리챠지방식 CMOS메모리형 다이나믹형 RAM에 있어서, 메모리셀의 1열분에 대한 구성일부를 도시해 놓은 것으로, 비트선쌍(BL,
Figure kpo00033
)의 일단에는 프리챠지이퀄라이저(21)가 접속되어 있어 메모리셀(C1)로부터 데이터를 독출할 때 비트선을 1/2Vcc로 프리챠지시켜 주고, 비트선쌍(BL,
Figure kpo00034
)의 타단에는 이 비트선쌍(BL,
Figure kpo00035
)에 직렬로 예컨대 n챈널 MOS 트랜지스터로 이루어진 장벽트랜지스터(T1, T2)가 접속되어 있는바, 이 장벽트랜지스터(T1, T2)는 콘트롤러(15)로부터 송출된 제어신호(ψT)에 의해 제어된다.
또, 상기 장벽트랜지스터(T1, T2)에 관해 메모리셀(C1, C2)측과는 반대측의 비트선부분(α,
Figure kpo00036
) 사이에 복원회로(11)와 감지증폭기(12)가 접속되어져 있는 바, 이 복원회로(11)는 2개의 p챈널 트래지스터(P1, P2)가 플립플롭회로를 형성하도록 접속되어 있어 콘트롤러(15)로부터 송출된 복원제어회로(RS)에 의해 동작 및 비동작상태가 제어되고, 감지증폭기(12)는 2개의 n챈널 트랜지스터(N1, N2)가 플립플롭회로를 형성하도록 접속되어 있어 콘트롤러(15)로부터 송출된 감지증폭기제어신호(ψ1)에 의해 스위치제어되는 n챈널 트랜지스터(N3)를 거쳐 동작 및 비동작상태가 제어되게 된다.
이어, 비트선부분(α,
Figure kpo00037
)의 타단은 이 비트선부분(α,
Figure kpo00038
)에 직렬로 전달게이트(13, 14)가 접속되어 있어 콘트롤러(15)로부터 송출된 열선택신호(CSL)에 의해 스위치제어되고, 비트선부분(α,
Figure kpo00039
)상의 데이터는 전달게이트(13, 14)를 거쳐 데이터선(DL,
Figure kpo00040
)에 공급되며, 상기 콘트롤러(15)는 입력되는 독출제어신호
Figure kpo00041
에 따라 비트선의 프리챠지동작과 복원동작 감지동작 및 데이터전송동작을 제어하기 위한 제어신호(ψ1)(ψT)(CSL)(RS)를 발생시킨다.
다음에 본 발명의 1실시예에 따른 다이나믹형 RAM의 독출동작을 제 4a 도 내지 제 4g 도를 참조해서 설명한다.
먼저, T1 시점에서 제 4a 도에 도시된 바와 같이 콘트롤러(15)에 독출제어신호가 입력되게 되면, 콘트롤러(15)는 프리챠지제어동작을 수행하게 되는 바, 즉 제 4c 도에 도시된 바와 같이 장벽트랜지스터(T1, T2)의 게이트에 1/2Vcc+VT보다 높은 전위의 제어신호(ψT)가 공급되게 되고, 그에 따라 장벽 트랜지스터(T1, T2)는 온상태로 되어 프리챠지이퀄라이져(21)에 의해 비트선쌍(BL,
Figure kpo00042
) 및 비트선부분(α,
Figure kpo00043
)에 대한 프리챠지가 수행되게 된다.
이어, T2 시점에서 메모리셀(C1, C2)에 접속된 원드선(W,
Figure kpo00044
)이 선택되면, 트랜지스터(CT1, CT2)가 온 상태로 되어 제4도(f)에 도시된 바와 같이 메모리셀데이터에 의해 비트선상(BL,
Figure kpo00045
) 사이에 미소한 전위차가 발생되고, 여기서 상기 비트선쌍(BL,
Figure kpo00046
) 사이의 전위차가 미소하기는 하지만, 시간과 더불어 서서히 증가하게 된다. 여기서 메모리셀(C2)은 더미셀(dummy cell)이다. 그리고 메모리셀(C1)에 데이터 "1"이 격납되어 있는 것으로 하면, 비트선(BL)의 전위가 비트선(BL)의 전위보다 높아지게 된다.
현재 장벽트랜지스터(T1, T2)가 온상태로 되어 있기 때문에 메모리셀데이터, 즉 메모리셀의 전압에 따라 비트선쌍(BL,
Figure kpo00047
)에 발생되는 전압이 제 4e 도에 도시된 바와 같이 장벽트랜지스터(T1, T2)를 거쳐 비트선부분(α,
Figure kpo00048
)에 각각 전파된다. 이어 감지증폭기(12)에 의해 검출할 수 있는 정도로 전위차가 크게 될 때 제 4c 도에 도시된 바와 같이 T3 시점에서 제어신호(ψT)가 낮은 전위로 된다. 따라서 장벽트랜지스터(T1, T2)는 오프상태로 된다.
제 4b 도에 도시된 바와 같이 T4 시점에서 제어신호(ψ1, RS)가 콘트롤러(15)로부터 복원회로(11)와 감지증폭기(12)로 각각 출력되는 바, 본 예에서는 제어신호(ψ1, RS)가 동시에 출력되고 있지만, 경우에 따라서 동시에 출력되지 않아도 된다. 현재 비트선(BL)쪽이 비트선(
Figure kpo00049
)쪽보다 전위차가 높기 때문에 복원회로(11)로 제어신호(RS)가 입력되면, 트랜지스터(P1)가 온상태로 되고, 트랜지스터(P2)가 오프상태로 된다. 또 감지증폭기(12)에서는 트랜지스터(N2, N3)가 온상태로 되고, 트랜지스터(N1)는 오프상태로 그대로 있게 된다. 이때 상기한 바와 같이 장벽트랜지스터(T1, T2)가 오프상태이기 때문에 감지증폭기(12)로부터 비트선(BL,
Figure kpo00050
)은 분리된 상태이다. 따라서 감지증폭기(12)에는 비트선부분(α,
Figure kpo00051
)이 용량만이 접속되는 것으로 되어 상기 비트선부분(α,
Figure kpo00052
)의 부하용량이 대단히 작아지기 때문에 비트선부분(α,
Figure kpo00053
) 사이의 전위차가 제 4e 도에 도시된 바와 같이 급속하게 확대되어 종래보다도 빠르게 감지증폭기(12)에 의해 감지할 수 있게 된다. 이때 제 4g 도에 도시된 바와 같이 방전전류가 흐르게 된다.
이어 감지증폭기(12)에 의해 메모리셀의 데이터가 감지되면, 제 4d 도에 도시된 바와 같이 콘트롤러(15)로부터 송출된 제어신호(CSL)가 전달게이트(13, 14)에 출력되게 되고, 그에 따라 전달게이트(13, 14)가 온상태로 되어 비트선부분(α, α) 사이의 데이터가 데이터선(DL,
Figure kpo00054
)으로 독출되게 된다.
그후, 제 4c 도에 나타낸 바와 같이 T6 시점에서 제어신호(ψT)가 다시 높은전위로 되어 장벽트랜지스터(T1, T2)가 온상태로 되고, 그에 따라 제4도(e)에 도시된 바와 같이 비트선부분(α,
Figure kpo00055
)의 전위가 약간 변동하게 되지만, 이는 복원회로(11)와 감지증폭기(12)에 의해 복원되게 된다. 이때 제 4g 도에 도시된 바와 같이 커다란 방전전류가 흐르게 된다. 그리고 비트선쌍(BL,
Figure kpo00056
)은 감지증폭기(12) 및 복원회로(11)에 의해 감지·복원동작에 수행됨에 따라 제 4f 도에 도시된 바와 같이 급속하게 비트선쌍(BL,
Figure kpo00057
)사이의 전위차가 넓어짐으로서 비트선(BL)이 Vcc 전위로 되고, 비트선(
Figure kpo00058
)이 Vcc 전위로 된다.
그후, T7 시점에서 독출제어신호
Figure kpo00059
가 비능동상태로 되면, 콘트롤러(15)의 신호(ψ1)(ψT)(CSL)는 독출제어신호
Figure kpo00060
로 제어되지 않게 되어 감지 및 복원동작이 종료되게 된다.
상기한 바와 같이 독출동작에 있어서는 장벽트랜지스터(T1, T2)가 일시적으로 오프상태로 될 때 비트선부분(α,
Figure kpo00061
)의 감지 및 복원동작이 수행되고, 그 다음 장벽트랜지스터(T1, T2)가 다시 온상태로 될 때 비트선쌍(BL,
Figure kpo00062
)의 감지 및 복원동작이 수행된다. 여기서 비트선부분(α,
Figure kpo00063
)에 의한 부하용량은 비트선부분(α,
Figure kpo00064
)에 비트선쌍(BL,
Figure kpo00065
)이 접속되어 있을 때 보다 당연히 작아지게 되므로 종래보다 고속으로 데이터의 감지동작을 수행할 수 있게 된다.
또, 비트선부분(α,
Figure kpo00066
)이 감지, 복원된 후 비트선쌍(BL,
Figure kpo00067
)의 감지·복원이 수행되므로 종래예와 같이 데이터독출시 일거에 비트선쌍(BL,
Figure kpo00068
)의 감지, 복원이 수행되는 경우에 비해 비트선충방전전류(i)가 작아지게 됨에 따라 메모리전원전압에 대한 잡음신호발생과 같은 악영향이 적어지게 된다.
또, 본 발명의 1실시예에서는 비트선부분(α,
Figure kpo00069
) 사이에 충분히 감지할 수 있는 전위차가 발생할 때 장벽 트랜지스터(T1, T2)가 오프상태로 되는 바, 이는 상기한 바와 같이 비트선쌍(BL,
Figure kpo00070
)을 비트선부분(α,
Figure kpo00071
)으로부터 분리시킴으로써 감지증폭기(12)와의 복원회로(11)의 부하용량을 감소시키는 것을 목적으로 하게 된다. 즉, 이는 비트선쌍(BL,
Figure kpo00072
)으로부터 비트선부분(α,
Figure kpo00073
)을 분리시킴으로써 메모리셀의 데이터를 고속으로 장벽트랜지스터(T1, T2)에 전파시켜 줄 수 있게 된다. 더욱이 장벽트랜지스터(T1, T2)를 완전하게 오프상태로 하지 않더라도 온상태에 비해 높은 임피던스로 하는 것 만으로도 메모리셀의 데이터를 종래보다 고속으로 장벽트랜지스터(T1, T2)로 전파시킬 수 있게 된다.
다음에 제 5 도와 제 6a 도 내지 제 6g 도를 참조해서 본 발명의 다른 실시예를 설명한다.
제 5 도는 본 발명의 다른 실시예에 따른 다이나믹형 RAM의 구성일부를 도시해 놓은 것으로, 여기서 제 3 도와 동일한 부분에는 동일한 참조부호를 붙이고, 그에 대한 상세한 설명은 생략하다. 제 5 도에서는 복원회로(11)가 비트선쌍(BL,
Figure kpo00074
)사이에 접속되어 있고, 그 콘트롤러(15')는 입력되는 독출제어신호
Figure kpo00075
에 따라 제 3 도에 도시된 본 발명의 1실시예와 마찬가지로 감지증폭기(12)와 복원회로(11) 및 전달게이트(13, 14)에 제어신호(ψ1)(RS)(CSL)를 각각 출력한다.
이어 제 6a 도 내지 제 6g 도를 참조해서 본 발명의 다른 실시예에 따른 동작을 설명한다.
먼저, 독출제어신호
Figure kpo00076
가 제 6a 도에 도시된 바와 같이 콘트롤러(15')에 입력되면 P1시점에서 콘트롤러(15')는 제 6c 도에 도시된 바와 같이 하이레벨의 제어신호(ψT)를 장벽트랜지스터(T1, T2)의 게이트에 각각 출력하게 됨으로써 상기 장벽트랜지스터(T1, T2)는 각각 온상태로 된다. 이어 프리챠지이퀄라이져(21)에 의해 비트선쌍(BL,
Figure kpo00077
)과 비트선부분(α,
Figure kpo00078
)는 1/2Vcc로 프리챠지되고, P2시점에서 워드선(W,
Figure kpo00079
)이 지정되게 되어 트랜지스터(CT1, CT2)가 온상태로 된다. 그에 따라 비트선쌍(BL,
Figure kpo00080
)과 비트선부분(α,
Figure kpo00081
) 상에 제 6f 도에 도시된 바와 같이 미소한 전위차가 발생되게 되고, 이와 같이 발생된 전위차는 시간과 더불어 증가하여 감지증폭기(12)로 향해 전파되게 된다.
이어 감지증폭기(12)가 전위차를 검출할 수 있는 정도로 충분하게 비트선부분(α,
Figure kpo00082
) 사이에 전위차가 전파될 경우, 제 6c 도에 나타낸 바와 같이 P5 시점에서 제어신호(ψT)를 로우레벨로 해 줌으로써 비트선쌍(BL,
Figure kpo00083
)이 비트선부분(α, α)으로부터 따로 분리되게 된다. 그후, P6 시점에서 콘트롤러(15')로부터 송출된 제어신호(ψ1)(RS)가 감지증폭기(12)와 복원회로(11)에 각각 출력됨에 따라 비트선부분(α,
Figure kpo00084
) 사이 또는 비트선쌍(BL,
Figure kpo00085
) 사이의 전위차가 확대되게 된다.
이러한 경우, 부하용량이 큰 비트선쌍(BL,
Figure kpo00086
)은 복원회로(11)만에 의해 천천히 전위가 결정되고, 부하용량이 작은 비트선부분(α,
Figure kpo00087
)은 보다 빠르게 전위가 결정된다. 그러나, 어느 쪽도 복원회로(11)나 감지회로(12)만에 의한 전위결정이기 때문에 1/2Vcc까지의 전위차가 발생될 뿐이다. 이 전위차가 발생될 때 데이터를 독출하기 위해서는, 예컨대 데이터선(DL,
Figure kpo00088
)을 미리 Vcc전위로 프리챠지하고 있다면, 전달게이트, (13, 14)를 온상태로 해 줌으로써 충분하게 독출할 수 있게 된다, 이어 P8 시점에서 장벽트랜지스터(T1, T2)가 다시 온상태로 되면, 감지증폭기(12) 및 복원회로(11)에 의해 제 6e 도 및 제 6f 도에 도시된 바와 같이, 비트선부분(α,
Figure kpo00089
)의 전위차 및 비트선쌍(BL,
Figure kpo00090
)의 전위차가 각각 Vcc로 될 때까지 복원이 수행된다.
이때 ψT≥Vcc+V로서 장벽트랜지스터(T1, T2)를 완전하게 온 상태로 해줌으로써 비트선부분(α,
Figure kpo00091
)에도 Vcc의 전위차를 발생시킨 경우가 제 6e 도에 도시되어 있지만, 비트선쌍(BL,
Figure kpo00092
)에만 Vcc전위차를 갖추게 하면, ψT≥VT로 하여도 충분하다.
본 발명의 다른 실시예에 의하면, 감지동작에 있어서 부하용량이 큰 비트선쌍(BL,
Figure kpo00093
)의 전위는 장벽트랜지스터(T1, T2)가 온상태의 기간인 P5 시점으로부터 P8 시점과, 그 후 온상태로 있는 기간인 P8 시점으로부터 P9 시점을 2회 별도로 결정함으로써 비트선충방전전류를 2회 분산시킬 수 있게 되어 그 피크전류를 본 발명의 1실시예에 비해 한층 작게할 수 있다.
또, 제 5 도에 도시된 반도체기억장치에서 복원회로(11)와 감지증폭기(12)와 접속위치를 바꿔 놓아도 상기와 동일한 효과를 얻을 수 있게 된다.
본 발명은 상기 실시예에 한정되지 않고 감지증폭기를 p챈널 트랜지스터를 이용해서 구성함과 더불어 장벽트랜지스터 p챈널 트랜지스터를 이용해서 그 게이트에 Vcc전위를 공급하도록 해도 되고, 또 복원회로로서 p챈널 트랜지스터를 이용하면, n채널 트랜지스터를 이용하는 복원제어신호의 능동레벨을 적절하게 선택함으로써 복원동작이 가능하게 되므로 n챈널 MOS메모리와 p챈널 MOS메모리 및 CMOS메모리의 모두에 적용할 수 있게 된다.
[발명의 효과]
상기한 바와 같이 본 발명에 의하면, 비트선쌍에 발생된 전위차를 장벽트랜지스터를 통해서 감지증폭기측의 비트선부분에 절단한 후, 장벽트랜지스터를 오프상태로 해서 감지증폭기의 동작을 개시하기 때문에, 비트선부분의 부하용량이 작아지면서 감지동작완료가 대단히 빠르게 되어 메모리의 독출동작이 고속화된다.
또, 복원회로를 장벽트랜지스터보다도 메모리셀측의 비트선에 접속해 놓음에 따라 장벽트랜지스터를 오프상태로 해서 복원회로측의 비트선에 대한 복원동작과 감지증폭기측의 비트선부분에 대한 감지동작을 독립된 타이밍에서 수행할 수 있게 되어 비트선충방전전류의 변화를 적게할 수 있게 됨으로써 메모리전원전위의 잡음발생을 억제할 수 있게 된다.

Claims (7)

  1. 메모리셀에 접속된 비트선쌍(BL,
    Figure kpo00094
    )과 감지증폭기(12)에 접속된 비트선부분(α,
    Figure kpo00095
    )간에 접속된 장벽 트랜지스터(T1, T2)를 갖춘 다이나믹형 반도체기억장치에 있어서, 독출제어신호
    Figure kpo00096
    가 입력된 다음 제1결정기간의 제1레벨로 되고, 이 제1결정기간후의 제 2 결정기간동안 제 2 레벨로 되면,, 이 제2결정기간후에 다시 제1레벨로 되는 제어신호(ψT)를 상기 장벽트랜지스터(T1, T2)에 공급하고, 상기 장벽트랜지스터(T1, T2)의 제1결정기간에 대해 임피던스가 상기 제2결정기간의 임피던스보다 작도록 제어함과 더불어 상기 제1결정기간 경과 후, 상기 감지증폭기(12)를 활성화하기 위한 제어신호(ψ1)를 상기 감지증폭기(12)에 공급하는 콘트롤러(15)를 구비하여 구성된 것을 특징으로 하는 비트선과 감지증폭기간에 장벽트랜지스터를 갖춘 반도체기억장치.
  2. 제 1 항에 있어서, 상기 감지증폭기(12)가 상기 제어신호(ψ1)에 의해 온상태로 되는 n챈널 트랜지스터(N3)와, 상기 비트선부분(α,
    Figure kpo00097
    )간의 전위차에 따라 그 도통상태가 결정되는 1쌍의 n챈널 트랜지스터(N1; N2)로 구성되는 것을 특징으로 하는 비트선과 감지증폭기간에 장벽트랜지스터를 갖춘 반도체기억장치.
  3. 제 2 항에 있어서, 상기 1쌍의 n챈널 트랜지스터(N1, N2)와는 다른 도전형을 갖추면서 상기 비트선부분(α,
    Figure kpo00098
    )간에 플립플롭회로를 구성하도록 접속되는 1쌍의 p챈널 트랜지스터(P1 P2)를 갖추고, 상기 콘트롤러(15)에서 발생되는 제어신호(RS)에 따라 상기 비트선쌍(BL,
    Figure kpo00099
    )간의 전위차를 증폭하는 복원회로(11)를 더 구비하여 구성된 것을 특징으로 하는 비트선과 감지증폭기간에 장벽트랜지스터를 갖춘 반도체기억장치.
  4. 제 2 항에 있어서, 상기 1쌍의 n챈널 트랜지스터(N1, N2)와는 다른 도전형을 갖추면서 상기 비트선쌍(BL,
    Figure kpo00100
    )간에 플립플롭회로를 구성하도록 접속되는 1쌍의 p채널 트랜지스터(P1 P2)를 갖추고, 상기 콘트롤러(15')에서 발생되는 제어신호(RS)에 따라 상기 비트선쌍(BL,
    Figure kpo00101
    )간의 전위차를 증폭하는 복원회로(1)를 더 구비하여 구성된 것을 특징으로 하는 비트선과 감지증폭기간에 장벽트랜지스터를 갖춘 반도체기억장치.
  5. 메모리셀에 접속된 비트선쌍(BL,
    Figure kpo00102
    )과 감지증폭기(12)에 접속된 비트선부분(α,
    Figure kpo00103
    )간에 접속된 장벽트랜지스터(T1, T2)를 갖춘 다이나믹형 반도체기억장치를 이용해서 데이터를 고속으로 감지하는 반도체기억장치의 동작방법에 있어서, 상기 메모리셀의 데이터를 상기 비트선쌍(BL,
    Figure kpo00104
    )에 전달하는 단계와, 독출제어신호
    Figure kpo00105
    가 입력된 후, 소정의 제 1 기간과 제 1 레벨을 갖춘 제어신호(ψT)를 상기 장벽트랜지스터(T1, T2)에 공급하여 상기 장벽트랜지스터(T1, T2)의 임피던스를 저하시켜 상기 비트선쌍(BL,
    Figure kpo00106
    )에 발생되는 전위차에 따른 전위차를 상기 비트선부분(α,
    Figure kpo00107
    )에 발생시키는 단계, 상기 제1기간 후 상기 제어신호(ψT)를 제2레벨로 상기 장벽트랜지스터(T1, T2)의 임피던스를 높이는 단계, 상기 제2기간 경과 후 상기 제어신호(ψT)를 다시 제1레벨로 하여 상기 장벽트랜지스터(T1, T2)의 임피던스를 저하시키는 단계 및, 상기 제1기간의 경과 후 상기 감지증폭기(12)를 활성화시켜 상기 비트선부분(α,
    Figure kpo00108
    )간의 전위차를 감지하는 단계를 구비하여 이루어진 것을 특징으로 하는 비트선과 감지증폭기간에 장벽트랜지스터를 갖춘 반도체기억장치의 동작방법.
  6. 제 5 항에 있어서, 상기 비트선부분(α,
    Figure kpo00109
    )간에 접속된 복원회로(11)를 활성화시켜 상기 비트선부분(α,
    Figure kpo00110
    )간의 전위차를 증폭하는 단계를 더 구비하여 이루어진 것을 특징으로 하는 비트선과 감지증폭기간에 장벽트랜지스터를 갖춘 반도체기억장치의 동작방법.
  7. 제 5 항에 있어서, 상기 비트선쌍(BL,
    Figure kpo00111
    )간에 접속된 복원회로(11)를 활성화시켜 상기 비트선부분(α,
    Figure kpo00112
    )간의 전위차를 증폭하는 단계를 더 구비하여 이루어진 것을 특징으로 하는 비트선과 감지증폭기간에 장벽트랜지스터를 갖춘 반도체기억장치의 동작방법.
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