KR100239458B1

KR100239458B1 - 메모리 센스 앰프 구동 회로

Info

Publication number: KR100239458B1
Application number: KR1019970014684A
Authority: KR
Inventors: 송제혁
Original assignee: 김영환; 현대반도체주식회사
Priority date: 1997-04-21
Filing date: 1997-04-21
Publication date: 2000-01-15
Also published as: KR19980077524A

Abstract

본 발명은 한 쌍의 비트라인간의 전압차가 충분히 확보되게 구동 전압을 공급하여 주므로써 센싱 속도를 증대시킬 수 있음과 동시에 차동 증폭 회로의 구동을 일정 기간 동안만 행하게 하므로써 전력 소모를 경감시키 위한 메모리 센스 앰프 구동 회로에 관한 것이다.

본 발명의 메모리 센스 앰프 구동 회로는 한 쌍의 비트라인에 접속하고 각각의 구동 전원이 인가되는 구동 전압라인을 가지는 한 쌍의 NMOS와 한 쌍의 PMOS로 구성되는 래치 회로를 포함하여 입출력하기 위한 센스 앰프 부, 상기 센스 앰프 부에 구동 전압을 공급하기 위한 전원 제어 부를 구비하고, 상기 전원 제어부는, 상기 센스 앰프 부의 구동 전압라인의 전압 레벨을 검출하여 출력하는 차동 증폭 회로, 상기 차동 증폭 회로의 출력을 소정 시간 동안 지연 시키는 지연 회로와 센스 앰프 부의 구동 초기인 오버드라이버 구간과 그 후의 활성화 구간 동안 각각 다른 구동 전압을 상기 구동 전압라인에 공급하기 위한 구동 전압 공급 수단를 포함하고, 상기 지연 회로의 출력으로 상기 오버드라이버 구간의 구동 전압 공급 수단을 제어하도록 구성함을 특징으로 한다.

Description

메모리 센스 앰프 구동 회로

본 발명은 메모리 센스 앰프 구동 회로에 관한 것으로, 특히 전력 소모를 적게하면서도 센싱 속도를 향상시키기 위한 메모리 센스 앰프 구동 회로에 관한 것이다.

종래 일예의 메모리 센스 앰프 구동 회로는 도 1에서와 같이, 한 쌍의 비트라인(BL,

)에 각각 접속되고 VSS구동 전압및 VDD구동 전압을 각각 SNCB신호라인과 SPC신호라인에 래치(Latch)하기 위한 한쌍의 NMOS(12,12)와 PMOS(13,13)로 형성되는 래치 단(11)을 구비하여 메모리 셀의 데이타를 입출력하는 센스 앰프 부(A)와, SPB제어신호에 스위칭되어 상기 SNCB신호라인에 VSS구동 전압을 공급하는 NMOS(14), 상기 SPB제어신호에 인에이블(Enable)되는 정전류용의 NMOS(16), 기준 전압(VREF)과 상기 SPC신호라인의 신호레벨을 비교하여 센스 출력 신호를 발생하는 한 쌍의 NMOS(17,17), 그리고 전류 리피터로 작용하여 능동 부하를 형성하는 한 쌍의 PMOS(18,18)로 형성된 차동 증폭 회로(15)와 상기 센스 출력 신호를 입력 받아 스위칭되어 SPC신호라인에 VDD구동 전압을 공급하는 PMOS(20)로 구성되는 전원 제어 부(B)로 되어 있다.

이와같이 구성된 상기 종래 일예의 메모리 센스 앰프 구동 회로의 동작은 다음과 같다.

한 쌍의 비트라인이

V정도 차이로 벌려져 있을 때(도 2참조) SPB제어신호에 의하여 하이(High)신호가 발생되어 NMOS(14)를 턴-온(Turn-on)시킴으로써 SNCB신호라인에 VSS구동 전압이 공급되어 센스 앰프 부(A)를 활성화 시킨다.

한편 SPB제어신호의 레벨이 하이 상태로 되면 차동 증폭기(15)의 정전류용의 NMOS(16)가 턴-온 되어 차동 증폭기(15)가 인에이블 상태로 되고, 한 쌍의 NMOS(17,17)는 기준 전압(VREF)과 SPC신호라인의 신호 레벨을 비교하여 SPC신호라인의 신호 레벨이 기준 전압(VREF)보다 낮으면 상기 기준 전압(VREF)이 게이트에 연결된 NMOS(17)가 상기 SPC신호라인이 게이트에 연결된 NMOS(17)보다 더 큰 전류가 흐르게 되어 센스 출력 신호가 하이 레벨이 되므로 PMOS(20)를 턴-온 시킨다. 이것에 의해 SPC신호라인에 VDD구동 전압이 공급되고 래치되어 활성화 된다. 그후 기준 전압(VREF)보다 SPC신호라인의 신호 레벨이 높게되면 센스 신호는 로우(Low) 레벨로 떨어지게 되어 PMOS(20)가 턴-오프(Turn-off)되므로 SPC신호라인에 VDD구동 전압 공급이 중단되어 이 전의 래치 상태를 유지하게 된다.

그러나 상기 졸래 일예의 메모리 센스 앰프 구동 회로는 저전압으로 구동하기 때문에 출력이 약하여 센싱 속도가 느리고, 차동 증폭기가 항상 동작하기 때문에 전력이 많이 소모 된다는 단점이 있었다.

이와 같은 단점을 해결하기 위한 종래의 다른예의 메모리 센스 앰프 구동 회로는 도 3에서 도시된 것이 알려져 있다.

즉 상술할 종래 다른예의 메모리 센스 앰프 구동 회로는 차동 증폭 회로(15)의 출력단에 숏 펄스(Short Pulse) 단(21)을 통하여 하나의 입력단이 접속되고 또 하나의 다른 입력에 직접 또는 숏 펄스 단(21)를 경유하여 상기 SPB제어신호가 접속되는 한 쌍의 NAND 게이트(22,23)로 형성되는 래치 부(24)가 설치되어 있다.

그리고 상기 래치 부(24)의 출력은 인버터(Inverter)(25)를 경유하여 SPC신호라인에 VCC구동 전압을 스위칭하여 접속하기 위한 PMOS(20)의 게이트에 접속되고, 또한 상기 SPB제어신호는 인버터(26)를 경유하여 VDD구동 전압을 스위칭하여 상기 SPC신호라인에 접속하기 위한 PMOS(27)의 게이트에 접속되어 SPC신호라인을 구동하는 VCC구동 전압과 VDD구동 전압이 분리되도록 구성되어 있다.

그 이외의 회로 구성은 도 1의 종래 일예의 것과 동일하므로 동일 인용 부호를 부여하고 이들에 대한 구체적인 설명을 생략한다.

이와같이 구성된 종래 다른예의 메모리 센스 앰프 구동 회로의 동작을 도 3에 근거하여 설명하면, 먼저 센스 앰프를 활성화 시키는 SPB제어신호가 하이 상태로 되면 NMOS(14)가 동작되어 SNCB신호라인에 VSS구동전압을 공급 래치하여 SNCB신호라인을 활성화 시킴과 동시에 숏펄스단(21)을 통하여 숏펄스가 발생하게 되어 래치 부(24)의 NAND 게이트(22)의 한 입력에 인가 하게 되므로 NAND 게이트(22)의 출력은 하이 레벨로 되며, 이것에 의해 차동 증폭 회로(15)는 그의 정전류용 NMOS(16)가 턴-온되므로 인에이블 상태로 된다. 또한 상기 래치 부(24)의 하이 레벨 상태의 출력은 인버터(25)를 경유하여 PMOS(20)를 턴온 시키게 되며, 이때 인버터(26)를 경유한 SPB제어신호에 의해 PMOS(27)도 턴-온 된다.

따라서 SPC신호라인에는 상기 VDD구동 전압 및 VCC구동 전압에 의해 충전되기 시작한다. 이때 인에이블 상태의 차동 증폭 회로(15)는 기준 전압(VREF)과 SPC신호라인의 신호 레벨을 비교하여 SPC신호라인의 신호 레벨이 기준 전압(VREF)보다 크게되면 차동 증폭 회로(15)의 출력은 하이 상태로 반전되고 이것에 의해 숏펄스단(21)에서 숏펄스가 뜨게되어서 래치 부(24)를 리셋시킴으로 그의 출력을 로우 상태로 된다.

이 로우 상태의 신호는 인버터(25)를 경유하여 PMOS(20)를 턴-오프시켜 SPC신호라인에 VCC구동 전압의 공급을 차단하여 SPC신호라인에는 VDD구동 전압만이 공급 되게 되며, 이때 차동 증폭 회로(15)도 NMOS(16)가 턴-오프되어 디스에이블(Disable) 상태로 된다.

그러나 종래 다른예의 메모리 센스 앰프 구동 회로는 차동 증폭 회로가 SPC신호라인의 구동 전압보다 기준 전압(VREF)이 높은 경우에만 작동되어 종래 일예의 메모리 센스 앰프 구동 회로보다 전력 소모가 적다는 장점은 있으나 한 쌍의 비트라인 간의 전압차가 완전히 벌어지기 전에 SPC신호라인의 레벨이 기준 전압(VREF)을 넘으면 PMOS가 턴-오프되어 VCC구동 전압 공급이 중단되므로 그 다음의 센스 앰프의 센싱 구간(활성 구간)에 센스 앰프 부의 PMOS의 전력 소모에 따라 SPC신호라인의 신호 레벨이 다운되어 센싱 속도가 느려진다는 문제점이 있었다.

본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 한 쌍의 비트라인간의 전압차가 충분히 확보되게 구동 전압을 공급하여 주므로써 센싱 속도를 증대시킬 수 있음과 동시에 차동 증폭 회로의 구동을 일정 기간 동안만 행하게 하므로써 전력 소모를 경감시키는 메모리 센스 앰프 구동 회로를 제공하는데 그 목적이 있다.

도 1은 종래 일예의 메모리 센스 앰프 구동 회로도

도 2는 종래 일예의 메모리 센스 앰프 구동 회로의 타이밍도

도 3은 종래 다른예의 메모리 센스 앰프 구동 회로도

도 4는 본 발명의 실시예에 따른 메모리 센스 앰프 구동 회로도

도 5는 DC 블록 지연 소자의 회로도

도면의 주요 부분에 대한 부호의 설명

31: 래치 단 32: 제 1, 제 2 NMOS

33: 제 1, 제 2 PMOS 34: 제 3 NMOS

35: VSS구동 전압 스위칭 회로 36: 차동 증폭 회로

37: 제 3, 제 4, 제 5, 제 6 PMOS38: 제 4, 제 5 NMOS

39: 제 6 NMOS 40: 차동 증폭 회로 구동부

41: 제 1 NAND 게이트 42: 제 1 인버터

43: 지연 회로 부 44: DC 블록 지연 소자

45: 제 2 NAND 게이트 46: 커패시터

47: 제 2 인버터 48: VCC구동 전압 스위칭 회로

49: 제 3 NAND 게이트 50: 제 7 PMOS

51: VDD구동 전압 스위칭 회로 52: 제 3 인버터

53: 제 8 PMOS

상기와 같은 본 발명에 따른 메모리 센스 앰프 구동 회로의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.

도 4는 본 발명의 실시예에 따른 메모리 센스 앰프 구동 회로도이고, 도 5는 DC 블록 지연 소자의 회로도이다.

도 4는 본 발명의 실시예에 따른 메모리 센스 앰프 구동 회로를 나타낸 회로로써, 한 쌍의 비트라인(BL,

)에 각각 접속되고, VCC구동 전압 및 VDD구동 전압을 각각 SNCB신호라인과 SPC신호라인에 공급되는 한 쌍의 제 1, 제 2 NMOS(32,32)와 제 1, 제 2 PMOS(33,33)로 형성되는 래치 단(31)을 구비하여 메모리 셀의 데이터를 입출력하는 센스 앰프 부(A')와, 상기 SNCB신호라인에 VSS구동 전압을 공급하기 위해 SPB제어신호에 의해 스위칭되는 제 3 NMOS(34)로 형성된 VSS구동 전압 스위칭 회로(35)와, 부하로 작용하는 두 쌍의 제 3, 제 4, 제 5, 제 6 PMOS(37,37,37,37), 기준 전압(VREF)과 SPC신호라인의 신호 레벨을 비교하기 위한 한 쌍의 제 4, 제 5 NMOS(38,38) 및 정전류 회로로 작용하는 제 6 NMOS(39)로 형성된 차동 증폭 회로(36)와 상기 차동 증폭 회로(36)를 인에이블 시켜 구동하기 위해 제 1 NAND 게이트(41) 및 제 1 인버터(42)로 형성되는 차동 증폭 회로 구동 부(40)와, 상기 차동 증폭 회로(36)의 출력을 소정 시간 지연 시키기 위해 제 2 NAND 게이트(45)와 커패시터(46) 및 제 2 인버터(47)로 형성되는 DC 블록 딜레이 소자(44)(도 5 참조)를 복수 개 연결하여 구성한 지연 회로 부(43)와, 상기 SPB제어신호와 상기 지연 회로 부(43)의 출력을 각각 입력으로 하는 제 3 NAND 게이트(49)와 상기 제 3 NAND 게이트(49)의 출력에 의해 스위칭되어 VCC구동 전압을 오버드라이브 구간동안 상기 SPC신호라인에 공급하는 제 7 PMOS(50)로 형성되는 VCC구동 전압 스위칭 회로(48)와, 상기 SPB제어신호를 입력으로하여 VDD구동 전압을 활성화 구간 동안 상기 SPC신호라인에 공급하기 위해 제 3 인버터(52) 및 제 8 PMOS(53)으로 형성되는 VDD구동 전압 스위칭 회로(51)로 형성된 전원 제어 부(B')로 구성되어 있다.

이와같이 구성된 본 발명의 실시예에 따른 메모리 센스 앰프 구동 회로의 동작에 대하여 다음과 같이 설명한다.

면저 SPB제어신호가 입력되면 VSS구동 전압 스위칭 회로(35)인 제 3 NMOS(34)가 턴-온되어 SNCB신호라인에 VSS구동 전압이 공급되어 센스 앰프 부(A')의 제 1, 제 2 NMOS(32,32)를 활성화 시킨다.

동시에 상기 SPB제어신호는 다른 한 입력이 하이 레벨 상태인 VCC구동 전압 스위칭 회로(48)의 제 3 NAND게이트(49)의 한 입력에 인가되어 제 7 PMOS(50)를 턴-온시켜서 SPC신호라인에 VCC구동 전압을 공급함과 동시에 상기 SPB제어신호는 VDD구동 전압 스위칭 회로(51)의 제 3 인버터(52)에 인가되고 이것에 의해 제 8 PMOS(53)가 턴-온되어 VDD구동 전압을 상기 VCC구동 전압과 동시에 SPC신호라인에 공급하여 센스 앰프 부(A')의 제 1, 제 2 PMOS(33,33)를 활성화 시킨다.

또한 상기 SPB제어신호는 차동 증폭 회로 구동 부(40)의 제 1 NAND게이트(41)의 한 입력단에 인가되고 이로 인해 제 1 NAND게이트(41)는 다른 한 입력 단에 하이 레벨의 신호가 입력되어 있으므로 (도 4의 K점은 상술한 바와 같이 하이 레벨 상태임)제 1 NAND게이트(41)의 출력은 로우 레벨로되고 이 로우 레벨의 신호가 제 1 인버터(42)를 경유하여 하이 레벨로 반전되므로 차동 증폭 회로(36)가 활성화 된다.

상기 차동 증폭 회로(36)는 기준 전압(VREF)과 SPC신호라인의 신호 레벨을 비교하여 기준 전압(VREF)보다 SPC신호라인의 신호 레벨이 더 높으면 차동 증폭 회로(36)의 출력은 로우 레벨 상태로 되며, 이 로우 레벨 상태의 출력은 지연 회로 부(43)의 DC 블력 지연 소자(44)에 입력되어 소정 시간 α만큼 지연되어서 SPC 라인에 VCC구동 전압이 충분히 공급되게 한다.

그리고 이것에 의해

시간 후에 상기 지연 신호는 VCC구동 전압 스위칭 회로(48)의 제 3 NAND 게이트(49)에 입력되어 제 3 NAND 게이트(49)가 하이 레벨의 신호를 발생하여 제 7 PMOS(50)를 턴-오프 시키므로 SPC 신호라으로의 VCC구동 전압 공급이 중단된다.

따라서, SPC 신호라인을 오버 드라이버 구간동안 VCC구동 전압으로 충분히 공급할 수 있게 된다.

상기 K점의 로우 레벨신호는 차동 증폭회로 구동부(40)의 제 1 NAND 게이트(41)에도 인가되고 이로인해 차동 증폭회로 구동부(40)의 최종 출력은 로우 레벨로 반전되므로 차동 증폭 회로(36)의 활성화가 중지된다.

한편, 상기 지연시간 α이내의 시간에 SPC 신호라인이 기준전압(VREF)보다 더 내려가는 경우가 발생되면, 차동 종폭 회로(36)의 출력은 하이 레벨로 반전되고 이것에 의해 도 5의 DC 블럭 지연소자(44)의 R단자에는 하이 레벨의 신호가 각각 인가되므로 모든 DC블럭 지연소자(44)가 리셋되어 버리며, 그 후 다시 SPC 신호라인의 신호 레벨이 기준전압(VREF)보다 높게 되면 차동 증폭 회로(36)의 출력이 다시 로우 레벨 상태로 되므로, α시간 지연 후 VCC구동 전압 스위칭 회로(48)가 턴-오프된다.

이상과 같이 본 발명의 메모리 센스앰프 구동회로에 의하면 차동 증폭회로는 오버드라이브 구간동안 작동되므로 전력 소모가 적으면서로 오버드라이브 구간 동안에는 SPC 신호라인의 신호레벨의 피크치가 기준 전압(VREF)보다 더 높게 되더라도 바로 VCC구동 전압 공급을 중단하는 것이 아니라 α시간동안 지연된 후에 VCC구동 전압 공급을 중단하므로 오버 드라이버 구간 동안 높은 VCC구동 전압으로 SPC 라인을 구동하게 되어 센싱 속도가 빠르게 될 뿐만아니라 상기 α시간내에 어떤 원인으로 인하여 SPC 신호라인의 신호 레벨이 기준 전압(VREF)아래로 하강하는 경우에는 지연 회로 부가 리셋되고, SPC 신호라인의 신호 레벨이 기준전압을 초과 할 때까지 대기한 후에 다시 지연 회로 부를 작동시키므로

시간 만큼 지연한 후에 VCC구동 전압 스위칭 회로가 구동되어 VCC구동 전압 공급이 중단되어서 전원 공급이 안정적으로 이루어진다는 효과가 있다.

Claims

한 쌍의 비트라인에 접속하고 각각의 구동 전원이 인가되는 구동 전압라인을 가지는 한 쌍의 NMOS와 한 쌍의 PMOS로 구성되는 래치 회로를 포함하여 입출력하기 위한 센스 앰프 부;

상기 센스 앰프 부에 구동 전압을 공급하기 위한 전원 제어 부를 구비하고,

상기 전원 제어부는

상기 센스 앰프 부의 구동 전압라인의 전압 레벨을 검출하여 출력하는 차동 증폭 회로;

상기 차동 증폭 회로의 출력을 소정 시간 동안 지연 시키는 지연 회로;

센스 앰프 부의 구동 초기인 오버드라이버 구간과 그 후의 활성화 구간 동안 각각 다른 구동 전압을 상기 구동 전압라인에 공급하기 위한 구동 전압 공급 수단를 포함하고, 상기 지연 회로의 출력으로 상기 오버드라이버 구간의 구동 전압 공급 수단을 제어하도록 구성함을 특징으로 하는 메모리 센스 앰프 구동 회로.
제 1 항에 있어서,

상기 구동 전압 공급 수단은, 오버드라이버 구간 동안에만 센스 앰프의 VCC구동 전압을 공급하는 VCC구동 전압 공급 수단과, 오버드라이버 구간 및 그 후의 활성화 구간에 센스 앰프의 VDD구동 전압을 공급하는 VDD구동 전압 공급 수단으로 형성되고 상기 오버드라이버 구간에 공급되는 VCC구동 전압이 상기 활성화 구간에 공급되는 VDD구동 전압보다 높게함을 특징으로 하는 메모리 센스 앰프 구동 회로.